TW201944403A

TW201944403A - 用於時脈信號抖動產生之技術

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Publication number: TW201944403A
Application number: TW107143180A
Authority: TW
Inventors: 泰勒Ｊ高
Original assignee: 美商美光科技公司
Priority date: 2018-04-09
Filing date: 2018-12-03
Publication date: 2019-11-16
Also published as: TWI692773B; WO2019199355A1; US10373671B1; CN111656447A; US10896719B2; US20190341096A1; CN111656447B

Abstract

一種裝置可包含一積體電路及定位於該積體電路上之一抖動產生器。該抖動產生器可包含回應於一時脈輸入信號產生一隨機數之一隨機數產生器。該抖動產生器亦可包含接收該時脈輸入信號之引起延遲電路，其中該引起延遲電路可產生一延遲時脈輸入信號。該抖動產生器亦可包含接收該隨機數、該延遲時脈輸入信號及該時脈輸入信號之一相位混合器，其中該相位混合器額外地輸出具有該時脈輸入信號且具有抖動之一時脈輸出信號。

Description

用於時脈信號抖動產生之技術

本發明大體上係關於記憶體裝置，且更特定言之係關於在記憶體裝置之經傳輸計時信號(clocking signal)上發現之抖動。

本章節意欲向讀者介紹可與在下文描述及/或主張之本技術之各種態樣有關的各種技術態樣。據信此論述有助於對讀者提供背景資訊以促進更好地理解本發明之各種態樣。因此，應瞭解，此等陳述應在此意義上閱讀而非作為先前技術之認可。

一般而言，一計算系統可包含在操作中經由電信號傳遞資訊之一電子裝置。例如，一計算系統可包含通信地耦合至一記憶體裝置(諸如實施於一雙列直插記憶體模組(DIMM)上之一動態隨機存取記憶體(DRAM))之一處理器。以此方式，處理器可與記憶體裝置通信以例如擷取可執行指令、擷取待藉由處理器處理之資料及/或儲存自處理器輸出之資料。

隨時間之流逝，此等電信號之品質可能歸因於例如電子裝置之組件之老化而降級。電信號之降級可增加困擾一系統之時脈抖動之一可能性，其中時脈抖動涉及一計時信號偏離一所要計時型樣使得一計時信號之一上升邊緣早於或晚於一所要上升邊緣時間以一不可預測型樣出現，使得補償抖動具有挑戰性。為促進提高操作可靠性，可在完成製造之前例如藉由一外部驗證裝置驗證一記憶體裝置回應於極端時脈抖動位準之效能。在一些例項中，一外部驗證裝置可在一記憶體裝置已完成製造之後(例如，在一顧客將一記憶體裝置返還給一製造商之事件中或在一製造商裝運記憶體裝置以供銷售之前)對記憶體裝置之操作執行診斷。在一些例項中，可基於分析指示輸入至一記憶體裝置及/或自該記憶體裝置輸出之資料的信號，而非基於記憶體裝置如何在記憶體裝置之子組件之間在內部對時脈抖動作出回應而驗證該記憶體裝置之操作。換言之，可藉由使用一外部驗證裝置對記憶體裝置及/或計算裝置執行驗證活動而實現操作監測之準確性。此外，可藉由將一外部驗證裝置限制於製程中可藉由外部驗證裝置執行驗證活動之階段而實現操作監測之準確性。

本申請案揭示一種裝置，其包括：一積體電路；及一抖動產生器，其定位於該積體電路上，該抖動產生器包括：一隨機數產生器，其經組態以回應於一時脈輸入信號(clock input signal)產生一隨機數；引起延遲電路，其經組態以接收該時脈輸入信號，且其中該引起延遲電路經組態以產生一延遲時脈輸入信號；及一相位混合器，其經組態以接收該隨機數、該延遲時脈輸入信號及該時脈輸入信號，且其中該相位混合器經組態以輸出包括該時脈輸入信號及抖動之一時脈輸出信號(clock output signal)。

本申請案亦揭示一種抖動產生器，其包括：一第一可變電容器，其經組態以回應於一第一控制信號改變一第一電容值，其中該第一可變電容器經組態以接收一時脈進信號(clock-in signal)；一第二可變電容器，其經組態以回應於該第一控制信號改變一第二電容值，其中該第二可變電容器經組態以接收該時脈進信號；一引起延遲電路，其經組態以耦合至該第二可變電容器，其中該引起延遲電路經組態以自該第二可變電容器接收該時脈進信號，且其中該引起延遲電路經組態以藉由延遲該時脈進信號而產生一延遲時脈進信號；一隨機數產生器，其經組態以接收該時脈進信號，且其中該隨機數產生器經組態以回應於該時脈進信號產生一隨機數；及一相位混合器，其經組態以自該隨機數產生器接收該隨機數、自該第一可變電容器接收該時脈進信號，且自該引起延遲電路接收該延遲時脈進信號，且其中該相位混合器經組態以產生包括該時脈進信號及經添加抖動之一時脈出信號(clock-out signal)。

本申請案進一步揭示一種方法，其包括：接收一輸入時脈信號；透過在引起延遲電路中傳輸而延遲該輸入時脈信號；及輸出包括該輸入時脈信號及額外抖動之一輸出時脈信號，其中該輸出時脈信號係回應於用於混合該輸入時脈信號與自該引起延遲電路傳輸之一延遲輸入時脈信號之相位的一隨機數而產生。

下文將描述一或多個特定實施例。為了提供此等實施例之一簡明描述，本說明書中未描述一實際實施方案之全部特徵。應瞭解，在任何此實際實施方案之研發中(如在任何工程或設計項目中)，進行許多實施方案特定決策以達成研發者之可隨實施方案變化之特定目標，諸如符合系統相關及業務相關限制。此外，應瞭解，此一研發努力可能是複雜的且耗時的，但對於獲益於本發明之一般技術者而言仍將為一常規設計、製作及製造任務。

当引入本發明之各項實施例之元件時，冠詞「一」、「一個」及「該」意欲意謂存在該等元件之一或多者。術語「包括」、「包含」及「具有」意欲為包含性且意謂可存在除所列出元件之外之額外元件。另外，應瞭解，對本發明之「一項實施例」或「一實施例」之引用並不意欲解釋為排除亦併有所敘述特徵之額外實施例之存在。

一般而言，一計算系統可包含在操作中經由電信號傳遞資訊之電子裝置。例如，一計算系統中之電子裝置可包含通信地耦合至記憶體之一處理器。以此方式，處理器可與記憶體通信以擷取可執行指令、擷取待藉由處理器處理之資料及/或儲存自處理器輸出之資料。

隨時間之流逝，此等電信號可能歸因於時序差異及組件老化而降級。在老化發生時，抖動可被引入至計算系統之一或多個計時信號。電子裝置可對時脈抖動敏感且因此時脈抖動可能以不可預測的方式影響電子裝置之效能，除非驗證電子裝置之效能以一特定方式對時脈抖動作出回應。

可使用一外部驗證裝置來驗證電子裝置對時脈抖動之效能。外部驗證裝置可產生具有抖動之一時脈信號且可在計算系統之一或多個電子裝置包含於計算系統中之前將具有抖動之時脈信號施加至該一或多個電子裝置，及/或可將抖動施加至整個計算系統。例如，在計算系統之一電子裝置被安裝於計算系統中時使用外部驗證裝置驗證該電子裝置可引起複雜性，此係因為該電子裝置可能無法耦合至外部驗證裝置。

為促進提高電子裝置之操作可靠性，本發明提供用於在一電子裝置(諸如一記憶體裝置)中實施一晶粒上抖動產生器以在一選定計時信號上產生抖動而能夠驗證電子裝置對一定量之時脈抖動之行為的技術。透過使用一晶粒上抖動產生器，記憶體裝置可在驗證活動期間保持在計算裝置內部，且因此可在將記憶體裝置部署於計算裝置中之前、期間及之後(例如，與半導體積體電路研發相關聯之各種矽檢驗(silicon validation)階段)及/或在顧客使用一計算裝置之前、期間及之後(例如，在顧客購買及/或顧客使用之後將一計算裝置交給一製造商進行除錯)評估記憶體裝置之效能。包含於記憶體裝置上之一抖動產生器可：接收一選定計時信號；使用選定計時信號產生一隨機數；使用選定計時信號產生一延遲計時信號；及使用隨機數、延遲計時信號及選定計時信號作為至一相位混合器之輸入，以將選定計時信號與延遲計時信號隨機地混合在一起而產生具有抖動之一輸出計時信號。應注意，透過本文中描述之技術，可使用與一電子裝置相關聯之任何適合計時信號(例如，時脈信號)來產生具有抖動之一計時信號。

在一些實施例中，可包含額外電容器以填入與輸出計時信號相關聯之一抖動分佈。此外，在一些實施例中，一操作模式選擇信號可指示用於施加至選定計時信號之一可變延遲量及一可變電容量，以針對一特定驗證活動設計施加至選定計時信號之抖動。例如，驗證記憶體裝置之一第一組件可使用一第一抖動分佈，而驗證記憶體裝置之一第二組件可使用一第二抖動分佈。操作模式選擇信號可在產生第一抖動分佈與產生第二抖動分佈之間切換(toggle)抖動產生器之效能。

現參考圖，圖1係繪示一記憶體裝置10之特定特徵之一簡化方塊圖。明確言之，圖1之方塊圖係繪示記憶體裝置10之特定功能性之一功能方塊圖。根據一項實施例，記憶體裝置10可為一雙倍資料速率類型五同步動態隨機存取記憶體(DDR5 SDRAM)裝置。與前幾代DDR SDRAM相比，DDR5 SDRAM之各種特徵可允許降低的功率消耗、更多頻寬及更多儲存容量。

記憶體裝置10可包含若干記憶體庫12。例如，記憶體庫12可為DDR5 SDRAM記憶體庫。記憶體庫12可提供於配置於雙列直插記憶體模組(DIMM)上之一或多個晶片(例如，SDRAM晶片)上。如將瞭解，各DIMM可包含若干SDRAM記憶體晶片(例如，x8或x16個記憶體晶片)。各SDRAM記憶體晶片可包含一或多個記憶體庫12。記憶體裝置10表示具有若干記憶體庫12之一單一記憶體晶片(例如，SDRAM晶片)之一部分。對於DDR5，記憶體庫12可進一步經配置以形成庫群組。例如，對於一80億位元(Gb) DDR5 SDRAM，記憶體晶片可包含配置成8個庫群組之16個記憶體庫12，各庫群組包含2個記憶體庫。例如，對於一16 Gb DDR5 SDRAM，記憶體晶片可包含配置成8個庫群組之32個記憶體庫12，各庫群組包含4個記憶體庫。取決於整體系統之應用及設計，可利用記憶體裝置10上之記憶體庫12之各種其他組態、組織及大小。

記憶體裝置10可包含一命令介面14及經組態以與外部裝置交換(例如，接收及傳輸)信號之一輸入/輸出(I/O)介面16。命令介面14經組態以提供來自一外部裝置(未展示) (諸如一處理器或控制器)之若干信號(例如，信號15)。處理器或控制器可將各種信號15提供至記憶體裝置10以促進待寫入至記憶體裝置10或自記憶體裝置10讀取之資料的傳輸及接收。

如將瞭解，命令介面14可包含若干電路(舉例而言，諸如一時脈輸入電路18及一命令位址輸入電路20)以允許適当處置信號15。命令介面14可自一外部裝置接收一或多個時脈信號。一般而言，雙倍資料速率(DDR)記憶體利用一差動對之系統時脈信號，在本文中被稱為真實時脈信號(Clk_t)及互補時脈信號(Clk_c)。DDR之正時脈邊緣指代上升真實時脈信號Clk_t與下降互補時脈信號Clk_c交叉處之點，而負時脈邊緣指示下降真實時脈信號Clk_t之轉變及互補時脈信號Clk_c之上升。通常在時脈信號之正邊緣上鍵入命令(例如，讀取命令、寫入命令等)且在正時脈邊緣及負時脈邊緣兩者上傳輸或接收資料。

時脈輸入電路18接收真實時脈信號(Clk_t)及互補時脈信號(Clk_c)且產生一內部時脈信號CLK。內部時脈信號CLK供應至一內部時脈產生器30，諸如一延遲鎖定迴路(DLL)電路。內部時脈產生器30基於經接收內部時脈信號CLK產生一相控內部鎖定時脈信號LCLK。相控內部鎖定時脈信號LCLK供應至例如I/O介面16且用作用於判定讀取資料之一輸出時序之一時序信號。

內部時脈信號CLK亦可提供至記憶體裝置10內之各種其他組件且可用於產生各種額外內部時脈信號。例如，內部時脈信號CLK可提供至一命令解碼器32。命令解碼器32可自命令匯流排34接收命令信號且可解碼命令信號以提供各種內部命令。例如，命令解碼器32可經由匯流排36將命令信號提供至內部時脈產生器30以協調相控內部鎖定時脈信號LCLK之產生。相控內部鎖定時脈信號LCLK可用於例如透過I/O介面16對資料計時。

此外，命令解碼器32可解碼命令(諸如讀取命令、寫入命令、模式暫存器設定命令、啟動命令等)且經由匯流排路徑40提供對對應於命令之一特定記憶體庫12之存取。如將瞭解，記憶體裝置10可包含各種其他解碼器(諸如列解碼器及行解碼器)以促進對記憶體庫12之存取。在一項實施例中，各記憶體庫12包含提供必要解碼(例如，列解碼器及行解碼器)以及其他特徵(諸如時序控制及資料控制)之一庫控制區塊22以促進執行往返於記憶體庫12之命令。記憶體庫12及庫控制區塊22可統稱為一記憶體陣列。

記憶體裝置10基於自一外部裝置(諸如一處理器)接收之命令/位址信號執行操作，諸如讀取命令及寫入命令。在一項實施例中，命令/位址匯流排可為容納命令/位址信號(CA＜13:0＞)之一個14位元匯流排。使用時脈信號(Clk_t及Clk_c)對至命令介面14之命令/位址信號計時。命令介面可包含經組態以接收及傳輸命令而例如透過命令解碼器32提供對記憶體庫12之存取的一命令位址輸入電路20。另外，命令介面14可接收一晶片選擇信號(CS_n)。CS_n信號使記憶體裝置10能夠處理傳入CA＜13:0＞匯流排上之命令。對記憶體裝置10內之特定記憶體庫12之存取以命令編碼於CA＜13:0＞匯流排上。

另外，命令介面14可經組態以接收若干其他命令信號。例如，可提供一命令/位址晶粒上終止(command/address on die termination；CA_ODT)信號以促進記憶體裝置10內之適当阻抗匹配。一重設命令(RESET_n)可用於例如在通電期間重設命令介面14、狀態暫存器、狀態機及類似者。命令介面14亦可接收可經提供以例如取決於用於特定記憶體裝置10之命令/位址路由而使命令/位址匯流排上之命令/位址信號CA＜13:0＞之狀態反相的一命令/位址反相(CAI)信號。亦可提供一鏡像(MIR)信號以促進一鏡像功能。MIR信號可用於多工化信號使得該等信號可基於一特定應用中之多個記憶體裝置之組態交換而實現信號至記憶體裝置10之特定路由。亦可提供促進測試記憶體裝置10之各種信號，諸如測試啟用(TEN)信號。例如，TEN信號可用於將記憶體裝置10置於一測試模式中以進行連接性測試。

命令介面14亦可用於針對可偵測到之某些錯誤將一警示信號(ALERT_n)提供至系統處理器或控制器。例如，若偵測到一循環冗餘檢查(CRC)錯誤，則可自記憶體裝置10傳輸一警示信號(ALERT_n)。亦可產生其他警示信號。此外，用於自記憶體裝置10傳輸警示信號(ALERT_n)之匯流排及接針可在某些操作(諸如使用TEN信號執行之連接性測試模式，如上文描述)期間用作一輸入接針。

可利用上文論述之命令及計時信號藉由透過I/O介面16傳輸及接收資料信號44而將資料發送至記憶體裝置10及自記憶體裝置10發送資料。更明確言之，資料可經由資料匯流排46 (其包含複數個雙向資料匯流排)發送至記憶體庫12或自記憶體庫12擷取。通常在一或多個雙向資料匯流排中傳輸及接收一般被稱為DQ信號之資料I/O信號。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，可將I/O信號劃分為高及低位元組。例如，對於一x16記憶體裝置，可將I/O信號劃分為例如對應於資料信號之高及低位元組的高及低I/O信號(例如，DQ＜15:8＞及DQ＜7:0＞)。

為允許記憶體裝置10內之較高資料速率，某些記憶體裝置(諸如DDR記憶體裝置)可利用資料選通信號，一般被稱為DQS信號。DQS信號係藉由發送資料之外部處理器或控制器驅動(例如，針對一寫入命令)或藉由記憶體裝置10驅動(例如，針對一讀取命令)。對於讀取命令，DQS信號實際上為具有一預定型樣之額外資料輸出(DQ)信號。對於寫入命令，DQS信號用作時脈信號以捕獲對應輸入資料。如同時脈信號(Clk_t及Clk_c)，資料選通(DQS)信號可提供為一差動對之資料選通信號(DQS_t及DQS_c)以在讀取及寫入期間提供差動對傳訊。對於某些記憶體裝置(諸如一DDR5 SDRAM記憶體裝置)，差動對之DQS信號可劃分為例如對應於發送至記憶體裝置10及自記憶體裝置10發送之資料之高及低位元組的高及低資料選通信號(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。

一阻抗(ZQ)校準信號亦可透過I/O介面16提供至記憶體裝置10。ZQ校準信號可提供至一參考接針，且用於藉由跨製程、電壓及溫度(PVT)值之變化調整記憶體裝置10之上拉及下拉電阻器而調諧輸出驅動程式及ODT值。因為PVT特性可影響ZQ電阻值，所以ZQ校準信號可提供至ZQ參考接針以用於調整電阻而將輸入阻抗校準為已知值。如將瞭解，一精密電阻器一般耦合於記憶體裝置10上之ZQ接針與記憶體裝置10外部之GND/VSS之間。此電阻器用作用於調整IO接針之內部ODT及驅動強度之一參考。

另外，一回送信號(LOOPBACK)可透過I/O介面16提供至記憶體裝置10。回送信號可在一測試或除錯階段期間用於將記憶體裝置10設定為其中透過記憶體裝置10透過相同接針回送信號之一模式。例如，回送信號可用於設定記憶體裝置10以測試記憶體裝置10之資料輸出。回送可包含一資料及一選通兩者或可能僅一資料接針。此通常意欲用於監測由記憶體裝置10在I/O介面16處捕獲之資料。

如將瞭解，各種其他組件(諸如電源供應電路(用於接收外部VDD及VSS信號)、模式暫存器(用以定義可程式操作及組態之各種模式)、讀取/寫入放大器(用以在讀取/寫入操作期間放大信號)、溫度感測器(用於感測記憶體裝置10之溫度)等)亦可併入至記憶體裝置10中。因此，應瞭解，圖1之方塊圖僅經提供以突顯記憶體裝置10之某些功能特徵以協助後續詳細描述。

在一些實施例中，記憶體裝置10可安置於(實體整合至或以其他方式連接至)一主機裝置中或以其他方式耦合至一主機裝置。主機裝置可包含一桌上型電腦、膝上型電腦、傳呼器、蜂巢式電話、個人記事簿、可攜式音訊播放器、控制電路、相機等之任一者。主機裝置亦可為一網路節點，諸如一路由器、一伺服器或一用戶端(例如，先前描述類型之電腦之一者)。主機裝置可為某一其他種類之電子裝置，諸如一影印機、一掃描器、一印表機、一遊戲主控台、一電視機、一機上盒視訊散佈或記錄系統、一電纜箱、一個人數位媒體播放器、一工廠自動化系統、一汽車電腦系統或一醫療裝置。(用於描述系統之此各種實例之術語(如同本文中所使用之許多其他術語)可共用一些參照物，且因而不應根據所列出之其他品項狹隘地解釋)。

因此，主機裝置可為一基於處理器之裝置，其可包含控制主機裝置中之系統功能及請求之處理的一處理器，諸如一微處理器。此外，任何主機處理器可包括共用系統控制之複數個處理器。主機處理器可直接或間接耦合至主機裝置之額外系統元件，使得主機處理器藉由執行可儲存於主機裝置內或主機裝置外部之指令而控制主機裝置之操作。

如上文論述，可例如藉由主機裝置將資料寫入至記憶體裝置10及自記憶體裝置10讀取資料，藉此記憶體裝置10操作為揮發性記憶體，諸如雙倍資料速率DRAM (例如，DDR5 SDRAM)。在一些實施例中，主機裝置亦可包含分離非揮發性記憶體，諸如唯讀記憶體(ROM)、PC-RAM、矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體、金屬-氧化物-氮化物-氧化物-矽(MONOS)記憶體、基於多晶矽浮動閘之記憶體，及/或具各種架構之其他類型之快閃記憶體(例如，NAND記憶體、NOR記憶體等)以及其他類型之記憶體裝置(例如，儲存器)，諸如固態硬碟(SSD)、多媒體媒體卡(MMC)、安全數位(SD)卡、緊密快閃(CF)卡或任何其他適合裝置。此外，應瞭解，主機裝置可包含一或多個外部介面，諸如通用串列匯流排(USB)、周邊組件互連(PCI)、快速PCI (PCI-E)、小型電腦系統介面(SCSI)、IEEE 1394 (火線)或任何其他適合介面以及例如允許一使用者將資料輸入至主機裝置中之一或多個輸入裝置，例如，按鈕、切換元件、一鍵盤、一光筆、一尖筆、一滑鼠及/或一語音辨識系統。主機裝置視需要亦可包含一輸出裝置(諸如耦合至處理器之一顯示器)及用於與一網路(諸如網際網路)介接之一網路介面裝置，諸如一網路介面卡(NIC)。如將瞭解，取決於主機裝置之應用，主機裝置可包含許多其他組件。

主機裝置可操作以將資料傳送至記憶體裝置10用於儲存且可自記憶體裝置10讀取資料以執行主機裝置處之各種操作。因此，為促進此等資料傳輸，在一些實施例中，I/O介面16可包含操作以接收及傳輸往返於I/O介面16之DQ信號的一資料收發器。

在製造記憶體裝置10期間，一外部驗證裝置可操作以執行驗證活動以例如在將記憶體裝置10安裝於主機裝置中之前測試記憶體裝置10。驗證活動可例如透過測試記憶體裝置之內部組件在曝露於信號抖動時之行為而確認記憶體裝置10滿足各種製造規格。在一些實施例中，在記憶體裝置10內部包含一抖動產生器48以取代及/或補充外部驗證裝置之使用可為有用的。藉由在記憶體裝置10中包含抖動產生器48，主機裝置可在記憶體裝置10原本無法藉由外部驗證裝置存取時(諸如在一製程中之一稍後階段)執行驗證活動。

將一抖動產生器48實施至記憶體裝置10中可改良檢驗技術，此係因為抖動產生器48能夠在製程期間及之後之增加數目之階段(例如，在其中記憶體裝置10可經由一外部驗證裝置存取之一階段且在其中記憶體裝置10無法經由外部驗證裝置存取之一階段)檢驗記憶體裝置10。透過使用一抖動產生器48，記憶體裝置10可保持在主機裝置內部以用於驗證活動，且因此可在將記憶體裝置10部署於主機裝置中之前、期間及之後及/或在顧客使用一主機裝置之前、期間及之後評估記憶體裝置10之效能。

作為驗證記憶體裝置10效能之一方法，抖動產生器48可操作以在記憶體裝置10之一現有時脈信號(例如，內部時脈信號CLK及/或相控內部鎖定時脈信號LCLK)上產生時脈抖動。如所描繪，抖動產生器48接收內部時脈信號CLK及相控內部鎖定時脈信號LCLK。又如所描繪，抖動產生器48將具有經添加抖動之一時脈信號輸出至命令解碼器32、DLL 30及/或I/O介面16。應瞭解，抖動產生器48可在多種操作模式中操作以基於不同起始時脈將不同抖動信號傳輸至不同組件。例如，抖動產生器48可在一第一操作模式中操作以將具有抖動之內部時脈信號CLK傳輸至命令解碼器32，且可在一第二操作模式中操作以將具有抖動之相控內部鎖定時脈信號LCLK傳輸至DLL 30。在一些實施例中，抖動產生器48可在一通過模式中操作以在未藉由抖動產生器48將抖動添加至時脈信號之情況下使內部時脈信號CLK及/或相控內部鎖定時脈信號LCLK通過。以此方式，例如，在一通過模式中操作之一抖動產生器48可接收內部時脈信號CLK且在未將抖動添加至內部時脈信號CLK之情況下將內部時脈信號CLK傳輸至命令解碼器32。命令介面14及/或主機裝置之一控制器或處理電路可指示抖動產生器48在至少此等所描述操作模式中操作。

為幫助繪示，圖2描繪一抖動產生器48之一實例，抖動產生器48包含接收一時脈進信號(例如，時脈輸入信號、一電子裝置之任何適合時脈信號、一內部時脈信號CLK、一相控內部鎖定時脈信號LCLK)及N個位元之一混合權重控制信號且傳輸一時脈出信號(例如，一時脈輸出信號)的一相位混合器50、一延遲區塊52及一隨機數產生器54。應瞭解，所描繪之抖動產生器48僅意欲為闡釋性的且非限制性的。例如，在一些實施例中，抖動產生器48可接收兩個時脈信號，像一內部時脈信號CLK及一相控內部鎖定時脈信號LCLK。應注意，時脈出信號可傳輸至一電子裝置之一電路，例如，一命令解碼器32、一I/O介面16及/或一DLL 30。額外地或替代地，應注意，如本文中所使用之延遲區塊52可被稱為一延遲區塊或在一些實施例中被稱為一可變延遲區塊，且亦可被稱為引起延遲電路。因此，應瞭解，延遲區塊52及對引起延遲之組件之未來引用可被視為引起延遲之電路、引起延遲之循序及/或組合邏輯電路或引起延遲電路。

抖動產生器48藉由接收對其添加抖動之一信號而操作。如所描繪，經接收信號係一時脈進信號。時脈進信號可為一記憶體裝置10之任何適合計時信號，例如，一內部時脈信號CLK及/或一相控內部鎖定時脈信號LCLK。在接收時脈進信號之後，將時脈進信號傳輸至相位混合器50、延遲區塊52及隨機數產生器54。

延遲區塊52延遲時脈進信號，使得延遲時脈進信號之一上升邊緣在晚於時脈進信號之對應上升邊緣之一時間點出現。延遲區塊52可為任何適合引起延遲電路，例如，用於基於在組合邏輯之狀態之間延遲的切換來延遲一輸入信號之組合邏輯。在延遲時脈進信號之後，延遲區塊52將延遲時脈進信號傳輸至相位混合器50。

相位混合器50透過使用對應於藉由隨機數產生器54至少部分基於時脈進信號產生之一隨機數的N個位元之一混合權重控制信號而隨機混合時脈進信號之兩個相位。在一些實施例中，隨機數之各位元對應於N個位元之混合權重控制信號之一子信號(例如，N個位元並行傳輸至相位混合器50)。相位混合器50可回應於N個位元之混合權重控制信號而實施邏輯電路，以用電子方式平均化時脈進信號及一延遲時脈進信號而產生包含時脈進信號與額外抖動之一時脈出信號。

雖然應瞭解隨機數產生器54可為操作以輸出N個位元之一隨機數之任何適合隨機數產生器，但一適合隨機數產生器54之一實例可為包含正反器60及一XOR閘62之一線性回饋移位暫存器，如圖3中展示。參考圖3，為使線性回饋移位暫存器輸出N個位元之一隨機數，在線性回饋移位暫存器設計上使用N數目個正反器60。

在所描繪之線性回饋移位暫存器中，因使用3個正反器60而自隨機數產生器54輸出一個3位元數。正反器60可初始化為一非零狀態。例如，正反器60A及60C可初始化為一邏輯高「1」，且正反器60B可初始化為一邏輯低「0」，對應於101之偽隨機計數器之一非零起始數。

在時脈進信號對正反器60計時時，線性回饋移位暫存器改變狀態且引起線性回饋移位暫存器按一偽隨機順序或一非循序順序計數，其中循序指代一傳統計數順序(例如，1-2-3-4…、9-8-7-6及類似者)。此外，線性回饋移位暫存器可按例如一非數值順序或偽隨機二進位計數順序計數，其中一個二進位數5可能不按循序計數順序跟隨一個二進位數4。來自正反器60之輸出在表1中表示為遵循一例示性偽隨機二進位計數順序。對於所描繪之實施例，可藉由隨機數產生器54產生總共7個二進位狀態，此係因為線性回饋移位暫存器輸出非零二進位狀態。一般而言，一線性回饋移位暫存器之二進位狀態輸出之一總數目遵循2^N – 1關係以說明未輸出全部邏輯低之一個二進位狀態(例如，零之二進位表示)，其中N係正反器60之一數目。以此方式，在實施N = 9之一不同實施例中，具有九個正反器60之一線性回饋移位暫存器可按一偽隨機計數順序輸出總共511個二進位狀態。
表 1

為了比較，應注意，二進位計數順序通常按一數值循序順序(例如，000、001、010、011、100、101、110及111)進展。然而，由於線性回饋移位暫存器按一偽隨機順序計數，故計數序列之下一數可能與遵循按數值循序順序之二進位計數之下一預期數不同。

在所描繪之實施例中且如表1中展示，自與線性回饋移位暫存器之計數相關聯之位元導出混合權重控制信號。例如，一A輸出可為與一混合權重控制信號相關聯之一最高有效位元，且一C輸出可為與混合權重控制信號相關聯之一最低有效位元。

再次參考圖2，歸因於隨機數產生器54輸出與相位混合器50之隨機混合之間的關係，時脈出信號之信號特性可受隨機數產生器54輸出之特性(例如，添加至時脈進信號以產生時脈出信號之抖動的信號特性)影響。特定言之，時脈出信號之信號特性至少部分基於隨機數產生器54之時脈速率。以此方式，對隨機數產生器54計時之速率判定時脈出信號之抖動速率。此外，選用編碼來自隨機數產生器54之輸出位元可改變時脈出信號之抖動之一型樣。直接使用輸出位元而未作為輸入編碼至相位混合器50中可產生時脈抖動之一高斯分佈(Gaussian distribution)，而運用例如一溫度計碼及/或一元編碼編碼輸出位元，相位混合器50可產生時脈出信號上之時脈抖動之一均勻分佈。此外，歸因於延遲時脈進信號與相位混合器50之隨機混合之間的一關係，時脈出信號之信號特性可受延遲區塊52之特性影響。特定言之，由延遲區塊52引起之一定量之延遲可判定在時脈出信號中發現之一峰值間抖動。

進一步闡述時脈抖動之高斯分佈及對時脈抖動產生之改良，在圖4A中展示一軌跡圖70且在圖4B中展示一直方圖72。圖4A及圖4B兩者展示自接收一個9位元隨機數之一相位混合器50輸出之一時脈出電壓信號75隨時間之信號特性。應瞭解，雖然在此模擬中使用一個9位元隨機數，但一隨機數可基於一抖動產生器48中所使用之隨機數產生器54之一特定實施例而具有更多個或更少個位元。軌跡圖70及直方圖72兩者係使用具有400 ps之一週期之一時脈進信號模擬。另外，軌跡圖70及直方圖72兩者具有一般集中於週期之前半部分(前200 ps)之一量測窗口。因此，軌跡圖70展示具有抖動之時脈進信號在週期之前半部分內之一上升邊緣，且因此，直方圖72描繪如與週期之前半部分內之計數有關之一特定量之抖動的出現頻率76，其中一特定量之抖動在200 ps之時段內在一所得時脈出電壓信號75中出現得愈頻繁，則直方圖72中之計數愈高。

如所描繪，軌跡圖70展示隨時間之一理想時脈電壓信號74及模擬時脈出電壓信號75 (例如，來自一相位混合器50之模擬輸出)，其中時脈出信號在計時信號之數個轉變週期內的各上升週期包含在軌跡圖70上且彼此覆蓋。以此方式，展示因時脈出信號之提前及/或延遲轉變引起之抖動或計時信號從理想計時信號之變動。理想時脈電壓信號74持續自一邏輯低值轉變為一邏輯高值(例如，指示計時)。然而，模擬時脈出電壓信號75可在轉變之間以變化時間量轉變且因此包含抖動。

直方圖72突顯在一時段內一特定量之抖動之出現頻率76。出現頻率76類似於抖動之一高斯分佈型樣且與時脈出電壓信號75相關聯。直方圖72展示可作為來自相位混合器50之輸出而出現之九個權重，其中九個權重係因混合權重控制信號之位元數目引起。因此，直方圖72展示中間權重比引起最多或最少延遲之權重更頻繁地出現。在此模擬中，例如，在未編碼之情況下直接使用混合權重控制信號之位元數目，因此所產生之時脈出電壓信號75表示隨機數之一平均值且遵循高斯分佈型樣。然而，若例如用一溫度計碼編碼與混合權重控制信號相關聯之位元，則出現頻率76可類似於一均勻分佈型樣，其中九個權重以相等頻率出現。作為最後一點，直方圖72展示第一權重與第九權重之間的一15 ps分離，此與此高斯分佈之一15 ps峰值間抖動77相關。

使用所描述之技術與一抖動產生器48用於晶粒上抖動產生，一峰值間抖動量甚至在與一時脈進信號相關聯之一週期改變時仍可保持恆定。為繪示，在圖5A中展示一軌跡圖78且在圖5B中展示一直方圖80。圖5A及圖5B兩者展示自接收一個9位元隨機數之一相位混合器50輸出之一時脈出電壓信號75隨時間之信號特性。軌跡圖78及直方圖80兩者係使用具有3000 ps之一週期之一時脈進信號模擬。類似於圖4A及圖4B，軌跡圖78展示具有抖動之時脈出電壓信號75在週期之前半部分內之一上升邊緣，且直方圖80描繪如與週期之前半部分內之計數有關之一特定量之抖動的出現頻率76，其中一特定量之抖動在一所得時脈出電壓信號75中出現得愈頻繁，則直方圖80中計數愈高。

比較圖5A與圖4A及圖5B與圖4B，軌跡圖78及軌跡圖70兩者中之時脈出電壓信號75以及直方圖72及直方圖80中之出現頻率76看似類似。另外，直方圖80展示峰值間抖動77量與相關聯於一時脈輸入電壓信號之一週期無關，此係因為直方圖80展示與此高斯分佈之一15 ps峰值間抖動77 (其係與直方圖72相同之峰值間抖動77)相關之第一權重與第九權重之間的一15 ps分離。此相似性表明，儘管改變與一時脈進信號相關聯之一週期，然實施抖動產生器48在該時脈進信號上產生具有相同峰值間抖動77之抖動。

在一抖動產生器48之一些實施例中，時脈出信號可經設計以填入出現頻率76之間的分佈間隙中，如直方圖72及直方圖80中所見。為幫助繪示，圖6描繪一抖動產生器48之一實施例之一實例，抖動產生器48包含接收一時脈進信號(例如，一時脈輸入信號、一電子裝置之任何適合時脈信號、一內部時脈信號CLK、一相控內部鎖定時脈信號LCLK)及N個位元之一混合權重控制信號且傳輸一時脈出信號(例如，一時脈輸出信號)的一相位混合器50、一延遲區塊52、一隨機數產生器54、具有一可變電容之一或多個電容器84及具有一可變電容之一或多個電容器86。應瞭解，所描繪之抖動產生器48僅意欲為闡釋性的且非限制性的。應注意，時脈出信號可傳輸至一電子裝置之一電路，例如，一命令解碼器32、一I/O介面16及/或一DLL 30。

抖動產生器48藉由接收對其添加抖動之一信號而操作。如所描繪，經接收信號係一時脈進信號。在抖動產生器48接收時脈進信號之後，時脈進信號傳輸通過一或多個電容器84而至相位混合器50，通過一或多個電容器86而至延遲區塊52及隨機數產生器54。隨機數產生器54操作以輸出N個位元之一隨機數，其中M個位元作為N個位元之一子集而作為一控制信號傳輸至一或多個電容器84及一或多個電容器86。應注意，可以任何適合方式自N個位元選擇M個位元，包含但不限於經設計以傳輸各隨機數之N個位元之相同子集作為M個位元之隨機數產生器54、一或多個電容器84及一或多個電容器86之間的一電耦合。例如，若N個位元等於11011000且N個位元之對應於M個位元之子集指代四個最低有效位元，則電耦合可傳輸1000作為M個位元，然而，若N個位元等於10101010，則電耦合可傳輸1010作為M個位元。一或多個電容器84及一或多個電容器86可回應於偽隨機之M個位元而例如透過回應於M個位元之控制信號改變狀態之切換器電耦合及/或電解耦。此電耦合及/或解耦分別用於改變一或多個電容器84及一或多個電容器86之一總電容值。一或多個電容器84及一或多個電容器86之可變電容值可在時脈進信號傳輸至相位混合器50及/或延遲區塊52之前進一步調變時脈進信號之相位。因此，透過選擇用於一或多個電容器84及一或多個電容器86之一或多個值及選擇透過延遲區塊52施加之一延遲值，可設計一抖動分佈。

進一步闡述填入時脈抖動之分佈間隙，在圖7A中展示一軌跡圖90且在圖7B中展示一直方圖92。圖7A及圖7B兩者展示自實施可變電容器(例如，一或多個電容器84及一或多個電容器86)之一抖動產生器48輸出之一時脈出電壓信號75隨時間之信號特性。軌跡圖90及直方圖92兩者係使用具有400 ps之一週期之一時脈進信號模擬。類似於圖4A、圖4B、圖5A及圖5B，軌跡圖90展示具有抖動之時脈出電壓信號75在週期之前半部分內之一上升邊緣，且直方圖92描繪如與週期之前半部分內之計數有關之一特定量之抖動的出現頻率76，其中一特定量之抖動在一所得時脈出電壓信號75中出現得愈頻繁，則直方圖92中之計數愈高。

比較圖7A與圖4A及圖7B與圖4B，圖7B展示歸因於在抖動產生器48中添加可變電容器而填入之例如圖4B之直方圖72中之出現頻率76之間的間隙。另外，在抖動產生器48中包含可變電容器亦影響峰值間抖動77。如直方圖92中所展示，峰值間抖動77自15 ps增加，現為約30 ps。雖然添加可變電容器影響傳輸至一相位混合器50之時脈進信號之兩個相位而引起峰值間抖動77之增加，但添加可變電容器亦用於改良出現頻率76之高斯分佈之居中。

為額外地強調如何增加一時脈進信號週期不會改變峰值間抖動，在圖8A中展示一軌跡圖94且在圖8B中展示一直方圖96。圖8A及圖8B兩者展示自實施可變電容器(例如，一或多個電容器84及一或多個電容器86)之一抖動產生器48輸出之一時脈出電壓信號75隨時間之信號特性。軌跡圖94及直方圖96兩者係使用具有3000 ps之一週期之一時脈進信號模擬。類似於圖4A、圖4B、圖5A、圖5B、圖7A及圖7B，軌跡圖94展示具有抖動之時脈出電壓信號75週期之前半部分內之一上升邊緣，且直方圖96描繪如與週期之前半部分內之計數有關之一特定量之抖動的出現頻率76，其中一特定量之抖動在一所得時脈出電壓信號75中出現得愈頻繁，則直方圖96中計數愈高。

比較圖8B與圖7B及圖5B，圖8B展示歸因於在抖動產生器48中添加可變電容器而填入之例如圖5B之直方圖80中之出現頻率76之分佈間隙。另外，在抖動產生器48中包含可變電容器亦影響峰值間抖動77。如直方圖96中所展示，圖8A之峰值間抖動77自圖5B之15 ps之峰值間抖動77增加，現為約30 ps。然而，約30 ps之峰值間抖動77與圖7B之峰值間抖動77相同，因此展示改變一時脈進信號週期不會顯著影響峰值間抖動77。雖然添加可變電容器影響傳輸至一相位混合器50之時脈進信號之兩個相位而引起峰值間抖動77之增加，但添加可變電容器亦用於改良出現頻率76之高斯分佈之居中。

在一抖動產生器48之一些實施例中，可期望具有一可變延遲，即，能夠引起用於一第一檢驗活動之一第一值之一延遲且能夠引起用於一第二檢驗活動之一第二值之一延遲的一延遲區塊52。一可變延遲區塊可操作以回應於一模式選擇控制信號(例如，一操作模式選擇控制信號)而改變延遲值。換言之，可變延遲區塊包含基於由模式選擇控制信號指示之一操作模式改變所引起之一延遲的可變延遲電路。此外，在一些實施例中，在延遲透過操作模式變化而改變時，一或多個對應控制信號亦可傳輸至一或多個電容器84及/或一或多個電容器86以基於所施加之延遲調整一電容值，其中一或多個電容器84及/或一或多個電容器86用於填入施加至一時脈進信號之抖動分佈。

為幫助繪示，圖9描繪一抖動產生器48之一第二實施例之一實例，抖動產生器48包含接收一時脈進信號(例如，一電子裝置之任何適合時脈信號、一內部時脈信號CLK、一相控內部鎖定時脈信號LCLK)及N個位元之一混合權重控制信號且傳輸一時脈出信號(例如，一時脈輸出信號)的一相位混合器50、一隨機數產生器54、具有一可變電容之一或多個電容器84、具有一可變電容之一或多個電容器86及一可變延遲區塊100。應瞭解，所描繪之抖動產生器48僅意欲為闡釋性的且非限制性的。應注意，時脈出信號可傳輸至一電子裝置之一電路，例如，一命令解碼器32、一I/O介面16及/或一DLL 30。

抖動產生器48藉由接收對其添加抖動之一信號且接收指示用於可變延遲區塊100之一操作模式的兩個或更多個信號而操作，其中不同操作模式可引起延遲時脈進信號之不同延遲量。如所描繪，經接收信號係一時脈進信號及一模式選擇信號。時脈進信號可為一記憶體裝置10或主機裝置之任何適合計時信號(期望對其添加抖動)。模式選擇信號係自一主機裝置傳輸至抖動產生器48以用於改變自抖動產生器48傳輸之時脈出信號的信號特性(例如，一峰值間抖動、與抖動相關聯之一延遲及類似者)之目的之一控制信號。在一些實施例中，可藉由一主機裝置將額外控制信號傳輸至抖動產生器48以改變時脈出信號之一傳輸目的地(例如，傳輸至一命令解碼器32、一I/O介面16及/或一DLL 30)。

在接收時脈進信號之後，時脈進信號傳輸通過一或多個電容器84而至相位混合器50，通過一或多個電容器86而至可變延遲區塊100及隨機數產生器54。隨機數產生器54操作以輸出N個位元之一隨機數，其中M個位元作為N個位元之一子集而作為一控制信號傳輸至一或多個電容器84及一或多個電容器86。此外，一模式選擇信號係作為一控制信號傳輸至一或多個電容器84及一或多個電容器86。如針對圖6描述，一或多個電容器84及一或多個電容器86可回應於控制信號而例如透過回應於M個位元之控制信號及/或回應於模式選擇信號改變狀態之切換器電耦合及/或電解耦。例如，控制信號可啟動一或多個電容器84之一第一電容器而非一或多個電容器之一第二電容器以引起電容器之一可變變化。此電耦合及/或解耦分別用於改變一或多個電容器84及/或一或多個電容器86之一總電容值。以此方式，在圖9之所描繪實施例中，一或多個電容器84及一或多個電容器86可為其值回應於控制信號而改變之可變電容器。

另外，模式選擇信號可啟用或停用一或多個電容器84及/或一或多個電容器86，使得M個位元之控制信號無法將一或多個電容器84及/或一或多個電容器86電耦合及/或電解耦。控制一電容器是否影響傳輸至相位混合器50之時脈進信號的此能力可轉譯為回應於可變延遲區塊100之一操作模式而啟用及/或停用一或多個電容器84及/或一或多個電容器86之模式選擇信號。例如，回應於由可變延遲區塊100引起之延遲之一增加，模式選擇信號可用於啟用一或多個電容器84及一或多個電容器86之額外電容器以改良時脈出信號抖動分佈中之間隙。

為更佳說明模式選擇信號與延遲時脈進信號之間之關係，圖10描繪具有如藉由NAND邏輯閘102、104、106、114、116、118、122、124、128及130以及反相邏輯閘108、110、112及120表示之一或多個邏輯閘的一可變延遲區塊100之一實例實施例。應瞭解，所描繪之可變延遲區塊100僅意欲為闡釋性的且非限制性的。例如，一可變延遲區塊100可包含能夠對一時脈進信號提供一可變延遲之多種電路或處理組件，包含AND邏輯閘、NAND邏輯閘、OR邏輯閘、NOR邏輯閘、XOR邏輯閘、NOT邏輯閘(例如，反相器及/或反相邏輯閘)及類似者之任何適合組合。此外，模式選擇信號可包含控制可變延遲區塊100及可變電容器(例如，一或多個電容器84及/或一或多個電容器86)之一或多個啟用信號。如所描繪，模式選擇信號可提供一啟用+0 A信號、一啟用+1信號、一啟用+0 B信號、一啟用+2 信號及/或一啟用+4信號之一或多者。應瞭解，在其他實施例中，基於實施例中所使用之特定組合邏輯及/或電路，可藉由模式選擇信號傳輸更多個或更少個啟用信號。

可變延遲區塊100藉由接收一時脈進信號及藉由啟用+0 A、啟用+1、啟用+0 B、啟用+2、啟用+4 (其等各自對應於施加至時脈進信號之一不同延遲量)表示之一或多個通信耦合之模式選擇信號而操作。以此方式，基於哪一啟用信號傳輸至可變延遲區塊100，邏輯閘對時脈進信號提供變化量之延遲以產生一延遲時脈進信號。如所描繪，可變延遲區塊100可將一些邏輯閘電耦合至等效於用於實施例之一邏輯高的一電壓，以引起一邏輯高值傳輸至一邏輯閘之一端子。例如，NAND邏輯閘118、126及130電耦合至等效於一邏輯高之電壓且因此接收至其端子之一邏輯高值。應瞭解，在一些實施例中，一邏輯低值可透過電耦合至等效於用於實施例之一邏輯低的一電壓而傳輸至一邏輯閘之一端子。因此，透過邏輯閘與保持邏輯輸入(例如，一致邏輯高值)之組合，可延遲一時脈進信號。

透過圖10中呈現之組合邏輯，可變延遲區塊100接收時脈進信號及一或多個啟用信號。時脈進信號自低至高週期性地轉變且啟用信號可為對應於一邏輯高信號之一持續啟用信號。為說明之目的，用「1」及「0」說明組合邏輯行為，其中「1」對應於傳輸至一邏輯閘之一邏輯高信號及/或電壓，且「0」對應於傳輸至一邏輯閘之一邏輯低信號及/或電壓。啟用信號係基於透過模式選擇信號指示可變延遲區塊100在其中操作之一操作模式提供至可變延遲區塊100。表2中展示可變延遲區塊100可在其中操作之操作模式及對應啟用信號之一實例。按從所提供之一最小延遲至所提供之一最多延遲的一順序列出操作模式，使得一第一操作模式對應於添加至時脈進信號之一最小延遲值，且一第六操作模式對應於添加至時脈進信號之一最大延遲值。儘管表2中未包含，然應瞭解，操作模式可對應於啟用及/或停用一或多個電容器84及/或一或多個電容器86之各自電容器之一或多個啟用信號，以例如在一峰值間抖動因改變施加至時脈進信號之延遲而改變時繼續填入時脈出信號之抖動分佈。應瞭解，此等相對延遲長度係基於所描繪實施例之組合邏輯，且更多個或更少個操作模式可結合不同實施例使用以提供不同延遲量。
表 2

首先查看對應於啟用+0 A信號及啟用+0 B信號之一第一操作模式，若時脈進信號係0且啟用+0 A信號係1，則來自NAND邏輯閘102之輸出係1，且1輸出傳輸至NAND邏輯閘104之一端子。在一第一操作模式中，啟用+0 A信號係1且其他啟用信號係0。因此，在處於第一操作模式時，在時脈進信號係0且啟用+1信號係0時，NAND邏輯閘106輸出1，其傳輸至反相邏輯閘108以變為0。來自反相邏輯閘108之0輸出傳輸至反相邏輯閘110以變為1。1自反相邏輯閘110傳輸至NAND邏輯閘104。因此，NAND邏輯閘104自反相邏輯閘110接收1輸入且自NAND邏輯閘102接收1輸入。此等輸入引起NAND邏輯閘104輸出0。0輸出自NAND邏輯閘104傳輸至反相邏輯閘112且變為1。1輸出自反相邏輯閘112傳輸至NAND邏輯閘128、122及114。對於第一操作模式，NAND邏輯閘114由傳輸1之啟用+0 B信號啟用。NAND邏輯閘114自反相邏輯閘112接收1輸出且自啟用+0 B信號接收1輸入。回應於1輸入，NAND邏輯閘114將0傳輸至NAND邏輯閘116。在處於第一操作模式時，NAND邏輯閘116基於啟用+4信號及啟用+2信號皆為0且基於來自反相邏輯閘112傳輸至各NAND邏輯閘128及122之輸出而接收自NAND邏輯閘118傳輸之1輸出。因此，NAND邏輯閘116回應於接收0及1而輸出1至反相邏輯閘120。反相邏輯閘120接收1且輸出0 (其作為一延遲時脈進信號之部分傳輸)。以此方式，延遲時脈進信號指示基於時脈進信號之1或0影響來自反相邏輯閘112且具有因傳輸通過組合邏輯之一延遲的最終輸出。

應瞭解，其他操作模式類似於第一操作模式操作，其中作為邏輯高傳輸至可變延遲區塊100之啟用信號之各者對應於表2。為簡潔起見，略過對六個操作模式之各者之組合邏輯回應的說明，且應瞭解，NAND邏輯閘102、104、106、114、116、118、122、124、128及130以及反相邏輯閘108、110、112及120遵循習知反相及NAND邏輯閘邏輯。以此方式，一反相邏輯閘使輸入反相以產生輸出(例如，0輸入輸出為1，1輸入輸出為0)，且一NAND邏輯閘針對除兩個邏輯高輸入(其產生一邏輯低輸出)外之輸入組合輸出一邏輯高(例如，1輸入及1輸入引起0輸出，1輸入及0輸入引起1輸出，且0輸入及0輸入引起1輸出)。遵循此等規則，可追溯可變延遲區塊100之所描繪實施例中所呈現之組合邏輯。

另外，在一些實施例中，啟用信號輸入可電耦合至一或多個熔絲，使得一特定操作模式可永久固定及/或從未來使用排除。以此方式，測試設備之一操作者可使用主機裝置來對具有一晶粒上抖動產生器48之一記憶體裝置10執行驗證活動，且在完成驗證活動之後，主機裝置可藉由例如藉由毀壞熔絲而停用電耦合而作出回應。透過燃燒熔合電連接，主機裝置可能無法電耦合至抖動產生器之一或多個輸入以提供一或多個啟用信號。如所描繪，一主機裝置可操作或被操作以永久防止有權改變啟用信號、提供啟用信號及/或對晶粒上時脈提供抖動，以不允許在記憶體裝置10之一正常操作期間無意驗證。

使用晶粒上抖動產生技術可實現數種其他應用。例如，在一些例項中，在資料轉換電路中使用一高頻顫動電路。1位元類比轉數位轉換器可受益於對一輸入信號添加抖動以促進轉換。此外，雜訊整形數位轉類比轉換電路可受益於對一輸入信號使用經添加抖動以幫助濾波一輸出信號之一頻譜中的非所要信號諧波。此外，在時間上具有一固有遲滯之電路可受益於添加大於該固有滯後值之抖動。例如，一延遲鎖定迴路及/或一相位鎖定迴路可具有判定一同相狀態之遲滯。在一靜態修整程序期間添加大於遲滯之抖動可改良一復原信號之一最終修整狀態之居中。此等優點被提供給抖動產生電路，此係因為本文中揭示之此抖動產生器可在未改變一信號之一頻率或內容之情況下對該信號添加大量抖動，而使抖動產生電路在數位信號應用中具有特定用途。

因此，本發明之技術效應包含出於對一記憶體裝置執行驗證活動之目的而在一計時信號上產生抖動之技術。該等技術包含用於產生待用於隨機地混合一輸入時脈信號與一延遲輸入時脈信號之一隨機數的系統及方法。此等系統及方法引起一晶粒上抖動產生器在輸入時脈信號上產生抖動作為一輸出時脈信號以驗證一記憶體之效能。透過改變電容器值及改變延遲輸入時脈信號之一延遲量，可設計一抖動分佈。此外，一主機裝置可用於透過改變抖動產生器及/或一可變延遲區塊之一操作模式而改變可變電容器之電容值且改變由該可變延遲區塊引起之一延遲。涉及晶粒上抖動產生器之此等技術藉由實現在製造期間及之後之多種階段的驗證活動而改良記憶體裝置技術。

雖然本發明可易於以各種修改及替代形式呈現，但特定實施例已藉由圖式中之實例展示且已在本文中詳細描述。然而，應瞭解，本發明並不意欲限於所揭示之特定形式。實情係，本發明意欲涵蓋落於如由以下發明申請專利範圍定義之本發明之精神及範疇內之全部修改、等效物及替代物。

本文中提出及主張之技術被引用並應用於具實用性之實物及具體實例，此明顯明改良本技術領域且因而並非抽象的、無形的或純理論的。此外，若附加於本說明書末尾之任何發明申請專利範圍含有指定為「用於[執行一功能]之構件」或「用於[執行一功能]之步驟」之一或多個元件，則此等元件意欲根據35 U.S.C. 112(f)解釋。然而，對於含有以任何其他方式指定之元件的任何發明申請專利範圍，此等元素並不意欲根據35 U.S.C. 112(f)解釋。

10‧‧‧記憶體裝置

12‧‧‧記憶體庫

14‧‧‧命令介面

15‧‧‧信號

16‧‧‧輸入/輸出(I/O)介面

18‧‧‧時脈輸入電路

20‧‧‧命令位址輸入電路

22‧‧‧庫控制區塊

30‧‧‧內部時脈產生器/延遲鎖定迴路(DLL)

32‧‧‧命令解碼器

34‧‧‧命令匯流排

36‧‧‧匯流排

40‧‧‧匯流排路徑

44‧‧‧資料信號

46‧‧‧資料匯流排

48‧‧‧抖動產生器

50‧‧‧相位混合器

52‧‧‧延遲區塊

54‧‧‧隨機數產生器

60‧‧‧正反器

60A‧‧‧正反器

60B‧‧‧正反器

60C‧‧‧正反器

62‧‧‧XOR閘

70‧‧‧軌跡圖

72‧‧‧直方圖

74‧‧‧理想時脈電壓信號

75‧‧‧時脈出電壓信號

76‧‧‧出現頻率

77‧‧‧峰值間抖動

78‧‧‧軌跡圖

80‧‧‧直方圖

84‧‧‧電容器

86‧‧‧電容器

90‧‧‧軌跡圖

92‧‧‧直方圖

94‧‧‧軌跡圖

96‧‧‧直方圖

100‧‧‧可變延遲區塊

102‧‧‧NAND邏輯閘

104‧‧‧NAND邏輯閘

106‧‧‧NAND邏輯閘

108‧‧‧反相邏輯閘

110‧‧‧反相邏輯閘

112‧‧‧反相邏輯閘

114‧‧‧NAND邏輯閘

116‧‧‧NAND邏輯閘

118‧‧‧NAND邏輯閘

120‧‧‧反相邏輯閘

122‧‧‧NAND邏輯閘

124‧‧‧NAND邏輯閘

126‧‧‧NAND邏輯閘

128‧‧‧NAND邏輯閘

130‧‧‧NAND邏輯閘

ALERT_n‧‧‧警示信號

CA＜13:0＞‧‧‧命令/位址信號

CAI‧‧‧命令/位址反相信號

CA_ODT‧‧‧命令/位址晶粒上終止信號

CLK‧‧‧內部時脈信號

Clk_t‧‧‧真實時脈信號

Clk_c‧‧‧互補時脈信號

CS_n‧‧‧晶片選擇信號

DQ＜15:8＞‧‧‧高輸入/輸出(I/O)信號

DQ＜7:0＞‧‧‧低輸入/輸出(I/O)信號

LCLK‧‧‧相控內部鎖定時脈信號

LDQS_t/LDQS_c‧‧‧低資料選通信號

LOOPBACK‧‧‧回送信號

MIR‧‧‧鏡像信號

RESET_n‧‧‧重設命令

TEN‧‧‧測試啟用信號

UDQS_t/UDQS_c‧‧‧高資料選通信號

ZQ‧‧‧阻抗校準信號

在閱讀以下[實施方式]且參考圖式之後可更好地理解本發明之各種態樣，其中：

圖1係根據一實施例之一記憶體裝置之一方塊圖；

圖2係根據一實施例之圖1之記憶體裝置的一抖動產生器之一方塊圖；

圖3係根據一實施例之圖2之抖動產生器的一隨機數產生器之一方塊圖；

圖4A係根據一實施例之圖2之抖動產生器的模擬操作之一圖表；

圖4B係根據一實施例之圖2之抖動產生器的模擬操作之一圖表；

圖5A係根據一實施例之圖2之抖動產生器的模擬操作之一圖表；

圖5B係根據一實施例之圖2之抖動產生器的模擬操作之一圖表；

圖6係根據一實施例之圖2之抖動產生器之一方塊圖；

圖7A係根據一實施例之圖6之抖動產生器的模擬操作之一圖表；

圖7B係根據一實施例之圖6之抖動產生器的模擬操作之一圖表；

圖8A係根據一實施例之圖6之抖動產生器的模擬操作之一圖表；

圖8B係根據一實施例之圖6之抖動產生器的模擬操作之一圖表；

圖9係根據一額外實施例之圖2之抖動產生器的另一實施例之一方塊圖；及

圖10係根據一實施例之圖9之抖動產生器的一可變延遲區塊之一方塊圖。

Claims

一種裝置，其包括：一積體電路；及一抖動產生器，其定位於該積體電路上，其包括：一隨機數產生器，其經組態以回應於一時脈輸入信號產生一隨機數；引起延遲電路，其經組態以接收該時脈輸入信號，且其中該引起延遲電路經組態以產生一延遲時脈輸入信號；及一相位混合器，其經組態以接收該隨機數、該延遲時脈輸入信號及該時脈輸入信號，且其中該相位混合器經組態以輸出包括該時脈輸入信號及抖動之一時脈輸出信號。
如請求項1之裝置，其中該抖動產生器經組態以接收一第一計時信號或一第二計時信號作為該時脈輸入信號，且經組態以將該時脈輸出信號輸出至一命令解碼器、一延遲鎖定迴路或一輸入/輸出介面或其等之任何組合。
如請求項1之裝置，其中該引起延遲電路經組態以具有一可變延遲值，其中該可變延遲值經組態以至少部分基於該抖動產生器之一操作模式變化。
如請求項3之裝置，其包括一第一可變電容器及一第二可變電容器，其中該第一可變電容器經組態以耦合至該相位混合器，其中該第二可變電容器經組態以耦合至該引起延遲電路，且其中該第一可變電容器及該第二可變電容器經組態以在一電容值上基於該抖動產生器之該操作模式變化。
如請求項3之裝置，其包括一第一可變電容器及一第二可變電容器，其中該第一可變電容器經組態以耦合至該相位混合器，其中該第二可變電容器經組態以耦合至該引起延遲電路，且其中該第一可變電容器及該第二可變電容器經組態以在一電容值上基於經組態以自該隨機數產生器傳輸之一控制信號變化。
如請求項5之裝置，其中該隨機數產生器經組態以將一或多個位元作為該隨機數傳輸至該相位混合器，且其中該控制信號經組態以包括自該隨機數產生器傳輸之該一或多個位元之一位元。
如請求項1之裝置，其包括一第一電容器及一第二電容器，其中該第一電容器經組態以耦合至該相位混合器，且其中該第二電容器經組態以耦合至該引起延遲電路。
如請求項1之裝置，其中該引起延遲電路包括經組態以使該時脈輸入信號延遲一量以產生該延遲時脈輸入信號之組合邏輯。
如請求項1之裝置，其中該隨機數產生器包括包含複數個正反器及XOR閘之一線性回饋移位暫存器，其中該線性回饋移位暫存器經組態以按一偽隨機計數順序計數，且其中該隨機數產生器經組態以至少部分基於該偽隨機計數順序輸出該隨機數。
一種抖動產生器，其包括：一第一可變電容器，其經組態以回應於一第一控制信號改變一第一電容值，其中該第一可變電容器經組態以接收一時脈進信號；一第二可變電容器，其經組態以回應於該第一控制信號改變一第二電容值，其中該第二可變電容器經組態以接收該時脈進信號；一引起延遲電路，其經組態以耦合至該第二可變電容器，其中該引起延遲電路經組態以自該第二可變電容器接收該時脈進信號，且其中該引起延遲電路經組態以藉由延遲該時脈進信號而產生一延遲時脈進信號；一隨機數產生器，其經組態以接收該時脈進信號，且其中該隨機數產生器經組態以回應於該時脈進信號產生一隨機數；及一相位混合器，其經組態以自該隨機數產生器接收該隨機數、自該第一可變電容器接收該時脈進信號，及自該引起延遲電路接收該延遲時脈進信號，且其中該相位混合器經組態以產生包括該時脈進信號及經添加抖動之一時脈出信號。
如請求項10之抖動產生器，其中該第一可變電容器及該第二可變電容器各自經組態以回應於一第二控制信號而具有一第三電容值，且其中該第一可變電容器及該第二可變電容器各自經組態以回應於一第三控制信號而具有一第四電容值。
如請求項11之抖動產生器，其中該引起延遲電路經組態以至少部分基於該抖動產生器之操作模式引起一可變延遲量，其中一第一操作模式對應於該第一控制信號、一第二操作模式對應於該第二控制信號，且一第三操作模式對應於該第三控制信號。
如請求項10之抖動產生器，其中該隨機數產生器包括具有經組態以實現回應於該時脈進信號按一非循序順序計數之組合邏輯的一線性回饋移位暫存器。
一種方法，其包括：接收一輸入時脈信號；透過在引起延遲電路中傳輸而延遲該輸入時脈信號；及輸出包括該輸入時脈信號及額外抖動之一輸出時脈信號，其中該輸出時脈信號係回應於用於混合該輸入時脈信號之相位及自該引起延遲電路傳輸之一延遲輸入時脈信號之相位的一隨機數而產生。
如請求項14之方法，其包括：接收指示一操作模式之一模式選擇信號，其中一或多個可變電容器回應於該模式選擇信號改變電容值，且其中由該引起延遲電路引起之該輸入時脈信號之一延遲回應於該模式選擇信號而改變該延遲之一值。
如請求項15之方法，其中該引起延遲電路包括對該模式選擇信號作出回應之一或多個NAND邏輯閘及一或多個反相邏輯閘。
如請求項14之方法，其包括：藉由將該輸入時脈信號提供至偽隨機計數電路而產生該隨機數，其中該隨機數係由複數個位元表示；及將該複數個位元之一子集傳輸至經組態以回應於該複數個位元之該子集啟動之一或多個電容器，其中該一或多個電容器之一電容值經組態以回應於啟動而改變。
如請求項14之方法，其包括：藉由將該輸入時脈信號提供至一線性回饋移位暫存器而產生該隨機數，其中該線性回饋移位暫存器經組態以按模仿一偽隨機計數順序之一非二進位循序順序計數；在該輸入時脈信號之一第一上升邊緣處，透過與該非二進位循序順序相關聯之一第一二進位數之位元的一並行傳輸將該隨機數提供至一相位混合器；及在該輸入時脈信號之一第二上升邊緣處，透過與該非二進位循序順序相關聯之一第二二進位數之位元的該並行傳輸將該隨機數提供至該相位混合器。
如請求項14之方法，其中該輸出時脈信號包括引起一或多個抖動量之一高斯分佈之該額外抖動。
如請求項14之方法，其中該輸入時脈信號係一內部時脈信號CLK、一相控內部鎖定時脈信號LCLK或其等之任何組合。