KR102019812B1 - 전압 레귤레이터 - Google Patents

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KR102019812B1
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요타로 니헤이
마나부 후지무라
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에이블릭 가부시키가이샤
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Abstract

[과제] 비레귤레이트 상태에 있어서 전원 변동시에 출력 전압에 과대한 오버슈트가 발생하는 것을 억제할 수 있는 전압 레귤레이터를 제공한다.
[해결 수단] 기준 전압과 분압 전압의 차를 증폭하고 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와, 기준 전압과 분압 전압을 비교하여 출력 전압의 오버슈트를 검출하는 앰프와, 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게 하는 제1 트랜지스터와, 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 미러하는 전류 미러 회로와, 전류 미러 회로를 개재하여 앰프에 접속되고, 앰프의 바이어스 전류를 증가시켜 응답 속도를 증가시키는 제1 바이어스 회로를 구비했다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 전압 레귤레이터의 오버슈트 억제 회로에 관한 것이다.
종래의 전압 레귤레이터에 대해 설명한다. 도 5는, 종래의 전압 레귤레이터를 도시하는 회로도이다.
종래의 전압 레귤레이터는, 오차 증폭 회로(104)와, 앰프(110)와, 바이어스 회로(108 및 111)와, 기준 전압 회로(109)와, PMOS 트랜지스터(114 및 105)와, 저항(106 및 107)을 구비하고 있다.
PMOS 트랜지스터(105)는, 전원 단자(101)와 출력 단자(103)의 사이에 접속된다. 피드백 전압을 출력하는 저항(106 및 107)은, 출력 단자(103)와 그라운드 단자(100)의 사이에 접속된다. 오차 증폭 회로(104)는, 반전 입력 단자에 기준 전압 회로(109)가 접속되고, 비반전 입력 단자에 피드백 전압이 입력되며, 출력 단자는 PMOS 트랜지스터(105)의 게이트에 접속된다. 바이어스 회로(108)는, 오차 증폭 회로(104)에 동작 전류를 공급한다. PMOS 트랜지스터(114)는, 전원 단자(101)와 PMOS 트랜지스터(105)의 게이트의 사이에 접속된다. 앰프(110)는, 비반전 입력 단자에 기준 전압 회로(109)가 접속되고, 반전 입력 단자에 피드백 전압이 입력되며, 출력 단자는 PMOS 트랜지스터(114)의 게이트에 접속된다. 바이어스 회로(111)는, 앰프(110)에 동작 전류를 공급한다.
앰프(110)는, 입력된 피드백 전압과 기준 전압 회로(109)에서 발생하는 기준 전압을 비교한다. 피드백 전압이 기준 전압보다 낮은 경우, 앰프(110)는 Hi신호를 출력하고 PMOS 트랜지스터(114)를 오프시킨다. 출력 단자(103)의 전압에 오버슈트가 발생하여, 피드백 전압이 기준 전압보다 높아지면, 앰프(110)는 Lo신호를 출력하고 PMOS 트랜지스터(114)를 온시킨다.
종래의 전압 레귤레이터는, 이와 같이 동작하여, 출력 단자(103)의 전압의 오버슈트가 커지는 것을 방지할 수 있다(예를 들어, 특허 문헌 1 참조).
일본국 특허 공개 2005-301439호 공보
그러나, 종래의 전압 레귤레이터는, 전원 전압이 낮고, 또한 출력 단자(103)가 설정된 출력 전압보다 낮은 전압을 출력하고 있는 상태(이하, 비(非)레귤레이트 상태)에 있어서, 전원 전압 변동시에 출력 단자(103)에 과대한 오버슈트가 발생한다고 하는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 비레귤레이트 상태에 있어서 전원 변동시에 출력 단자(103)에 과대한 오버슈트가 발생하는 것을 억제할 수 있는 전압 레귤레이터를 제공한다.
종래의 과제를 해결하기 위해, 본 발명의 전압 레귤레이터는 이하와 같은 구성으로 했다.
기준 전압과 분압 전압의 차를 증폭하고 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와, 분압 전압과 기준 전압을 비교하여 출력 전압의 오버슈트를 검출하는 앰프와, 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게하는 제1 트랜지스터와, 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 미러하는 전류 미러 회로와, 전류 미러 회로를 개재하여 앰프에 접속되고, 앰프의 바이어스 전류를 증가시켜 응답 속도를 증가시키는 제1 바이어스 회로를 구비한 전압 레귤레이터.
본 발명의 오버슈트 억제 회로를 구비한 전압 레귤레이터는, 비레귤레이트 상태로부터 전원 변동이 발생했을 때, 출력 단자의 전압에 오버슈트가 발생하는 것을 억제할 수 있다.
도 1은 제1 실시 형태의 전압 레귤레이터를 도시하는 회로도이다.
도 2는 제2 실시 형태의 전압 레귤레이터를 도시하는 회로도이다.
도 3은 제3 실시 형태의 전압 레귤레이터를 도시하는 회로도이다.
도 4는 제4 실시 형태의 전압 레귤레이터를 도시하는 회로도이다.
도 5는 종래의 전압 레귤레이터를 도시하는 회로도이다.
도 6은 제5 실시 형태의 전압 레귤레이터를 도시하는 회로도이다.
도 7은 제6 실시 형태의 전압 레귤레이터를 도시하는 회로도이다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
＜제1 실시 형태＞
도 1은, 제1 실시 형태의 전압 레귤레이터의 회로도이다.
제1 실시 형태의 전압 레귤레이터는, 출력 트랜지스터인 PMOS 트랜지스터(105)와, 오차 증폭 회로(104)와, 저항(106 및 107)과, 바이어스 회로(108)와, 기준 전압 회로(109)와, 앰프(110)와, 바이어스 회로(111 및 112)와, PMOS 트랜지스터(114 및 115)와, NMOS 트랜지스터(113 및 116)와, 그라운드 단자(100)와, 출력 단자(103)와, 전원 단자(101)를 구비하고 있다.
다음에, 제1 실시 형태의 전압 레귤레이터의 접속에 대해 설명한다.
오차 증폭 회로(104)는, 반전 입력 단자가 기준 전압 회로(109)의 한쪽 단자에 접속되고, 비반전 입력 단자가 저항(106과 107)의 접속점에 접속된다. 바이어스 회로(108)는, 한쪽 단자가 오차 증폭 회로(104)에 접속되고, 다른 한쪽 단자가 그라운드 단자(100)에 접속된다. 앰프(110)는, 비반전 입력 단자가 기준 전압 회로(109)의 한쪽 단자에 접속되고, 반전 입력 단자가 저항(106과 107)의 접속점에 접속된다. 바이어스 회로(111)는, 한쪽 단자가 앰프(110)에 접속되고, 다른 한쪽 단자가 그라운드 단자(100)에 접속된다. PMOS 트랜지스터(105)는, 게이트가 오차 증폭 회로(104)의 출력 단자에 접속되고, 소스가 전원 단자(101)에 접속되며, 드레인이 출력 단자(103)에 접속된다. 저항(106 및 107)은, 출력 단자(103)와 그라운드 단자(100)의 사이에 접속된다. PMOS 트랜지스터(114)는, 게이트가 앰프(110)의 출력 단자에 접속되고, 소스가 전원 단자(101)에 접속되며, 드레인이 PMOS 트랜지스터(105)의 게이트에 접속된다. PMOS 트랜지스터(115)는, 게이트가 오차 증폭 회로(104)의 출력 단자에 접속되고, 소스가 전원 단자(101)에 접속된다. NMOS 트랜지스터(116)는, 게이트와 드레인이 PMOS 트랜지스터(115)의 드레인에 접속되고, 소스가 그라운드 단자(100)에 접속된다. NMOS 트랜지스터(113)는, 게이트가 NMOS 트랜지스터(116)의 게이트 및 드레인에 접속되고, 드레인은 앰프(110)와 바이어스 회로(111)의 접속점에 접속되며, 소스는 바이어스 회로(112)의 한쪽 단자에 접속된다. 바이어스 회로(112)의 다른 한쪽 단자는 그라운드 단자(100)에 접속된다.
다음에, 제1 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다.
전원 단자(101)에 전원 전압(VDD)이 입력되면, 전압 레귤레이터는, 출력 단자(103)로부터 출력 전압(Vout)을 출력한다. 저항(106과 107)은, 출력 전압(Vout)을 분압하고, 분압 전압(Vfb)을 출력한다. 오차 증폭 회로(104)는, 기준 전압 회로(109)의 기준 전압(Vref)과 분압 전압(Vfb)을 비교하여, 출력 전압(Vout)이 일정해지도록 PMOS 트랜지스터(105)의 게이트 전압을 제어한다.
출력 전압(Vout)이 소정 전압보다 높으면, 분압 전압(Vfb)이 기준 전압(Vref)보다 높아진다. 따라서, 오차 증폭 회로(104)의 출력 신호(PMOS 트랜지스터(105)의 게이트 전압)가 높아지며, PMOS 트랜지스터(105)는, 오프가 되므로 출력 전압(Vout)은 낮아진다. 또, 출력 전압(Vout)이 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압(Vout)은 높아진다. 이와 같이 하여, 전압 레귤레이터는, 출력 전압(Vout)이 일정해지도록 동작한다.
여기서, 전원 단자(101)에 전원 전압(VDD)이 입력되어 아직 전원 전압(VDD)이 낮을 때, 출력 단자(103)의 전압은 소정 전압보다 낮은 상태, 즉 전압 레귤레이터는 비(非)레귤레이트 상태에 있다. 비레귤레이트 상태일 때, 출력 단자(103)의 출력 전압(Vout)이 소정 전압보다 낮으므로, 오차 증폭 회로(104)는 출력 단자(103)의 전압이 높아지도록, PMOS 트랜지스터(105)의 게이트에 신호(Lo)를 출력한다. PMOS 트랜지스터(115)는 PMOS 트랜지스터(105)와 전류 미러의 관계에 있기 때문에, 마찬가지로 신호(Lo)가 입력되고, 온하여 전류를 흐르게 한다. NMOS 트랜지스터(116)와 NMOS 트랜지스터(113)는 전류 미러 회로를 구성하고 있으며, PMOS 트랜지스터(115)로부터의 전류를 NMOS 트랜지스터(116)가 흐르게 함으로써 NMOS 트랜지스터(113)에 전류가 흐른다. 바이어스 회로(112)는 NMOS 트랜지스터(113)에 흐르는 전류를 제한하고 있어, PMOS 트랜지스터(115)에 흐르는 전류가 증가해도 NMOS 트랜지스터(113)에 흐르는 전류는 바이어스 회로(112)가 흐르게 하는 전류와 동일하게 유지된다. 이렇게 하여, 바이어스 회로(112)의 전류가 앰프(110)의 바이어스 전류로서 흐르며, 앰프(110)의 고속 응답을 가능하게 만든다.
전원 전압(VDD)이 출력 전압의 소정 전압을 초과하여 급격하게 변화하면, PMOS 트랜지스터(105)는 온하고 있으므로 PMOS 트랜지스터(105)에 큰 전류를 흐르게하여, 전압 레귤레이터의 출력 단자(103)에 큰 오버슈트를 발생시킨다. 오버슈트가 발생하면, 앰프(110)는, 반전 입력 단자의 분압 전압(Vfb)이 기준 전압(Vref)보다 높아지므로, PMOS 트랜지스터(114)의 게이트에 신호(Lo)를 출력한다. 또한, 앰프(110)는 고속 응답이 가능한 상태에 있기 때문에, 빠르게 오버슈트를 검출하고, PMOS 트랜지스터(114)의 게이트에 빠르게 신호(Lo)를 출력할 수 있다. 이렇게 하여, PMOS 트랜지스터(114)가 온하여 PMOS 트랜지스터(105)의 게이트의 전압이 상승한다. 이와 같이 하여, 전압 레귤레이터의 출력 단자(103)의 오버슈트가 방지된다.
이상 설명한 바와 같이, 제1 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태일 때 앰프(110)의 바이어스 전류를 증가시켜 놓음으로써, 출력 단자(103)에 오버슈트가 발생했을 때, 빠르게 오버슈트를 검출하고 비레귤레이트 상태에서의 오버슈트를 방지할 수 있다.
＜제2 실시 형태＞
도 2는, 제2 실시 형태의 전압 레귤레이터의 회로도이다. 도 1과의 차이는, PMOS 트랜지스터(114) 대신에 NMOS 트랜지스터(201)와 바이어스 회로(202)와 인버터(203)를 설치한 점이다. NMOS 트랜지스터(201)와 바이어스 회로(202)는, 바이어스 회로(108)와 병렬로 접속하고, NMOS 트랜지스터(201)의 게이트에 인버터(203)의 출력을 접속하며, 인버터(203)의 입력에 앰프(110)의 출력을 접속했다.
다음에, 제2 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 통상 상태의 동작은, 제1 실시 형태의 전압 레귤레이터와 동일하므로 생략한다. 또, 비레귤레이트 상태에서의 오버슈트의 검출 동작도 동일하므로 생략한다.
제2 실시 형태의 전압 레귤레이터는, 앰프(110)가 분압 전압(Vfb)의 변동에 의해 오버슈트를 검출하면, 인버터(203)를 개재하여 NMOS 트랜지스터(201)를 온시키는 신호를 출력한다. 그리고, 바이어스 회로(202)가 오차 증폭 회로(104)에 접속되어, 오차 증폭 회로(104)의 바이어스 전류를 증가시킬 수 있다.
오차 증폭 회로(104)는, 이 오버슈트를 감소시키기 위해 전원 전압에 가까운 레벨의 전압을 출력하고 PMOS 트랜지스터(105)를 오프시키려고 동작한다. 오차 증폭 회로(104)의 바이어스 전류가 증가되었기 때문에, 출력의 구동 전류가 증가하고 PMOS 트랜지스터(105)의 게이트 용량을 충전하는 시간이 단축되어, PMOS 트랜지스터(105)를 곧바로 오프할 수 있게 된다. 이와 같이 하여, 제2 실시 형태의 전압 레귤레이터는 오버슈트를 방지할 수 있다.
이상 설명한 바와 같이, 제2 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태일 때 앰프(110)의 바이어스 전류를 증가시켜 놓음으로써, 출력 단자(103)에 오버슈트가 발생했을 때, 빠르게 오버슈트를 검출하여 오차 증폭 회로(104)의 구동 전류를 증가시킬 수 있다. 그리고, PMOS 트랜지스터(105)를 빠르게 제어하여, 비레귤레이트 상태에서의 오버슈트를 방지할 수 있다.
＜제3 실시 형태＞
도 3은, 제３ 실시 형태의 전압 레귤레이터의 회로도이다. 도 2와의 차이는, 인버터(301)와 PMOS 트랜지스터(302)를 설치한 점이다. PMOS 트랜지스터(302)는, 게이트에 인버터(301, 203)를 개재하여 앰프(110)의 출력을 접속하고, 드레인을 PMOS 트랜지스터(105)의 게이트에 접속하며, 소스를 전원 단자(101)에 접속했다.
다음에, 제3 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 통상 상태의 동작은, 제1 실시 형태의 전압 레귤레이터와 동일하므로 생략한다. 또, 비레귤레이트 상태에서의 오버슈트의 검출 동작도 동일하므로 생략한다.
제3 실시 형태의 전압 레귤레이터는, 앰프(110)가 분압 전압(Vfb)의 변동에 의해 오버슈트를 검출하면, 인버터(203)를 개재하여 NMOS 트랜지스터(201)를 온시키는 신호를 출력한다. 그리고, 바이어스 회로(202)가 오차 증폭 회로(104)에 접속되어, 오차 증폭 회로(104)의 바이어스 전류를 증가시킬 수 있다.
오차 증폭 회로(104)는, 이 오버슈트를 감소시키기 위해 전원 전압에 가까운 레벨의 전압을 출력하고 PMOS 트랜지스터(105)를 오프시키려고 동작한다. 오차 증폭 회로(104)의 바이어스 전류가 증가되었기 때문에, 구동 전류가 증가해 PMOS 트랜지스터(105)의 게이트 용량을 충전하는 시간이 단축되어 PMOS 트랜지스터(105)를 곧바로 오프할 수 있게 된다. 또한, PMOS 트랜지스터(302)는, 인버터(301)를 개재하여 앰프(110)의 신호를 받아, PMOS 트랜지스터(105)의 게이트를 전원 전압에 가까운 레벨의 전압으로 제어한다. 이와 같이 하여, 제3 실시 형태의 전압 레귤레이터는 오버슈트를 방지할 수 있다.
이상 설명한 바와 같이, 제3 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태일 때 앰프(110)의 바이어스 전류를 증가시켜 놓음으로써, 출력 단자(103)에 오버슈트가 발생했을 때, 빠르게 오버슈트를 검출하여 오차 증폭 회로(104)의 구동 전류를 증가시키고, 또한 PMOS 트랜지스터(302)를 온시킬 수 있다. 그리고, PMOS 트랜지스터(105)를 빠르게 제어하여, 비레귤레이트 상태에서의 오버슈트를 방지할 수 있다.
또한, NMOS 트랜지스터(201)와 PMOS 트랜지스터(302)는, 앰프(110)의 검출 신호를 받아 온하면 되고, 이러한 제어 방법은 이 회로에 한정되는 것은 아니다.
＜제4 실시 형태＞
도 4는, 제４ 실시 형태의 전압 레귤레이터의 회로도이다. 도 3과의 차이는, 인버터(203)의 출력과 NMOS 트랜지스터(201)의 게이트의 사이에 지연 회로(401)를 설치한 점이다. 지연 회로(401)는, 해제를 지연하는 회로인 것이 바람직하다.
제4 실시 형태의 전압 레귤레이터는, 오버슈트가 수속(收束)되어, 앰프(110)가 해제 신호를 출력하면, PMOS 트랜지스터(302)가 오프한 후, 지연 회로(401)에 의해 일정시간 후에 NMOS 트랜지스터(201)이 오프한다. 따라서, 오버슈트 수속 후의 잠시 동안 오차 증폭 회로(104)의 출력의 구동 전류가 높기 때문에, PMOS 트랜지스터(105)의 게이트를 적절한 전압으로 제어하는 시간이 단축된다. 따라서, 오버슈트가 수속된 후에, 언더슈트가 발생하는 것을 방지할 수 있다.
이상 설명한 바와 같이, 제４ 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태일 때 앰프(110)의 바이어스 전류를 증가시켜 놓음으로써, 출력 단자(103)에 오버슈트가 발생했을 때, 빠르게 오버슈트를 검출하여 비레귤레이트 상태에서의 오버슈트를 방지함과 더불어, 오버슈트가 수속한 후의 언더슈트의 발생도 방지할 수 있다.
＜제5 실시 형태＞
도 6은, 제５ 실시 형태의 전압 레귤레이터의 회로도이다. 도 1과의 차이는, NMOS 트랜지스터(602), 저항(603), OR 회로(604)를 설치한 점이다. NMOS 트랜지스터(602)는, 게이트는 NMOS 트랜지스터(116)의 게이트 및 드레인에 접속되고, 드레인은 저항(603)과 OR 회로(604)의 제1 입력 단자에 접속되며, 소스는 그라운드 단자(100)에 접속된다. 저항(603)의 다른 한쪽 단자는 전원 단자(101)에 접속된다. OR 회로(604)는, 제2 입력 단자는 앰프(110)의 출력 단자에 접속되고, 출력 단자는 PMOS 트랜지스터(114)의 게이트에 접속된다.
다음에, 제5 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 통상 상태의 동작은, 제1 실시 형태의 전압 레귤레이터와 동일하므로 생략한다. 비레귤레이트 상태에서는 PMOS 트랜지스터(115)의 게이트에 Lo의 신호가 입력되기 때문에, PMOS 트랜지스터(115)는 온하여 전류를 흐르게 한다. NMOS 트랜지스터(116)와 NMOS 트랜지스터(113, 602)는 전류 미러 회로를 구성하고 있으며, PMOS 트랜지스터(115)로부터의 전류를 NMOS 트랜지스터(116)가 흐르게함으로써 NMOS 트랜지스터(113, 602)에 전류가 흐른다. 바이어스 회로(112)는 NMOS 트랜지스터(113)에 흐르는 전류를 제한하고 있고, PMOS 트랜지스터(115)에 흐르는 전류가 증가해도 NMOS 트랜지스터(113)에 흐르는 전류는 바이어스 회로(112)가 흐르게 하는 전류와 동일하게 유지된다. 이와 같이 하여, 앰프(110)는, 바이어스 회로(111와 112)의 전류가 바이어스 전류로서 흐르므로, 고속 응답이 가능해진다. 또, OR 회로(604)의 제1 입력 단자에는 Lo의 신호가 입력된다.
이때, 전압 레귤레이터의 출력 단자(103)에 오버슈트가 발생하면, 앰프(110)는, 반전 입력 단자의 분압 전압(Vfb)이 기준 전압(Vref)보다 높아지므로, OR 회로(604)의 제2 입력 단자에 Lo의 신호를 출력한다. 이렇게 하여, OR 회로(604)의 출력 단자로부터 Lo의 신호가 출력되고, PMOS 트랜지스터(114)를 온시켜 PMOS 트랜지스터(105)의 게이트를 전원 전압에 가까운 레벨의 전압으로 제어한다. 이와 같이 하여, 전압 레귤레이터의 출력 단자(103)의 오버슈트가 방지된다.
비레귤레이트 상태가 해제되면, PMOS 트랜지스터(115)에는 출력 단자(103)에 접속되는 부하에 따른 전류가 흐르게 되고, NMOS 트랜지스터(602)도 부하에 따른 전류가 흐르게 된다. 출력 단자(103)에 접속되는 부하에 따른 전류를 흐르게하고 있을 때, NMOS 트랜지스터(116, 602)의 전류 미러 회로는 저항(603)이 흐르게 하는 전류보다 작아지도록 미러비(比)를 설정하고 있기 때문에, OR 회로(604)의 제1 입력 단자에 High의 신호가 입력되고 OR 회로(604)의 출력에 High의 신호가 출력된다. 이렇게 하여, PMOS 트랜지스터(114)를 오프시켜, 통상 상태의 동작으로 빠르게 이행하여, 비레귤레이트 상태로부터의 변동시에만 오버슈트를 방지하도록 동작시킬 수 있다. 또, 통상 동작으로 빠르게 이행하기 때문에, 오버슈트 방지 후 언더슈트가 발생하는 일을 방지할 수가 있다.
또한, 도시는 하지 않으나 도 2와 같이 OR 회로(604)의 출력을, 인버터를 개재하여 NMOS 트랜지스터(201)의 게이트에 접속하고, 오버슈트를 검출했을 때에 바이어스 회로(202)가 오차 증폭 회로(104)에 접속되어, 오차 증폭 회로(104)의 바이어스 전류를 증가시키는 것이 오버슈트를 방지하는 구성으로 해도 된다. 또, 제5 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태일 때만 오버슈트를 방지할 수 있으면 되고, 이러한 제어 방법은 이 회로에 한정되는 것은 아니다.
이상 설명한 바와 같이, 제5 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태에서만 오버슈트를 방지할 수 있다. 그리고, 오버슈트 방지 후에 발생하는 언더슈트를 방지할 수 있다.
＜제6 실시 형태＞
도 7은, 제6 실시 형태의 전압 레귤레이터의 회로도이다. 도 6과의 차이는, NMOS 트랜지스터(116)를 삭제하고 저항(701)을 설치한 점이다. NMOS 트랜지스터(602)는, 게이트는 저항(701)과 PMOS 트랜지스터(115)의 드레인과 NMOS 트랜지스터(113)의 게이트에 접속되고, 드레인은 저항(603)과 OR 회로(604)의 제1 입력 단자에 접속되며, 소스는 그라운드 단자(100)에 접속된다. 저항(701)의 다른 한쪽 단자는 그라운드 단자(100)에 접속된다.
다음에, 제6의 실시 형태의 전압 레귤레이터의 동작에 대해 설명한다. 통상 상태의 동작은, 제1 실시 형태의 전압 레귤레이터와 동일하므로 생략한다. 비레귤레이트 상태에서 PMOS 트랜지스터(115)의 게이트에 Lo의 신호가 입력되기 때문에, PMOS 트랜지스터(115)는 온하여 전류를 흐르게 한다. PMOS 트랜지스터(115)의 전류에 의해 저항(701)에 전압이 발생하고, NMOS 트랜지스터(602)와 NMOS 트랜지스터(113)의 게이트가 High가 되어, NMOS 트랜지스터(602)와 NMOS 트랜지스터(113)를 온시킨다. 이렇게 하여, 바이어스 회로(112)가 앰프(110)에 접속되어, 앰프(110)의 바이어스 전류가 증가하므로 앰프(110)는 고속 응답이 가능해지고, OR 회로(604)의 제1 입력 단자에는 Lo의 신호가 입력된다.
이때, 전압 레귤레이터의 출력 단자(103)에 오버슈트가 발생하면, 앰프(110)는, 반전 입력 단자의 분압 전압(Vfb)이 기준 전압(Vref)보다 높아지므로, OR 회로(604)의 제2 입력 단자에 Lo의 신호를 출력한다. 이렇게 하여, OR 회로(604)의 출력 단자로부터 Lo의 신호가 출력되고, PMOS 트랜지스터(114)를 온시켜 PMOS 트랜지스터(105)의 게이트를 전원 전압에 가까운 레벨의 전압으로 제어한다. 이와 같이 하여, 전압 레귤레이터의 출력 단자(103)의 오버슈트가 방지된다.
비레귤레이트 상태가 해제되면, PMOS 트랜지스터(115)가 오프하여 NMOS 트랜지스터(602)를 오프시키고, OR 회로(604)의 제1 입력 단자에 High의 신호가 입력되어 OR 회로(604)의 출력에 High의 신호가 출력된다. 이렇게 하여, PMOS 트랜지스터(114)를 오프시켜, 통상 상태의 동작으로 빠르게 이행하여, 비레귤레이트 상태일 때만 오버슈트를 방지하도록 동작시킬 수 있다. 또, 통상 동작으로 빠르게 이행하기 때문에, 오버슈트 방지 후 언더슈트가 발생하는 일을 방지할 수 있다.
또한, 도시는 하지 않으나 도 2와 같이 OR 회로(604)의 출력을, 인버터를 개재하여 NMOS 트랜지스터(201)의 게이트에 접속하고, 오버슈트를 검출했을 때에 바이어스 회로(202)가 오차 증폭 회로(104)에 접속되어, 오차 증폭 회로(104)의 바이어스 전류를 증가시키는 것이 오버슈트를 방지하는 구성으로 해도 된다. 제6 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태일 때만 오버슈트를 방지할 수 있으면 되고, 이러한 제어 방법은 이 회로에 한정되는 것은 아니다.
이상 설명한 바와 같이, 제6 실시 형태의 전압 레귤레이터는, 비레귤레이트 상태에서만 오버슈트를 방지할 수 있다. 그리고, 오버슈트 방지 후에 발생하는 언더슈트를 방지할 수 있다.
100 그라운드 단자
101 전원 단자
103 출력 단자
104 오차 증폭 회로
108, 111, 112, 202 바이어스 회로
110 앰프
203, 301 인버터
401 지연 회로
604 OR 회로

Claims (9)

  1. 기준 전압과 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 기준 전압과 상기 분압 전압을 비교하여, 상기 출력 전압의 오버슈트를 검출하는 앰프를 구비한 전압 레귤레이터로서,
    상기 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게 하는 제1 트랜지스터와,
    상기 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 미러하는 제1 전류 미러 회로와,
    상기 제1 전류 미러 회로를 개재하여 상기 앰프에 접속되고, 상기 앰프의 바이어스 전류를 증가시켜 응답 속도를 증가시키는 제1 바이어스 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
  2. 청구항 1에 있어서,
    상기 앰프의 출력에 접속되는 제2 트랜지스터와,
    상기 제2 트랜지스터를 개재하여 상기 오차 증폭 회로에 접속되고, 상기 오차 증폭 회로의 출력의 구동 전류를 증가시키는 제2 바이어스 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
  3. 청구항 2에 있어서,
    상기 앰프의 출력과 상기 제2 트랜지스터의 사이에 지연 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
  4. 청구항 2에 있어서,
    상기 앰프의 출력에 의해, 상기 출력 트랜지스터의 게이트 전압을 제어하는 제3 트랜지스터를 구비한 것을 특징으로 하는 전압 레귤레이터.
  5. 청구항 3에 있어서,
    상기 앰프의 출력에 의해, 상기 출력 트랜지스터의 게이트 전압을 제어하는 제3 트랜지스터를 구비한 것을 특징으로 하는 전압 레귤레이터.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 미러하고, 비(非)레귤레이트 상태를 검출하는 제2 전류 미러 회로와,
    상기 제2 전류 미러 회로의 출력 신호와, 상기 앰프의 출력 신호가 입력되는 논리 회로를 구비하며,
    상기 논리 회로는, 상기 비레귤레이트 상태일 때에 상기 앰프의 출력 신호를 출력하는 것을 특징으로 하는 전압 레귤레이터.
  7. 기준 전압과 출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
    상기 기준 전압과 상기 분압 전압을 비교하여, 상기 출력 전압의 오버슈트를 검출하는 앰프를 구비한 전압 레귤레이터로서,
    상기 출력 트랜지스터에 흐르는 전류에 비례하는 전류를 흐르게 하는 제1 트랜지스터와,
    상기 제1 트랜지스터로부터의 전류에 의해 전압을 발생시키는 저항과,
    상기 저항에 발생하는 전압에 의해 온하는 제2 트랜지스터를 개재하여 상기 앰프에 접속되고, 상기 앰프의 바이어스 전류를 증가시켜 응답 속도를 증가시키는 제1 바이어스 회로와,
    상기 저항에 발생하는 전압에 의해 온하여, 비레귤레이트 상태를 검출하는 제3 트랜지스터와,
    상기 제3 트랜지스터의 출력 신호와 상기 앰프의 출력 신호가 입력되는 논리 회로를 구비하며,
    상기 논리 회로는, 상기 비레귤레이트 상태일 때에 상기 앰프의 출력 신호를 출력하는 것을 특징으로 하는 전압 레귤레이터.
  8. 청구항 7에 있어서,
    상기 논리 회로의 출력 신호가 입력되고, 상기 논리 회로의 출력 신호에 의해, 상기 출력 트랜지스터의 게이트 전압을 제어하는 제4 트랜지스터를 구비한 것을 특징으로 하는 전압 레귤레이터.
  9. 청구항 7 또는 청구항 8에 있어서,
    상기 논리 회로의 출력에 접속되는 제5 트랜지스터와,
    상기 제5 트랜지스터를 개재하여 상기 오차 증폭 회로에 접속되고, 상기 오차 증폭 회로의 출력의 구동 전류를 증가시키는 제2 바이어스 회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
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