KR20150069542A

KR20150069542A - 전압 레귤레이터

Info

Publication number: KR20150069542A
Application number: KR1020140178615A
Authority: KR
Inventors: 츠토무 도미오카; 마사카즈 스기우라
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2013-12-13
Filing date: 2014-12-11
Publication date: 2015-06-23
Also published as: JP2015114984A; CN104714585B; TW201539168A; JP6244194B2; TWI643050B; KR102174295B1; CN104714585A; US9367074B2; US20150168971A1

Abstract

(과제) 오버 슈트와 언더 슈트를 억제해, 안정된 전압을 출력하는 전압 레귤레이터를 제공한다.
(해결 수단) 전원 전압의 변동을 검출하는 하이 패스 필터와, 출력 전압의 변동을 검출하는 하이 패스 필터와, 각각의 하이 패스 필터의 출력에 따라 전류를 흐르게 하는 직렬로 접속한 트랜지스터와, 직렬로 접속한 트랜지스터의 드레인 전압을 클램프하는 클램프 회로를 구비하고, 직렬로 접속한 트랜지스터의 드레인 전압에 의해서 게이트가 제어되는 트랜지스터의 드레인 전압으로 출력 트랜지스터의 게이트 전압을 제어하는 구성으로 했다.

Description

전압 레귤레이터{VOLTAGE REGULATOR}

본 발명은, 전원이 변동해도 출력 전압을 안정화할 수 있는 전압 레귤레이터에 관한 것이다

종래의 전압 레귤레이터에 대해서 설명한다. 도 9는, 종래의 전압 레귤레이터를 나타내는 회로도이다.

종래의 전압 레귤레이터는, 오차 증폭 회로(103)와, 기준 전압 회로(102)와, PMOS 트랜지스터(901, 902)와, 출력 트랜지스터(105)와, 저항(106, 107, 903)과, 변동 검출 커패시터(904)와, 클램프 회로(905)와, 그라운드 단자(100)와, 출력 단자(104)와, 전원 단자(101)를 구비하고 있다.

저항(106, 107)은, 출력 단자(104)와 그라운드 단자(100) 사이에 직렬로 설치되고, 출력 단자(104)에 발생하는 출력 전압 Vout를 분압한다. 저항(106, 107)의 접속점에 발생하는 전압을 Vfb라 하면, 오차 증폭 회로(103)는 Vfb가 기준 전압 회로(102)의 전압 Vref에 가까워지도록 출력 트랜지스터(105)의 게이트 전압을 제어하고, 출력 단자(104)에 출력 전압 Vout를 출력시킨다. 전원 단자(101)의 전원 전압 VDD가 상승하면, 전원 단자(101)로부터 변동 검출 커패시터(904)에 전류 Ix1가 흐른다. 전류 Ix1는, PMOS트랜지스터(901, 902)와 저항(903)으로 구성되는 전류 귀환 회로에 의해서 증폭되어, 전류 Ix2가 생성된다. 전류 Ix2는 출력 트랜지스터(105)의 게이트에 공급되어, 출력 트랜지스터(105)의 게이트 용량을 충전한다. 이렇게 하여, 출력 트랜지스터(105)의 게이트 소스간 전압 VGS는, 소스 전압인 VDD 가 변동한 경우에도 적절한 값으로 조절되어, 오버 슈트가 억제되어 안정화할 수 있다(예를 들면, 특허 문헌 1 참조).

일본국 특허 공개 2007-157071호 공보

그러나, 종래의 전압 레귤레이터는, 전원 전압의 변동을 검출하여 출력 전압의 오버 슈트를 억제한 후에도 여전히 전원 전압의 변동이 계속되고 있는 경우, 과잉으로 출력 트랜지스터의 제어를 계속해버려, 언더 슈트나 새로운 오버 슈트를 발생시킨다고 하는 과제가 있었다. 또, 중부하시에 빠르게 전원 전압의 변동이 발생해, 출력 전압의 오버 슈트를 억제한 후 언더 슈트가 발생한 경우, 그 후의 출력 전압을 증대시키는 동작을 오류 검출하여 출력 트랜지스터를 제어해 발진해버린다고 하는 과제가 있었다.

본 발명은, 상기 과제를 감안하여 이루어지고, 출력 전압의 오버 슈트를 억제한 후, 여전히 전원 전압의 변동이 계속되고 있는 경우나, 중부하시의 전원 변동으로 오버 슈트와 언더 슈트가 발생한 경우에도, 출력 전압을 안정시킬 수 있는 전압 레귤레이터를 제공한다.

종래의 과제를 해결하기 위해서, 본 발명의 전압 레귤레이터는 이하와 같은 구성으로 했다.

전원 전압의 변동을 검출하는 하이 패스 필터와, 출력 전압의 변동을 검출하는 하이 패스 필터와, 각각의 하이 패스 필터의 출력에 따라 전류를 흐르게 하는 직렬로 접속한 트랜지스터와, 직렬로 접속한 트랜지스터의 드레인 전압을 클램프하는 클램프 회로를 구비하고, 직렬로 접속한 트랜지스터의 드레인 전압에 의해서 게이트가 제어되는 트랜지스터의 드레인 전압으로 출력 트랜지스터의 게이트 전압을 제어하는 전압 레귤레이터.

본 발명의 전압 레귤레이터에 의하면, 출력 전압의 오버 슈트를 억제하고, 또한 그 후에 발생하는 언더 슈트를 방지하여, 빠르게 출력 전압을 안정시킬 수 있다.

도 1은 제1의 실시형태의 전압 레귤레이터를 나타내는 회로도이다.
도 2는 하이 패스 필터의 일례를 나타내는 회로도이다.
도 3은 하이 패스 필터의 다른 예를 나타내는 회로도이다.
도 4는 하이 패스 필터의 다른 예를 나타내는 회로도이다.
도 5는 제1의 실시형태의 전압 레귤레이터의 동작을 나타내는 파형도이다.
도 6은 제1의 실시형태의 전압 레귤레이터의 동작을 나타내는 파형도이다.
도 7은 제2의 실시형태의 전압 레귤레이터의 구성을 나타내는 회로도이다.
도 8은 제3의 실시형태의 전압 레귤레이터의 구성을 나타내는 회로도이다.
도 9는 종래의 전압 레귤레이터의 구성을 나타내는 회로도이다.

이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다.

<제1의 실시형태>

도 1은, 제1의 실시형태의 전압 레귤레이터의 회로도이다.

제1의 실시형태의 전압 레귤레이터는, 오차 증폭 회로(103)와, 기준 전압 회로(102)와, 출력 트랜지스터(105)와, 저항(106, 107)과, 하이 패스 필터(111, 112)와, NMOS 트랜지스터(113, 114)와, PMOS 트랜지스터(115)와, 바이어스 회로(121)와, 그라운드 단자(100)와, 출력 단자(104)와, 전원 단자(101)를 구비하고 있다.

도 2는, 하이 패스 필터(111, 112)의 회로도이다. 하이 패스 필터(111, 112)는, 용량(201)과, 저항(202)과, 정전압 회로(203)와, 입력 단자(211)와, 출력 단자(212)를 구비하고 있다.

다음에, 제1의 실시형태의 전압 레귤레이터의 접속에 대해서 설명한다.

오차 증폭 회로(103)는, 반전 입력 단자가 기준 전압 회로(102)의 양극에 접속되고, 비반전 입력 단자가 저항(106)의 한쪽의 단자와 저항(107)의 한쪽의 단자의 접속점에 접속된다. 기준 전압 회로(102)의 음극은 그라운드 단자(100)에 접속되고, 저항(107)의 다른쪽의 단자는 그라운드 단자(100)에 접속되고, 저항(106)의 다른쪽의 단자는 출력 단자(104)에 접속된다. 출력 트랜지스터(105)는, 게이트가 오차 증폭 회로(103)의 출력 단자에 접속되고, 소스가 전원 단자(101)에 접속되고, 드레인이 출력 단자(104)에 접속된다. PMOS 트랜지스터(115)는, 드레인이 오차 증폭 회로(103)의 출력 단자에 접속되고, 소스가 전원 단자(101)에 접속되고, 게이트가 노드(133)를 통해 NMOS 트랜지스터(113)의 드레인에 접속된다. 바이어스 회로(121)는, 한쪽의 단자가 NMOS 트랜지스터(113)의 드레인에 접속되고, 다른쪽의 단자가 전원 단자(101)에 접속된다. NMOS 트랜지스터(113)는, 소스는 NMOS 트랜지스터(114)의 드레인에 접속되고, 게이트가 노드(132)를 통해 하이 패스 필터(111)의 출력 단자(212)에 접속된다. NMOS 트랜지스터(114)는, 소스는 그라운드 단자(100)에 접속되고, 게이트는 노드(131)를 통해 하이 패스 필터(112)의 출력 단자(212)에 접속된다. 하이 패스 필터(111)의 입력 단자(211)는 전원 단자(101)에 접속되고, 하이 패스 필터(112)의 입력 단자(211)는 출력 단자(104)에 접속된다. 량(201)은, 한쪽의 단자가 입력 단자(211)에 접속되고, 다른쪽의 단자가 출력 단자(212)에 접속된다. 저항(202)은, 한쪽의 단자가 출력 단자(212)에 접속되고, 다른쪽의 단자가 정전압 회로(203)의 양극에 접속된다. 정전압 회로(203)의 음극은 그라운드 단자(100)에 접속된다.

다음에, 제1의 실시형태의 전압 레귤레이터의 동작에 대해서 설명한다.

전원 단자(101)에 전원 전압 VDD가 입력되면, 전압 레귤레이터는, 출력 단자(104)로부터 출력 전압 Vout를 출력한다. 저항(106과 107)은, 출력 전압 Vout를 분압해, 분압 전압 Vfb를 출력한다. 오차 증폭 회로(103)는, 기준 전압 회로(102)의 기준 전압 Vref와 분압 전압 Vfb를 비교해, 출력 전압 Vout가 일정하게 되도록 출력 트랜지스터(105)의 게이트 전압을 제어한다. 바이어스 회로(121)는 클램프 회로로서 동작하고, PMOS 트랜지스터(115)의 게이트 전압을 전원 전압 VDD에 클램프하여 PMOS 트랜지스터(115)를 오프시키고 있다.

출력 전압 Vout가 소정 전압보다도 높으면, 분압 전압 Vfb가 기준 전압 Vref보다도 높아진다. 따라서, 오차 증폭 회로(103)의 출력 신호(출력 트랜지스터(105)의 게이트 전압)가 높아져, 출력 트랜지스터(105)가 오프되어 가므로 출력 전압 Vout는 낮아진다. 또, 출력 전압 Vout가 소정 전압보다도 낮으면, 상기와 반대의 동작을 하여, 출력 전압 Vout는 높아진다. 이와 같이 하여, 전압 레귤레이터는, 출력 전압 Vout가 일정하게 되도록 동작한다.

여기서, 전원 전압 VDD가 변동한 경우를 생각한다. 도 5는 전원 전압 VDD가 상승했을 때의 각 노드의 전압의 변동을 나타낸 파형이다. 전원 전압 VDD가 상승하면 하이 패스 필터(111)가 전원 전압 VDD의 변동을 검출하여 노드(132)의 전압을 상승시킨다. 전원 전압 VDD의 상승에 수반하여 출력 전압 Vout도 상승하고, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하여 노드(131)의 전압을 상승시킨다. 이렇게 하여, NMOS 트랜지스터(113, 114)에 전류 I0이 흐른다. 바이어스 회로(121)는 전류 I1을 흐르게 하고 있고, 노드(131, 132)의 전압이 더욱 상승하여 전류 I0이 전류 I1보다 커지면, 노드(133)의 전압을 저하시킨다. 그리고, PMOS 트랜지스터(115)를 온시켜 출력 트랜지스터(105)의 게이트 전압을 상승시킴으로써 출력 트랜지스터(105)의 동작을 오프하도록 제어하여, 출력 전압 Vout의 오버 슈트를 억제시킨다. 출력 전압 Vout의 오버 슈트를 억제 후, 전원 전압 VDD는 상승을 계속하고 있지만, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하지 않기 때문에, 노드(131)의 전압은 상승하지 않고 NMOS 트랜지스터(114)를 오프시킨다. 그리고, 전류 I0이 흐르지 않기 때문에 PMOS 트랜지스터(115)는 동작하지 않고, 출력 트랜지스터(105)를 제어할 일은 없다. 이렇게 하여, 출력 전압 Vout의 오버 슈트의 제어 후, 전원 전압 VDD가 상승을 계속하고 있어도 출력 전압 Vout를 일정 전압으로 유지할 수 있다.

도 6은 출력 단자(104)에 중부하가 걸린 상태에서 전원 전압 VDD가 빠르게 상승했을 때의 각 노드의 전압의 변동을 나타낸 파형이다. 전원 전압 VDD가 상승하면 하이 패스 필터(111)가 전원 전압 VDD의 변동을 검출하여 노드(132)의 전압을 상승시킨다. 전원 전압 VDD의 상승에 수반하여 출력 전압 Vout도 상승하고, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하여 노드(131)의 전압을 상승시킨다. 이렇게 하여, NMOS 트랜지스터(113, 114)에 전류 I0이 흐른다. 바이어스 회로(121)는 전류 I1을 흐르게 하고 있고, 노드(131, 132)의 전압이 더욱 상승하여 전류 I0이 전류 I1보다 커지면, 노드(133)의 전압을 저하시킨다. 그리고, PMOS 트랜지스터(115)를 온시켜 출력 트랜지스터(105)의 게이트 전압을 상승시킴으로써 출력 트랜지스터(105)의 동작을 오프하도록 제어하여, 출력 전압 Vout의 오버 슈트를 억제시킨다. 출력 단자(104)에는 중부하가 걸려 있기 때문에 출력 트랜지스터(105)가 오프됨으로써 출력 전압 Vout는 급격하게 하강한다. 그리고, 오차 증폭 회로(103)가 출력 트랜지스터(105)를 제어해 출력 전압 Vout는 급격하게 상승한다. 이 출력 전압 Vout의 상승을 받아 하이 패스 필터(112)는 노드(131)의 전압을 상승시키는데, 전원 전압 VDD는 상승하고 있지 않기 때문에 하이 패스 필터(111)는 노드(132)의 전압을 상승시키지 않고 NMOS 트랜지스터(113)를 오프시킨다. 이 때문에, 전류 I0은 흐르지 않고 PMOS 트랜지스터(115)가 출력 트랜지스터(105)를 제어할 일은 없다. 이렇게 하여, 중부하시, 출력 전압 Vout의 오버 슈트의 제어 후, 중부하에 의해서 언더 슈트가 발생해 오차 증폭 회로(103)가 출력 전압 Vout를 상승시키도록 제어해도, PMOS 트랜지스터(115)가 출력 트랜지스터를 제어하지 않고, 출력 전압 Vout를 일정 전압으로 유지할 수 있다.

또한, 하이 패스 필터의 구성은 도 2를 이용하여 설명했는데, 이 구성으로 한정되는 것은 아니라, 도 3, 도 4의 구성과 같은 다른 구성의 하이 패스 필터를 이용해도 된다. 도 3의 구성을 이용하면 바이어스 회로(303)의 전류 I2를 NMOS 트랜지스터(302)에 흐르게 함으로써, 하이 패스 필터의 출력(212)에 미리 전압을 바이어스 해 둘 수 있다. 이에 의해, 전원 전압 VDD나 출력 전압 Vout의 변동이 작은 경우에도 NMOS 트랜지스터(113, 114)에 흐르는 전류를 증대시키기 쉬워져 오버 슈트 억제의 효과를 크게 할 수 있다.

도 4의 구성을 이용하면 바이어스 회로(403)의 전류 I3을 NMOS 트랜지스터(402)에 흐르게 하는 소스 팔로워의 구성을 하고 있고, 이 소스 팔로워의 출력 전압에 의해서 하이 패스 필터의 출력(212)에 미리 전압을 바이어스 해둘 수 있다. 이에 의해, 전원 전압 VDD나 출력 전압 Vout의 변동이 작은 경우에도 NMOS 트랜지스터(113, 114)에 흐르는 전류를 증대시키기 쉬워져 오버 슈트 억제의 효과를 크게 할 수 있다.

또, NMOS 트랜지스터(113)의 소스에 NMOS 트랜지스터(114)의 드레인이 접속되도록 설명했는데, 이 구성으로 한정되는 것이 아니라 NMOS 트랜지스터(113과 114)의 배치를 바꾸어, NMOS 트랜지스터(114)의 소스에 NMOS 트랜지스터(113)의 드레인을 접속하도록 변경해도 된다.

이상 설명한 바와 같이, 제1의 실시형태의 전압 레귤레이터는 출력 전압의 오버 슈트를 억제한 후, 전원 전압의 변동이 계속되고 있는 경우에도, 출력 전압을 안정시킬 수 있다. 또, 중부하시에 전원 전압의 변동이 발생해 출력 전압의 오버 슈트를 억제한 후에 언더 슈트가 발생해도 출력 전압을 안정시킬 수 있다.

<제2의 실시형태>

도 7은, 제2의 실시형태의 전압 레귤레이터의 회로도이다. 도 1과의 차이점은, 바이어스 회로(121)를 저항(701)으로 변경한 점이다. 그 외에는 도 1과 동일하다.

다음에, 제2의 실시형태의 전압 레귤레이터의 동작에 대해서 설명한다. 출력 전압 Vout를 일정하게 하는 동작은 제1의 실시형태와 동일하다. 여기서, 전원 전압 VDD가 변동한 경우를 생각한다. 동작의 파형은 제1의 실시형태와 동일하며, 도 5는 전원 전압 VDD가 상승했을 때의 각 노드의 전압의 변동을 나타낸다. 전원 전압 VDD가 상승하면 하이 패스 필터(111)가 전원 전압 VDD의 변동을 검출하여 노드(132)의 전압을 상승시킨다. 전원 전압 VDD의 상승에 수반하여 출력 전압 Vout도 상승하고, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하여 노드(131)의 전압을 상승시킨다. 이렇게 하여, NMOS 트랜지스터(113, 114)에 전류 I0이 흐른다. 전류 I0이 저항(701)에 흐르면 노드(133)의 전압을 저하시킨다. 그리고, PMOS 트랜지스터(115)를 온시켜 출력 트랜지스터(105)의 게이트 전압을 상승시킴으로써 출력 트랜지스터(105)의 동작을 오프하도록 제어해, 출력 전압 Vout의 오버 슈트를 억제시킨다. 출력 전압 Vout의 오버 슈트를 억제 후, 전원 전압 VDD는 상승을 계속하고 있지만, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하지 않기 때문에, 노드(131)의 전압은 상승하지 않고 NMOS 트랜지스터(114)를 오프시킨다. 그리고, 전류 I0이 흐르지 않기 때문에 PMOS 트랜지스터(115)는 동작하지 않고, 출력 트랜지스터(105)를 제어할 일은 없다. 이렇게 하여, 출력 전압 Vout의 오버 슈트의 제어 후, 전원 전압 VDD가 상승을 계속하고 있어도 출력 전압 Vout를 일정 전압으로 유지할 수 있다.

도 6은 출력 단자(104)에 중부하가 걸린 상태에서 전원 전압 VDD가 빠르게 상승했을 때의 각 노드의 전압의 변동을 나타낸 파형이다. 전원 전압 VDD가 상승하면 하이 패스 필터(111)가 전원 전압 VDD의 변동을 검출하여 노드(132)의 전압을 상승시킨다. 전원 전압 VDD의 상승에 수반하여 출력 전압 Vout도 상승하고, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하여 노드(131)의 전압을 상승시킨다. 이렇게 하여, NMOS 트랜지스터(113, 114)에 전류 I0이 흐른다. 전류 I0이 저항(701)에 흐르면 노드(133)의 전압을 저하시킨다. 그리고, PMOS 트랜지스터(115)를 온시켜 출력 트랜지스터(105)의 게이트 전압을 상승시킴으로써 출력 트랜지스터(105)의 동작을 오프하도록 제어하여, 출력 전압 Vout의 오버 슈트를 억제시킨다. 출력 단자(104)에는 중부하가 걸려 있기 때문에 출력 트랜지스터(105)가 오프됨으로써 출력 전압 Vout는 급격하게 하강한다. 그리고, 오차 증폭 회로(103)가 출력 트랜지스터(105)를 제어함으로써 출력 전압 Vout는 급격하게 상승한다. 이 출력 전압 Vout의 상승을 받아 하이 패스 필터(112)는 노드(131)의 전압을 상승시키는데, 전원 전압 VDD는 상승하고 있지 않기 때문에 하이 패스 필터(111)는 노드(132)의 전압을 상승시키지는 않고 NMOS 트랜지스터(113)를 오프시킨다. 이 때문에, 전류 I0은 흐르지 않고 PMOS 트랜지스터(115)가 출력 트랜지스터(105)를 제어할 일은 없다. 이렇게 하여, 중부하시, 출력 전압 Vout의 오버 슈트의 제어 후, 중부하에 의해서 언더 슈트가 발생해 오차 증폭 회로(103)가 출력 전압 Vout를 상승시키도록 제어해도, PMOS 트랜지스터(115)가 출력 트랜지스터를 제어하지 않고, 출력 전압 Vout를 일정 전압으로 유지할 수 있다.

또한, 하이 패스 필터의 구성은 도 2를 이용하여 설명했는데, 이 구성으로 한정되는 것이 아니라 도 3, 도 4의 구성과 같은 다른 구성의 하이 패스 필터를 이용해도 된다.

이상 설명한 바와 같이, 제2의 실시형태의 전압 레귤레이터는 출력 전압의 오버 슈트를 억제한 후, 전원 전압의 변동이 계속되고 있는 경우에도, 출력 전압을 안정시킬 수 있다. 또, 중부하시에 전원 전압의 변동이 발생해 출력 전압의 오버 슈트를 억제한 후 언더 슈트가 발생해도 출력 전압을 안정시킬 수 있다.

<제3의 실시형태>

도 8은, 제3의 실시형태의 전압 레귤레이터의 회로도이다. 도 1과의 차이점은, 바이어스 회로(121)를 다이오드 접속한 PMOS 트랜지스터(801)로 변경한 점이다. 그 외에는 도 1과 동일하다.

다음에, 제3의 실시형태의 전압 레귤레이터의 동작에 대해서 설명한다. 출력 전압 Vout를 일정하게 하는 동작은 제1의 실시형태와 동일하다. 여기서, 전원 전압 VDD가 변동한 경우를 생각한다. 동작의 파형은 제1의 실시형태와 동일하며, 도 5는 전원 전압 VDD가 상승했을 때의 각 노드의 전압의 변동을 나타낸다. 전원 전압 VDD가 상승하면 하이 패스 필터(111)가 전원 전압 VDD의 변동을 검출하여 노드(132)의 전압을 상승시킨다. 전원 전압 VDD의 상승에 수반하여 출력 전압 Vout도 상승하고, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하여 노드(131)의 전압을 상승시킨다. 이렇게 하여, NMOS 트랜지스터(113, 114)에 전류 I0이 흐른다. 전류 I0이 다이오드 접속한 PMOS 트랜지스터(801)에 흐르면 노드(133)의 전압이 저하된다. 그리고, PMOS 트랜지스터(115)를 온시켜 출력 트랜지스터(105)의 게이트 전압을 상승시킴으로써 출력 트랜지스터(105)의 동작을 오프하도록 제어해, 출력 전압 Vout의 오버 슈트를 억제시킨다. 출력 전압 Vout의 오버 슈트를 억제 후, 전원 전압 VDD는 상승을 계속하고 있지만, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하지 않기 때문에, 노드(131)의 전압은 상승하지 않고 NMOS 트랜지스터(114)를 오프시킨다. 그리고, 전류 I0이 흐르지 않기 때문에 PMOS 트랜지스터(115)는 동작하지 않고, 출력 트랜지스터(105)를 제어할 일은 없다. 이렇게 하여, 출력 전압 Vout의 오버 슈트의 제어 후, 전원 전압 VDD가 상승을 계속하고 있어도 출력 전압 Vout를 일정 전압으로 유지할 수 있다.

도 6은 출력 단자(104)에 중부하가 걸린 상태에서 전원 전압 VDD가 빠르게 상승했을 때의 각 노드의 전압의 변동을 나타낸 파형이다. 전원 전압 VDD가 상승하면 하이 패스 필터(111)가 전원 전압 VDD의 변동을 검출하여 노드(132)의 전압을 상승시킨다. 전원 전압 VDD의 상승에 수반하여 출력 전압 Vout도 상승하고, 하이 패스 필터(112)는 출력 전압 Vout의 변동을 검출하여 노드(131)의 전압을 상승시킨다. 이렇게 하여, NMOS 트랜지스터(113, 114)에 전류 I0이 흐른다. 전류 I0이 다이오드 접속한 PMOS 트랜지스터(801)에 흐르면 노드(133)의 전압이 저하된다. 그리고, PMOS 트랜지스터(115)를 온시켜 출력 트랜지스터(105)의 게이트 전압을 상승시킴으로써 출력 트랜지스터(105)의 동작을 오프하도록 제어하여, 출력 전압 Vout의 오버 슈트를 억제시킨다. 출력 단자(104)에는 중부하가 걸려 있기 때문에 출력 트랜지스터(105)가 오프됨으로써 출력 전압 Vout는 급격하게 하강한다. 그리고, 오차 증폭 회로(103)가 출력 트랜지스터(105)를 제어함으로써 출력 전압 Vout는 급격하게 상승한다. 이 출력 전압 Vout의 상승을 받아 하이 패스 필터(112)는 노드(131)의 전압을 상승시키는데, 전원 전압 VDD는 상승하고 있지 않기 때문에 하이 패스 필터(111)는 노드(132)의 전압을 상승시키지 않고 NMOS 트랜지스터(113)를 오프시킨다. 이 때문에, 전류 I0은 흐르지 않고 PMOS 트랜지스터(115)가 출력 트랜지스터(105)를 제어할 일은 없다. 이렇게 하여, 중부하시, 출력 전압 Vout의 오버 슈트의 제어 후, 중부하에 의해서 언더 슈트가 발생하여 오차 증폭 회로(103)가 출력 전압 Vout를 상승시키도록 제어해도, PMOS 트랜지스터(115)가 출력 트랜지스터를 제어하지 않고, 출력 전압 Vout를 일정 전압으로 유지할 수 있다.

또한, 하이 패스 필터의 구성은 도 2를 이용하여 설명했는데, 이 구성으로 한정되는 것은 아니며 도 3, 도 4의 구성과 같은 다른 구성의 하이 패스 필터를 이용해도 된다.

또, NMOS 트랜지스터(113)의 소스에 NMOS 트랜지스터(114)의 드레인이 접속되도록 설명했는데, 이 구성으로 한정되는 것은 아니며 NMOS 트랜지스터(113과 114)의 배치를 바꾸어, NMOS 트랜지스터(114)의 소스에 NMOS 트랜지스터(113)의 드레인을 접속하듯이 변경해도 된다.

이상 설명한 바와 같이, 제3의 실시형태의 전압 레귤레이터는 출력 전압의 오버 슈트를 억제한 후, 전원 전압의 변동이 계속되고 있는 경우에도, 출력 전압을 안정시킬 수 있다. 또, 중부하시에 전원 전압의 변동이 발생해 출력 전압의 오버 슈트를 억제한 후 언더 슈트가 발생해도 출력 전압을 안정시킬 수 있다.

100:그라운드 단자
101:전원 단자
102:기준 전압 회로
103:오차 증폭 회로
104:출력 단자
105:출력 트랜지스터
111, 112:하이 패스 필터
121, 303, 403:바이어스 회로
905:클램프 회로

Claims

전원 단자로부터 입력된 전원 전압을 안정화하여 출력하는 전압 레귤레이로서,
출력 트랜지스터가 출력하는 출력 전압을 분압한 분압 전압과 기준 전압의 차를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로와,
상기 전원 전압의 변동을 검출하는 제1의 하이 패스 필터와,
상기 출력 전압의 변동을 검출하는 제2의 하이 패스 필터와,
상기 제1 또는 제2의 하이 패스 필터의 출력 전압에 따라 전류를 흐르게 하는 제1의 트랜지스터와,
상기 제2 또는 제1의 하이 패스 필터의 출력 전압에 따라 전류를 흐르게 하고, 상기 제1의 트랜지스터와 직렬로 접속되는 제2의 트랜지스터와,
상기 제1의 트랜지스터의 드레인 전압을 클램프하는 클램프 회로와,
게이트가 상기 제1의 트랜지스터의 드레인에 접속되고, 드레인이 상기 출력 트랜지스터의 게이트에 접속되고, 상기 제1의 트랜지스터의 드레인 전압에 의해서 상기 출력 트랜지스터의 동작을 제어하는 제3의 트랜지스터를 구비하는 것을 특징으로 하는 전압 레귤레이터.
청구항 1에 있어서,
상기 클램프 회로는, 한쪽의 단자가 상기 전원 단자에 접속되고, 다른쪽의 단자가 상기 제3의 트랜지스터의 게이트와 상기 제1의 트랜지스터의 드레인에 접속되는 제1의 바이어스 회로를 구비하는 것을 특징으로 하는 전압 레귤레이터.
청구항 1에 있어서,
상기 클램프 회로는, 한쪽의 단자가 상기 전원 단자에 접속되고, 다른쪽의 단자가 상기 제3의 트랜지스터의 게이트와 상기 제1의 트랜지스터의 드레인에 접속되는 제1의 저항을 구비하는 것을 특징으로 하는 전압 레귤레이터.
청구항 1에 있어서,
상기 클램프 회로는, 게이트와 드레인이 상기 제3의 트랜지스터의 게이트와 상기 제1의 트랜지스터의 드레인에 접속된 제4의 트랜지스터를 구비하는 것을 특징으로 하는 전압 레귤레이터.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 하이 패스 필터는,
한쪽의 단자가 상기 하이 패스 필터의 입력 단자에 접속되고, 다른쪽의 단자가 상기 하이 패스 필터의 출력 단자에 접속된 용량과,
한쪽의 단자가 상기 하이 패스 필터의 출력 단자에 접속된 제2의 저항과,
상기 제2의 저항의 다른쪽의 단자에 접속된 제1의 정전압 회로를 구비하는 것을 특징으로 하는 전압 레귤레이터.
청구항 5에 있어서,
상기 제1의 정전압 회로는,
게이트와 드레인이 접속된 제5의 트랜지스터와,
상기 제5의 트랜지스터의 게이트와 드레인 접속된 제2의 바이어스 회로를 구비하는 것을 특징으로 하는 전압 레귤레이터.
청구항 5에 있어서,
상기 제1의 정전압 회로는,
소스 팔로워 회로와,
상기 소스 팔로워 회로의 입력에 접속된 제2의 정전압 회로를 구비하는 것을 특징으로 하는 전압 레귤레이터.