JP2007214605A

JP2007214605A - インバータ駆動回路、及びそれを備えたｃｍｏｓ出力回路並びにスイッチングレギュレータ

Info

Publication number: JP2007214605A
Application number: JP2004055095A
Authority: JP
Inventors: Yasushi Kitani; 裕史木谷
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2004-02-27
Filing date: 2004-02-27
Publication date: 2007-08-23
Also published as: TW200534583A; WO2005083886A1

Abstract

【課題】ＣＭＯＳインバータの駆動回路において回路規模を拡大せずに貫通電流を防止する。
【解決手段】ＣＭＯＳインバータ出力回路１はＭＯＳトランジスタＭ11及びＭ12からなる。インバータ駆動回路２は、ＭＯＳトランジスタＭ21及びＭ22からなる第１のＣＭＯＳ回路21と、ＭＯＳトランジスタＭ31及びＭ32からなる第２のＣＭＯＳ回路22とからなる。ＭＯＳトランジスタＭ11，Ｍ12の各々のゲート入力容量をＣ11，Ｃ12、ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32の各々のオン抵抗をＲ21，Ｒ22，Ｒ31，Ｒ32とすると、Ｒ32・Ｃ12＜Ｒ22・Ｃ11かつＲ21・Ｃ11＜Ｒ31・Ｃ12となるように、設定する。ＭＯＳトランジスタＭ11，Ｍ12の各々がオンになるタイミングは、Ｍ12，Ｍ11がオフになるタイミングよりも遅れるため、ＭＯＳトランジスタＭ11及びＭ12が同時にオンにならず、貫通電流は発生しない。
【選択図】図１

Description

本発明は、ＣＭＯＳインバータ回路を駆動するインバータ駆動回路に関し、特に駆動信号レベルがハイからロー及びローからハイに遷移するときに、ＣＭＯＳインバータ回路のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタが同時にオンになることを防止する回路に関する。

ＦＥＴ駆動のスイッチングレギュレータコントローラでは、その出力段はＣＭＯＳ（Complementary Metal Oxide Semiconductor ：相補型金属酸化物半導体）インバータ回路を用いたプッシュプル型のＭＯＳインバータに構成することが一般的である。ＣＭＯＳインバータ回路は、周知のように、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと言う）及びｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと言う）のドレイン同士及びゲート同士を共通に接続し、かつｐＭＯＳトランジスタのソースを電源に接続し、ｎＭＯＳトランジスタのソースをグラウンド（ＧＮＤ）に接続した構成を有する。このＣＭＯＳインバータ回路では、共通に接続されたゲートに入力信号を供給し、共通に接続されたドレインから出力信号を取り出す。

ＣＭＯＳインバータ回路では、入力信号のレベルがハイ（以下、”Ｈ”と言う）の時には、ｎＭＯＳトランジスタがオン、ｐＭＯＳトランジスタがオフとなり、入力信号のレベルがロー（以下、”Ｌ”と言う）の時には、ｐＭＯＳトランジスタがオン、ｎＭＯＳトランジスタがオフとなるので、入力信号のレベルが”Ｈ”と”Ｌ”との間を交互に遷移すると、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとが交互にオン／オフを繰り返すので、理論上はｐＭＯＳトランジスタとｎＭＯＳトランジスタとは同時にオンにならない。

しかし、実際にはｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの動作速度の僅かな違いにより、入力信号のレベルが遷移する時に両チャネルのＭＯＳトランジスタが同時にオンになり、電源からグラウンドへ貫通電流が流れ、消費電力の増大を招いてしまう。

そこで、このような貫通電流の発生を防止する技術として特許文献１に開示された「ＣＭＯＳインバータ回路の貫通電流防止回路」がある。図５に示すように、この回路では、ＣＭＯＳインバータ回路を構成するｐＭＯＳトランジスタ101及びｎＭＯＳトランジスタ102の各々と直列に同一導電型のＭＯＳトランジスタ、即ちｐＭＯＳトランジスタ101に対してはｐＭＯＳトランジスタ103を直列に接続し、ｎＭＯＳトランジスタ102に対してはｎＭＯＳトランジスタ104を直列に接続する。また、ＭＯＳトランジスタ103及び104ゲートに対して遅延回路105を介して入力信号を供給する。ＭＯＳトランジスタ103及び104は、それぞれＭＯＳトランジスタ101及び102に一定時間遅れで追従する動作を行うので、ＭＯＳトランジスタ101及び102が同時にオンなる期間においてもＭＯＳトランジスタ103又は104が必ずオフになるようにすることで、貫通電流を防止することができるとされる。

特開平７−２８３７１７号公報

しかしながら、特許文献１に開示された貫通電流防止回路では、ＣＭＯＳインバータ回路の貫通電流を防止するために、ＣＭＯＳインバータ回路を駆動するインバータ駆動回路とは別に遅延回路及び２個のＭＯＳトランジスタが必要であるため、回路規模が増大するという問題点があった。

本発明は、このような問題点を解決するためになされたものであり、ＣＭＯＳインバータ回路を駆動するインバータ駆動回路において、回路規模を増大することなく貫通電流を防止することを目的とする。

請求項１に係る発明は、ＣＭＯＳインバータ回路を駆動するインバータ駆動回路であって、ハイレベルとローレベルとの間を交互に遷移する第１の駆動信号を前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給する第１のＣＭＯＳ回路と、前記第１の駆動信号の同相の第２の駆動信号を前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲートに供給する第２のＣＭＯＳ回路とを備え、前記第１の駆動信号及び第２の駆動信号の各々により、前記ＣＭＯＳ出力インバータ回路の一対のＭＯＳトランジスタの各々がオフからオンになるタイミングが、一対の相手のＭＯＳトランジスタがオンからオフになるタイミングより遅れるように、前記ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々のゲート入力容量、及び前記第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路の各ＭＯＳトランジスタのオン抵抗を設定したインバータ駆動回路である。

請求項２に係る発明は、請求項１に係るインバータ駆動回路において、前記第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路はそれぞれ第１のＣＭＯＳ駆動インバータ回路及び第２のＣＭＯＳ駆動インバータ回路から構成されており、前記第１のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量とによる第１の時定数よりも前記第２のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲート入力容量とによる第２の時定数が短くなり、かつ前記第１のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量とによる第３の時定数が前記第２のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量とによる第４の時定数よりも短くなるように前記第１のＣＭＯＳ駆動インバータ回路及び第２のＣＭＯＳ駆動インバータ回路の各々のｐＭＯＳトランジスタのオン抵抗及びｎＭＯＳトランジスタのオン抵抗を設定したインバータ駆動回路である。

請求項３に係る発明は、請求項２に係るインバータ駆動回路において、前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量を前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲート入力容量のｍ倍に設定し、前記第１のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗、前記第１のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗、及び前記第２のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗を前記第２のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗のそれぞれ（１／ｍ）倍、（ｋ／ｍ）倍、及びｋ倍に設定したインバータ駆動回路である（ただしｋ＞１）。

請求項４に係る発明は、ＣＭＯＳインバータ回路と、そのＣＭＯＳインバータ回路を駆動するインバータ駆動回路とを備えたＣＭＯＳ出力回路であって、前記インバータ駆動回路は、ハイレベルとローレベルとの間を交互に遷移する第１の駆動信号を前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給する第１のＣＭＯＳ回路と、前記第１の駆動信号の同相の第２の駆動信号を前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲートに供給する第２のＣＭＯＳ回路とを備え、前記第１の駆動信号及び第２の駆動信号の各々により、前記ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々がオフからオンになるタイミングが、一対の相手のＭＯＳトランジスタがオンからオフになるタイミングより遅れるように、前記ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々のゲート入力容量、及び前記第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路の各ＭＯＳトランジスタのオン抵抗を設定したＣＭＯＳ出力回路である。

請求項５に係る発明は、請求項４に係るＣＭＯＳ出力回路を備えたスイッチングレギュレータである。

請求項１、４及び５に係る発明によれば、入力信号のレベルが”Ｌ”から”Ｈ”に遷移する時は、第１の駆動信号及び第２の駆動信号の双方のレベルがＨ”から”Ｌ”に遷移する。この時、ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの一方がオフからオンになるタイミングが、一対のＭＯＳトランジスタの他方がオンからオフになるタイミングより遅れる。また、入力信号のレベルが”Ｈ”から”Ｌ”に遷移する時は、第１の駆動信号及び第２の駆動信号の双方のレベルが”Ｌ”から”Ｈ”に遷移する。この時、ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの前記他方がオフからオンになるタイミングが、一対のＭＯＳトランジスタの前記一方がオンからオフになるタイミングより遅れる。

請求項２及び３に係る発明によれば、インバータ駆動回路において、入力信号のレベルが”Ｌ”から”Ｈ”に遷移するときは、第１のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタがオンになり、ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給される第１の駆動信号のレベルが”Ｈ”から”Ｌ”に遷移する。また、第２のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタがオンになり、ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲートに供給される第２の駆動信号のレベルが”Ｈ”から”Ｌ”に遷移する。

このとき、ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート電圧は第１の時定数に従って下降し、所定のレベルまで下降した時点で、そのｐＭＯＳトランジスタがオフからオンに遷移する。また、ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲート電圧は第２の時定数に従って下降し、所定のレベルまで下降した時点で、そのｎＭＯＳトランジスタがオンからオフに遷移する。ここで、第２の時定数が第１の時定数よりも短いので、ＣＭＯＳインバータ回路のｎＭＯＳトランジスタがオンからオフに遷移した後、ｐＭＯＳトランジスタがオフからオンに遷移する。

一方、入力信号のレベルが”Ｈ”から”Ｌ”に遷移するときは、第１のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタがオンになり、ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給される第１の駆動信号のレベルが”Ｌ”から”Ｈ”に遷移する。また、第２のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタがオンになり、ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給される第２の駆動信号のレベルが”Ｌ”から”Ｈ”に遷移する。

このとき、ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート電圧は第３の時定数に従って上昇し、所定のレベルまで上昇した時点で、そのｐＭＯＳトランジスタがオンからオフに遷移する。また、ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲート電圧は第４の時定数に従って上昇し、所定のレベルまで上昇した時点で、ｎＭＯＳトランジスタがオフからオンに遷移する。ここで、第３の時定数が第４の時定数よりも短いので、ＣＭＯＳインバータ回路のｐＭＯＳトランジスタがオンからオフに遷移した後、ｎＭＯＳトランジスタがオフからオンに遷移する。

本発明によれば、ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々のゲート入力容量、及び第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路の各ＭＯＳトランジスタのオン抵抗を設定するのみで、ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々がオフからオンに遷移するタイミングが、一対の相手方のＭＯＳトランジスタがオンからオフに遷移するタイミングより遅れるように、ＣＭＯＳインバータ回路へ駆動信号を供給することができる。したがって、回路規模を拡大することなく、ＣＭＯＳインバータ回路の貫通電流を防止することができる。

以下、図面を参照しながら本発明の実施形態について説明する。
〔第１の実施形態〕
図１は本発明の第１の実施形態に係るＣＭＯＳ出力回路の回路図、図２はその動作タイミングチャート、図３は上記ＣＭＯＳ出力回路におけるインバータ駆動回路のｎＭＯＳトランジスタの縦構造を示す断面図である。

図１に示すＣＭＯＳ出力回路は、ＣＭＯＳ出力インバータ回路１と、インバータ駆動回路２とから構成されている。ＣＭＯＳ出力インバータ回路１は、互いに直列接続されたｐＭＯＳトランジスタＭ11と、ｎＭＯＳトランジスタＭ12とからなる。ｐＭＯＳトランジスタＭ11のソースには電源電圧Ｖ_DDが印加され、ｎＭＯＳトランジスタＭ12のソースは接地されている。また、これら一対のＭＯＳトランジスタＭ11，Ｍ12のドレイン同士が接続されており、それらのドレイン間を接続しているＣＭＯＳインバータ回路１の出力側の導電体には出力端子（ＯＵＴ）が接続されている。さらに、ｐＭＯＳトランジスタＭ11のゲートは後述する第１のＣＭＯＳ回路2Aの出力側に接続されており、ｎＭＯＳトランジスタＭ12のゲートには後述する第２のＣＭＯＳ回路2Bの出力側に接続されている。ＭＯＳトランジスタＭ11，Ｍ12の入力側であるゲート側には、それぞれ入力容量Ｃ11，Ｃ12が存在する。

インバータ駆動回路２は、第１のＣＭＯＳ回路2Aと、第２のＣＭＯＳ回路2Bとから構成されている。第１のＣＭＯＳ回路2Aは、互いに直列接続されたｐＭＯＳトランジスタＭ21と、ｎＭＯＳトランジスタＭ22とからなるＣＭＯＳインバータ回路で構成されている。また、第２のＣＭＯＳ回路2Bは、互いに直列接続されたｐＭＯＳトランジスタＭ31と、ｎＭＯＳトランジスタＭ32とからなるＣＭＯＳインバータ回路で構成されている。ｐＭＯＳトランジスタＭ21及びＭ31の各々のソースには電源電圧Ｖ_DDが印加され、ｎＭＯＳトランジスタＭ22及びＭ32の各々のソースは接地されている。さらに、一対のＭＯＳトランジスタＭ21，Ｍ22のドレイン同士が接続されており、それらのドレイン間を接続している第１のＣＭＯＳ回路2Aの出力側の導電体はｐＭＯＳトランジスタＭ11のゲートに接続されている。また、一対のＭＯＳトランジスタＭ31，Ｍ32のドレイン同士が接続されており、それらのドレイン間を接続している第２のＣＭＯＳ回路2Bの出力側の導電体はｎＭＯＳトランジスタＭ12のゲートに接続されている。さらに、第１のＣＭＯＳ回路2Aの一対のＭＯＳトランジスタＭ21，Ｍ22のゲート同士が接続されており、それらのゲート間を接続している第１のＣＭＯＳ回路2Aの入力側の導電体には入力端子（ＩＮ）が接続されている。また、第２のＣＭＯＳ回路2Bの一対のＭＯＳトランジスタＭ31，Ｍ32のゲート同士が接続されており、それらのゲート間を接続している第２のＣＭＯＳ回路2Bの入力側の導電体には入力端子（ＩＮ）が接続されている。

ｐＭＯＳトランジスタＭ21，Ｍ31はそれぞれのゲートに印加される電圧のレベルが”Ｈ”）のときにオフとなり、”Ｌ”のときにオンになる。逆に、ｎＭＯＳトランジスタＭ22，Ｍ32はそれぞれのゲートに印加される電圧のレベルが”Ｌ”のときにオフとなり、”Ｈ”のときにオンになる。ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32のそれぞれのオン抵抗をＲ21，Ｒ22，Ｒ31，Ｒ32とすると、Ｒ21，Ｒ22，Ｒ31，Ｒ32が下記［１］、［２］を満たすように設定されている。

Ｒ32・Ｃ12＜Ｒ22・Ｃ11 …式［１］
Ｒ21・Ｃ11＜Ｒ31・Ｃ12 …式［２］

ここで、式［１］の左辺はＭＯＳトランジスタＭ32のオン抵抗とＭＯＳトランジスタＭ12の入力容量とからなる第２の時定数Ｔ2であり、右辺はＭＯＳトランジスタＭ22のオン抵抗とＭＯＳトランジスタＭ12の入力容量とからなる第１の時定数Ｔ1である。また、式［２］の左辺はＭＯＳトランジスタＭ21のオン抵抗とＭＯＳトランジスタＭ11の入力容量とからなる第３の時定数Ｔ3であり、右辺はＭＯＳトランジスタＭ31のオン抵抗とＭＯＳトランジスタＭ12の入力容量とからなる第４の時定数Ｔ4である。

以上のように構成されたＣＭＯＳ出力回路の動作を図２のタイミングチャートを参照しながら説明する。この図において、（ａ）は入力端子（ＩＮ）に入力されるインバータ駆動回路２の入力電圧、（ｂ）はＭＯＳトランジスタＭ11のゲート電圧、（ｃ）はＭＯＳトランジスタＭ12のゲート電圧、（ｄ）は出力端子（ＯＵＴ）から出力されるＣＭＯＳインバータ回路１の出力電圧である。また、各電圧波形において、”Ｈ”はＶ_DD、”Ｌ”は０である。

まず時刻ｔ0では入力電圧は”Ｌ”であるため、ｐＭＯＳトランジスタＭ21，Ｍ31はオン、ｎＭＯＳトランジスタＭ22，Ｍ32はオフである。したがって、ｐＭＯＳトランジスタＭ21のドレイン電圧は”Ｈ”であり、その電圧がｐＭＯＳトランジスタＭ11のゲートに印加される。同様に、ｐＭＯＳトランジスタＭ31のドレイン電圧は”Ｈ”であり、その電圧がｎＭＯＳトランジスタＭ12のゲートに印加される。このため、ｐＭＯＳトランジスタＭ11はオフ、ｎＭＯＳトランジスタＭ12はオンとなり、ＣＭＯＳインバータ回路１の出力電圧は”Ｌ”である。このとき、ＭＯＳトランジスタＭ11，Ｍ12の入力容量Ｃ11，Ｃ12の各々には”Ｈ”の電圧に対応する電荷が蓄積されている。

次に時刻ｔ1で入力電圧が”Ｈ”に遷移すると、ｐＭＯＳトランジスタＭ21，Ｍ31はオフ、ｎＭＯＳトランジスタＭ22，Ｍ32はオンとなる。したがって、ｐＭＯＳトランジスタＭ11のゲートはｎＭＯＳトランジスタＭ22を介して接地され、ｎＭＯＳトランジスタＭ12のゲートはｎＭＯＳトランジスタＭ32を介して接地される。このため、ｐＭＯＳトランジスタＭ11のゲート電圧は図２（ｂ）に示すように、第２の時定数Ｔ2（＝Ｒ22・Ｃ11）に従って下降し、Ｖ_DD／２のレベルに達した時点ｔ3でｐＭＯＳトランジスタＭ11はオンになる。同様に、ｎＭＯＳトランジスタＭ12のゲート電圧は図２（ｃ）に示すように、第１の時定数Ｔ1（＝Ｒ32・Ｃ12）に従って下降し、Ｖ_DD／２のレベルに達した時点ｔ2でｎＭＯＳトランジスタＭ12はオフになる。ここで、第１の時定数Ｔ1の方が第２の時定数Ｔ2より短いので、ｎＭＯＳトランジスタＭ12がオフになった後にｐＭＯＳトランジスタＭ11がオンになる。つまり、ｐＭＯＳトランジスタＭ11とｎＭＯＳトランジスタＭ12とが同時にオンになることはない。ｐＭＯＳトランジスタＭ11がオンになると、ＣＭＯＳインバータ回路１の出力電圧は”Ｈ”となる。

次に時刻ｔ4で入力電圧が”Ｌ”に遷移すると、ｐＭＯＳトランジスタＭ21，Ｍ31はオン、ｎＭＯＳトランジスタＭ22，Ｍ32はオフとなる。したがって、ｐＭＯＳトランジスタＭ11のゲートはｐＭＯＳトランジスタＭ21を介して電源に接続され、ｎＭＯＳトランジスタＭ12のゲートはｐＭＯＳトランジスタＭ31を介して電源に接続される。このため、ｐＭＯＳトランジスタＭ11のゲート電圧は図２（ｂ）に示すように、第３の時定数Ｔ3（＝Ｒ21・Ｃ11）に従って上昇し、Ｖ_DD／２のレベルに達した時点ｔ5でｐＭＯＳトランジスタＭ11はオフになる。同様に、ｎＭＯＳトランジスタＭ12のゲート電圧は図２（ｃ）に示すように、第４の時定数Ｔ4（＝Ｒ31・Ｃ12）に従って上昇し、Ｖ_DD／２のレベルに達した時点ｔ6でｎＭＯＳトランジスタＭ12はオンになる。ここで、第３の時定数Ｔ3 の方が第４の時定数Ｔ4 より短いので、ｐＭＯＳトランジスタＭ11がオフになった後にｎＭＯＳトランジスタＭ12がオンになる。つまり、ｐＭＯＳトランジスタＭ11とｎＭＯＳトランジスタＭ12とが同時にオンになることはない。ｎＭＯＳトランジスタＭ12がオンになると、ＣＭＯＳインバータ回路１の出力電圧は”Ｌ”となる。

前述したＭＯＳトランジスタＭ11，Ｍ12の入力容量Ｃ11，Ｃ12は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの製造プロセスの関係で、通常、
Ｃ11≧Ｃ12 …式［３］
となる。そこで、
Ｃ12＝Ｃ …式［４］
とおくと、
Ｃ11＝ｍ・Ｃ（ｍ≧１） …式［５］
となる。

さらに、
Ｒ32＝Ｒ …式［６］
とおく。

第１のＣＭＯＳ回路2Aの時定数と第２のＣＭＯＳ回路2Bの時定数とのバランスを取るため、
Ｒ31＝ｋ・Ｒ32（ｋ＞１）＝ｋ・Ｒ …式［７］
Ｒ21＝（１／ｍ）・Ｒ32＝（１／ｍ）・Ｒ …式［８］
Ｒ22＝（１／ｍ）・Ｒ31＝（ｋ／ｍ）・Ｒ …式［９］
のように設定することが好適である。

式［４］〜［９］を式［１］、［２］に代入すると、それぞれ
Ｒ・Ｃ＜（ｋ／ｍ）・Ｒ・ｍ・Ｃ＝ｋ・Ｒ・Ｃ …式［１０］
（１／ｍ）・Ｒ・ｍ・Ｃ＝Ｒ・Ｃ＜ｋ・Ｒ・Ｃ …式［１１］
となる。

つまり、
第１の時定数Ｔ1＝第４の時定数Ｔ4＝ｋ×第２の時定数Ｔ2＝ｋ×第３の時定数Ｔ3
である。

次に、図３を参照しながら、ｎＭＯＳトランジスタＭ22，Ｍ32のオン抵抗を設定する方法について説明する。図３に示すように、このｎＭＯＳトランジスタは、ｐ型シリコン基板11上に形成されたｎエピタキシャル層12と、ｎエピタキシャル層12内に形成されたｐ⁺埋込層13とを備えている。ｐ⁺埋込層13上にはｐウェル領域14が形成されている。また、ｐウェル領域14内の左上端付近および中央上端付近には、ｎ⁺のソース領域15及びドレイン領域16が形成され、ｐウェル領域14内の右上端付近にはｐ⁺領域17が形成されている。さらに、ｐウェル領域14内の左端とソース領域15との間、ドレイン領域16とｐ⁺領域17との間、及びｐウェル領域14内の右端とｐ⁺領域17との間には、それぞれアイソレーション用のｐ⁺領域18、19、及び20が形成されている。また、ソース領域15、ドレイン領域16、ｐ⁺領域17、ｐ⁺領域18、19、及び20の上面には、酸化膜21が形成されている。酸化膜21は、ソース領域15、ドレイン領域16、ｐ⁺領域17の上面の厚みがその他の部分よりも薄く構成されている。さらに、酸化膜21の上面には層間絶縁膜22が形成されている。また、層間絶縁膜22内でソース領域15とドレイン領域16とを跨ぎ、かつ酸化膜21の上面に接触するようにポリシリコンゲート24が形成されている。さらに、ソース領域15、ドレイン領域16、及びｐ⁺領域17の上側の酸化膜21及び層間絶縁膜22には、コンタクトホールが空けられ、それらの内部にソース電極23、ドレイン電極25、及びバックゲート電極26が形成されている。

以上の構成を有するｎＭＯＳトランジスタにおけるオン抵抗Ｒonは下記の式［１２］で表される。
Ｒon＝１／｛（Ｗ／Ｌ）・μs ・Ｃox・（Ｖ_G−Ｖ_T）｝ …式［１２］

式［１２］において、Ｗはチャネル幅（ポリシリコンゲート24の図３の紙面に垂直な方向の長さ）、Ｌはチャネル長である。また、μs はキャリアの表面移動度、Ｃoxは単位面積当たりのゲート容量、Ｖ_Gはゲート電圧、Ｖ_Tはしきい値電圧である。したがって、例えばチャネル幅を変えることにより、オン抵抗Ｒonを変化させることができる。

以上、ｎＭＯＳトランジスタについて説明した。ｐＭＯＳトランジスタについては、ｎＭＯＳトランジスタの構成から明らかであるから、図示及びその説明は省略する。

なお、本実施形態のように、ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32のオン抵抗Ｒ21，Ｒ22，Ｒ31，Ｒ32を異なる値に設定する代わりに、ＭＯＳトランジスタＭ21，Ｍ22，Ｍ31，Ｍ32のオン抵抗は同じ値とし、別に抵抗素子を付加することにより、同様な作用を行うように構成することが考えられる。しかし、その構成の場合、本実施形態と比較すると、付加する抵抗素子の抵抗値の分だけＭＯＳトランジスタのオン抵抗が小さいため、ＭＯＳトランジスタの面積が大きくなる。つまり、（１）ＭＯＳトランジスタの面積が小さい、（２）抵抗素子を付加する必要がない、という２点で本実施形態の方が優れている。

〔第２の実施形態〕
図４は本発明の第２の実施形態に係るスイッチングレギュレータの回路図である。この図において、図１と同一の回路には図１で使用した符号を付した。このスイッチングレギュレータは、第１の実施形態に係るＣＭＯＳ出力回路、即ちインバータ回路１及びインバータ駆動回路２を備えたスイッチングレギュレータである。

このスイッチングレギュレータは、ＣＭＯＳインバータ回路１と、ＣＭＯＳインバータ回路１にレベルが”Ｈ”と”Ｌ”との間を交互に遷移する駆動信号（矩形波）を供給するインバータ駆動回路２と、ＣＭＯＳインバータ回路１の出力によりオン／オフされるｐＭＯＳトランジスタＭ1と、ｐＭＯＳトランジスタＭ1の出力を平滑し、このスイッチングレギュレータの出力電圧Ｖoutを生成するする平滑回路３とを備えている。また、このスイッチングレギュレータは、平滑回路３の出力電圧Ｖoutの分圧電圧を取り出す抵抗分圧回路４と、抵抗分圧回路４の出力電圧と基準電源Ｖrefの電圧とを比較し、それらの差電圧を増幅する誤差電圧増幅回路５と、三角波発生回路を有し、三角波発生回路の出力電圧を誤差電圧増幅回路５の出力電圧でスライスすることによりＰＷＭ波を生成し、インバータ駆動回路２に供給する比較回路６とを備えている。

このスイッチングレギュレータの出力電圧Ｖoutは抵抗分圧回路４により取り出され、誤差電圧増幅回路５により基準電圧との誤差が増幅され、比較回路６において、誤差電圧に応じたデューティー比を有するＰＷＭ波に変換され、インバータ駆動回路２に供給される。インバータ駆動回路２は、比較回路２から供給されたＰＷＭ波から同様なＰＷＭ波を生成し、駆動信号としてＣＭＯＳインバータ回路１に供給する。ＣＭＯＳインバータ回路１は、この駆動信号により動作し、その出力電圧がｐＭＯＳトランジスタＭ1をオン／オフする。平滑回路３の入力には、ｐＭＯＳトランジスタＭ1のオン時に電源電圧Ｖ_DDが入力され、オフ時に遮断されるので、平滑回路３の出力電圧Ｖoutは、電源電圧Ｖ_DDを前記デューティー比に応じて平滑したレベルとなる。この結果、平滑回路３の出力電圧Ｖoutが一定になるようにフィードバック制御される。

このスイッチングレギュレータによれば、ＣＭＯＳインバータ回路１に貫通電流が流れないため、消費電力を低減することができる。

本発明の第１の実施形態に係るＣＭＯＳ出力回路の回路図である。本発明の第１の実施形態に係るＣＭＯＳ出力回路の動作タイミングチャートである。本発明の第１の実施形態に係るＣＭＯＳ出力回路におけるインバータ駆動回路のＭＯＳトランジスタの縦構造を示す断面図である。本発明の第２の実施形態に係るスイッチングレギュレータのブロック図である。従来の貫通電流防止回路のブロック図である。

符号の説明

１・・・ＣＭＯＳ出力インバータ回路、２，３・・・ＣＭＯＳ出力回路、Ｍ11，Ｍ12，Ｍ21，Ｍ22，Ｍ31，Ｍ32・・・ＭＯＳトランジスタ、Ｃ11，Ｃ12・・・ゲート入力容量、Ｒ21，Ｒ22，Ｒ31，Ｒ32・・・オン抵抗。

Claims

ＣＭＯＳインバータ回路を駆動するインバータ駆動回路であって、ハイレベルとローレベルとの間を交互に遷移する第１の駆動信号を前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給する第１のＣＭＯＳ回路と、前記第１の駆動信号の同相の第２の駆動信号を前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲートに供給する第２のＣＭＯＳ回路とを備え、前記第１の駆動信号及び第２の駆動信号の各々により、前記ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々がオフからオンになるタイミングが、一対の相手のＭＯＳトランジスタがオンからオフになるタイミングより遅れるように、前記ＣＭＯＳ出力インバータ回路の一対のＭＯＳトランジスタの各々のゲート入力容量、及び前記第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路の各ＭＯＳトランジスタのオン抵抗を設定したインバータ駆動回路。
前記第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路はそれぞれ第１のＣＭＯＳ駆動インバータ回路及び第２のＣＭＯＳ駆動インバータ回路から構成されており、前記第１のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量とによる第１の時定数よりも前記第２のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲート入力容量とによる第２の時定数が短くなり、かつ前記第１のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量とによる第３の時定数が前記第２のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗と前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量とによる第４の時定数よりも短くなるように前記第１のＣＭＯＳ駆動インバータ回路及び第２のＣＭＯＳ駆動インバータ回路の各々のｐＭＯＳトランジスタのオン抵抗及びｎＭＯＳトランジスタのオン抵抗を設定した請求項１記載のインバータ駆動回路。
前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲート入力容量を前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲート入力容量のｍ倍に設定し、前記第１のＣＭＯＳインバータ駆動回路のｐＭＯＳトランジスタのオン抵抗、前記第１のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗、及び前記第２のＣＭＯＳ駆動インバータ回路のｐＭＯＳトランジスタのオン抵抗を前記第２のＣＭＯＳ駆動インバータ回路のｎＭＯＳトランジスタのオン抵抗のそれぞれ（１／ｍ）倍、（ｋ／ｍ）倍、及びｋ倍に設定した請求項２記載のインバータ駆動回路（ただしｋ＞１）。
ＣＭＯＳインバータ回路と、そのＣＭＯＳインバータ回路を駆動するインバータ駆動回路とを備えたＣＭＯＳ出力回路であって、前記インバータ駆動回路は、ハイレベルとローレベルとの間を交互に遷移する第１の駆動信号を前記ＣＭＯＳインバータ回路のｐＭＯＳトランジスタのゲートに供給する第１のＣＭＯＳ回路と、前記第１の駆動信号の同相の第２の駆動信号を前記ＣＭＯＳインバータ回路のｎＭＯＳトランジスタのゲートに供給する第２のＣＭＯＳ回路とを備え、前記第１の駆動信号及び第２の駆動信号の各々により、前記ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々がオフからオンになるタイミングが、一対の相手のＭＯＳトランジスタがオンからオフになるタイミングより遅れるように、前記ＣＭＯＳインバータ回路の一対のＭＯＳトランジスタの各々のゲート入力容量、及び前記第１のＣＭＯＳ回路及び第２のＣＭＯＳ回路の各ＭＯＳトランジスタのオン抵抗を設定したＣＭＯＳ出力回路。
請求項４記載のＣＭＯＳ出力回路を備えたスイッチングレギュレータ。