JPH08130458A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH08130458A JPH08130458A JP6269577A JP26957794A JPH08130458A JP H08130458 A JPH08130458 A JP H08130458A JP 6269577 A JP6269577 A JP 6269577A JP 26957794 A JP26957794 A JP 26957794A JP H08130458 A JPH08130458 A JP H08130458A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- output
- level
- inverter
- buffer circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 入力信号INが入力される第１および第２のイ
ンバータ21、23 と、第１のインバータの出力によって制
御される第１のP-MOSFET25と、第２のインバータの出力
によって制御される第１のN-MOSFET27とを具え、かつ、
これらMOSFETのドレイン同士が接続されていて該接続点
が出力端OUT とされている出力バッファ回路において、
電源ノイズが従来より少ない出力バッファ回路を提供す
る。 【構成】 電源と第１のインバータの出力21x との間に
第２および第３のP-MOSFET29,31 を設ける。ただし、一
方のP-MOSFETのゲートは出力21x と接続し、他方のP-MO
SFETのゲートは出力端OUT と接続する。また、接地と第
２のインバータの出力23x との間に第２および第３のN-
MOSFET33,35 を設ける。ただし、一方のN-MOSFETのゲー
トは出力23x と接続し、他方のN-MOSFETのゲートは出力
端OUT と接続する。
ンバータ21、23 と、第１のインバータの出力によって制
御される第１のP-MOSFET25と、第２のインバータの出力
によって制御される第１のN-MOSFET27とを具え、かつ、
これらMOSFETのドレイン同士が接続されていて該接続点
が出力端OUT とされている出力バッファ回路において、
電源ノイズが従来より少ない出力バッファ回路を提供す
る。 【構成】 電源と第１のインバータの出力21x との間に
第２および第３のP-MOSFET29,31 を設ける。ただし、一
方のP-MOSFETのゲートは出力21x と接続し、他方のP-MO
SFETのゲートは出力端OUT と接続する。また、接地と第
２のインバータの出力23x との間に第２および第３のN-
MOSFET33,35 を設ける。ただし、一方のN-MOSFETのゲー
トは出力23x と接続し、他方のN-MOSFETのゲートは出力
端OUT と接続する。
Description
【０００１】
【産業上の利用分野】この発明は、例えば半導体メモリ
装置のセンスアンプの後段等に設けて使用される出力バ
ッファ回路に関するものである。
装置のセンスアンプの後段等に設けて使用される出力バ
ッファ回路に関するものである。
【０００２】
【従来の技術】入力信号をバッファリングして後段に出
力するため、出力バッファ回路が用いられている。その
従来例として例えば特開平３−１２７５１３号公報に開
示のものがあった。この従来の出力バッファ回路は、図
７（Ａ）に示したように、共通な入力信号ＩＮが入力さ
れる第１のインバータ１１および第２のインバータ１３
と、この第１のインバータ１１の出力によって制御され
る第１のＰ−ＭＯＳＦＥＴ（ＰチャネルMetal Oxide Se
miconducctor Field Effect Transistor）１５と、第２
のインバータ１３の出力によって制御される第１のＮ−
ＭＯＳＦＥＴ（ＮチャネルMetal Oxide Semiconducctor
Field Effect Transistor）１７とを具え、かつ、第１
のＰ−ＭＯＳＦＥＴ１５および第１のＰ−ＭＯＳＦＥＴ
１７のドレイン同士が接続されていてその接続点が出力
端子とされているものであった。ここで、第１のインバ
ータ１１は、入力信号ＩＮを共通な入力としている互い
に直列接続されたＰ−ＭＯＳＦＥＴ１１ａ、Ｎ−ＭＯＳ
ＦＥＴ１１ｂおよびＮ−ＭＯＳＦＥＴ１１ｃで構成され
ている。また、第２のインバータ１３は、入力信号ＩＮ
を共通な入力としている互いに直列接続されたＰ−ＭＯ
ＳＦＥＴ１３ａ、Ｐ−ＭＯＳＦＥＴ１３ｂおよびＮ−Ｍ
ＯＳＦＥＴ１３ｃで構成されている。なお、Ｎ−ＭＯＳ
ＦＥＴ１１ｂおよびＰ−ＭＯＳＦＥＴ１３ｂは、第１お
よび第２のインバータ１１、１３が同時にオンすること
を防止するためのものであり、電源ＶDDと接地との間の
貫通電流を低減化する効果を生じさせるものである。
力するため、出力バッファ回路が用いられている。その
従来例として例えば特開平３−１２７５１３号公報に開
示のものがあった。この従来の出力バッファ回路は、図
７（Ａ）に示したように、共通な入力信号ＩＮが入力さ
れる第１のインバータ１１および第２のインバータ１３
と、この第１のインバータ１１の出力によって制御され
る第１のＰ−ＭＯＳＦＥＴ（ＰチャネルMetal Oxide Se
miconducctor Field Effect Transistor）１５と、第２
のインバータ１３の出力によって制御される第１のＮ−
ＭＯＳＦＥＴ（ＮチャネルMetal Oxide Semiconducctor
Field Effect Transistor）１７とを具え、かつ、第１
のＰ−ＭＯＳＦＥＴ１５および第１のＰ−ＭＯＳＦＥＴ
１７のドレイン同士が接続されていてその接続点が出力
端子とされているものであった。ここで、第１のインバ
ータ１１は、入力信号ＩＮを共通な入力としている互い
に直列接続されたＰ−ＭＯＳＦＥＴ１１ａ、Ｎ−ＭＯＳ
ＦＥＴ１１ｂおよびＮ−ＭＯＳＦＥＴ１１ｃで構成され
ている。また、第２のインバータ１３は、入力信号ＩＮ
を共通な入力としている互いに直列接続されたＰ−ＭＯ
ＳＦＥＴ１３ａ、Ｐ−ＭＯＳＦＥＴ１３ｂおよびＮ−Ｍ
ＯＳＦＥＴ１３ｃで構成されている。なお、Ｎ−ＭＯＳ
ＦＥＴ１１ｂおよびＰ−ＭＯＳＦＥＴ１３ｂは、第１お
よび第２のインバータ１１、１３が同時にオンすること
を防止するためのものであり、電源ＶDDと接地との間の
貫通電流を低減化する効果を生じさせるものである。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
この種の出力バッファ回路（Ｎ−ＭＯＳＦＥＴ１１ｂお
よびＰ−ＭＯＳＦＥＴ１３ｂを有するか否かにかかわら
ない。以下、同様。）では、以下に説明するような電源
ノイズ（ＶSSノイズおよびＶDDノイズ）が発生するとい
う問題点があった。この説明を図７（Ｂ）、図８および
図９を参照して説明する。ここで、図７（Ｂ）は従来の
出力バッファ回路をシミュレーションする際のこの出願
に係る発明者が設定した等価回路を示した図である。ま
た、図８は従来の出力バッファ回路において、出力ＯＵ
ＴをＨレベルからＬレベルに変化させたいときのこの回
路における入力信号ＩＮ、出力信号ＯＵＴ、電源ＶDD、
接地ＶSS、第２のインバータ１３の出力Ｓ2 おのおのの
遷移状態を示す波形図、図９は従来の出力バッファ回路
において、出力ＯＵＴをＬレベルからＨレベルに変化さ
せたいときのこの回路における入力信号ＩＮ、出力信号
ＯＵＴ、電源ＶDD、接地ＶSS、第１のインバータ１１の
出力Ｓ1 おのおのの遷移状態を示す波形図である。ただ
し、図８、図９の波形図は、図７（Ｂ）の等価回路にお
いて負荷容量ＣL を１００ｐＦ、インダクタンスＬを
（各個所のインダクタンスを総合して）２５ｎＨと仮定
した場合にこの出力バッファ回路で得られる波形を示し
ている。また、図８、図９において縦軸は電圧（ボル
ト）、横軸は時間（ｓｅｃ）をそれぞれ示す。
この種の出力バッファ回路（Ｎ−ＭＯＳＦＥＴ１１ｂお
よびＰ−ＭＯＳＦＥＴ１３ｂを有するか否かにかかわら
ない。以下、同様。）では、以下に説明するような電源
ノイズ（ＶSSノイズおよびＶDDノイズ）が発生するとい
う問題点があった。この説明を図７（Ｂ）、図８および
図９を参照して説明する。ここで、図７（Ｂ）は従来の
出力バッファ回路をシミュレーションする際のこの出願
に係る発明者が設定した等価回路を示した図である。ま
た、図８は従来の出力バッファ回路において、出力ＯＵ
ＴをＨレベルからＬレベルに変化させたいときのこの回
路における入力信号ＩＮ、出力信号ＯＵＴ、電源ＶDD、
接地ＶSS、第２のインバータ１３の出力Ｓ2 おのおのの
遷移状態を示す波形図、図９は従来の出力バッファ回路
において、出力ＯＵＴをＬレベルからＨレベルに変化さ
せたいときのこの回路における入力信号ＩＮ、出力信号
ＯＵＴ、電源ＶDD、接地ＶSS、第１のインバータ１１の
出力Ｓ1 おのおのの遷移状態を示す波形図である。ただ
し、図８、図９の波形図は、図７（Ｂ）の等価回路にお
いて負荷容量ＣL を１００ｐＦ、インダクタンスＬを
（各個所のインダクタンスを総合して）２５ｎＨと仮定
した場合にこの出力バッファ回路で得られる波形を示し
ている。また、図８、図９において縦軸は電圧（ボル
ト）、横軸は時間（ｓｅｃ）をそれぞれ示す。
【０００４】先ず、この従来の出力バッファ回路におい
て、出力ＯＵＴをＨレベルからＬレベルに変化させたい
場合を考える。その場合、図８に示したように、期間ｔ
1 で入力信号ＩＮがＨレベルからＬレベルに変化する
と、第１のインバータ１１の出力Ｓ1 および第２のイン
バータ１３の出力Ｓ2 は、ＬレベルからＨレベルに遷移
し、この結果この出力バッファ回路の出力ＯＵＴはＨレ
ベルからＬレベルに変化する。この時、第２のインバー
タの出力Ｓ2 におけるＬレベルからＨレベルへの遷移が
短時間に行なわれるとＮ−ＭＯＳＦＥＴ１７を流れる電
流値の時間的変化（以下、電流値の時間的変化率ともい
う。）が大きくなるので、これが半導体チップを実装し
ているパッケージのリードフレーム、ボンディングワイ
ヤ等に寄生するインダクタンス成分（図７（Ｂ）中の
Ｌ）に影響してＶSSノイズが誘発される。ここで、ＶSS
ノイズとは、図８中のＶSSを付した特性線においてＶSS
電位が接地電位（ここでは０Ｖ）より上昇する部分をい
い、特に期間ｔ1 の後半から該期間ｔ1 が終了した直後
までが顕著である。
て、出力ＯＵＴをＨレベルからＬレベルに変化させたい
場合を考える。その場合、図８に示したように、期間ｔ
1 で入力信号ＩＮがＨレベルからＬレベルに変化する
と、第１のインバータ１１の出力Ｓ1 および第２のイン
バータ１３の出力Ｓ2 は、ＬレベルからＨレベルに遷移
し、この結果この出力バッファ回路の出力ＯＵＴはＨレ
ベルからＬレベルに変化する。この時、第２のインバー
タの出力Ｓ2 におけるＬレベルからＨレベルへの遷移が
短時間に行なわれるとＮ−ＭＯＳＦＥＴ１７を流れる電
流値の時間的変化（以下、電流値の時間的変化率ともい
う。）が大きくなるので、これが半導体チップを実装し
ているパッケージのリードフレーム、ボンディングワイ
ヤ等に寄生するインダクタンス成分（図７（Ｂ）中の
Ｌ）に影響してＶSSノイズが誘発される。ここで、ＶSS
ノイズとは、図８中のＶSSを付した特性線においてＶSS
電位が接地電位（ここでは０Ｖ）より上昇する部分をい
い、特に期間ｔ1 の後半から該期間ｔ1 が終了した直後
までが顕著である。
【０００５】また、この従来の出力バッファ回路におい
て、出力ＯＵＴをＬレベルからＨレベルに変化させたい
場合を考える。その場合、図９に示したように、期間ｔ
1 で入力信号ＩＮがＬレベルからＨレベルに変化する
と、第１のインバータ１１の出力Ｓ1 および第２のイン
バータ１３の出力Ｓ2 は、ＨレベルからＬレベルに遷移
し、この結果この出力バッファ回路の出力ＯＵＴはＬレ
ベルからＨレベルに変化する。この時、第１のインバー
タの出力Ｓ1 におけるＬレベルからＨレベルへの遷移が
短時間に行なわれるとＰ−ＭＯＳＦＥＴ１５を流れる電
流値の時間的変化が大きくなるので、これが半導体チッ
プを実装しているパッケージのリードフレーム、ボンデ
ィングワイヤ等に寄生するインダクタンス成分（図７
（Ｂ）中のＬ）に影響してＶDDノイズが誘発される。こ
こでＶDDノイズとは、図９中のＶDDを付した特性線にお
いてＶDD電位が電源電位（ここでは５Ｖ）より低下する
部分をいい、特に期間ｔ1 の後半から該期間ｔ1 が終了
した直後までが顕著である。
て、出力ＯＵＴをＬレベルからＨレベルに変化させたい
場合を考える。その場合、図９に示したように、期間ｔ
1 で入力信号ＩＮがＬレベルからＨレベルに変化する
と、第１のインバータ１１の出力Ｓ1 および第２のイン
バータ１３の出力Ｓ2 は、ＨレベルからＬレベルに遷移
し、この結果この出力バッファ回路の出力ＯＵＴはＬレ
ベルからＨレベルに変化する。この時、第１のインバー
タの出力Ｓ1 におけるＬレベルからＨレベルへの遷移が
短時間に行なわれるとＰ−ＭＯＳＦＥＴ１５を流れる電
流値の時間的変化が大きくなるので、これが半導体チッ
プを実装しているパッケージのリードフレーム、ボンデ
ィングワイヤ等に寄生するインダクタンス成分（図７
（Ｂ）中のＬ）に影響してＶDDノイズが誘発される。こ
こでＶDDノイズとは、図９中のＶDDを付した特性線にお
いてＶDD電位が電源電位（ここでは５Ｖ）より低下する
部分をいい、特に期間ｔ1 の後半から該期間ｔ1 が終了
した直後までが顕著である。
【０００６】このようなＶSSノイズおよびＶDDノイズは
当該出力バッファ回路が作り込まれている半導体チップ
内に存在する他の回路に悪影響を与える（例えば他の回
路の誤動作を招く）ので、改善が望まれる。
当該出力バッファ回路が作り込まれている半導体チップ
内に存在する他の回路に悪影響を与える（例えば他の回
路の誤動作を招く）ので、改善が望まれる。
【０００７】
【課題を解決するための手段】そこで、この発明の出力
バッファ回路によれば、共通な入力信号が入力される第
１のインバータおよび第２のインバータと、前記第１の
インバータの出力によって制御される第１のＰ−ＭＯＳ
ＦＥＴと、前記第２のインバータの出力によって制御さ
れる第１のＮ−ＭＯＳＦＥＴとを具え、かつ、前記第１
のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴのド
レイン同士が接続されていて該接続点が出力端とされて
いる出力バッファ回路において、電源と第１のインバー
タの出力との間に互いに直列に接続されている第２およ
び第３のＰ−ＭＯＳＦＥＴを設け、また、接地と第２の
インバータの出力との間に互いに直列に接続されている
第２および第３のＮ−ＭＯＳＦＥＴを設ける。ただし、
第２および第３のＰ−ＭＯＳＦＥＴのうちの一方のＰ−
ＭＯＳＦＥＴのゲートは第１のインバ−タの出力と接続
し、他方のＰ−ＭＯＳＦＥＴのゲートは出力バッファ回
路の出力端と接続する。また、第２および第３のＮ−Ｍ
ＯＳＦＥＴのうちの一方のＮ−ＭＯＳＦＥＴのゲートは
第２のインバ−タの出力と接続し、他方のＮ−ＭＯＳＦ
ＥＴのゲートは前記出力バッファ回路の出力端と接続す
る。
バッファ回路によれば、共通な入力信号が入力される第
１のインバータおよび第２のインバータと、前記第１の
インバータの出力によって制御される第１のＰ−ＭＯＳ
ＦＥＴと、前記第２のインバータの出力によって制御さ
れる第１のＮ−ＭＯＳＦＥＴとを具え、かつ、前記第１
のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴのド
レイン同士が接続されていて該接続点が出力端とされて
いる出力バッファ回路において、電源と第１のインバー
タの出力との間に互いに直列に接続されている第２およ
び第３のＰ−ＭＯＳＦＥＴを設け、また、接地と第２の
インバータの出力との間に互いに直列に接続されている
第２および第３のＮ−ＭＯＳＦＥＴを設ける。ただし、
第２および第３のＰ−ＭＯＳＦＥＴのうちの一方のＰ−
ＭＯＳＦＥＴのゲートは第１のインバ−タの出力と接続
し、他方のＰ−ＭＯＳＦＥＴのゲートは出力バッファ回
路の出力端と接続する。また、第２および第３のＮ−Ｍ
ＯＳＦＥＴのうちの一方のＮ−ＭＯＳＦＥＴのゲートは
第２のインバ−タの出力と接続し、他方のＮ−ＭＯＳＦ
ＥＴのゲートは前記出力バッファ回路の出力端と接続す
る。
【０００８】この発明の実施に当たり、前記第１のイン
バータを少なくとも第４のＰ−ＭＯＳＦＥＴおよび第４
のＮ−ＭＯＳＦＥＴで構成し、前記第２のインバータを
少なくとも第５のＰ−ＭＯＳＦＥＴおよび第５のＮ−Ｍ
ＯＳＦＥＴで構成し、然も、該第４のＮ−ＭＯＳＦＥＴ
のソースと接地との間に第１の電流源を設け、該第５の
Ｐ−ＭＯＳＦＥＴのソースと電源との間に第１の電流源
を設けるのが好適である。
バータを少なくとも第４のＰ−ＭＯＳＦＥＴおよび第４
のＮ−ＭＯＳＦＥＴで構成し、前記第２のインバータを
少なくとも第５のＰ−ＭＯＳＦＥＴおよび第５のＮ−Ｍ
ＯＳＦＥＴで構成し、然も、該第４のＮ−ＭＯＳＦＥＴ
のソースと接地との間に第１の電流源を設け、該第５の
Ｐ−ＭＯＳＦＥＴのソースと電源との間に第１の電流源
を設けるのが好適である。
【０００９】
【作用】この発明によれば駆動トランジスタである第１
のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴそれ
ぞれのゲート電位は、当該出力バッファ回路の出力端の
電位により制御されることになるので、これら駆動トラ
ンジスタを流れる電流値の時間的変化率を小さくでき
る。
のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴそれ
ぞれのゲート電位は、当該出力バッファ回路の出力端の
電位により制御されることになるので、これら駆動トラ
ンジスタを流れる電流値の時間的変化率を小さくでき
る。
【００１０】また、第１および第２の電流源を設ける構
成では、第１のインバータの出力端に構成されるノード
および第２のインバータの出力端に構成されるノードの
充放電に寄与する電流値を安定なものとできる。
成では、第１のインバータの出力端に構成されるノード
および第２のインバータの出力端に構成されるノードの
充放電に寄与する電流値を安定なものとできる。
【００１１】
【実施例】以下、図面を参照してこの出願の発明の実施
例について説明する。なお、いずれの図もこれらの発明
を理解出来る程度に概略的に示してある。また、説明に
用いる各図において同様な構成成分については同一の番
号を付して示してある。
例について説明する。なお、いずれの図もこれらの発明
を理解出来る程度に概略的に示してある。また、説明に
用いる各図において同様な構成成分については同一の番
号を付して示してある。
【００１２】１．第１実施例 １−１．構成の説明 図１は第１実施例の出力バッファ回路２０を示した図で
ある。この第１実施例の出力バッファ回路２０は、従来
同様に、共通な入力信号ＩＮが入力される第１のインバ
ータ２１および第２のインバータ２３と、第１のインバ
ータ２１の出力によって制御される第１のＰ−ＭＯＳＦ
ＥＴ２５と、第２のインバータ２３の出力によって制御
される第１のＮ−ＭＯＳＦＥＴ２７とを具える。そし
て、第１のＰ−ＭＯＳＦＥＴ２５のドレインと第１のＮ
−ＭＯＳＦＥＴ２７のドレインとを接続してあり、その
接続点をこの出力バッファ回路２０の出力端子ＯＵＴと
してある。なお、この実施例の場合、第１のインバータ
２１は、互いに直列接続された第４のＰ−ＭＯＳＦＥＴ
２１ａおよび第４のＮ−ＭＯＳＦＥＴ２１ｂで構成して
あり、第２のインバータ２３は、互いに直列接続された
第５のＰ−ＭＯＳＦＥＴ２３ａおよび第５のＮ−ＭＯＳ
ＦＥＴ２３ｂで構成してある。
ある。この第１実施例の出力バッファ回路２０は、従来
同様に、共通な入力信号ＩＮが入力される第１のインバ
ータ２１および第２のインバータ２３と、第１のインバ
ータ２１の出力によって制御される第１のＰ−ＭＯＳＦ
ＥＴ２５と、第２のインバータ２３の出力によって制御
される第１のＮ−ＭＯＳＦＥＴ２７とを具える。そし
て、第１のＰ−ＭＯＳＦＥＴ２５のドレインと第１のＮ
−ＭＯＳＦＥＴ２７のドレインとを接続してあり、その
接続点をこの出力バッファ回路２０の出力端子ＯＵＴと
してある。なお、この実施例の場合、第１のインバータ
２１は、互いに直列接続された第４のＰ−ＭＯＳＦＥＴ
２１ａおよび第４のＮ−ＭＯＳＦＥＴ２１ｂで構成して
あり、第２のインバータ２３は、互いに直列接続された
第５のＰ−ＭＯＳＦＥＴ２３ａおよび第５のＮ−ＭＯＳ
ＦＥＴ２３ｂで構成してある。
【００１３】また、この第１実施例の出力バッファ回路
２０は、その特徴として、第１のインバータ２１の出力
であるノード２１ｘと電源ＶDDとの間に、互いに直列に
接続されている第２および第３のＰ−ＭＯＳＦＥＴ２
９、３１を具え、また、第２のインバータ２３の出力で
あるノード２３ｘと接地ＶSSとの間に、互いに直列接続
されている第２および第３のＮ−ＭＯＳＦＥＴ３３，３
５を具える。ただし、第２及び第３のＰ−ＭＯＳＦＥＴ
２９、３１のうちの一方のＰ−ＭＯＳＦＥＴ（図示例で
は第２のＰ−ＭＯＳＦＥＴ２９）のゲートをノード２１
ｘに接続してあり、他方のＰ−ＭＯＳＦＥＴ（図示例で
は第３のＰ−ＭＯＳＦＥＴ３１）のゲートを出力バッフ
ァ回路２０の出力端ＯＵＴと接続してある。また、第２
及び第３のＮ−ＭＯＳＦＥＴ３３、３５のうちの一方の
Ｎ−ＭＯＳＦＥＴ（図示例では第３のＮ−ＭＯＳＦＥＴ
３５）のゲートをノード２３ｘに接続してあり、他方の
Ｎ−ＭＯＳＦＥＴ（図示例では第２のＮ−ＭＯＳＦＥＴ
３３）のゲートは出力バッファ回路の出力端ＯＵＴと接
続してある。
２０は、その特徴として、第１のインバータ２１の出力
であるノード２１ｘと電源ＶDDとの間に、互いに直列に
接続されている第２および第３のＰ−ＭＯＳＦＥＴ２
９、３１を具え、また、第２のインバータ２３の出力で
あるノード２３ｘと接地ＶSSとの間に、互いに直列接続
されている第２および第３のＮ−ＭＯＳＦＥＴ３３，３
５を具える。ただし、第２及び第３のＰ−ＭＯＳＦＥＴ
２９、３１のうちの一方のＰ−ＭＯＳＦＥＴ（図示例で
は第２のＰ−ＭＯＳＦＥＴ２９）のゲートをノード２１
ｘに接続してあり、他方のＰ−ＭＯＳＦＥＴ（図示例で
は第３のＰ−ＭＯＳＦＥＴ３１）のゲートを出力バッフ
ァ回路２０の出力端ＯＵＴと接続してある。また、第２
及び第３のＮ−ＭＯＳＦＥＴ３３、３５のうちの一方の
Ｎ−ＭＯＳＦＥＴ（図示例では第３のＮ−ＭＯＳＦＥＴ
３５）のゲートをノード２３ｘに接続してあり、他方の
Ｎ−ＭＯＳＦＥＴ（図示例では第２のＮ−ＭＯＳＦＥＴ
３３）のゲートは出力バッファ回路の出力端ＯＵＴと接
続してある。
【００１４】１−２．動作の説明 次に、この第１実施例の出力バッファ回路２０の理解を
深めるためにその動作について説明する。
深めるためにその動作について説明する。
【００１５】先ず、出力バッファ回路２０の出力ＯＵＴ
を、ＨレベルからＬレベルに遷移させたい場合につい
て、図２を参照して説明する。なお、この図２は、第１
実施例の出力バッファ回路２０において、出力ＯＵＴを
ＨレベルからＬレベルに変化させたいときのこの回路に
おける入力信号ＩＮ、出力信号ＯＵＴ、電源ＶDD、接地
ＶSS、第２のインバータ２３の出力Ｓ2 おのおのの遷移
状態を示す波形図である。ただし、この波形図は、第１
実施例の回路に、図７（Ｂ）で示したと同様に負荷容量
ＣL およびインダクタンスＬが存在するとして求めてい
る。
を、ＨレベルからＬレベルに遷移させたい場合につい
て、図２を参照して説明する。なお、この図２は、第１
実施例の出力バッファ回路２０において、出力ＯＵＴを
ＨレベルからＬレベルに変化させたいときのこの回路に
おける入力信号ＩＮ、出力信号ＯＵＴ、電源ＶDD、接地
ＶSS、第２のインバータ２３の出力Ｓ2 おのおのの遷移
状態を示す波形図である。ただし、この波形図は、第１
実施例の回路に、図７（Ｂ）で示したと同様に負荷容量
ＣL およびインダクタンスＬが存在するとして求めてい
る。
【００１６】期間ｔ3 で入力信号ＩＮがＨレベルからＬ
レベルに変化すると、第１のインバータ２１の出力はＬ
レベルからＨレベルに遷移するので、第１のＰ−ＭＯＳ
ＦＥＴ２５はオフ状態となる。また、出力端子ＯＵＴの
レベルは期間ｔ3 ではまだＨレベルであるので第２のＮ
−ＭＯＦＥＴＳ３３もオン状態である。したがって、電
源ＶDD→第５のＰ−ＭＯＳＦＥＴ２３ａ→第２のＮ−Ｍ
ＯＳＦＥＴ３３→第３のＮ−ＭＯＳＦＥＴ３５の経路で
電流ｉ1 が流れるので、ノード２３ｘの電位がＬレベル
から中間電位レベルに遷移する（図２の波形Ｓ2 参
照）。また、第３のＮ−ＭＯＳＦＥＴ３５と第１のＮ−
ＭＯＳＦＥＴ２７の各ゲート同士は接続されているの
で、第１のＮ−ＭＯＳＦＥＴ２７に電流ｉDWが流れ、そ
してこの電流ｉDWにより出力端子ＯＵＴのレベルは徐々
にプルダウンする。なお、この電流ｉDWは、公知の次式
（１）で与えられる。ただし、（１）式中、Ｗ27，Ｌ27
はそれぞれ第１のＮ−ＭＯＳＦＥＴ２７のゲート幅及び
ゲート長、Ｗ35，Ｌ35はそれぞれ第３のＮ−ＭＯＳＦＥ
Ｔ３５のゲート幅及びゲート長である。
レベルに変化すると、第１のインバータ２１の出力はＬ
レベルからＨレベルに遷移するので、第１のＰ−ＭＯＳ
ＦＥＴ２５はオフ状態となる。また、出力端子ＯＵＴの
レベルは期間ｔ3 ではまだＨレベルであるので第２のＮ
−ＭＯＦＥＴＳ３３もオン状態である。したがって、電
源ＶDD→第５のＰ−ＭＯＳＦＥＴ２３ａ→第２のＮ−Ｍ
ＯＳＦＥＴ３３→第３のＮ−ＭＯＳＦＥＴ３５の経路で
電流ｉ1 が流れるので、ノード２３ｘの電位がＬレベル
から中間電位レベルに遷移する（図２の波形Ｓ2 参
照）。また、第３のＮ−ＭＯＳＦＥＴ３５と第１のＮ−
ＭＯＳＦＥＴ２７の各ゲート同士は接続されているの
で、第１のＮ−ＭＯＳＦＥＴ２７に電流ｉDWが流れ、そ
してこの電流ｉDWにより出力端子ＯＵＴのレベルは徐々
にプルダウンする。なお、この電流ｉDWは、公知の次式
（１）で与えられる。ただし、（１）式中、Ｗ27，Ｌ27
はそれぞれ第１のＮ−ＭＯＳＦＥＴ２７のゲート幅及び
ゲート長、Ｗ35，Ｌ35はそれぞれ第３のＮ−ＭＯＳＦＥ
Ｔ３５のゲート幅及びゲート長である。
【００１７】 ｉDW＝Ｗ27／Ｌ27／Ｗ35／Ｌ35・ｉ1 ・・・（１） 次に、期間ｔ4 では出力端子ＯＵＴのレベルが下降する
（図２の波形ＯＵＴ参照）。しかし、第２のＮ−ＭＯＳ
ＦＥＴ３３がオフするまでノード２３ｘの電位は中間レ
ベルに保持されるので第１のＮ−ＭＯＳＦＥＴ２７は定
電流源として働くから、第１のＮ−ＭＯＳＦＥＴ２７を
流れる電流値の時間的変化率は、第２、第３のＮ−ＭＯ
ＳＦＥＴ３３，３５を設けない従来構成に比べ、小さ
い。このため、ＶDDノイズが従来に比べ小さい（図８と
図２とを比較参照）。
（図２の波形ＯＵＴ参照）。しかし、第２のＮ−ＭＯＳ
ＦＥＴ３３がオフするまでノード２３ｘの電位は中間レ
ベルに保持されるので第１のＮ−ＭＯＳＦＥＴ２７は定
電流源として働くから、第１のＮ−ＭＯＳＦＥＴ２７を
流れる電流値の時間的変化率は、第２、第３のＮ−ＭＯ
ＳＦＥＴ３３，３５を設けない従来構成に比べ、小さ
い。このため、ＶDDノイズが従来に比べ小さい（図８と
図２とを比較参照）。
【００１８】次に、第２のＮ−ＭＯＳＦＥＴ３３がオフ
して電流ｉ1 が流れなくなるとノード２３ｘすなわち第
１のＮ−ＭＯＳＦＥＴ２７のゲート電位は徐々に上昇
し、この第１のＮ−ＭＯＳＦＥＴ２７の駆動能力をアッ
プするが出力端子ＯＵＴのレベル低下に伴い第１のＮ−
ＭＯＳＦＥＴ２７のソース・ドレイン間の電位差が小さ
くなっているので第１のＮ−ＭＯＳＦＥＴ２７を流れる
電流の時間的変化率は小さい（期間ｔ5 ）。
して電流ｉ1 が流れなくなるとノード２３ｘすなわち第
１のＮ−ＭＯＳＦＥＴ２７のゲート電位は徐々に上昇
し、この第１のＮ−ＭＯＳＦＥＴ２７の駆動能力をアッ
プするが出力端子ＯＵＴのレベル低下に伴い第１のＮ−
ＭＯＳＦＥＴ２７のソース・ドレイン間の電位差が小さ
くなっているので第１のＮ−ＭＯＳＦＥＴ２７を流れる
電流の時間的変化率は小さい（期間ｔ5 ）。
【００１９】続いて、出力バッファ回路２０の出力ＯＵ
ＴをＬレベルからＨレベルに遷移させたい場合につい
て、図３を参照して説明する。なお、この図３は図２同
様な表記方法で示してある。ただし、図３では、第２の
インバータ２３の出力Ｓ2 の波形ではなく、動作に関係
する第１のインバータ２１の出力Ｓ1 の遷移状態を示し
ている。
ＴをＬレベルからＨレベルに遷移させたい場合につい
て、図３を参照して説明する。なお、この図３は図２同
様な表記方法で示してある。ただし、図３では、第２の
インバータ２３の出力Ｓ2 の波形ではなく、動作に関係
する第１のインバータ２１の出力Ｓ1 の遷移状態を示し
ている。
【００２０】期間ｔ3 で入力信号ＩＮがＬレベルからＨ
レベルに変化すると、第２のインバータ２３の出力はＨ
レベルからＬレベルに遷移するので、第１のＮ−ＭＯＳ
ＦＥＴ２７はオフ状態となる。また、出力端子ＯＵＴの
レベルは期間ｔ3 ではまだＬレベルであるため第３のＰ
−ＭＯＳＦＥＴ３１もオン状態である。したがって、電
源ＶDD→第２のＰ−ＭＯＳＦＥＴ２９→第３のＰ−ＭＯ
ＳＦＥＴ３１→第４のＮ−ＭＯＳ２１ｂＦＥＴの経路で
電流ｉ2 が流れるから、ノード２１ｘはＨレベルから中
間電位レベルに遷移する（図３の波形Ｓ1 参照）。ま
た、第２のＰ−ＭＯＳＦＥＴ２９と第１のＰ−ＭＯＳ２
５の各ゲート同士は接続されているので、第１のＰ−Ｍ
ＯＳ２５に電流ｉUPが流れ、そしてこの電流ｉUPは、出
力端子ＯＵＴのレベルを徐々にプルアップする（図３の
波形ＯＵＴ参照）。なお、この電流ｉUPは、公知の次式
（２）で与えられる。ただし、（２）式中、Ｗ25，Ｌ25
はそれぞれ第１のＰ−ＭＯＳＦＥＴ２５のゲート幅及び
ゲート長、Ｗ29，Ｌ29はそれぞれ第２のＰ−ＭＯＳＦＥ
Ｔ２９のゲート幅及びゲート長である。
レベルに変化すると、第２のインバータ２３の出力はＨ
レベルからＬレベルに遷移するので、第１のＮ−ＭＯＳ
ＦＥＴ２７はオフ状態となる。また、出力端子ＯＵＴの
レベルは期間ｔ3 ではまだＬレベルであるため第３のＰ
−ＭＯＳＦＥＴ３１もオン状態である。したがって、電
源ＶDD→第２のＰ−ＭＯＳＦＥＴ２９→第３のＰ−ＭＯ
ＳＦＥＴ３１→第４のＮ−ＭＯＳ２１ｂＦＥＴの経路で
電流ｉ2 が流れるから、ノード２１ｘはＨレベルから中
間電位レベルに遷移する（図３の波形Ｓ1 参照）。ま
た、第２のＰ−ＭＯＳＦＥＴ２９と第１のＰ−ＭＯＳ２
５の各ゲート同士は接続されているので、第１のＰ−Ｍ
ＯＳ２５に電流ｉUPが流れ、そしてこの電流ｉUPは、出
力端子ＯＵＴのレベルを徐々にプルアップする（図３の
波形ＯＵＴ参照）。なお、この電流ｉUPは、公知の次式
（２）で与えられる。ただし、（２）式中、Ｗ25，Ｌ25
はそれぞれ第１のＰ−ＭＯＳＦＥＴ２５のゲート幅及び
ゲート長、Ｗ29，Ｌ29はそれぞれ第２のＰ−ＭＯＳＦＥ
Ｔ２９のゲート幅及びゲート長である。
【００２１】 ｉUP＝Ｗ25／Ｌ25／Ｗ29／Ｌ29・ｉ2 ・・・（２） 次に、期間ｔ4 では出力端子ＯＵＴのレベルが上昇する
（図３の波形ＯＵＴ参照）。しかし、第３のＰ−ＭＯＳ
ＦＥＴ３１がオフするまでノード２１ｘの電位は中間レ
ベルに保持されるので第１のＰ−ＭＯＳＦＥＴ２５は定
電流源として働くから、第１のＰ−ＭＯＳＦＥＴ２５を
流れる電流値の時間的変化率は、第２、第３のＰ−ＭＯ
ＳＦＥＴ２９，３１を設けない従来構成に比べ、小さ
い。このため、ＶSSノイズが従来に比べ小さい（図９と
図３とを比較参照）。
（図３の波形ＯＵＴ参照）。しかし、第３のＰ−ＭＯＳ
ＦＥＴ３１がオフするまでノード２１ｘの電位は中間レ
ベルに保持されるので第１のＰ−ＭＯＳＦＥＴ２５は定
電流源として働くから、第１のＰ−ＭＯＳＦＥＴ２５を
流れる電流値の時間的変化率は、第２、第３のＰ−ＭＯ
ＳＦＥＴ２９，３１を設けない従来構成に比べ、小さ
い。このため、ＶSSノイズが従来に比べ小さい（図９と
図３とを比較参照）。
【００２２】次に、第３のＰ−ＭＯＳＦＥＴ３１がオフ
して電流ｉ2 が流れなくなるとノード２１ｘすなわち第
１のＰ−ＭＯＳＦＥＴ２５のゲート電位は徐々に下降
し、この第１のＰ−ＭＯＳＦＥＴ２５の駆動能力をアッ
プするが出力端子ＯＵＴのレベルの上昇に伴い第１のＰ
−ＭＯＳＦＥＴ２５のソース・ドレイン間の電位差が小
さくなっているので第１のＮ−ＭＯＳＦＥＴ２７を流れ
る電流の時間的変化率は小さい（期間ｔ5 ）。
して電流ｉ2 が流れなくなるとノード２１ｘすなわち第
１のＰ−ＭＯＳＦＥＴ２５のゲート電位は徐々に下降
し、この第１のＰ−ＭＯＳＦＥＴ２５の駆動能力をアッ
プするが出力端子ＯＵＴのレベルの上昇に伴い第１のＰ
−ＭＯＳＦＥＴ２５のソース・ドレイン間の電位差が小
さくなっているので第１のＮ−ＭＯＳＦＥＴ２７を流れ
る電流の時間的変化率は小さい（期間ｔ5 ）。
【００２３】上述の説明から明らかなように、この発明
の出力バッファ回路２０によれば、この出力バッファ回
路の出力端子の電位により駆動トランジスタ（実施例で
いえば、第１のＰ−ＭＯＳＦＥＴ２５や第１のＮ−ＭＯ
ＳＦＥＴ２７）のゲート電位を制御することで、駆動ト
ランジスタを流れる電流値の時間的変化率を小さく出来
るので、この電流値の時間的変化率とパッケージのリー
ドフレーム、ボンディングワイヤ等に寄生しているイン
ダクタンス成分とに起因して生じ易い電源ノイズ（ＶSS
ノイズおよびＶDDノイズ）の発生を抑制することができ
る。
の出力バッファ回路２０によれば、この出力バッファ回
路の出力端子の電位により駆動トランジスタ（実施例で
いえば、第１のＰ−ＭＯＳＦＥＴ２５や第１のＮ−ＭＯ
ＳＦＥＴ２７）のゲート電位を制御することで、駆動ト
ランジスタを流れる電流値の時間的変化率を小さく出来
るので、この電流値の時間的変化率とパッケージのリー
ドフレーム、ボンディングワイヤ等に寄生しているイン
ダクタンス成分とに起因して生じ易い電源ノイズ（ＶSS
ノイズおよびＶDDノイズ）の発生を抑制することができ
る。
【００２４】２．第２実施例 この発明の出力バッファ回路では、ノード２１ｘおよび
ノード２３ｘがｔ3 期間中に中間レベルに遷移する時間
的変化率は、ノード２１ｘおよびノード２３ｘに存在す
る容量値を充放電する電流値に依存する。そして、第１
実施例の場合、上述したこの充放電に関与する電流値に
相当する上記電流ｉ1 やｉ2 は、ｉ1 にあってはＰ−Ｍ
ＯＳＦＥＴ２３ａおよびＮ−ＭＯＳＦＥＴ３３，３５の
抵抗値と電源ＶDDとにより決定され、ｉ2 にあってはＰ
−ＭＯＳＦＥＴ２９、３１およびＮ−ＭＯＳＦＥＴ２１
ｂの抵抗値と電源ＶDDとにより決定される。つまり、ノ
ード２１ｘおよびノード２３ｘがｔ3 期間中に中間レベ
ルに遷移する時間的変化率は、プロセスパラメータおよ
び電源ＶDDに依存する。したがって、場合によっては、
ノード２１ｘおよびノード２３ｘが中間レベルに遷移す
る時間的変化率が所望の値にできない場合も考えられ
る。これを回避するには、電流源を安定なものとするの
が良い。この第２実施例はその例である。
ノード２３ｘがｔ3 期間中に中間レベルに遷移する時間
的変化率は、ノード２１ｘおよびノード２３ｘに存在す
る容量値を充放電する電流値に依存する。そして、第１
実施例の場合、上述したこの充放電に関与する電流値に
相当する上記電流ｉ1 やｉ2 は、ｉ1 にあってはＰ−Ｍ
ＯＳＦＥＴ２３ａおよびＮ−ＭＯＳＦＥＴ３３，３５の
抵抗値と電源ＶDDとにより決定され、ｉ2 にあってはＰ
−ＭＯＳＦＥＴ２９、３１およびＮ−ＭＯＳＦＥＴ２１
ｂの抵抗値と電源ＶDDとにより決定される。つまり、ノ
ード２１ｘおよびノード２３ｘがｔ3 期間中に中間レベ
ルに遷移する時間的変化率は、プロセスパラメータおよ
び電源ＶDDに依存する。したがって、場合によっては、
ノード２１ｘおよびノード２３ｘが中間レベルに遷移す
る時間的変化率が所望の値にできない場合も考えられ
る。これを回避するには、電流源を安定なものとするの
が良い。この第２実施例はその例である。
【００２５】図４はこの第２実施例の説明に供する図で
ある。この第２実施例の出力バッファ回路４０の第１実
施例との相違点は、第１実施例の構成に対し、第４のＮ
−ＭＯＳＦＥＴ２１ｂのソースと接地との間に第１の電
流源（定電流源）４１を追加して設け、電源と第５のＰ
−ＭＯＳＦＥＴ２３ａのソースとの間に第２の電流源
（定電流源）４３を追加して設けた点である。
ある。この第２実施例の出力バッファ回路４０の第１実
施例との相違点は、第１実施例の構成に対し、第４のＮ
−ＭＯＳＦＥＴ２１ｂのソースと接地との間に第１の電
流源（定電流源）４１を追加して設け、電源と第５のＰ
−ＭＯＳＦＥＴ２３ａのソースとの間に第２の電流源
（定電流源）４３を追加して設けた点である。
【００２６】ここで、各電流源４１、４３は任意好適な
もので構成出来る。たとえば、図５を用いて以下に説明
するようなものとできる。先ず、第１の電流源４１は、
第４のＮ−ＭＯＳＦＥＴ２１ｂのソースにドレインが接
続されかつ接地にソースが接続されているＮ−ＭＯＳＦ
ＥＴ４１ａと、このＮ−ＭＯＳＦＥＴ４１ａのゲートに
接続されているバイアス回路５０（詳細は後述する。）
とで構成出来る。また、第２の電流源４３は、第５のＰ
−ＭＯＳＦＥＴ２３ａのソースにドレインが接続されか
つ電源にソースが接続されているＰ−ＭＯＳ４３ａと、
このＰ−ＭＯＳ４３ａのゲートに接続されているバイア
ス回路５０（詳細は後述する。）とで構成出来る。ま
た、この実施例の場合バイアス回路５０は、電源と接地
との間に直列接続されたＰ−ＭＯＳＦＥＴ４５，４７お
よびＮ−ＭＯＳＦＥＴ４９により構成してある。詳細に
は、Ｐ−ＭＯＳＦＥＴ４５のソースを電源と接続してあ
り、ゲートおよびドレインを共に、上記Ｐ−ＭＯＳＦＥ
Ｔ４３ａのゲートと接続してある。また、Ｐ−ＭＯＳＦ
ＥＴ４７のゲートを接地に接続してあり、ソースをＰ−
ＭＯＳ４５のドレインに接続してある。Ｎ−ＭＯＳＦＥ
Ｔ４９のソースを接地と接続してあり、ゲートおよびド
レインを共に、上記Ｎ−ＭＯＳＦＥＴ４１ａのゲートと
接続してある。
もので構成出来る。たとえば、図５を用いて以下に説明
するようなものとできる。先ず、第１の電流源４１は、
第４のＮ−ＭＯＳＦＥＴ２１ｂのソースにドレインが接
続されかつ接地にソースが接続されているＮ−ＭＯＳＦ
ＥＴ４１ａと、このＮ−ＭＯＳＦＥＴ４１ａのゲートに
接続されているバイアス回路５０（詳細は後述する。）
とで構成出来る。また、第２の電流源４３は、第５のＰ
−ＭＯＳＦＥＴ２３ａのソースにドレインが接続されか
つ電源にソースが接続されているＰ−ＭＯＳ４３ａと、
このＰ−ＭＯＳ４３ａのゲートに接続されているバイア
ス回路５０（詳細は後述する。）とで構成出来る。ま
た、この実施例の場合バイアス回路５０は、電源と接地
との間に直列接続されたＰ−ＭＯＳＦＥＴ４５，４７お
よびＮ−ＭＯＳＦＥＴ４９により構成してある。詳細に
は、Ｐ−ＭＯＳＦＥＴ４５のソースを電源と接続してあ
り、ゲートおよびドレインを共に、上記Ｐ−ＭＯＳＦＥ
Ｔ４３ａのゲートと接続してある。また、Ｐ−ＭＯＳＦ
ＥＴ４７のゲートを接地に接続してあり、ソースをＰ−
ＭＯＳ４５のドレインに接続してある。Ｎ−ＭＯＳＦＥ
Ｔ４９のソースを接地と接続してあり、ゲートおよびド
レインを共に、上記Ｎ−ＭＯＳＦＥＴ４１ａのゲートと
接続してある。
【００２７】この第２実施例の出力バッファ回路４０の
理解を深めるため、この回路４０の動作について説明す
る。なお、第１実施例で説明した期間ｔ4 、ｔ5 に相当
する期間におけるこの第２実施例の回路４０の動作は、
第１実施例のものと同様であるので、ここでは第１実施
例と動作が相違する期間ｔ3 での動作について説明す
る。
理解を深めるため、この回路４０の動作について説明す
る。なお、第１実施例で説明した期間ｔ4 、ｔ5 に相当
する期間におけるこの第２実施例の回路４０の動作は、
第１実施例のものと同様であるので、ここでは第１実施
例と動作が相違する期間ｔ3 での動作について説明す
る。
【００２８】先ず、出力バッファ回路４０の出力ＯＵＴ
をＨレベルからＬレベルに遷移させたい場合を考える。
期間ｔ3 で入力信号ＩＮがＨレベルからＬレベルに変化
すると、第１のインバータ２１の出力はＬレベルからＨ
レベルに遷移するので、第１のＰ−ＭＯＳ２５はオフ状
態となる。また、出力端子ＯＵＴのレベルは期間ｔ3で
はまだＨレベルであるため第２のＮ−ＭＯＳ３３もオン
状態である。したがって、第２の電流源４３→第５のＰ
−ＭＯＳ２３ａ→第２のＮ−ＭＯＳ３３→第３のＮ−Ｍ
ＯＳ３５の経路で電流ｉ3 が流れるから、ノード２３ｘ
はＬレベルから中間電位レベルに遷移する。ここで電流
ｉ3 は第２の電流源４３の作用により一定値とできるの
で、上記中間電位レベルへの遷移する時間的変化率は安
定なものとなる。また、第３のＮ−ＭＯＳ３５と第１の
Ｎ−ＭＯＳ２７の各ゲート同士は接続されているので、
第１のＮ−ＭＯＳ２７に電流ｉDWが流れ、そしてこの電
流ｉDWは、出力端子ＯＵＴのレベルを徐々にプルダウン
する。なお、この電流ｉDWは公知の次式（３）で与えら
れる。ただし、（３）式中、Ｗ27，Ｌ27はそれぞれ第１
のＮ−ＭＯＳ２７のゲート幅及びゲート長、Ｗ35，Ｌ35
はそれぞれ第２のＮ−ＭＯＳ３５のゲート幅及びゲート
長である。
をＨレベルからＬレベルに遷移させたい場合を考える。
期間ｔ3 で入力信号ＩＮがＨレベルからＬレベルに変化
すると、第１のインバータ２１の出力はＬレベルからＨ
レベルに遷移するので、第１のＰ−ＭＯＳ２５はオフ状
態となる。また、出力端子ＯＵＴのレベルは期間ｔ3で
はまだＨレベルであるため第２のＮ−ＭＯＳ３３もオン
状態である。したがって、第２の電流源４３→第５のＰ
−ＭＯＳ２３ａ→第２のＮ−ＭＯＳ３３→第３のＮ−Ｍ
ＯＳ３５の経路で電流ｉ3 が流れるから、ノード２３ｘ
はＬレベルから中間電位レベルに遷移する。ここで電流
ｉ3 は第２の電流源４３の作用により一定値とできるの
で、上記中間電位レベルへの遷移する時間的変化率は安
定なものとなる。また、第３のＮ−ＭＯＳ３５と第１の
Ｎ−ＭＯＳ２７の各ゲート同士は接続されているので、
第１のＮ−ＭＯＳ２７に電流ｉDWが流れ、そしてこの電
流ｉDWは、出力端子ＯＵＴのレベルを徐々にプルダウン
する。なお、この電流ｉDWは公知の次式（３）で与えら
れる。ただし、（３）式中、Ｗ27，Ｌ27はそれぞれ第１
のＮ−ＭＯＳ２７のゲート幅及びゲート長、Ｗ35，Ｌ35
はそれぞれ第２のＮ−ＭＯＳ３５のゲート幅及びゲート
長である。
【００２９】 ｉUP＝Ｗ27／Ｌ27／Ｗ35／Ｌ35・ｉ3 ・・・（３） 次に、出力バッファ回路４０の出力ＯＵＴをＨレベルか
らＬレベルに遷移させたい場合を考える。期間ｔ3 で入
力信号ＩＮがＬレベルからＨレベルに変化すると、第２
のインバータ２３の出力はＨレベルからＬレベルに遷移
するので、第１のＮ−ＭＯＳ２７はオフ状態となる。ま
た出力端子ＯＵＴのレベルは期間ｔ3 ではまだＬレベル
であるため第３のＰ−ＭＯＳ３１もオン状態である。し
たがって、第２のＰ−ＭＯＳ２９→第３のＰ−ＭＯＳ３
１→第４のＮ−ＭＯＳ２１ｂ→第１の電流源４１の経路
で電流ｉ4 が流れるから、ノード２１ｘはＨレベルから
中間電位レベルに遷移する。ここで電流ｉ4 は第１の電
流源４１の作用により一定値とできるので、上記中間電
位レベルへの遷移する時間的変化率は安定なものとな
る。また、第２のＰ−ＭＯＳ２９と第１のＰ−ＭＯＳ２
５の各ゲート同士は接続されているので、第１のＰ−Ｍ
ＯＳ２５に電流ｉUPが流れ、そしこの電流ｉUPは、出力
端子ＯＵＴのレベルを徐々にプルアップする。なお、こ
の電流ｉUPは公知の次式（４）で与えられる。ただし、
（４）式中、Ｗ25，Ｌ25はそれぞれ第１のＰ−ＭＯＳ２
５のゲート幅及びゲート長、Ｗ29，Ｌ29はそれぞれ第２
のＰ−ＭＯＳ２９のゲート幅及びゲート長である。
らＬレベルに遷移させたい場合を考える。期間ｔ3 で入
力信号ＩＮがＬレベルからＨレベルに変化すると、第２
のインバータ２３の出力はＨレベルからＬレベルに遷移
するので、第１のＮ−ＭＯＳ２７はオフ状態となる。ま
た出力端子ＯＵＴのレベルは期間ｔ3 ではまだＬレベル
であるため第３のＰ−ＭＯＳ３１もオン状態である。し
たがって、第２のＰ−ＭＯＳ２９→第３のＰ−ＭＯＳ３
１→第４のＮ−ＭＯＳ２１ｂ→第１の電流源４１の経路
で電流ｉ4 が流れるから、ノード２１ｘはＨレベルから
中間電位レベルに遷移する。ここで電流ｉ4 は第１の電
流源４１の作用により一定値とできるので、上記中間電
位レベルへの遷移する時間的変化率は安定なものとな
る。また、第２のＰ−ＭＯＳ２９と第１のＰ−ＭＯＳ２
５の各ゲート同士は接続されているので、第１のＰ−Ｍ
ＯＳ２５に電流ｉUPが流れ、そしこの電流ｉUPは、出力
端子ＯＵＴのレベルを徐々にプルアップする。なお、こ
の電流ｉUPは公知の次式（４）で与えられる。ただし、
（４）式中、Ｗ25，Ｌ25はそれぞれ第１のＰ−ＭＯＳ２
５のゲート幅及びゲート長、Ｗ29，Ｌ29はそれぞれ第２
のＰ−ＭＯＳ２９のゲート幅及びゲート長である。
【００３０】 ｉUP＝Ｗ25／Ｌ25／Ｗ29／Ｌ29・ｉ4 ・・・（４） この第２実施例の出力バッファ回路では、上記電流値ｉ
3 は第２の電流源４３により決定され、上記電流値ｉ4
は第１の電流源４１により決定されるというように、電
源やプロセスパラメータに依存しない。このため、電流
源を設けない場合に比べ動作マージンが大きいという効
果が得られる。
3 は第２の電流源４３により決定され、上記電流値ｉ4
は第１の電流源４１により決定されるというように、電
源やプロセスパラメータに依存しない。このため、電流
源を設けない場合に比べ動作マージンが大きいという効
果が得られる。
【００３１】上述においては、この発明の出力バッファ
回路の実施例について説明したがこの発明は上述の実施
例に限られない。たとえば、第１及び第２のインバータ
２１，２３は図７を用いて説明した従来技術におけるＮ
−ＭＯＳＦＥＴ１１ｂやＰ−ＭＯＳＦＥＴ１３ｂを具え
たものとしてももちろん良い。また、図６（Ａ）、
（Ｂ）に示したように、第２のＰ−ＭＯＳＦＥＴ２９お
よび第３のＰ−ＭＯＳＦＥＴ３１のうちの第２のＰ−Ｍ
ＯＳＦＥＴ２９のゲートを出力端ＯＵＴと接続し、第３
のＰ−ＭＯＳＦＥＴ３１のゲートをノード２１ｘと接続
し、第２のＮ−ＭＯＳＦＥＴ３３および第３のＮ−ＭＯ
ＳＦＥＴ３５のうちの第２のＮ−ＭＯＳＦＥＴ３３のゲ
ートを出力端ＯＵＴと接続し、第３のＮ−ＭＯＳＦＥＴ
３５のゲートをノード２３ｘと接続する構成、すなわち
上記実施例の接続とは逆の接続とする構成でももちろん
良い。また、第１及び第２の電流源の構成は実施例のも
のに限られず任意好適なものとできる。
回路の実施例について説明したがこの発明は上述の実施
例に限られない。たとえば、第１及び第２のインバータ
２１，２３は図７を用いて説明した従来技術におけるＮ
−ＭＯＳＦＥＴ１１ｂやＰ−ＭＯＳＦＥＴ１３ｂを具え
たものとしてももちろん良い。また、図６（Ａ）、
（Ｂ）に示したように、第２のＰ−ＭＯＳＦＥＴ２９お
よび第３のＰ−ＭＯＳＦＥＴ３１のうちの第２のＰ−Ｍ
ＯＳＦＥＴ２９のゲートを出力端ＯＵＴと接続し、第３
のＰ−ＭＯＳＦＥＴ３１のゲートをノード２１ｘと接続
し、第２のＮ−ＭＯＳＦＥＴ３３および第３のＮ−ＭＯ
ＳＦＥＴ３５のうちの第２のＮ−ＭＯＳＦＥＴ３３のゲ
ートを出力端ＯＵＴと接続し、第３のＮ−ＭＯＳＦＥＴ
３５のゲートをノード２３ｘと接続する構成、すなわち
上記実施例の接続とは逆の接続とする構成でももちろん
良い。また、第１及び第２の電流源の構成は実施例のも
のに限られず任意好適なものとできる。
【００３２】
【発明の効果】上述した説明から明らかなように、この
発明によれば、所定の第１のインバータ、第２のインバ
ータ、第１のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳ
ＦＥＴを具える出力バッファ回路において、所定の第２
および第３のＰ−ＭＯＳＦＥＴと、所定の第２および第
３のＮ−ＭＯＳＦＥＴとをさらに具えたので、駆動トラ
ンジスタである第１のＮ−ＭＯＳＦＥＴおよび第１のＰ
−ＭＯＳＦＥＴのゲート電位を当該出力バッファ回路の
出力端の電位で制御できる。このため、駆動トランジス
タを流れる電流値の時間的変化率を従来より小さくする
ことができるので、半導体チップを実装しているパッケ
ージのリードフレーム、ボンディングワイヤ等に寄生す
るインダクタンス成分への、上記電流値の時間的変化率
の影響を、従来より少なくできる。したがって、駆動ト
ランジスタを流れる電流値の時間的変化率に起因する電
源ノイズを抑制できる。
発明によれば、所定の第１のインバータ、第２のインバ
ータ、第１のＰ−ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳ
ＦＥＴを具える出力バッファ回路において、所定の第２
および第３のＰ−ＭＯＳＦＥＴと、所定の第２および第
３のＮ−ＭＯＳＦＥＴとをさらに具えたので、駆動トラ
ンジスタである第１のＮ−ＭＯＳＦＥＴおよび第１のＰ
−ＭＯＳＦＥＴのゲート電位を当該出力バッファ回路の
出力端の電位で制御できる。このため、駆動トランジス
タを流れる電流値の時間的変化率を従来より小さくする
ことができるので、半導体チップを実装しているパッケ
ージのリードフレーム、ボンディングワイヤ等に寄生す
るインダクタンス成分への、上記電流値の時間的変化率
の影響を、従来より少なくできる。したがって、駆動ト
ランジスタを流れる電流値の時間的変化率に起因する電
源ノイズを抑制できる。
【００３３】また、電流源を設ける構成では、第１のイ
ンバータの出力端に構成されるノードおよび第２のイン
バータの出力端に構成されるノードの充放電に寄与する
電流値を安定なものとできる。これは、電源電圧の変動
やプロセスパラメータの変動の影響を受けることなく、
ノードを中間電位にある時間的変化率で変移させ得るこ
とを意味するので、動作マージンが大きい回路が得られ
る。
ンバータの出力端に構成されるノードおよび第２のイン
バータの出力端に構成されるノードの充放電に寄与する
電流値を安定なものとできる。これは、電源電圧の変動
やプロセスパラメータの変動の影響を受けることなく、
ノードを中間電位にある時間的変化率で変移させ得るこ
とを意味するので、動作マージンが大きい回路が得られ
る。
【図１】第１実施例の出力バッファ回路の説明図であ
る。
る。
【図２】第１実施例の回路の動作説明（出力をＨ→Ｌに
変化させたい場合の動作説明）に供する図である。
変化させたい場合の動作説明）に供する図である。
【図３】第１実施例の回路の動作説明（出力をＬ→Ｈに
変化させたい場合の動作説明）に供する図である。
変化させたい場合の動作説明）に供する図である。
【図４】第２実施例の出力バッファ回路の説明図であ
る。
る。
【図５】第２実施例における主に電流源の説明図であ
る。
る。
【図６】他の実施例の説明図である。
【図７】従来技術及び課題の説明図である。
【図８】従来技術の問題点（出力をＨ→Ｌに変化させた
い場合の問題点）の説明に供する図である。
い場合の問題点）の説明に供する図である。
【図９】従来技術の問題点（出力をＬ→Ｈに変化させた
い場合の問題点）の説明に供する図である。
い場合の問題点）の説明に供する図である。
２０：第１実施例の出力バッファ回路 ２１：第１のインバータ ２１ａ：第４のＰ−ＭＯＳＦＥＴ ２１ｂ：第４のＮ−ＭＯＳＦＥＴ ２３：第２のインバータ ２３ａ：第５のＰ−ＭＯＳＦＥＴ ２３ｂ：第５のＮ−ＭＯＳＦＥＴ ２５：第１のＰ−ＭＯＳＦＥＴ ２７：第１のＮ−ＭＯＳＦＥＴ ２９：第２のＰ−ＭＯＳＦＥＴ ３１：第３のＰ−ＭＯＳＦＥＴ ３３：第２のＮ−ＭＯＳＦＥＴ ３５：第３のＮ−ＭＯＳＦＥＴ ４０：第２実施例の出力バッファ回路 ４１：第１の電流源 ４１ａ：Ｎ−ＭＯＳＦＥＴ ４３：第２の電流源 ４３ａ：Ｐ−ＭＯＳＦＥＴ ５０：バイアス回路
Claims (2)
- 【請求項１】 共通な入力信号が入力される第１のイン
バータおよび第２のインバータと、前記第１のインバー
タの出力によって制御される第１のＰ−ＭＯＳＦＥＴ
と、前記第２のインバータの出力によって制御される第
１のＮ−ＭＯＳＦＥＴとを具え、かつ、前記第１のＰ−
ＭＯＳＦＥＴおよび第１のＮ−ＭＯＳＦＥＴのドレイン
同士が接続されていて該接続点が出力端とされている出
力バッファ回路において、 電源と第１のインバータの出力との間に設けられ互いは
直列に接続されている第２および第３のＰ−ＭＯＳＦＥ
Ｔであって、一方のＰ−ＭＯＳＦＥＴのゲートは第１の
インバ−タの出力と接続してあり、他方のＰ−ＭＯＳＦ
ＥＴのゲートは出力バッファ回路の出力端と接続してあ
る第２および第３のＰ−ＭＯＳＦＥＴと、 接地と第２のインバータの出力との間に設けられ互いは
直列に接続されている第２および第３のＮ−ＭＯＳＦＥ
Ｔであって、一方のＮ−ＭＯＳＦＥＴのゲートは第２の
インバ−タの出力と接続してあり、他方のＮ−ＭＯＳＦ
ＥＴのゲートは前記出力バッファ回路の出力端と接続し
てある第２および第３のＮ−ＭＯＳＦＥＴとを具えたこ
とを特徴とする出力バッファ回路。 - 【請求項２】 請求項１に記載の出力バッファ回路にお
いて、 前記第１のインバータを少なくとも第４のＰ−ＭＯＳＦ
ＥＴおよび第４のＮ−ＭＯＳＦＥＴで構成し、 前記第２のインバータを少なくとも第５のＰ−ＭＯＳＦ
ＥＴおよび第５のＮ−ＭＯＳＦＥＴで構成し、 該第４のＮ−ＭＯＳＦＥＴのソースと接地との間に第１
の電流源を具え、 該第５のＰ−ＭＯＳＦＥＴのソースと電源との間に第２
の電流源を具えたことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6269577A JPH08130458A (ja) | 1994-11-02 | 1994-11-02 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6269577A JPH08130458A (ja) | 1994-11-02 | 1994-11-02 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08130458A true JPH08130458A (ja) | 1996-05-21 |
Family
ID=17474308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6269577A Withdrawn JPH08130458A (ja) | 1994-11-02 | 1994-11-02 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08130458A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
-
1994
- 1994-11-02 JP JP6269577A patent/JPH08130458A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032098A (ja) * | 2001-07-16 | 2003-01-31 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7830203B2 (en) | System-on-a-chip and power gating circuit thereof | |
| US20020149392A1 (en) | Level adjustment circuit and data output circuit thereof | |
| JPH04330822A (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JPH10173511A (ja) | 電圧レベルシフチング回路 | |
| JPS6137709B2 (ja) | ||
| US6483340B2 (en) | High integration-capable output buffer circuit unaffected by manufacturing process fluctuations or changes in use | |
| JP3526100B2 (ja) | モード設定回路 | |
| US6636073B2 (en) | Semiconductor integrated circuit | |
| JPH08130458A (ja) | 出力バッファ回路 | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| JPH08307240A (ja) | 低電源電圧半導体装置の入力バッファー | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JP2611543B2 (ja) | Ｍｏｓトランジスタ出力回路 | |
| JP2003091994A (ja) | 電圧トランスレータ | |
| JPH10336011A (ja) | 可変スルレートバッファ | |
| JP2885617B2 (ja) | 半導体集積回路装置 | |
| JPH06152372A (ja) | 半導体集積回路 | |
| JPH11186881A (ja) | ラッチ装置 | |
| US5537058A (en) | Semiconductor device having high speed input circuit | |
| JP3485314B2 (ja) | 放電制御回路 | |
| JP3263145B2 (ja) | 半導体集積回路における出力バッファ回路 | |
| JPH04158626A (ja) | セレクタ回路 | |
| JPH06104404A (ja) | 半導体記憶装置 | |
| JPH07192474A (ja) | 半導体センスアンプ回路 | |
| JPH05199099A (ja) | 出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |