JP2003091994A - 電圧トランスレータ - Google Patents
電圧トランスレータInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】
【課題】 電圧トランスレータにおいて、高速な非選択
スイッチングを実現する。 【解決手段】 電圧トランスレータは、出力段にインバ
ータ（Ｎ１、Ｐ１により構成される）とフィード・バッ
クＰＭＯＳ型トランジスタ（Ｐ２）に加えて、入力段の
インバータの出力信号により制御され、接地端子を持つ
ＮＭＯＳ型トランジスタ（Ｎ４）と、ワードラインによ
り制御されるＮＭＯＳ型トランジスタ（Ｎ３）と、イン
バータ出力に接続されたＮＭＯＳ型トランジスタ（Ｎ
２）を介した信号により制御されるＰＭＯＳ型トランジ
スタ（Ｐ３）を有する。
スイッチングを実現する。 【解決手段】 電圧トランスレータは、出力段にインバ
ータ（Ｎ１、Ｐ１により構成される）とフィード・バッ
クＰＭＯＳ型トランジスタ（Ｐ２）に加えて、入力段の
インバータの出力信号により制御され、接地端子を持つ
ＮＭＯＳ型トランジスタ（Ｎ４）と、ワードラインによ
り制御されるＮＭＯＳ型トランジスタ（Ｎ３）と、イン
バータ出力に接続されたＮＭＯＳ型トランジスタ（Ｎ
２）を介した信号により制御されるＰＭＯＳ型トランジ
スタ（Ｐ３）を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
において、供給電圧を高速に切り換える電圧トランスレ
ータに関する。
において、供給電圧を高速に切り換える電圧トランスレ
ータに関する。
【０００２】
【従来の技術】半導体集積回路では、内部で複数の電圧
が使用される場合がある。例えば、現在フラッシュＥＥ
ＰＲＯＭメモリの場合、ワード線は、データを読み出す
ために選択される場合には、約５Ｖの電圧が印加され、
非選択の場合には、接地（アース）電位にされる。一
方、その他のデコーダ部等論理回路では、約３Ｖの電源
電圧が使用されている。尚、これら数値は、絶対的な値
ではなく半導体製造プロセスの発展により変化するであ
ろう値である。
が使用される場合がある。例えば、現在フラッシュＥＥ
ＰＲＯＭメモリの場合、ワード線は、データを読み出す
ために選択される場合には、約５Ｖの電圧が印加され、
非選択の場合には、接地（アース）電位にされる。一
方、その他のデコーダ部等論理回路では、約３Ｖの電源
電圧が使用されている。尚、これら数値は、絶対的な値
ではなく半導体製造プロセスの発展により変化するであ
ろう値である。
【０００３】高速な読み出しを行うためには、選択信号
により、ワード線の電圧を高速に変化させる必要があ
る。その機能を有する回路は、電圧トランスレータ回路
と呼ばれている。特開平１０−１４９６９３号公報に開
示された回路は、その一例である。図９に、上述の公報
記載の電圧トランスレータ９０の回路図を示す。この電
圧トランスレータ９０は、ワード線ＷＬを、一方におい
ては、第１のＮ−ＭＯＳ型スイッチトランジスタＮ１を
介してアースＶＳＳに接続し、他方においては、第１の
Ｐ−ＭＯＳ型スイッチトランジスタＰ１を介して動作電
圧源ＶＸに接続した構成をとっている。さらに、この電
圧トランスレータ９０は、ワード線ＷＬの電圧レベルに
よって直接的に駆動される状態にされた第１のＰ−ＭＯ
Ｓ型帰還トランジスタＰ２と、ワード線ＷＬの電圧レベ
ルによって直接的に駆動される状態にされた第２のＮ−
ＭＯＳ型帰還トランジスタＮ２−ｒとを含んでいる。こ
の構成において、この第２のＮ−ＭＯＳ型帰還トランジ
スタＮ２−ｒのオン・オフを利用して、第１のＮ−ＭＯ
Ｓ型スイッチトランジスタＮ１のターン・オン及び第１
のＰ−ＭＯＳ型スイッチトランジスタＰ１のターン・オ
フを加速することによって、ワード線の電圧の切り換え
を高速にしていると記載されている。
により、ワード線の電圧を高速に変化させる必要があ
る。その機能を有する回路は、電圧トランスレータ回路
と呼ばれている。特開平１０−１４９６９３号公報に開
示された回路は、その一例である。図９に、上述の公報
記載の電圧トランスレータ９０の回路図を示す。この電
圧トランスレータ９０は、ワード線ＷＬを、一方におい
ては、第１のＮ−ＭＯＳ型スイッチトランジスタＮ１を
介してアースＶＳＳに接続し、他方においては、第１の
Ｐ−ＭＯＳ型スイッチトランジスタＰ１を介して動作電
圧源ＶＸに接続した構成をとっている。さらに、この電
圧トランスレータ９０は、ワード線ＷＬの電圧レベルに
よって直接的に駆動される状態にされた第１のＰ−ＭＯ
Ｓ型帰還トランジスタＰ２と、ワード線ＷＬの電圧レベ
ルによって直接的に駆動される状態にされた第２のＮ−
ＭＯＳ型帰還トランジスタＮ２−ｒとを含んでいる。こ
の構成において、この第２のＮ−ＭＯＳ型帰還トランジ
スタＮ２−ｒのオン・オフを利用して、第１のＮ−ＭＯ
Ｓ型スイッチトランジスタＮ１のターン・オン及び第１
のＰ−ＭＯＳ型スイッチトランジスタＰ１のターン・オ
フを加速することによって、ワード線の電圧の切り換え
を高速にしていると記載されている。
【０００４】尚、Ｎ１、Ｎ２−ｒ、Ｎ３−ｒ、Ｐ１、Ｐ
２のゲート長は１．４μｍ、ゲート幅は順次、５０μ
ｍ、６μｍ、２０μｍ、４０μｍ、４μｍである。デコ
ーダＮＯＲとインバータＩＮＶ−ｒのそれぞれの構成要
素のＰ−ＭＯＳ型トランジスタとＮ−ＭＯＳ型トランジ
スタのゲートの幅は、デコーダＮＯＲでは、それぞれ１
５μｍおよび３μｍであり、インバータＩＮＶ−ｒで
は、それぞれ１０μｍおよび３μｍである。また、図
中、矩形で表されたワード線ＷＬは、浮遊容量等を考慮
したワード線モデルを示している。
２のゲート長は１．４μｍ、ゲート幅は順次、５０μ
ｍ、６μｍ、２０μｍ、４０μｍ、４μｍである。デコ
ーダＮＯＲとインバータＩＮＶ−ｒのそれぞれの構成要
素のＰ−ＭＯＳ型トランジスタとＮ−ＭＯＳ型トランジ
スタのゲートの幅は、デコーダＮＯＲでは、それぞれ１
５μｍおよび３μｍであり、インバータＩＮＶ−ｒで
は、それぞれ１０μｍおよび３μｍである。また、図
中、矩形で表されたワード線ＷＬは、浮遊容量等を考慮
したワード線モデルを示している。
【０００５】
【発明が解決しようとする課題】上述の公報に示された
回路で採用されている高電圧をワード線に印加する選択
スイッチング時間は、７ｎｓ程度という高速である。し
かしながら、一方、ワード線を高電圧から低電圧に切り
換える非選択スイッチング時間は、１０ｎｓ程度である
ので、上述の選択スイッチングに比較すると低速スイッ
チングであった。
回路で採用されている高電圧をワード線に印加する選択
スイッチング時間は、７ｎｓ程度という高速である。し
かしながら、一方、ワード線を高電圧から低電圧に切り
換える非選択スイッチング時間は、１０ｎｓ程度である
ので、上述の選択スイッチングに比較すると低速スイッ
チングであった。
【０００６】従来技術の電圧トランスレータ回路を、半
導体記憶装置のワード線駆動回路に複数個使用した場
合、ワード線の選択の重複を避ける必要が生ずる。
導体記憶装置のワード線駆動回路に複数個使用した場
合、ワード線の選択の重複を避ける必要が生ずる。
【０００７】そのため、以上説明したように、メモリ選
択のためのスイッチング動作時間は、非選択スイッチン
グ時間によって制限されていた。
択のためのスイッチング動作時間は、非選択スイッチン
グ時間によって制限されていた。
【０００８】より高速なメモリの読み出し動作のため
に、より高速な非選択スイッチング特性を有する電圧ト
ランスレータが望まれていた。
に、より高速な非選択スイッチング特性を有する電圧ト
ランスレータが望まれていた。
【０００９】
【課題を解決するための手段】このために、この発明の
電圧トランスレータは、デコード信号によりワード線に
動作電圧または低電圧を供給する電圧トランスレータで
あって、下記の特徴を有している。すなわちこの発明の
電圧トランスレータは、インバータと第１、第３、及び
第４のＮＭＯＳ型トランジスタと、第１、第２、及び第
３のＰＭＯＳ型トランジスタを備えている。
電圧トランスレータは、デコード信号によりワード線に
動作電圧または低電圧を供給する電圧トランスレータで
あって、下記の特徴を有している。すなわちこの発明の
電圧トランスレータは、インバータと第１、第３、及び
第４のＮＭＯＳ型トランジスタと、第１、第２、及び第
３のＰＭＯＳ型トランジスタを備えている。
【００１０】このインバータは、デコード信号より選択
論理信号を生成する。
論理信号を生成する。
【００１１】第１のＮＭＯＳ型トランジスタ（Ｎ１）
は、ソース電極が低電圧源に接続され、ドレイン電極が
ワード線に接続され、ゲート電極がインバータの出力端
子に接続されている。
は、ソース電極が低電圧源に接続され、ドレイン電極が
ワード線に接続され、ゲート電極がインバータの出力端
子に接続されている。
【００１２】第１のＰＭＯＳ型トランジスタ（Ｐ１）
は、ソース電極が動作電圧源に接続され、ドレイン電極
がワード線に接続されている。
は、ソース電極が動作電圧源に接続され、ドレイン電極
がワード線に接続されている。
【００１３】第２のＰＭＯＳ型トランジスタ（Ｐ２）
は、ソース電極が動作電圧源に接続され、ドレイン電極
が第１のＰＭＯＳ型トランジスタのゲート電極に接続さ
れている。
は、ソース電極が動作電圧源に接続され、ドレイン電極
が第１のＰＭＯＳ型トランジスタのゲート電極に接続さ
れている。
【００１４】第３のＮＭＯＳ型トランジスタ（Ｎ３）
は、ソース電極が第２のＰＭＯＳ型トランジスタのゲー
ト電極に接続され、ドレイン電極が動作電圧源に接続さ
れ、ゲート電極がワード線に接続されている。
は、ソース電極が第２のＰＭＯＳ型トランジスタのゲー
ト電極に接続され、ドレイン電極が動作電圧源に接続さ
れ、ゲート電極がワード線に接続されている。
【００１５】第３のＰＭＯＳ型トランジスタ（Ｐ３）
は、ソース電極が第２のＰＭＯＳ型トランジスタのゲー
ト電極と第３のＮＭＯＳ型トランジスタのソース電極と
に接続され、ドレイン電極がワード線に接続され、ゲー
ト電極が第１のＰＭＯＳ型トランジスタのゲート電極に
接続されている。
は、ソース電極が第２のＰＭＯＳ型トランジスタのゲー
ト電極と第３のＮＭＯＳ型トランジスタのソース電極と
に接続され、ドレイン電極がワード線に接続され、ゲー
ト電極が第１のＰＭＯＳ型トランジスタのゲート電極に
接続されている。
【００１６】第４のＮＭＯＳ型トランジスタ（Ｎ４）
は、ソース電極が低電圧源に接続され、ドレイン電極が
第２のＰＭＯＳ型トランジスタのゲート電極に接続さ
れ、ゲート電極がインバータの出力端子に接続されてい
る。
は、ソース電極が低電圧源に接続され、ドレイン電極が
第２のＰＭＯＳ型トランジスタのゲート電極に接続さ
れ、ゲート電極がインバータの出力端子に接続されてい
る。
【００１７】尚、第２のＰＭＯＳ型トランジスタは、電
圧トランスレータにおいて、フィードバック・トランジ
スタとして機能するトランジスタである。このような構
成によれば、論理制御電圧にて、動作電圧を駆動するこ
とが可能である。さらにワード線電圧を第２のＰＭＯＳ
型トランジスタのゲート電極へ伝えるフィードバック経
路の応答を速くする事で、選択から非選択の切り換えに
於いて、ワード線の電圧を高速に低電圧レベルにし、高
速な非選択スイッチングが可能となる。その結果ワード
線の電圧を高速に低電圧レベルにし、高速な非選択スイ
ッチングが可能となる。
圧トランスレータにおいて、フィードバック・トランジ
スタとして機能するトランジスタである。このような構
成によれば、論理制御電圧にて、動作電圧を駆動するこ
とが可能である。さらにワード線電圧を第２のＰＭＯＳ
型トランジスタのゲート電極へ伝えるフィードバック経
路の応答を速くする事で、選択から非選択の切り換えに
於いて、ワード線の電圧を高速に低電圧レベルにし、高
速な非選択スイッチングが可能となる。その結果ワード
線の電圧を高速に低電圧レベルにし、高速な非選択スイ
ッチングが可能となる。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について、説明する。また、以下に説明する
数値的条件は単なる例示にすぎない。
実施の形態について、説明する。また、以下に説明する
数値的条件は単なる例示にすぎない。
【００１９】［第１の実施の形態］
（構成）図１は、第１の実施の形態の電圧トランスレー
タの好適な構成例を示す回路図である。
タの好適な構成例を示す回路図である。
【００２０】電圧トランスレータ１０は、高電圧である
動作電圧源ＶＸと低電圧源ＶＳＳに接続されており、い
ずれかの電圧をワード線ＷＬに供給する。ワード線ＷＬ
に切り換える電圧の選択・非選択の切り換えは、デコー
ド信号ＳＥＬにより行う。このデコード信号ＳＥＬは、
ＮＯＲで模式的に示したデコーダを介して電圧トランス
レータ１０に入力される。
動作電圧源ＶＸと低電圧源ＶＳＳに接続されており、い
ずれかの電圧をワード線ＷＬに供給する。ワード線ＷＬ
に切り換える電圧の選択・非選択の切り換えは、デコー
ド信号ＳＥＬにより行う。このデコード信号ＳＥＬは、
ＮＯＲで模式的に示したデコーダを介して電圧トランス
レータ１０に入力される。
【００２１】デコーダＮＯＲの出力端子は、インバータ
ＩＮＶ１の入力端子に接続されている。デコード信号
は、インバータＩＮＶ１によって、その出力端子に選択
論理信号を生成する。
ＩＮＶ１の入力端子に接続されている。デコード信号
は、インバータＩＮＶ１によって、その出力端子に選択
論理信号を生成する。
【００２２】この選択論理信号は、ソース電極が低電圧
源ＶＳＳに接続され、ドレイン電極がワード線ＷＬと接
続された第１のＮＭＯＳ型トランジスタ（以下、第１Ｎ
型トランジスタと称する。）Ｎ１のゲート電極に入力さ
れる。第２のＮＭＯＳ型トランジスタ（以下、第２Ｎ型
トランジスタと称する。）Ｎ２は、ソース電極がインバ
ータＩＮＶ１の出力端子に接続され、ドレイン電極が後
述する第１のＰＭＯＳ型トランジスタ（以下、第１Ｐ型
トランジスタと称する。）Ｐ１のゲート電極に接続さ
れ、ゲート電極が論理制御電圧源ＶＤＤに接続されてい
る。
源ＶＳＳに接続され、ドレイン電極がワード線ＷＬと接
続された第１のＮＭＯＳ型トランジスタ（以下、第１Ｎ
型トランジスタと称する。）Ｎ１のゲート電極に入力さ
れる。第２のＮＭＯＳ型トランジスタ（以下、第２Ｎ型
トランジスタと称する。）Ｎ２は、ソース電極がインバ
ータＩＮＶ１の出力端子に接続され、ドレイン電極が後
述する第１のＰＭＯＳ型トランジスタ（以下、第１Ｐ型
トランジスタと称する。）Ｐ１のゲート電極に接続さ
れ、ゲート電極が論理制御電圧源ＶＤＤに接続されてい
る。
【００２３】また、ワード線ＷＬは、第１Ｎ型トランジ
スタＮ１を介し、低電圧源ＶＳＳに接続されていると共
に、第１Ｐ型トランジスタＰ１を介して動作電圧源ＶＸ
に接続されている。すなわち、第１Ｐ型トランジスタＰ
１のドレイン電極がワード線ＷＬに接続され、ソース電
極が動作電圧源ＶＸに接続されている。
スタＮ１を介し、低電圧源ＶＳＳに接続されていると共
に、第１Ｐ型トランジスタＰ１を介して動作電圧源ＶＸ
に接続されている。すなわち、第１Ｐ型トランジスタＰ
１のドレイン電極がワード線ＷＬに接続され、ソース電
極が動作電圧源ＶＸに接続されている。
【００２４】第２Ｎ型トランジスタＮ２のドレイン電極
と第１Ｐ型トランジスタＰ１のゲート電極との接合点
（ここでは、第一接続ノードと称する。）を図中ＰＧ１
とする。
と第１Ｐ型トランジスタＰ１のゲート電極との接合点
（ここでは、第一接続ノードと称する。）を図中ＰＧ１
とする。
【００２５】第２のＰＭＯＳ型トランジスタ（以下、第
２Ｐ型トランジスタと称する。）Ｐ２は、ソース電極が
動作電圧源ＶＸに接続され、ドレイン電極が第一接続ノ
ードＰＧ１に接続されている。
２Ｐ型トランジスタと称する。）Ｐ２は、ソース電極が
動作電圧源ＶＸに接続され、ドレイン電極が第一接続ノ
ードＰＧ１に接続されている。
【００２６】第３のＮＭＯＳ型トランジスタ（以下、第
３Ｎ型トランジスタと称する。）Ｎ３は、ソース電極が
第２Ｐ型トランジスタＰ２のゲート電極に接続され、ド
レイン電極が動作電圧源ＶＸに接続され、ゲート電極が
ワード線ＷＬに接続されている。
３Ｎ型トランジスタと称する。）Ｎ３は、ソース電極が
第２Ｐ型トランジスタＰ２のゲート電極に接続され、ド
レイン電極が動作電圧源ＶＸに接続され、ゲート電極が
ワード線ＷＬに接続されている。
【００２７】第２Ｐ型トランジスタＰ２のゲート電極と
第３Ｎ型トランジスタＮ３のソース電極との接続点（こ
こでは、第二接続ノードと称する。）を図中ＦＧ１とす
る。
第３Ｎ型トランジスタＮ３のソース電極との接続点（こ
こでは、第二接続ノードと称する。）を図中ＦＧ１とす
る。
【００２８】第３のＰＭＯＳ型トランジスタ（以下、第
３Ｐ型トランジスタと称する。）Ｐ３は、ソース電極が
第二接続ノードＦＧ１に接続され、ドレイン電極がワー
ド線ＷＬに接続され、ゲート電極が第一接続ノードＰＧ
１に接続されている。
３Ｐ型トランジスタと称する。）Ｐ３は、ソース電極が
第二接続ノードＦＧ１に接続され、ドレイン電極がワー
ド線ＷＬに接続され、ゲート電極が第一接続ノードＰＧ
１に接続されている。
【００２９】第４のＮＭＯＳ型トランジスタ（以下、第
４Ｎ型トランジスタと称する。）Ｎ４は、ソース電極が
低電圧源ＶＳＳに接続され、ドレイン電極が第二接続ノ
ードＦＧ１と接続され、ゲート電極がインバータＩＮＶ
１の出力端子に接続されている。
４Ｎ型トランジスタと称する。）Ｎ４は、ソース電極が
低電圧源ＶＳＳに接続され、ドレイン電極が第二接続ノ
ードＦＧ１と接続され、ゲート電極がインバータＩＮＶ
１の出力端子に接続されている。
【００３０】尚、図中、各トランジスタＮ１、Ｎ２、Ｎ
３、Ｎ４、Ｐ１、Ｐ２、Ｐ３のゲート長は１．４μｍと
し、ゲート幅は、順次に５０μｍ、２０μｍ、５μｍ、
１５μｍ、４０μｍ、４μｍ、４μｍとした。また、デ
コーダＮＯＲとインバータＩＮＶ１のそれぞれの構成要
素のＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタ
のゲート幅は、デコーダでは、それぞれ１５μｍおよび
３μｍであり、インバータでは、それぞれ、１０μｍお
よび３μｍである。図中、矩形で表されたワード線ＷＬ
は、浮遊容量等を考慮したワード線モデルを示してい
る。
３、Ｎ４、Ｐ１、Ｐ２、Ｐ３のゲート長は１．４μｍと
し、ゲート幅は、順次に５０μｍ、２０μｍ、５μｍ、
１５μｍ、４０μｍ、４μｍ、４μｍとした。また、デ
コーダＮＯＲとインバータＩＮＶ１のそれぞれの構成要
素のＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタ
のゲート幅は、デコーダでは、それぞれ１５μｍおよび
３μｍであり、インバータでは、それぞれ、１０μｍお
よび３μｍである。図中、矩形で表されたワード線ＷＬ
は、浮遊容量等を考慮したワード線モデルを示してい
る。
【００３１】（動作）上述したこの発明の電圧トランス
レータの回路構成例によれば、非選択信号によりワード
線ＷＬを低電圧ＶＳＳに高速でスイッチすることが可能
となる。そこで、ワード線ＷＬの非選択状態へのスイッ
チング動作を説明するに先立ち、ワード線ＷＬの選択状
態につき説明する。
レータの回路構成例によれば、非選択信号によりワード
線ＷＬを低電圧ＶＳＳに高速でスイッチすることが可能
となる。そこで、ワード線ＷＬの非選択状態へのスイッ
チング動作を説明するに先立ち、ワード線ＷＬの選択状
態につき説明する。
【００３２】尚、電圧トランスレータの動作電圧ＶＸ
は、ＰＭＯＳ型トランジスタの閾値電圧の絶対値以上か
つトランジスタの耐圧以下の高電圧と設定できる。しか
し、ここでは、選択を読み出し動作のための選択動作と
想定し、動作電圧ＶＸは５．５Ｖとし、低電圧ＶＳＳ
は、実質的にアース電位（０Ｖ）とし、また論理制御電
圧ＶＤＤは、２．６Ｖと設定している。
は、ＰＭＯＳ型トランジスタの閾値電圧の絶対値以上か
つトランジスタの耐圧以下の高電圧と設定できる。しか
し、ここでは、選択を読み出し動作のための選択動作と
想定し、動作電圧ＶＸは５．５Ｖとし、低電圧ＶＳＳ
は、実質的にアース電位（０Ｖ）とし、また論理制御電
圧ＶＤＤは、２．６Ｖと設定している。
【００３３】（１−１：選択状態への動作）選択信号す
なわちデコード信号ＳＥＬを論理レベルの低いレベル
「Ｌ」にすると、デコーダＮＯＲの出力レベルは、論理
レベルの高いレベル「Ｈ」となる。電圧トランスレータ
１０のインバータＩＮＶ１は、この信号を入力して選択
論理信号を「Ｌ」として出力する。
なわちデコード信号ＳＥＬを論理レベルの低いレベル
「Ｌ」にすると、デコーダＮＯＲの出力レベルは、論理
レベルの高いレベル「Ｈ」となる。電圧トランスレータ
１０のインバータＩＮＶ１は、この信号を入力して選択
論理信号を「Ｌ」として出力する。
【００３４】選択論理信号が「Ｌ」となることにより、
第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタＮ４
は、オフ状態になる。第１Ｎ型トランジスタＮ１が、オ
フ状態になることにより、ワード線ＷＬは、アース電位
から切り離される。第４Ｎ型トランジスタＮ４がオフす
ることにより、第二接続ノードＦＧ１は、アース電位か
ら切り離される。
第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタＮ４
は、オフ状態になる。第１Ｎ型トランジスタＮ１が、オ
フ状態になることにより、ワード線ＷＬは、アース電位
から切り離される。第４Ｎ型トランジスタＮ４がオフす
ることにより、第二接続ノードＦＧ１は、アース電位か
ら切り離される。
【００３５】また、第２Ｎ型トランジスタＮ２を介し
て、第一接続ノードＰＧ１は、アース電位となり、従っ
て、第１Ｐ型トランジスタＰ１は、オン状態となり、ワ
ード線ＷＬの電圧を上昇させてゆく。また、第一接続ノ
ードＰＧ１は、アース電位であり第３Ｐ型トランジスタ
Ｐ３のゲート電極もアース電位となり、オン状態とな
る。
て、第一接続ノードＰＧ１は、アース電位となり、従っ
て、第１Ｐ型トランジスタＰ１は、オン状態となり、ワ
ード線ＷＬの電圧を上昇させてゆく。また、第一接続ノ
ードＰＧ１は、アース電位であり第３Ｐ型トランジスタ
Ｐ３のゲート電極もアース電位となり、オン状態とな
る。
【００３６】ワード線ＷＬの電圧の上昇によって第３Ｎ
型トランジスタＮ３は、オン状態となる。第２Ｐ型トラ
ンジスタＰ２のゲート電極には、動作電圧ＶＸから第３
Ｎ型トランジスタＮ３の閾値電圧分差し引いた電圧が印
加されるので、第２Ｐ型トランジスタＰ２は、ワード線
ＷＬの電圧上昇と共にオフ状態に近づく。
型トランジスタＮ３は、オン状態となる。第２Ｐ型トラ
ンジスタＰ２のゲート電極には、動作電圧ＶＸから第３
Ｎ型トランジスタＮ３の閾値電圧分差し引いた電圧が印
加されるので、第２Ｐ型トランジスタＰ２は、ワード線
ＷＬの電圧上昇と共にオフ状態に近づく。
【００３７】そして、ワード線ＷＬは、最終的に、動作
電圧ＶＸまで上昇し、その電圧で安定する。尚、第二接
続ノードＦＧ１は、最終的にオン状態の第３Ｐ型トラン
ジスタＰ３を介して動作電圧ＶＸとなり、第２Ｐ型トラ
ンジスタＰ２は、完全にオフ状態となる。
電圧ＶＸまで上昇し、その電圧で安定する。尚、第二接
続ノードＦＧ１は、最終的にオン状態の第３Ｐ型トラン
ジスタＰ３を介して動作電圧ＶＸとなり、第２Ｐ型トラ
ンジスタＰ２は、完全にオフ状態となる。
【００３８】この状態では、第２Ｎ型、第３Ｎ型、第１
Ｐ型、第３Ｐ型の各トランジスタＮ２、Ｎ３、Ｐ１、お
よびＰ３は、オン状態であり、一方、第１Ｎ型、第４Ｎ
型、第２Ｐ型の各トランジスタＮ１、Ｎ４、Ｐ２は、オ
フ状態である。
Ｐ型、第３Ｐ型の各トランジスタＮ２、Ｎ３、Ｐ１、お
よびＰ３は、オン状態であり、一方、第１Ｎ型、第４Ｎ
型、第２Ｐ型の各トランジスタＮ１、Ｎ４、Ｐ２は、オ
フ状態である。
【００３９】（１−２：非選択状態への動作）選択信号
すなわちデコード信号ＳＥＬを「Ｌ」から「Ｈ」に切り
換えると、デコーダＮＯＲの出力レベルは、「Ｌ」とな
る。電圧トランスレータ１０のインバータＩＮＶ１は、
この信号を入力して選択論理信号を「Ｈ」として出力す
る。
すなわちデコード信号ＳＥＬを「Ｌ」から「Ｈ」に切り
換えると、デコーダＮＯＲの出力レベルは、「Ｌ」とな
る。電圧トランスレータ１０のインバータＩＮＶ１は、
この信号を入力して選択論理信号を「Ｈ」として出力す
る。
【００４０】選択論理信号が「Ｈ」となることによっ
て、第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタ
Ｎ４は、オン状態となる。第１Ｎ型トランジスタＮ１が
オン状態になると、ワード線ＷＬの電圧は降下し始め
る。ワード線ＷＬの電圧の低下によってゲート電極にワ
ード線ＷＬが接続された第３Ｎ型トランジスタＮ３は、
オフ状態になる。これにより第二接続ノードＦＧ１は、
動作電圧源ＶＸから切り離され、第４Ｎ型トランジスタ
Ｎ４を介してアース電位へと降下する。第二接続ノード
ＦＧ１の電圧低下によって第２Ｐ型トランジスタＰ２は
オン状態となる。第２Ｐ型トランジスタＰ２がオン状態
となると、動作電圧源ＶＸが、第一接続ノードＰＧ１と
結合される。従って第１Ｐ型トランジスタＰ１、第３Ｐ
型トランジスタＰ３は、それそれのゲート電極に動作電
圧ＶＸが印加されるので、これらトランジスタＰ１およ
びＰ３は、充分なオフ状態となる。この結果、ワード線
ＷＬは、最終的にアース電位となる。
て、第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタ
Ｎ４は、オン状態となる。第１Ｎ型トランジスタＮ１が
オン状態になると、ワード線ＷＬの電圧は降下し始め
る。ワード線ＷＬの電圧の低下によってゲート電極にワ
ード線ＷＬが接続された第３Ｎ型トランジスタＮ３は、
オフ状態になる。これにより第二接続ノードＦＧ１は、
動作電圧源ＶＸから切り離され、第４Ｎ型トランジスタ
Ｎ４を介してアース電位へと降下する。第二接続ノード
ＦＧ１の電圧低下によって第２Ｐ型トランジスタＰ２は
オン状態となる。第２Ｐ型トランジスタＰ２がオン状態
となると、動作電圧源ＶＸが、第一接続ノードＰＧ１と
結合される。従って第１Ｐ型トランジスタＰ１、第３Ｐ
型トランジスタＰ３は、それそれのゲート電極に動作電
圧ＶＸが印加されるので、これらトランジスタＰ１およ
びＰ３は、充分なオフ状態となる。この結果、ワード線
ＷＬは、最終的にアース電位となる。
【００４１】尚、第２Ｎ型トランジスタＮ２は、論理制
御電圧ＶＤＤで駆動する回路を、動作電圧源ＶＸから保
護する。特に第一接続ノードＰＧ１が動作電圧になって
いる場合、第２Ｎ型トランジスタＮ２のインバータＩＮ
Ｖ１の出力端に接続されている電極とゲート電極は、論
理制御電圧ＶＤＤとなっており、動作電圧ＶＸがインバ
ータＩＮＶ１側に伝わるのを防止するダイオードとして
機能するため回路保護機能を有する。
御電圧ＶＤＤで駆動する回路を、動作電圧源ＶＸから保
護する。特に第一接続ノードＰＧ１が動作電圧になって
いる場合、第２Ｎ型トランジスタＮ２のインバータＩＮ
Ｖ１の出力端に接続されている電極とゲート電極は、論
理制御電圧ＶＤＤとなっており、動作電圧ＶＸがインバ
ータＩＮＶ１側に伝わるのを防止するダイオードとして
機能するため回路保護機能を有する。
【００４２】（比較結果）この実施の形態のスパイス回
路シミュレーション結果を図２〜図４に示す。
路シミュレーション結果を図２〜図４に示す。
【００４３】各図において、実線は第１の実施の形態の
回路動作のシミュレーション結果を示し、比較のため、
図９に示す従来の回路のシミュレーション結果を点線で
示す。従来の回路と第１の実施の形態の回路の比較は、
同一プロセスのスパイス・パラメータを使用し、閾値、
Ｇｍ、ゲート容量等シミュレーション・パラメータは全
て等しい条件で行っている。
回路動作のシミュレーション結果を示し、比較のため、
図９に示す従来の回路のシミュレーション結果を点線で
示す。従来の回路と第１の実施の形態の回路の比較は、
同一プロセスのスパイス・パラメータを使用し、閾値、
Ｇｍ、ゲート容量等シミュレーション・パラメータは全
て等しい条件で行っている。
【００４４】図２は、ワード線ＷＬ電圧の時間変化を示
す図で、横軸に時間（単位：秒（ｓ））を取り、かつ、
縦軸に電圧（単位：ボルト（Ｖ））をとって示してあ
る。図２には、タイミングを参照するため、選択・非選
択を合図するデコード信号ＳＥＬも記載してある（一点
鎖線で示す）。図２は、非選択・選択を２回繰り返した
図である。時刻１０ｎｓでデコーダ信号ＳＥＬを「Ｌ」
から「Ｈ」に切り換えた。ワード線ＷＬの電圧は、従来
例も本発明１（すなわち第１の実施の形態の回路）も、
共に時刻１５ｎｓ付近から降下を開始するが、本発明１
のほうが、立ち下がりが速い。すなわち、高速な非選択
のスイッチング特性を有する。第１の実施の形態の回路
のワード線ＷＬ電圧の立ち下がり時間は、７ｎｓ程度で
ある。
す図で、横軸に時間（単位：秒（ｓ））を取り、かつ、
縦軸に電圧（単位：ボルト（Ｖ））をとって示してあ
る。図２には、タイミングを参照するため、選択・非選
択を合図するデコード信号ＳＥＬも記載してある（一点
鎖線で示す）。図２は、非選択・選択を２回繰り返した
図である。時刻１０ｎｓでデコーダ信号ＳＥＬを「Ｌ」
から「Ｈ」に切り換えた。ワード線ＷＬの電圧は、従来
例も本発明１（すなわち第１の実施の形態の回路）も、
共に時刻１５ｎｓ付近から降下を開始するが、本発明１
のほうが、立ち下がりが速い。すなわち、高速な非選択
のスイッチング特性を有する。第１の実施の形態の回路
のワード線ＷＬ電圧の立ち下がり時間は、７ｎｓ程度で
ある。
【００４５】図３は、貫通電流の時間変化を示す図で横
軸に時間（単位：秒（ｓ））を取り、かつ、縦軸に電流
（単位：アンペア（Ａ））をとって示してある。貫通電
流とは、第１Ｎ型トランジスタＮ１と第１Ｐ型トランジ
スタＰ１（これらも、ある種のインバータを構成す
る。）のスイッチングの時に流れる電流である。非選択
におけるスイッチング時での貫通電流は、従来の回路に
比べ低減されている。特に貫通電流の総量、すなわち貫
通電荷量として比較した場合に顕著である。
軸に時間（単位：秒（ｓ））を取り、かつ、縦軸に電流
（単位：アンペア（Ａ））をとって示してある。貫通電
流とは、第１Ｎ型トランジスタＮ１と第１Ｐ型トランジ
スタＰ１（これらも、ある種のインバータを構成す
る。）のスイッチングの時に流れる電流である。非選択
におけるスイッチング時での貫通電流は、従来の回路に
比べ低減されている。特に貫通電流の総量、すなわち貫
通電荷量として比較した場合に顕著である。
【００４６】図４は、従来の回路の接続ノードＰＧ−ｒ
（図９参照）と、この実施の形態の第一接続ノードＰＧ
１の電圧の時間変化を示す図で、横軸に時間（単位：秒
（ｓ））を取り、かつ、縦軸に電圧（単位：ボルト
（Ｖ））をとって示してある。図４には、選択・非選択
を合図するデコード信号ＳＥＬも記載してある。デコー
ダ信号ＳＥＬが「Ｌ」から「Ｈ」に切り替わると、接続
ノードＰＧ−ｒと第一接続ノードＰＧ１は、その電圧を
上昇させていく。接続ノードＰＧ−ｒは、時刻１５ｎｓ
までは、速やかに立ち上がるが、その後一度立ち上がり
速度が減少している。換言するならば、段階的な立ち上
がりをしている。
（図９参照）と、この実施の形態の第一接続ノードＰＧ
１の電圧の時間変化を示す図で、横軸に時間（単位：秒
（ｓ））を取り、かつ、縦軸に電圧（単位：ボルト
（Ｖ））をとって示してある。図４には、選択・非選択
を合図するデコード信号ＳＥＬも記載してある。デコー
ダ信号ＳＥＬが「Ｌ」から「Ｈ」に切り替わると、接続
ノードＰＧ−ｒと第一接続ノードＰＧ１は、その電圧を
上昇させていく。接続ノードＰＧ−ｒは、時刻１５ｎｓ
までは、速やかに立ち上がるが、その後一度立ち上がり
速度が減少している。換言するならば、段階的な立ち上
がりをしている。
【００４７】これに対して、第一接続ノードＰＧ１は、
スムーズかつ短時間で動作電圧ＶＸに立ち上がる。第一
接続ノードＰＧ１のこの高速な立ち上がりは、結果とし
て、ワード線ＷＬの高速な非選択スイッチング時間特性
と貫通電流の低減に貢献する。
スムーズかつ短時間で動作電圧ＶＸに立ち上がる。第一
接続ノードＰＧ１のこの高速な立ち上がりは、結果とし
て、ワード線ＷＬの高速な非選択スイッチング時間特性
と貫通電流の低減に貢献する。
【００４８】［第２の実施の形態］
（構成）図５は、第２の実施の形態の電圧トランスレー
タの好適な構成例を示す回路図である。
タの好適な構成例を示す回路図である。
【００４９】電圧トランスレータ５０は、高電圧である
動作電圧源ＶＸと低電圧源ＶＳＳに接続されており、い
ずれかの電圧をワード線ＷＬに供給する。ワード線ＷＬ
に切り換える電圧の選択・非選択の切り換えは、デコー
ド信号ＳＥＬにより行う。このデコード信号ＳＥＬは、
ＮＯＲで模式的に示したデコーダを介して電圧トランス
レータ５０に入力される。
動作電圧源ＶＸと低電圧源ＶＳＳに接続されており、い
ずれかの電圧をワード線ＷＬに供給する。ワード線ＷＬ
に切り換える電圧の選択・非選択の切り換えは、デコー
ド信号ＳＥＬにより行う。このデコード信号ＳＥＬは、
ＮＯＲで模式的に示したデコーダを介して電圧トランス
レータ５０に入力される。
【００５０】デコーダＮＯＲの出力端子は、インバータ
ＩＮＶ１の入力端子に接続されている。デコード信号
は、インバータＩＮＶ１によって、その出力端子に選択
論理信号を生成する。
ＩＮＶ１の入力端子に接続されている。デコード信号
は、インバータＩＮＶ１によって、その出力端子に選択
論理信号を生成する。
【００５１】この選択論理信号は、ソース電極が低電圧
源ＶＳＳに接続され、ドレイン電極がワード線ＷＬと接
続された第１のＮＭＯＳ型トランジスタ（以下、第１Ｎ
型トランジスタと称する。）Ｎ１のゲート電極に入力さ
れる。第２のＮＭＯＳ型トランジスタ（以下、第２Ｎ型
トランジスタと称する。）Ｎ２は、ソース電極がインバ
ータＩＮＶ１の出力端子に接続され、ドレイン電極が後
述する第１のＰＭＯＳ型トランジスタ（以下、第１Ｐ型
トランジスタと称する。）Ｐ１のゲート電極に接続さ
れ、ゲート電極が論理制御電圧源ＶＤＤに接続されてい
る。
源ＶＳＳに接続され、ドレイン電極がワード線ＷＬと接
続された第１のＮＭＯＳ型トランジスタ（以下、第１Ｎ
型トランジスタと称する。）Ｎ１のゲート電極に入力さ
れる。第２のＮＭＯＳ型トランジスタ（以下、第２Ｎ型
トランジスタと称する。）Ｎ２は、ソース電極がインバ
ータＩＮＶ１の出力端子に接続され、ドレイン電極が後
述する第１のＰＭＯＳ型トランジスタ（以下、第１Ｐ型
トランジスタと称する。）Ｐ１のゲート電極に接続さ
れ、ゲート電極が論理制御電圧源ＶＤＤに接続されてい
る。
【００５２】また、ワード線ＷＬは、第１Ｎ型トランジ
スタＮ１を介し、低電圧源ＶＳＳに接続されていると共
に、第１Ｐ型トランジスタＰ１を介して動作電圧源ＶＸ
に接続されている。すなわち、第１Ｐ型トランジスタＰ
１のドレイン電極がワード線ＷＬに接続され、ソース電
極が動作電圧源ＶＸに接続されている。
スタＮ１を介し、低電圧源ＶＳＳに接続されていると共
に、第１Ｐ型トランジスタＰ１を介して動作電圧源ＶＸ
に接続されている。すなわち、第１Ｐ型トランジスタＰ
１のドレイン電極がワード線ＷＬに接続され、ソース電
極が動作電圧源ＶＸに接続されている。
【００５３】第２Ｎ型トランジスタＮ２のドレイン電極
と第１Ｐ型トランジスタＰ１のゲート電極との接合点
（ここでは、第一接続ノードと称する。）を図中ＰＧ２
とする。
と第１Ｐ型トランジスタＰ１のゲート電極との接合点
（ここでは、第一接続ノードと称する。）を図中ＰＧ２
とする。
【００５４】第２のＰＭＯＳ型トランジスタ（以下、第
２Ｐ型トランジスタと称する。）Ｐ２は、ソース電極が
動作電圧源ＶＸに接続され、ドレイン電極が第一接続ノ
ードＰＧ２に接続されている。
２Ｐ型トランジスタと称する。）Ｐ２は、ソース電極が
動作電圧源ＶＸに接続され、ドレイン電極が第一接続ノ
ードＰＧ２に接続されている。
【００５５】第３のＮＭＯＳ型トランジスタ（以下、第
３Ｎ型トランジスタと称する。）Ｎ３は、ソース電極が
第２Ｐ型トランジスタＰ２のゲート電極に接続され、ド
レイン電極がワード線ＷＬに接続され、ゲート電極もワ
ード線ＷＬに接続されている。
３Ｎ型トランジスタと称する。）Ｎ３は、ソース電極が
第２Ｐ型トランジスタＰ２のゲート電極に接続され、ド
レイン電極がワード線ＷＬに接続され、ゲート電極もワ
ード線ＷＬに接続されている。
【００５６】第２Ｐ型トランジスタＰ２のゲート電極と
第３Ｎ型トランジスタＮ３のソース電極との接続点（こ
こでは、第二接続ノードと称する。）を図中ＦＧ２とす
る。
第３Ｎ型トランジスタＮ３のソース電極との接続点（こ
こでは、第二接続ノードと称する。）を図中ＦＧ２とす
る。
【００５７】第３のＰＭＯＳ型トランジスタ（以下、第
３Ｐ型トランジスタと称する。）Ｐ３は、ソース電極が
第二接続ノードＦＧ２に接続され、ドレイン電極がワー
ド線ＷＬに接続され、ゲート電極が第一接続ノードＰＧ
２に接続されている。
３Ｐ型トランジスタと称する。）Ｐ３は、ソース電極が
第二接続ノードＦＧ２に接続され、ドレイン電極がワー
ド線ＷＬに接続され、ゲート電極が第一接続ノードＰＧ
２に接続されている。
【００５８】第４のＮＭＯＳ型トランジスタ（以下、第
４Ｎ型トランジスタと称する。）Ｎ４は、ソース電極が
低電圧源ＶＳＳに接続され、ドレイン電極が第二接続ノ
ードＦＧ２と接続され、ゲート電極がインバータＩＮＶ
１の出力端子に接続されている。
４Ｎ型トランジスタと称する。）Ｎ４は、ソース電極が
低電圧源ＶＳＳに接続され、ドレイン電極が第二接続ノ
ードＦＧ２と接続され、ゲート電極がインバータＩＮＶ
１の出力端子に接続されている。
【００５９】尚、図中、各トランジスタＮ１、Ｎ２、Ｎ
３、Ｎ４、Ｐ１、Ｐ２、Ｐ３のゲート長は１．４μｍと
し、ゲート幅は、順次に５０μｍ、２０μｍ、５μｍ、
１５μｍ、４０μｍ、４μｍ、４μｍとした。また、デ
コーダＮＯＲとインバータＩＮＶ１のそれぞれの構成要
素のＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタ
のゲート幅は、デコーダでは、それぞれ１５μｍおよび
３μｍであり、インバータでは、それぞれ、１０μｍお
よび３μｍである。図中、矩形で表されたワード線ＷＬ
は、浮遊容量等を考慮したワード線モデルを示してい
る。
３、Ｎ４、Ｐ１、Ｐ２、Ｐ３のゲート長は１．４μｍと
し、ゲート幅は、順次に５０μｍ、２０μｍ、５μｍ、
１５μｍ、４０μｍ、４μｍ、４μｍとした。また、デ
コーダＮＯＲとインバータＩＮＶ１のそれぞれの構成要
素のＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタ
のゲート幅は、デコーダでは、それぞれ１５μｍおよび
３μｍであり、インバータでは、それぞれ、１０μｍお
よび３μｍである。図中、矩形で表されたワード線ＷＬ
は、浮遊容量等を考慮したワード線モデルを示してい
る。
【００６０】すなわち、第１の実施の形態の回路図と比
較すると、第３Ｎ型トランジスタＮ３のドレイン電極
が、第１の実施の形態では動作電圧ＶＸに接続されてい
たが、第２の実施の形態では、ワード線ＷＬに接続され
ている。
較すると、第３Ｎ型トランジスタＮ３のドレイン電極
が、第１の実施の形態では動作電圧ＶＸに接続されてい
たが、第２の実施の形態では、ワード線ＷＬに接続され
ている。
【００６１】（動作）上述したこの発明の電圧トランス
レータの回路構成例によれば、非選択信号によりワード
線ＷＬを低電圧ＶＳＳに高速でスイッチすることが可能
となる。そこで、ワード線ＷＬの非選択状態へのスイッ
チング動作を説明するに先立ち、ワード線ＷＬの選択状
態につき説明する。
レータの回路構成例によれば、非選択信号によりワード
線ＷＬを低電圧ＶＳＳに高速でスイッチすることが可能
となる。そこで、ワード線ＷＬの非選択状態へのスイッ
チング動作を説明するに先立ち、ワード線ＷＬの選択状
態につき説明する。
【００６２】尚、電圧トランスレータの動作電圧ＶＸ
は、ＰＭＯＳ型トランジスタの閾値電圧の絶対値以上か
つトランジスタの耐圧以下の高電圧と設定できる。しか
し、ここでは、選択を読み出し動作のための選択動作と
想定し、動作電圧ＶＸは５．５Ｖとし、低電圧ＶＳＳ
は、実質的にアース電位（０Ｖ）とし、また論理制御電
圧ＶＤＤは、２．６Ｖと設定している。
は、ＰＭＯＳ型トランジスタの閾値電圧の絶対値以上か
つトランジスタの耐圧以下の高電圧と設定できる。しか
し、ここでは、選択を読み出し動作のための選択動作と
想定し、動作電圧ＶＸは５．５Ｖとし、低電圧ＶＳＳ
は、実質的にアース電位（０Ｖ）とし、また論理制御電
圧ＶＤＤは、２．６Ｖと設定している。
【００６３】（２−１：選択状態への動作）選択信号す
なわちデコード信号ＳＥＬを論理レベルの低いレベル
「Ｌ」にすると、デコーダＮＯＲの出力レベルは、論理
レベルの高いレベル「Ｈ」となる。電圧トランスレータ
５０のインバータＩＮＶ１は、この信号を入力して選択
論理信号を「Ｌ」として出力する。
なわちデコード信号ＳＥＬを論理レベルの低いレベル
「Ｌ」にすると、デコーダＮＯＲの出力レベルは、論理
レベルの高いレベル「Ｈ」となる。電圧トランスレータ
５０のインバータＩＮＶ１は、この信号を入力して選択
論理信号を「Ｌ」として出力する。
【００６４】選択論理信号が「Ｌ」となることにより、
第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタＮ４
は、オフ状態になる。第１Ｎ型トランジスタＮ１が、オ
フ状態になることにより、ワード線ＷＬは、アース電位
から切り離される。第４Ｎ型トランジスタＮ４がオフす
ることにより、第二接続ノードＦＧ２は、アース電位か
ら切り離される。
第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタＮ４
は、オフ状態になる。第１Ｎ型トランジスタＮ１が、オ
フ状態になることにより、ワード線ＷＬは、アース電位
から切り離される。第４Ｎ型トランジスタＮ４がオフす
ることにより、第二接続ノードＦＧ２は、アース電位か
ら切り離される。
【００６５】また、第２Ｎ型トランジスタＮ２を介し
て、第一接続ノードＰＧ２は、アース電位となり、従っ
て、第１Ｐ型トランジスタＰ１は、オン状態となり、ワ
ード線ＷＬの電圧を上昇させてゆく。また、第一接続ノ
ードＰＧ２は、アース電位であり第３Ｐ型トランジスタ
Ｐ３のゲート電極もアース電位となり、オン状態とな
る。
て、第一接続ノードＰＧ２は、アース電位となり、従っ
て、第１Ｐ型トランジスタＰ１は、オン状態となり、ワ
ード線ＷＬの電圧を上昇させてゆく。また、第一接続ノ
ードＰＧ２は、アース電位であり第３Ｐ型トランジスタ
Ｐ３のゲート電極もアース電位となり、オン状態とな
る。
【００６６】ワード線ＷＬの電圧の上昇によって第３Ｎ
型トランジスタＮ３は、オン状態となる。第２Ｐ型トラ
ンジスタＰ２のゲート電極には、ワード線ＷＬの電圧か
ら第３Ｎ型トランジスタＮ３の閾値電圧分差し引いた電
圧が印加されるので、第２Ｐ型トランジスタＰ２は、ワ
ード線ＷＬの電圧上昇と共にオフ状態に近づく。
型トランジスタＮ３は、オン状態となる。第２Ｐ型トラ
ンジスタＰ２のゲート電極には、ワード線ＷＬの電圧か
ら第３Ｎ型トランジスタＮ３の閾値電圧分差し引いた電
圧が印加されるので、第２Ｐ型トランジスタＰ２は、ワ
ード線ＷＬの電圧上昇と共にオフ状態に近づく。
【００６７】そして、ワード線ＷＬは、最終的に、動作
電圧ＶＸまで上昇し、その電圧で安定する。尚、第二接
続ノードＦＧ２は、最終的にオン状態の第３Ｐ型トラン
ジスタＰ３を介して動作電圧ＶＸとなり、第２Ｐ型トラ
ンジスタＰ２は、完全にオフ状態となる。
電圧ＶＸまで上昇し、その電圧で安定する。尚、第二接
続ノードＦＧ２は、最終的にオン状態の第３Ｐ型トラン
ジスタＰ３を介して動作電圧ＶＸとなり、第２Ｐ型トラ
ンジスタＰ２は、完全にオフ状態となる。
【００６８】この状態では、第２Ｎ型、第３Ｎ型、第１
Ｐ型、第３Ｐ型の各トランジスタＮ２、Ｎ３、Ｐ１、お
よびＰ３は、オン状態であり、一方、第１Ｎ型、第４Ｎ
型、第２Ｐ型の各トランジスタＮ１、Ｎ４、Ｐ２は、オ
フ状態である。
Ｐ型、第３Ｐ型の各トランジスタＮ２、Ｎ３、Ｐ１、お
よびＰ３は、オン状態であり、一方、第１Ｎ型、第４Ｎ
型、第２Ｐ型の各トランジスタＮ１、Ｎ４、Ｐ２は、オ
フ状態である。
【００６９】（２−２：非選択状態への動作）選択信号
すなわちデコード信号ＳＥＬを「Ｌ」から「Ｈ」に切り
換えると、デコーダＮＯＲの出力レベルは、「Ｌ」とな
る。電圧トランスレータ５０のインバータＩＮＶ１は、
この信号を入力して選択論理信号を「Ｈ」として出力す
る。
すなわちデコード信号ＳＥＬを「Ｌ」から「Ｈ」に切り
換えると、デコーダＮＯＲの出力レベルは、「Ｌ」とな
る。電圧トランスレータ５０のインバータＩＮＶ１は、
この信号を入力して選択論理信号を「Ｈ」として出力す
る。
【００７０】選択論理信号が「Ｈ」となることによっ
て、第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタ
Ｎ４は、オン状態となる。第１Ｎ型トランジスタＮ１が
オン状態になると、ワード線ＷＬの電圧は降下し始め
る。ワード線ＷＬの電圧の低下によってゲート電極にワ
ード線ＷＬが接続された第３Ｎ型トランジスタＮ３は、
オフ状態になる。これにより第二接続ノードＦＧ２は、
動作電圧源ＶＸから切り離され、第４Ｎ型トランジスタ
Ｎ４を介してアース電位へと降下する。第二接続ノード
ＦＧ２の電圧低下によって第２Ｐ型トランジスタＰ２は
オン状態となる。第２Ｐ型トランジスタＰ２がオン状態
となると、動作電圧源ＶＸが、第一接続ノードＰＧ２と
結合される。従って第１Ｐ型トランジスタＰ１、第３Ｐ
型トランジスタＰ３は、それそれのゲート電極に動作電
圧ＶＸが印加されるので、これらトランジスタＰ１およ
びＰ３は、充分なオフ状態となる。この結果、ワード線
ＷＬは、最終的にアース電位となる。
て、第１Ｎ型トランジスタＮ１と第４Ｎ型トランジスタ
Ｎ４は、オン状態となる。第１Ｎ型トランジスタＮ１が
オン状態になると、ワード線ＷＬの電圧は降下し始め
る。ワード線ＷＬの電圧の低下によってゲート電極にワ
ード線ＷＬが接続された第３Ｎ型トランジスタＮ３は、
オフ状態になる。これにより第二接続ノードＦＧ２は、
動作電圧源ＶＸから切り離され、第４Ｎ型トランジスタ
Ｎ４を介してアース電位へと降下する。第二接続ノード
ＦＧ２の電圧低下によって第２Ｐ型トランジスタＰ２は
オン状態となる。第２Ｐ型トランジスタＰ２がオン状態
となると、動作電圧源ＶＸが、第一接続ノードＰＧ２と
結合される。従って第１Ｐ型トランジスタＰ１、第３Ｐ
型トランジスタＰ３は、それそれのゲート電極に動作電
圧ＶＸが印加されるので、これらトランジスタＰ１およ
びＰ３は、充分なオフ状態となる。この結果、ワード線
ＷＬは、最終的にアース電位となる。
【００７１】尚、第２Ｎ型トランジスタＮ２は、論理制
御電圧で駆動する回路を、動作電圧源ＶＸから保護す
る。特に第一接続ノードＰＧ２が動作電圧ＶＸになって
いる場合、第２Ｎ型トランジスタＮ２のインバータＩＮ
Ｖ１の出力端に接続されている電極とゲート電極は、論
理制御電圧となっており、動作電圧ＶＸがインバータＩ
ＮＶ１側に伝わるのを防止するダイオードとして機能す
るため回路保護機能を有する。
御電圧で駆動する回路を、動作電圧源ＶＸから保護す
る。特に第一接続ノードＰＧ２が動作電圧ＶＸになって
いる場合、第２Ｎ型トランジスタＮ２のインバータＩＮ
Ｖ１の出力端に接続されている電極とゲート電極は、論
理制御電圧となっており、動作電圧ＶＸがインバータＩ
ＮＶ１側に伝わるのを防止するダイオードとして機能す
るため回路保護機能を有する。
【００７２】（比較結果）この実施の形態のスパイス回
路シミュレーション結果を図６〜図８に示す。
路シミュレーション結果を図６〜図８に示す。
【００７３】各図において、実線は第２の実施の形態の
回路動作のシミュレーション結果を示し、比較のため、
図９に示す従来の回路のシミュレーション結果を点線で
示す。従来の回路と第２の実施の形態の回路の比較は、
同一プロセスのスパイス・パラメータを使用し、閾値、
Ｇｍ、ゲート容量等シミュレーション・パラメータは全
て等しい条件で行っている。
回路動作のシミュレーション結果を示し、比較のため、
図９に示す従来の回路のシミュレーション結果を点線で
示す。従来の回路と第２の実施の形態の回路の比較は、
同一プロセスのスパイス・パラメータを使用し、閾値、
Ｇｍ、ゲート容量等シミュレーション・パラメータは全
て等しい条件で行っている。
【００７４】図６は、ワード線ＷＬ電圧の時間変化を示
す図で、横軸に時間（単位：秒（ｓ））を取り、かつ、
縦軸に電圧（単位：ボルト（Ｖ））をとって示してあ
る。図６には、タイミングを参照するため、選択・非選
択を合図するデコード信号ＳＥＬも記載してある（一点
鎖線で示す）。図６は、非選択・選択を２回繰り返した
図である。時刻１０ｎｓでデコーダ信号ＳＥＬを「Ｌ」
から「Ｈ」に切り換えた。ワード線ＷＬの電圧は、従来
例も本発明２（すなわち第２の実施の形態の回路）も、
共に時刻１５ｎｓ付近から降下を開始するが、本発明２
のほうが、立ち下がりが速い。すなわち、高速な非選択
のスイッチング特性を有する。第２の実施の形態の回路
のワード線ＷＬ電圧の立ち下がり時間は、７ｎｓ程度で
ある。
す図で、横軸に時間（単位：秒（ｓ））を取り、かつ、
縦軸に電圧（単位：ボルト（Ｖ））をとって示してあ
る。図６には、タイミングを参照するため、選択・非選
択を合図するデコード信号ＳＥＬも記載してある（一点
鎖線で示す）。図６は、非選択・選択を２回繰り返した
図である。時刻１０ｎｓでデコーダ信号ＳＥＬを「Ｌ」
から「Ｈ」に切り換えた。ワード線ＷＬの電圧は、従来
例も本発明２（すなわち第２の実施の形態の回路）も、
共に時刻１５ｎｓ付近から降下を開始するが、本発明２
のほうが、立ち下がりが速い。すなわち、高速な非選択
のスイッチング特性を有する。第２の実施の形態の回路
のワード線ＷＬ電圧の立ち下がり時間は、７ｎｓ程度で
ある。
【００７５】図７は、貫通電流の時間変化を示す図で横
軸に時間（単位：秒（ｓ））を取り、かつ、縦軸に電流
（単位：アンペア（Ａ））をとって示してある。貫通電
流とは、第１Ｎ型トランジスタＮ１と第１Ｐ型トランジ
スタＰ１（これらも、ある種のインバータを構成す
る。）のスイッチングの時に流れる電流である。非選択
におけるスイッチング時での貫通電流は、従来の回路に
比べ低減されている。特に貫通電流の総量、すなわち貫
通電荷量として比較した場合に顕著である。
軸に時間（単位：秒（ｓ））を取り、かつ、縦軸に電流
（単位：アンペア（Ａ））をとって示してある。貫通電
流とは、第１Ｎ型トランジスタＮ１と第１Ｐ型トランジ
スタＰ１（これらも、ある種のインバータを構成す
る。）のスイッチングの時に流れる電流である。非選択
におけるスイッチング時での貫通電流は、従来の回路に
比べ低減されている。特に貫通電流の総量、すなわち貫
通電荷量として比較した場合に顕著である。
【００７６】図８は、従来の回路の接続ノードＰＧ−ｒ
（図９参照）と、この実施の形態の第一接続ノードＰＧ
２の電圧の時間変化を示す図で、横軸に時間（単位：秒
（ｓ））を取り、かつ、縦軸に電圧（単位：ボルト
（Ｖ））をとって示してある。図８には、選択・非選択
を合図するデコード信号ＳＥＬも記載してある。デコー
ダ信号ＳＥＬが「Ｌ」から「Ｈ」に切り替わると、接続
ノードＰＧ−ｒと第一接続ノードＰＧ２は、その電圧を
上昇させていく。接続ノードＰＧ−ｒは、時刻１５ｎｓ
までは、速やかに立ち上がるが、その後一度立ち上がり
速度が減少している。換言するならば、段階的な立ち上
がりをしている。
（図９参照）と、この実施の形態の第一接続ノードＰＧ
２の電圧の時間変化を示す図で、横軸に時間（単位：秒
（ｓ））を取り、かつ、縦軸に電圧（単位：ボルト
（Ｖ））をとって示してある。図８には、選択・非選択
を合図するデコード信号ＳＥＬも記載してある。デコー
ダ信号ＳＥＬが「Ｌ」から「Ｈ」に切り替わると、接続
ノードＰＧ−ｒと第一接続ノードＰＧ２は、その電圧を
上昇させていく。接続ノードＰＧ−ｒは、時刻１５ｎｓ
までは、速やかに立ち上がるが、その後一度立ち上がり
速度が減少している。換言するならば、段階的な立ち上
がりをしている。
【００７７】これに対して、第一接続ノードＰＧ２は、
スムーズかつ短時間で動作電圧ＶＸに立ち上がる。第一
接続ノードＰＧ２のこの高速な立ち上がりは、結果とし
て、ワード線ＷＬの高速な非選択スイッチング時間特性
と貫通電流の低減に貢献する。
スムーズかつ短時間で動作電圧ＶＸに立ち上がる。第一
接続ノードＰＧ２のこの高速な立ち上がりは、結果とし
て、ワード線ＷＬの高速な非選択スイッチング時間特性
と貫通電流の低減に貢献する。
【００７８】次に第２の実施の形態と第１の実施の形態
とを比較してみる。ワード線ＷＬ電圧の非選択状態への
遷移を速やかに行うには、第２Ｐ型トランジスタＰ２の
ゲート電圧ＦＧを、速く遷移させる必要がある。第２の
実施の形態では、第３Ｎ型トランジスタＮ３のドレイン
電極がワード線ＷＬに接続されているため、ワード線Ｗ
Ｌが動作電圧ＶＸからアース電位へ遷移している間、常
にオン状態にある。よって、第二接続ノードＦＧ２の動
作電圧ＶＸからアース電位へ遷移する経路、換言すると
第二接続ノードＦＧ２にチャージされた正電荷をアース
に落とす経路は、２つの経路が存在する。第１の経路
は、第１の実施の形態と同じ第４Ｎ型トランジスタＮ４
を介する経路であり、第２の経路は第３Ｎ型トランジス
タＮ３と第１Ｎ型トランジスタＮ１を介する経路であ
る。
とを比較してみる。ワード線ＷＬ電圧の非選択状態への
遷移を速やかに行うには、第２Ｐ型トランジスタＰ２の
ゲート電圧ＦＧを、速く遷移させる必要がある。第２の
実施の形態では、第３Ｎ型トランジスタＮ３のドレイン
電極がワード線ＷＬに接続されているため、ワード線Ｗ
Ｌが動作電圧ＶＸからアース電位へ遷移している間、常
にオン状態にある。よって、第二接続ノードＦＧ２の動
作電圧ＶＸからアース電位へ遷移する経路、換言すると
第二接続ノードＦＧ２にチャージされた正電荷をアース
に落とす経路は、２つの経路が存在する。第１の経路
は、第１の実施の形態と同じ第４Ｎ型トランジスタＮ４
を介する経路であり、第２の経路は第３Ｎ型トランジス
タＮ３と第１Ｎ型トランジスタＮ１を介する経路であ
る。
【００７９】このため、第２の実施の形態の電圧トラン
スレータは、第１の実施の形態の電圧トランスレータと
比べて、ワード線ＷＬの非選択スイッチング時間特性と
貫通電流に関して改善がなされている。
スレータは、第１の実施の形態の電圧トランスレータと
比べて、ワード線ＷＬの非選択スイッチング時間特性と
貫通電流に関して改善がなされている。
【００８０】以上、この発明について、説明してきた
が、半導体製造プロセスの発展にともなうトランジスタ
性能の向上によりスイッチング速度が、今後高速化する
可能性があり、説明に使用した数値は単なる例示であ
る。又、バイポーラ・トランジスタやＳＯＩ技術をこの
発明に応用することは、当業者間では容易に類推できる
ものである。
が、半導体製造プロセスの発展にともなうトランジスタ
性能の向上によりスイッチング速度が、今後高速化する
可能性があり、説明に使用した数値は単なる例示であ
る。又、バイポーラ・トランジスタやＳＯＩ技術をこの
発明に応用することは、当業者間では容易に類推できる
ものである。
【００８１】
【発明の効果】以上、詳細に説明したように、この発明
の電圧トランスレータによれば、高速な非選択スイッチ
ング特性を有する電圧トランスレータを提供できる。
の電圧トランスレータによれば、高速な非選択スイッチ
ング特性を有する電圧トランスレータを提供できる。
【００８２】シミュレーション結果からも分かるよう
に、ワード線の立ち下がりは、高速な非選択スイッチン
グ特性を有する。又、ワード線の立ち下がり時間は、ワ
ード線の立ち上がり時間とほぼ等しい。このため、メモ
リ選択のためのスイッチング動作の高速化が可能とな
る。
に、ワード線の立ち下がりは、高速な非選択スイッチン
グ特性を有する。又、ワード線の立ち下がり時間は、ワ
ード線の立ち上がり時間とほぼ等しい。このため、メモ
リ選択のためのスイッチング動作の高速化が可能とな
る。
【００８３】更に、この発明によれば、非選択スイッチ
ング時の貫通電流を減少させる効果も有する。
ング時の貫通電流を減少させる効果も有する。
【図１】第１の実施の形態の回路図である。
【図２】第１の実施の形態のワード線電圧の時間変化を
示す図である。
示す図である。
【図３】第１の実施の形態の貫通電流の時間変化を示す
図である。
図である。
【図４】第１の実施の形態の第一接続ノードＰＧ１の電
圧の時間変化を示す図である。
圧の時間変化を示す図である。
【図５】第２の実施の形態の回路図である。
【図６】第２の実施の形態のワード線電圧の時間変化を
示す図である。
示す図である。
【図７】第２の実施の形態の貫通電流の時間変化を示す
図である。
図である。
【図８】第２の実施の形態の第一接続ノードＰＧ２の電
圧の時間変化を示す図である。
圧の時間変化を示す図である。
【図９】従来技術の回路図である。
１０、５０、９０：電圧トランスレータ
ＶＸ：動作電圧源
ＶＳＳ：低電圧源
ＶＤＤ：論理制御電圧源
ＳＥＬ：デコード信号
ＷＬ：ワード線
ＩＮＶ１：インバータ
ＮＯＲ：デコーダ（３入力ＮＯＲゲート）
Ｎ１：第１のＮＭＯＳ型トランジスタ
Ｎ２：第２のＮＭＯＳ型トランジスタ
Ｎ３：第３のＮＭＯＳ型トランジスタ
Ｎ４：第４のＮＭＯＳ型トランジスタ
Ｐ１：第１のＰＭＯＳ型トランジスタ
Ｐ２：第２のＰＭＯＳ型トランジスタ
Ｐ３：第３のＰＭＯＳ型トランジスタ
ＰＧ１、ＦＧ１、ＰＧ２、ＦＧ２：この発明の各接続ノ
ード ＩＮＶ−ｒ：従来技術のインバータ Ｎ２−ｒ：従来技術の第２のＮＭＯＳ型トランジスタ Ｎ３−ｒ：従来技術の第３のＮＭＯＳ型トランジスタ ＦＧ−ｒ、ＰＧ−ｒ：従来技術の各接続ノード
ード ＩＮＶ−ｒ：従来技術のインバータ Ｎ２−ｒ：従来技術の第２のＮＭＯＳ型トランジスタ Ｎ３−ｒ：従来技術の第３のＮＭＯＳ型トランジスタ ＦＧ−ｒ、ＰＧ−ｒ：従来技術の各接続ノード
Claims (2)
- 【請求項１】 デコード信号によりワード線に動作電圧
または低電圧を供給する電圧トランスレータにおいて、 前記デコード信号より選択論理信号を生成するインバー
タと、 ソース電極が前記低電圧源に接続され、ドレイン電極が
前記ワード線に接続され、及びゲート電極が前記インバ
ータの出力端子に接続された第１のＮＭＯＳ型トランジ
スタ（Ｎ１）と、 ソース電極が前記動作電圧源に接続され、ドレイン電極
が前記ワード線に接続された第１のＰＭＯＳ型トランジ
スタ（Ｐ１）と、 ソース電極が前記動作電圧源に接続され、ドレイン電極
が前記第１のＰＭＯＳ型トランジスタのゲート電極に接
続された第２のＰＭＯＳ型トランジスタ（Ｐ２）と、 ソース電極が前記第２のＰＭＯＳ型トランジスタのゲー
ト電極に接続され、ドレイン電極が前記動作電圧源に接
続され、及びゲート電極が前記ワード線に接続された第
３のＮＭＯＳ型トランジスタ（Ｎ３）と、 ソース電極が前記第２のＰＭＯＳ型トランジスタのゲー
ト電極と前記第３のＮＭＯＳ型トランジスタのソース電
極とに接続され、ドレイン電極が前記ワード線に接続さ
れ、及びゲート電極が前記第１のＰＭＯＳ型トランジス
タのゲート電極に接続された第３のＰＭＯＳ型トランジ
スタ（Ｐ３）と、 ソース電極が前記低電圧源に接続され、ドレイン電極が
前記第２のＰＭＯＳ型トランジスタのゲート電極に接続
され、及びゲート電極が前記インバータの出力端子に接
続されている第４のＮＭＯＳ型トランジスタ（Ｎ４）と
を備えたことを特徴とする電圧トランスレータ。 - 【請求項２】 デコード信号によりワード線に動作電圧
または低電圧を供給する電圧トランスレータにおいて、 前記デコード信号より選択論理信号を生成するインバー
タと、 ソース電極が前記低電圧源に接続され、ドレイン電極が
前記ワード線に接続され、及びゲート電極が前記インバ
ータの出力端子に接続された第１のＮＭＯＳ型トランジ
スタ（Ｎ１）と、 ソース電極が前記動作電圧源に接続され、ドレイン電極
が前記ワード線に接続された第１のＰＭＯＳ型トランジ
スタ（Ｐ１）と、 ソース電極が前記動作電圧源に接続され、ドレイン電極
が前記第１のＰＭＯＳ型トランジスタのゲート電極に接
続された第２のＰＭＯＳ型トランジスタ（Ｐ２）と、 ソース電極が前記第２のＰＭＯＳ型トランジスタのゲー
ト電極に接続され、ドレイン電極が前記ワード線に接続
され、及びゲート電極が前記ワード線に接続された第３
のＮＭＯＳ型トランジスタ（Ｎ３）と、 ソース電極が前記第２のＰＭＯＳ型トランジスタのゲー
ト電極と前記第３のＮＭＯＳ型トランジスタのソース電
極とに接続され、ドレイン電極が前記ワード線に接続さ
れ、及びゲート電極が前記第１のＰＭＯＳ型トランジス
タのゲート電極に接続された第３のＰＭＯＳ型トランジ
スタ（Ｐ３）と、 ソース電極が前記低電圧源に接続され、ドレイン電極が
前記第２のＰＭＯＳ型トランジスタのゲート電極に接続
され、及びゲート電極が前記インバータの出力端子に接
続されている第４のＮＭＯＳ型トランジスタ（Ｎ４）と
を備えたことを特徴とする電圧トランスレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286904A JP3410084B2 (ja) | 2001-09-20 | 2001-09-20 | 電圧トランスレータ |
| US10/078,356 US6617907B2 (en) | 2001-09-20 | 2002-02-21 | Voltage translator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286904A JP3410084B2 (ja) | 2001-09-20 | 2001-09-20 | 電圧トランスレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003091994A true JP2003091994A (ja) | 2003-03-28 |
| JP3410084B2 JP3410084B2 (ja) | 2003-05-26 |
Family
ID=19109799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286904A Expired - Fee Related JP3410084B2 (ja) | 2001-09-20 | 2001-09-20 | 電圧トランスレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6617907B2 (ja) |
| JP (1) | JP3410084B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282958B2 (en) | 2004-01-28 | 2007-10-16 | Samsung Electronics Co., Ltd. | Multiplex (MUX) circuit having a single selection signal and method of generating a MUX output signal with single selection signal |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8319540B2 (en) * | 2010-07-01 | 2012-11-27 | Integrated Device Technology, Inc. | Apparatuses and methods for a voltage level shifting |
| US9105315B2 (en) * | 2012-07-23 | 2015-08-11 | Arm Limited | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
| GB2520277B (en) * | 2013-11-13 | 2016-07-20 | Advanced Risc Mach Ltd | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
| CN107481748B (zh) * | 2016-06-07 | 2020-06-05 | 中芯国际集成电路制造(上海)有限公司 | 一种字线电压生成电路、半导体器件及电子装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338193A (ja) * | 1993-05-28 | 1994-12-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| IT1285894B1 (it) | 1996-09-13 | 1998-06-24 | Texas Instruments Italia Spa | Circuito di pilotaggio di riga per memorie flash eeprom a bassa tensione. |
| US6259631B1 (en) * | 1996-09-13 | 2001-07-10 | Texas Instruments Incorporated | Row drive circuit equipped with feedback transistors for low voltage flash EEPROM memories |
| JP3123463B2 (ja) * | 1997-05-16 | 2001-01-09 | 日本電気株式会社 | レベル変換回路 |
-
2001
- 2001-09-20 JP JP2001286904A patent/JP3410084B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-21 US US10/078,356 patent/US6617907B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282958B2 (en) | 2004-01-28 | 2007-10-16 | Samsung Electronics Co., Ltd. | Multiplex (MUX) circuit having a single selection signal and method of generating a MUX output signal with single selection signal |
Also Published As
| Publication number | Publication date |
|---|---|
| US6617907B2 (en) | 2003-09-09 |
| US20030052725A1 (en) | 2003-03-20 |
| JP3410084B2 (ja) | 2003-05-26 |
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