JPH06164345A - 出力ドライバ回路 - Google Patents
出力ドライバ回路Info
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- JPH06164345A JPH06164345A JP34171592A JP34171592A JPH06164345A JP H06164345 A JPH06164345 A JP H06164345A JP 34171592 A JP34171592 A JP 34171592A JP 34171592 A JP34171592 A JP 34171592A JP H06164345 A JPH06164345 A JP H06164345A
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Abstract
(57)【要約】
【目的】 出力ドライバ回路において、スイッチング
時、ドライバ回路がオンした時に一時的に流れる大きな
電流を抑える。 【構成】 出力電圧２（Ｖo)がある値以上、即ち出力電
圧検出トランジスタ１２がオンする電圧以上になったと
き、出力電圧２が大きくなるほどトランジスタ９のオン
抵抗が大きくなり、ドライブトランジスタ１１のゲート
電圧を小さくして出力電流を抑制する。 【効果】 一時的に流れる大きな電流を抑制できるの
で、配線のエレクトロマイグレーション等を生じにくく
することができ、信頼性を向上できる。
時、ドライバ回路がオンした時に一時的に流れる大きな
電流を抑える。 【構成】 出力電圧２（Ｖo)がある値以上、即ち出力電
圧検出トランジスタ１２がオンする電圧以上になったと
き、出力電圧２が大きくなるほどトランジスタ９のオン
抵抗が大きくなり、ドライブトランジスタ１１のゲート
電圧を小さくして出力電流を抑制する。 【効果】 一時的に流れる大きな電流を抑制できるの
で、配線のエレクトロマイグレーション等を生じにくく
することができ、信頼性を向上できる。
Description
【０００１】
【産業上の利用分野】この発明は出力ドライバ回路に関
し、特に負荷の大きい回路を駆動する出力ドライバ回路
に関するものである。
し、特に負荷の大きい回路を駆動する出力ドライバ回路
に関するものである。
【０００２】
【従来の技術】図７は従来の電流シンク型の出力ドライ
バ回路の構成図であり、図において、１は入力端子（ま
たは入力電圧）で、ソースが電源３に接続されたＰＭＯ
Ｓトランジスタ７のゲートとインバータ１５の入力とに
接続されている。上記ＰＭＯＳトランジスタ７のドレイ
ンはＮＭＯＳトランジスタ１２を介してグランド４に接
続されている。上記ＮＭＯＳトランジスタ１２のゲート
は出力端子２とグランドとの間に直列接続されたＮＭＯ
Ｓトランジスタ１０，１１の共通接続点に接続されてい
る。また、ＮＭＯＳトランジスタ１０のゲートは、上記
ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ１２の
共通接続点に接続されている。また、１０１は該共通接
続点の電圧（ノード電圧とも言う）を示す。また、出力
端子２と電源３との間に抵抗５が、出力端子２とグラン
ドとの間に容量６が、負荷回路２００として接続されて
いる。
バ回路の構成図であり、図において、１は入力端子（ま
たは入力電圧）で、ソースが電源３に接続されたＰＭＯ
Ｓトランジスタ７のゲートとインバータ１５の入力とに
接続されている。上記ＰＭＯＳトランジスタ７のドレイ
ンはＮＭＯＳトランジスタ１２を介してグランド４に接
続されている。上記ＮＭＯＳトランジスタ１２のゲート
は出力端子２とグランドとの間に直列接続されたＮＭＯ
Ｓトランジスタ１０，１１の共通接続点に接続されてい
る。また、ＮＭＯＳトランジスタ１０のゲートは、上記
ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ１２の
共通接続点に接続されている。また、１０１は該共通接
続点の電圧（ノード電圧とも言う）を示す。また、出力
端子２と電源３との間に抵抗５が、出力端子２とグラン
ドとの間に容量６が、負荷回路２００として接続されて
いる。
【０００３】以上の構成において、トランジスタ７，１
０〜１２が出力ドライバ回路を構成するものとなってい
る。特にＮＭＯＳトランジスタ１０，１１は負荷回路２
００の駆動を制御する第１，第２のドライブトランジス
タとして機能し、ＰＭＯＳトランジスタ７は第１のトラ
ンジスタ１０のスイッチングトランジスタとして機能
し、さらにＮＭＯＳトランジスタ１２は出力端子２の電
圧を検知して、これが所定値以上のときにＮＭＯＳトラ
ンジスタ１０，１１を流れる電流を制御して該トランジ
スタ１０，１１を過電流から保護する，出力電圧検出，
あるいは過電流保護トランジスタとして機能する。
０〜１２が出力ドライバ回路を構成するものとなってい
る。特にＮＭＯＳトランジスタ１０，１１は負荷回路２
００の駆動を制御する第１，第２のドライブトランジス
タとして機能し、ＰＭＯＳトランジスタ７は第１のトラ
ンジスタ１０のスイッチングトランジスタとして機能
し、さらにＮＭＯＳトランジスタ１２は出力端子２の電
圧を検知して、これが所定値以上のときにＮＭＯＳトラ
ンジスタ１０，１１を流れる電流を制御して該トランジ
スタ１０，１１を過電流から保護する，出力電圧検出，
あるいは過電流保護トランジスタとして機能する。
【０００４】以下、この回路の動作について図８の波形
図を参照して説明する。図７において、トランジスタ
７，１０〜１２からなる出力ドライバ回路は、入力端子
１が“Ｌ”レベルのときオン状態となる。即ち、トラン
ジスタ７，１１のゲートが開き、これにより電源電圧３
がトランジスタ１０のゲートに供給され、トランジスタ
１０はオンし、トランジスタ１０，１１を介して電流が
流れ、負荷回路２００が駆動状態となる。
図を参照して説明する。図７において、トランジスタ
７，１０〜１２からなる出力ドライバ回路は、入力端子
１が“Ｌ”レベルのときオン状態となる。即ち、トラン
ジスタ７，１１のゲートが開き、これにより電源電圧３
がトランジスタ１０のゲートに供給され、トランジスタ
１０はオンし、トランジスタ１０，１１を介して電流が
流れ、負荷回路２００が駆動状態となる。
【０００５】この図７の回路において、入力端子１に、
図８の入力電圧Ｖi に示すようなパルスを加えてスイッ
チングする場合、入力電圧１（Ｖi ) が“Ｈ”のときは
上記ドライバ回路７，１０〜１２はオフしているため、
負荷回路２００の抵抗５により容量６が充電され、出力
端子２の電圧は電源電圧３と等しくなる。
図８の入力電圧Ｖi に示すようなパルスを加えてスイッ
チングする場合、入力電圧１（Ｖi ) が“Ｈ”のときは
上記ドライバ回路７，１０〜１２はオフしているため、
負荷回路２００の抵抗５により容量６が充電され、出力
端子２の電圧は電源電圧３と等しくなる。
【０００６】次に、入力電圧（Ｖi ) が“Ｌ”となって
も、容量６の容量値が大きいと、出力端子２の出力電圧
が、抵抗５とドライバ回路１０，１１のオン抵抗とで決
まる電圧になるまで、容量６は電荷の放電を続けるの
で、出力端子２の電圧Ｖo はすぐには下がらないため、
出力電流Ｉo に示されるように一時的に大きな電流が流
れることとなる。
も、容量６の容量値が大きいと、出力端子２の出力電圧
が、抵抗５とドライバ回路１０，１１のオン抵抗とで決
まる電圧になるまで、容量６は電荷の放電を続けるの
で、出力端子２の電圧Ｖo はすぐには下がらないため、
出力電流Ｉo に示されるように一時的に大きな電流が流
れることとなる。
【０００７】図９は従来の出力ドライバ回路の他の例で
ある電流フォース型のものの構成図であり、図におい
て、図１と同一符号である１，２，３，４，５，６，２
００は図１と同一または相当部分を示し、ただし、負荷
回路２００では、抵抗５と容量６とは実施例１と異な
り、相互に並列に接続されている。また本回路において
は、トランジスタ１６，１９，２０，２１が実施例１の
回路におけるトランジスタ１７，１０，１１，１２に相
当し、ドライバ回路を構成している。また本従来例２の
ノード１０３が従来例１のノード１０１に相当する。さ
らに、ＮＭＯＳトランジスタ１６は従来例１のＰＭＯＳ
トランジスタ７に相当するもので、そのソースはグラン
ドに、ゲートは入力端子１に接続されており、そのドレ
インは、ＰＭＯＳトランジスタ２１のソースに接続され
ている。
ある電流フォース型のものの構成図であり、図におい
て、図１と同一符号である１，２，３，４，５，６，２
００は図１と同一または相当部分を示し、ただし、負荷
回路２００では、抵抗５と容量６とは実施例１と異な
り、相互に並列に接続されている。また本回路において
は、トランジスタ１６，１９，２０，２１が実施例１の
回路におけるトランジスタ１７，１０，１１，１２に相
当し、ドライバ回路を構成している。また本従来例２の
ノード１０３が従来例１のノード１０１に相当する。さ
らに、ＮＭＯＳトランジスタ１６は従来例１のＰＭＯＳ
トランジスタ７に相当するもので、そのソースはグラン
ドに、ゲートは入力端子１に接続されており、そのドレ
インは、ＰＭＯＳトランジスタ２１のソースに接続され
ている。
【０００８】図１０は本従来例２の回路の動作波形図を
示す。本従来例２の回路においては、入力端子１が
“Ｌ”レベルのとき、ドライバ回路１６，１９〜２１は
オフし、“Ｈ”レベルのときドライバ回路は１６，１９
〜２１オンするものであり、従来例１の場合と逆になっ
ているが、その他の回路動作は従来例１のそれとほとん
ど同様であり、入力端子１に、図１０の入力電圧Ｖi に
示すようなパルスを加えてスイッチングする場合、入力
電圧１（Ｖi ) が“Ｌ”のときは上記ドライバ回路１
６，１９〜２１はオフしているため、負荷回路２００の
容量６は充電されず、出力端子２の電圧はグランド４と
等しくなる。
示す。本従来例２の回路においては、入力端子１が
“Ｌ”レベルのとき、ドライバ回路１６，１９〜２１は
オフし、“Ｈ”レベルのときドライバ回路は１６，１９
〜２１オンするものであり、従来例１の場合と逆になっ
ているが、その他の回路動作は従来例１のそれとほとん
ど同様であり、入力端子１に、図１０の入力電圧Ｖi に
示すようなパルスを加えてスイッチングする場合、入力
電圧１（Ｖi ) が“Ｌ”のときは上記ドライバ回路１
６，１９〜２１はオフしているため、負荷回路２００の
容量６は充電されず、出力端子２の電圧はグランド４と
等しくなる。
【０００９】次に、入力電圧（Ｖi ) が“Ｈ”となって
ドライバ回路１６，１９〜２１がオンしたとすると、こ
のとき容量６の容量値が大きいと出力端子２の電圧Ｖo
はすぐには上がらないこととなるが、出力端子２の出力
電圧が抵抗５とドライバ回路１９，２０のオン抵抗とで
決まる電圧になるまでこの容量を直ちに充電しなければ
ならないため、出力電流Ｉo に示されるように一時的に
大きな電流が流れることとなる。
ドライバ回路１６，１９〜２１がオンしたとすると、こ
のとき容量６の容量値が大きいと出力端子２の電圧Ｖo
はすぐには上がらないこととなるが、出力端子２の出力
電圧が抵抗５とドライバ回路１９，２０のオン抵抗とで
決まる電圧になるまでこの容量を直ちに充電しなければ
ならないため、出力電流Ｉo に示されるように一時的に
大きな電流が流れることとなる。
【００１０】
【発明が解決しようとする課題】従来のドライバ回路は
以上のように構成されており、負荷の容量が大きいとス
イッチング時に一時的に大きな電流が流れる場合があ
り、配線のエレクトロマイグレーションを引き起こすな
ど、信頼性上好ましくない問題を生ずるものであった。
以上のように構成されており、負荷の容量が大きいとス
イッチング時に一時的に大きな電流が流れる場合があ
り、配線のエレクトロマイグレーションを引き起こすな
ど、信頼性上好ましくない問題を生ずるものであった。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、スイッチング時においても一時
的な大電流が流れることのない出力ドライバ回路を得る
ことを目的とする。
ためになされたもので、スイッチング時においても一時
的な大電流が流れることのない出力ドライバ回路を得る
ことを目的とする。
【００１２】
【課題を解決するための手段】この発明に係るドライバ
回路は、負荷回路を駆動するドライブトランジスタと、
上記ドライブトランジスタを導通させるスイッチングト
ランジスタと、出力電圧がある値以上になったことを検
出するための出力電圧検出トランジスタとを備えたもの
において、上記出力ドライバ回路の出力電圧がある値以
上であるとき出力電流を抑制するように上記ドライブト
ランジスタのゲート電圧を制御する電流制御回路を設
け、出力電圧がある値以上になったとき、該出力電流を
小さくするようにフィードバックをかけて制御するよう
にしたものである。
回路は、負荷回路を駆動するドライブトランジスタと、
上記ドライブトランジスタを導通させるスイッチングト
ランジスタと、出力電圧がある値以上になったことを検
出するための出力電圧検出トランジスタとを備えたもの
において、上記出力ドライバ回路の出力電圧がある値以
上であるとき出力電流を抑制するように上記ドライブト
ランジスタのゲート電圧を制御する電流制御回路を設
け、出力電圧がある値以上になったとき、該出力電流を
小さくするようにフィードバックをかけて制御するよう
にしたものである。
【００１３】
【作用】この発明においては、スイッチングによってド
ライバ回路がオンし、かつ出力電圧がある値以上である
と電流制御回路におけるトランジスタ９のオン抵抗が大
きくなり、ドライブトランジスタ１１のゲート電圧を小
さくして出力電流を抑制するようにしたので、上記スイ
ッチングによってドライバ回路がオンする時にも電流は
徐々に流れ、大きな出力電流が流れることはない。
ライバ回路がオンし、かつ出力電圧がある値以上である
と電流制御回路におけるトランジスタ９のオン抵抗が大
きくなり、ドライブトランジスタ１１のゲート電圧を小
さくして出力電流を抑制するようにしたので、上記スイ
ッチングによってドライバ回路がオンする時にも電流は
徐々に流れ、大きな出力電流が流れることはない。
【００１４】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例による出力
ドライバ回路を示す。図において、図４と同一符号は同
一または相当部分を示し、８はソースが電源３に、ゲー
トが入力端子１に接続されたＰＭＯＳトランジスタであ
り、そのドレインは、ドレインとソースが相互に接続さ
れたＮＭＯＳトランジスタ１３とＰＭＯＳトランジスタ
９の一方の共通接続部に接続されている。上記ＮＭＯＳ
トランジスタ１３とＰＭＯＳトランジスタ９の他方の共
通接続部は、第２のドレイブトランジスタ１１のゲート
に接続され、かつこれはＮＭＯＳトランジスタ１４を介
してグランド４に接続されている。また、上記ＮＭＯＳ
トランジスタ１４のゲートとドレインは接続されてい
る。上記相互に接続されたトランジスタ９，１３のうち
のＰＭＯＳ９のゲートは出力端子２に接続され、ＮＭＯ
Ｓ１３のゲートはドライバ回路７，１０〜１２のノード
１０１に接続されている。
ついて説明する。図１はこの発明の一実施例による出力
ドライバ回路を示す。図において、図４と同一符号は同
一または相当部分を示し、８はソースが電源３に、ゲー
トが入力端子１に接続されたＰＭＯＳトランジスタであ
り、そのドレインは、ドレインとソースが相互に接続さ
れたＮＭＯＳトランジスタ１３とＰＭＯＳトランジスタ
９の一方の共通接続部に接続されている。上記ＮＭＯＳ
トランジスタ１３とＰＭＯＳトランジスタ９の他方の共
通接続部は、第２のドレイブトランジスタ１１のゲート
に接続され、かつこれはＮＭＯＳトランジスタ１４を介
してグランド４に接続されている。また、上記ＮＭＯＳ
トランジスタ１４のゲートとドレインは接続されてい
る。上記相互に接続されたトランジスタ９，１３のうち
のＰＭＯＳ９のゲートは出力端子２に接続され、ＮＭＯ
Ｓ１３のゲートはドライバ回路７，１０〜１２のノード
１０１に接続されている。
【００１５】以下、本実施例１の回路の動作について説
明する。図１において、入力端子１が“Ｈ”レベルの
時、ＰＭＯＳトランジスタ７，ＮＭＯＳトランジスタ１
２〜１４はオフしている。このとき、出力端子２は抵抗
５を介して“Ｈ”レベルにあり、ＰＭＯＳトランジスタ
９もオフ状態にある。
明する。図１において、入力端子１が“Ｈ”レベルの
時、ＰＭＯＳトランジスタ７，ＮＭＯＳトランジスタ１
２〜１４はオフしている。このとき、出力端子２は抵抗
５を介して“Ｈ”レベルにあり、ＰＭＯＳトランジスタ
９もオフ状態にある。
【００１６】次に、入力端子１が“Ｌ”レベルになる
と、ＰＭＯＳトランジスタ７，８がオンし、ノード１０
１は電源電圧３となり、ＮＭＯＳトランジスタ１０，１
３はオン状態となる。このときノード１０２にはその電
源電圧がかかり、ＮＭＯＳトランジスタ１４もオンす
る。このときのノード１０２の電圧は、第２のドライブ
ＮＭＯＳトランジスタ１１がオンする電圧となるように
設定されており、該ＮＭＯＳトランジスタ１１はオン
し、第１のドライブＮＭＯＳトランジスタ１０とともに
負荷回路２００を駆動する。この時の端子２の出力電圧
（Ｖo)は、トランジスタ１０，１１の非飽和領域に相当
する電圧となるよう、抵抗５で設定されている。
と、ＰＭＯＳトランジスタ７，８がオンし、ノード１０
１は電源電圧３となり、ＮＭＯＳトランジスタ１０，１
３はオン状態となる。このときノード１０２にはその電
源電圧がかかり、ＮＭＯＳトランジスタ１４もオンす
る。このときのノード１０２の電圧は、第２のドライブ
ＮＭＯＳトランジスタ１１がオンする電圧となるように
設定されており、該ＮＭＯＳトランジスタ１１はオン
し、第１のドライブＮＭＯＳトランジスタ１０とともに
負荷回路２００を駆動する。この時の端子２の出力電圧
（Ｖo)は、トランジスタ１０，１１の非飽和領域に相当
する電圧となるよう、抵抗５で設定されている。
【００１７】出力ドライバ７，１０〜１２がオンのと
き、出力電圧２（Ｖo)と出力電流（Ｉo)の特性をみる
と、図２に示すように、出力電圧Ｖo が低いときはＮＭ
ＯＳトランジスタ１０，１１の出力電圧・電流特性の非
飽和特性を示している。出力電圧Ｖo が出力電圧検出Ｎ
ＭＯＳトランジスタ１２をオンする電圧以上になると、
ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ１２に
は定電流が流れ、ノード１０１の電圧はある一定の電圧
となる。このときＮＭＯＳトランジスタ１２のゲート電
圧も一定となる。ＮＭＯＳトランジスタ１３のゲート電
圧はＮＭＯＳトランジスタ１２がオンすることで低くな
り、ＮＭＯＳトランジスタ１３のオン抵抗は大きくな
る。
き、出力電圧２（Ｖo)と出力電流（Ｉo)の特性をみる
と、図２に示すように、出力電圧Ｖo が低いときはＮＭ
ＯＳトランジスタ１０，１１の出力電圧・電流特性の非
飽和特性を示している。出力電圧Ｖo が出力電圧検出Ｎ
ＭＯＳトランジスタ１２をオンする電圧以上になると、
ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ１２に
は定電流が流れ、ノード１０１の電圧はある一定の電圧
となる。このときＮＭＯＳトランジスタ１２のゲート電
圧も一定となる。ＮＭＯＳトランジスタ１３のゲート電
圧はＮＭＯＳトランジスタ１２がオンすることで低くな
り、ＮＭＯＳトランジスタ１３のオン抵抗は大きくな
る。
【００１８】さらに、出力電圧２（Ｖo)が高くなってい
くと、ＰＭＯＳトランジスタ９のゲートが出力端子２に
つながっているため、出力電圧Ｖo が高くなるとＰＭＯ
Ｓトランジスタ９を流れる電流は小さくなる、即ち、オ
ン抵抗が大きくなる。このときノード１０２の電圧は、
ＮＭＯＳトランジスタ１４と、ＰＭＯＳトランジスタ８
及びＰＭＯＳ９，ＮＭＯＳ１３のオン抵抗との分圧とな
るが、トランジスタ８，９，１３の合成オン抵抗は、出
力電圧２が大きくなると大きくなるため、ノード１０２
の電圧は小さくなっていく。従って、このオン抵抗を出
力電圧２（Ｖo)が電源電圧３であるとき小さくなるよう
に設定すれば、本回路の出力電圧（Ｖo)・出力電流（Ｉ
o)特性は、図２のように山形の出力電圧・電流特性とな
る。
くと、ＰＭＯＳトランジスタ９のゲートが出力端子２に
つながっているため、出力電圧Ｖo が高くなるとＰＭＯ
Ｓトランジスタ９を流れる電流は小さくなる、即ち、オ
ン抵抗が大きくなる。このときノード１０２の電圧は、
ＮＭＯＳトランジスタ１４と、ＰＭＯＳトランジスタ８
及びＰＭＯＳ９，ＮＭＯＳ１３のオン抵抗との分圧とな
るが、トランジスタ８，９，１３の合成オン抵抗は、出
力電圧２が大きくなると大きくなるため、ノード１０２
の電圧は小さくなっていく。従って、このオン抵抗を出
力電圧２（Ｖo)が電源電圧３であるとき小さくなるよう
に設定すれば、本回路の出力電圧（Ｖo)・出力電流（Ｉ
o)特性は、図２のように山形の出力電圧・電流特性とな
る。
【００１９】次にパルスでスイッチングした時について
みると、ドライバ回路７，１０〜１２がオンした時は負
荷容量６が充電されており、出力端子２は電源電圧３と
なっている。このときには、従来回路であれば、ドライ
ブＮＭＯＳトランジスタ１０，１１の飽和電流が流れる
こととなるが、本実施例では出力電圧２（Ｖo)が電源電
圧３となったとき小さい電流が流れるように設定してあ
るので、少しだけ電流か流れる。この電流は徐々に容量
６の電荷を放電することにより、出力端子２の電圧は徐
々に下がる。それにつれて、ＮＭＯＳトランジスタ１
０，１１を流れる電流は徐々に大きくなる、即ち徐々に
多く流れるようにトランジスタ８，９，１３，１４で制
御される。そして、出力端子２の電圧（Ｖo)が抵抗５と
トランジスタ１０，１１とで決まる電圧になるまで下が
ると、そこで安定する。
みると、ドライバ回路７，１０〜１２がオンした時は負
荷容量６が充電されており、出力端子２は電源電圧３と
なっている。このときには、従来回路であれば、ドライ
ブＮＭＯＳトランジスタ１０，１１の飽和電流が流れる
こととなるが、本実施例では出力電圧２（Ｖo)が電源電
圧３となったとき小さい電流が流れるように設定してあ
るので、少しだけ電流か流れる。この電流は徐々に容量
６の電荷を放電することにより、出力端子２の電圧は徐
々に下がる。それにつれて、ＮＭＯＳトランジスタ１
０，１１を流れる電流は徐々に大きくなる、即ち徐々に
多く流れるようにトランジスタ８，９，１３，１４で制
御される。そして、出力端子２の電圧（Ｖo)が抵抗５と
トランジスタ１０，１１とで決まる電圧になるまで下が
ると、そこで安定する。
【００２０】このように本実施例１の出力ドライバ回路
では、ドライバ回路がオンする時、出力端子電圧（Ｖo)
により流れる電流をトランジスタ８，９，１３，１４か
らなる回路により抑制するようにしたので、瞬間的に大
きな電流が流れることはなくなり、配線のエレクトロマ
イグレーションを引き起こすなどの信頼性上の問題をな
くすることができる。
では、ドライバ回路がオンする時、出力端子電圧（Ｖo)
により流れる電流をトランジスタ８，９，１３，１４か
らなる回路により抑制するようにしたので、瞬間的に大
きな電流が流れることはなくなり、配線のエレクトロマ
イグレーションを引き起こすなどの信頼性上の問題をな
くすることができる。
【００２１】実施例２．図３は本発明の第２の実施例に
よる出力ドライバ回路を示し、上記実施例１では電流シ
ンク型のものを示したが、この実施例２は電流フォース
型の出力ドライバ回路である。
よる出力ドライバ回路を示し、上記実施例１では電流シ
ンク型のものを示したが、この実施例２は電流フォース
型の出力ドライバ回路である。
【００２２】図３において、図１と同一符号である１，
２，３，４，５，６，２００は図１と同一または相当部
分を示し、ただし、負荷回路２００では、抵抗５と容量
６とは実施例１と異なり、相互に並列に接続されてい
る。また本回路においては、トランジスタ１６，１９，
２０，２１が実施例１の回路におけるトランジスタ１
７，１０，１１，１２に相当し、ドライバ回路を構成し
ている。また本実施例２のノード１０３，１０４が実施
例１のノード１０１，１０２に相当する。さらに、ＮＭ
ＯＳトランジスタ１７は実施例１のＰＭＯＳトランジス
タ８に相当するもので、そのソースはグランドに、ゲー
トは入力端子１に接続されており、そのドレインは、ド
レインとソースが相互に接続されたＰＭＯＳトランジス
タ２３とＮＭＯＳトランジスタ１８の一方の共通接続部
に接続されている。ＰＭＯＳトランジスタ２３とＮＭＯ
Ｓトランジスタ１８の他方の共通接続部はドライバ部の
ＰＭＯＳトランジスタ２０のゲートに接続され、ＰＭＯ
Ｓトランジスタ２２を介して電源３に接続されている。
また、上記ＰＭＯＳトランジスタ２２のゲートはドレイ
ンに接続されている。上記相互に接続されたトランジス
タ１８，２３のＰＭＯＳ２３のゲートはドライバ回路の
ノード１０３に、ＮＭＯＳ１８のゲートは出力端子２に
接続されている。
２，３，４，５，６，２００は図１と同一または相当部
分を示し、ただし、負荷回路２００では、抵抗５と容量
６とは実施例１と異なり、相互に並列に接続されてい
る。また本回路においては、トランジスタ１６，１９，
２０，２１が実施例１の回路におけるトランジスタ１
７，１０，１１，１２に相当し、ドライバ回路を構成し
ている。また本実施例２のノード１０３，１０４が実施
例１のノード１０１，１０２に相当する。さらに、ＮＭ
ＯＳトランジスタ１７は実施例１のＰＭＯＳトランジス
タ８に相当するもので、そのソースはグランドに、ゲー
トは入力端子１に接続されており、そのドレインは、ド
レインとソースが相互に接続されたＰＭＯＳトランジス
タ２３とＮＭＯＳトランジスタ１８の一方の共通接続部
に接続されている。ＰＭＯＳトランジスタ２３とＮＭＯ
Ｓトランジスタ１８の他方の共通接続部はドライバ部の
ＰＭＯＳトランジスタ２０のゲートに接続され、ＰＭＯ
Ｓトランジスタ２２を介して電源３に接続されている。
また、上記ＰＭＯＳトランジスタ２２のゲートはドレイ
ンに接続されている。上記相互に接続されたトランジス
タ１８，２３のＰＭＯＳ２３のゲートはドライバ回路の
ノード１０３に、ＮＭＯＳ１８のゲートは出力端子２に
接続されている。
【００２３】以下、本実施例２の回路の動作について説
明する。図４は本実施例２の回路の動作波形図を示す。
本実施例２の回路においては、入力端子１が“Ｌ”レベ
ルのとき、ドライバ回路１６，１９〜２１はオフし、
“Ｈ”レベルのときドライバ回路１６，１９〜２１をオ
ンするものであり、実施例１の場合と逆になっている
が、その他の点については実施例１の場合とほとんど同
様であり、従来例２の動作波形図を示す図１０における
出力電圧（Ｖo)・出力電流（Ｉo)特性が、実施例１にお
けると同様に非飽和特性を示し、山形の出力電圧・電流
特性となっている。
明する。図４は本実施例２の回路の動作波形図を示す。
本実施例２の回路においては、入力端子１が“Ｌ”レベ
ルのとき、ドライバ回路１６，１９〜２１はオフし、
“Ｈ”レベルのときドライバ回路１６，１９〜２１をオ
ンするものであり、実施例１の場合と逆になっている
が、その他の点については実施例１の場合とほとんど同
様であり、従来例２の動作波形図を示す図１０における
出力電圧（Ｖo)・出力電流（Ｉo)特性が、実施例１にお
けると同様に非飽和特性を示し、山形の出力電圧・電流
特性となっている。
【００２４】実施例３，４．図５，図６は本発明の第
３，第４の実施例によるドライバ回路の電流を制御する
部分の回路を示し、これらは上記実施例１，２では全て
トランジスタを用いて回路を構成したが、その一部、即
ち実施例１におけるＮＭＯＳトランジスタ１４を抵抗２
５で、また、実施例２におけるＰＭＯＳトランジスタ２
２を抵抗２６で置き換えたものであり、これらの実施例
３，４においても上記実施例１，２と同様の効果を奏す
る。
３，第４の実施例によるドライバ回路の電流を制御する
部分の回路を示し、これらは上記実施例１，２では全て
トランジスタを用いて回路を構成したが、その一部、即
ち実施例１におけるＮＭＯＳトランジスタ１４を抵抗２
５で、また、実施例２におけるＰＭＯＳトランジスタ２
２を抵抗２６で置き換えたものであり、これらの実施例
３，４においても上記実施例１，２と同様の効果を奏す
る。
【００２５】
【発明の効果】以上のように、この発明にかかる出力ド
ライバ回路によれば、出力ドライバ回路の出力電圧があ
る値以上であるとき、出力電流を抑制するようにドライ
ブトランジスタのゲート電圧を制御する電流制御回路を
設け、ドライバ回路がオン時の一時的な大きい電流を抑
制するようにしたので、配線のエレクトロマイグレーシ
ョン等を生じにくくすることができ、出力ドライバ回路
の信頼性を向上できる効果がある。
ライバ回路によれば、出力ドライバ回路の出力電圧があ
る値以上であるとき、出力電流を抑制するようにドライ
ブトランジスタのゲート電圧を制御する電流制御回路を
設け、ドライバ回路がオン時の一時的な大きい電流を抑
制するようにしたので、配線のエレクトロマイグレーシ
ョン等を生じにくくすることができ、出力ドライバ回路
の信頼性を向上できる効果がある。
【図１】この発明の第１の実施例による出力ドライバ回
路の構成図。
路の構成図。
【図２】上記実施例１による出力ドライバ回路の動作を
説明するためのノード電圧，電流を示す図。
説明するためのノード電圧，電流を示す図。
【図３】この発明の第２の実施例による出力ドライバ回
路の構成図。
路の構成図。
【図４】上記実施例２による出力ドライバ回路の動作を
説明するためのノードの電圧，電流を示す図。
説明するためのノードの電圧，電流を示す図。
【図５】この発明の第３の実施例による出力ドライバ回
路の構成図。
路の構成図。
【図６】この発明の第４の実施例による出力ドライバ回
路の構成図。
路の構成図。
【図７】従来の出力ドライバ回路の構成図。
【図８】従来の出力ドライバ回路の動作を説明するため
のノードの電圧，電流を示す図。
のノードの電圧，電流を示す図。
【図９】従来の出力ドライバ回路の他の例の構成図。
【図１０】従来の出力ドライバ回路の他の例の動作を説
明するためのノードの電圧，電流を示す図。
明するためのノードの電圧，電流を示す図。
１ 入力端子または入力電圧 ２ 出力端子または出力電圧 ３ 電源（または電源電圧） ４ グランド ５ 負荷抵抗 ６ 負荷容量 ２００ 負荷回路 ７ スイッチング（ＰＭＯＳ）トランジス
タ １０，１１ ドライブ（ＮＭＯＳ）トランジスタ １２ 出力電圧検出，過電流保護（ＮＭＯ
Ｓ）トランジスタ １５ インバータ ８，９ ＰＭＯＳトランジスタ １３，１４ ＮＭＯＳトランジスタ １０１，１０２ ノード電圧 １６ スイッチング（ＮＭＯＳ）トランジス
タ １９，２０ ドライブ（ＰＭＯＳ）トランジスタ ２１ 出力電圧検出，過電流保護（ＰＭＯ
Ｓ）トランジスタ １６〜１８ ＮＭＯＳトランジスタ ２２，２３ ＰＭＯＳトランジスタ １０３，１０４ ノード電圧 Ｖ101 〜Ｖ104 各ノード電圧 Ｖi 入力電圧 Ｖo 出力電圧 Ｉo 出力電流 ２５ 抵抗 ２６ 抵抗
タ １０，１１ ドライブ（ＮＭＯＳ）トランジスタ １２ 出力電圧検出，過電流保護（ＮＭＯ
Ｓ）トランジスタ １５ インバータ ８，９ ＰＭＯＳトランジスタ １３，１４ ＮＭＯＳトランジスタ １０１，１０２ ノード電圧 １６ スイッチング（ＮＭＯＳ）トランジス
タ １９，２０ ドライブ（ＰＭＯＳ）トランジスタ ２１ 出力電圧検出，過電流保護（ＰＭＯ
Ｓ）トランジスタ １６〜１８ ＮＭＯＳトランジスタ ２２，２３ ＰＭＯＳトランジスタ １０３，１０４ ノード電圧 Ｖ101 〜Ｖ104 各ノード電圧 Ｖi 入力電圧 Ｖo 出力電圧 Ｉo 出力電流 ２５ 抵抗 ２６ 抵抗
Claims (6)
- 【請求項１】 負荷回路を駆動するドライブトランジス
タと、 上記ドライブトランジスタを導通させるスイッチングト
ランジスタと、 出力電圧がある値以上になったことを検出するための出
力電圧検出トランジスタとを備えた出力ドライバ回路に
おいて、 上記出力ドライバ回路の出力電圧がある値以上であると
き出力電流を抑制するように上記ドライブトランジスタ
のゲート電圧を制御する電流制御回路を備えた、電流シ
ンク型であることを特徴とする出力ドライバ回路。 - 【請求項２】 請求項１記載の出力ドライバ回路におい
て、 上記ドライブトランジスタは、抵抗と容量からなる負荷
回路が電源とグランド間に接続されたその抵抗と容量の
接続点に接続された出力端子と、グランドとの間に直列
に接続された第１，第２のＮＭＯＳトランジスタからな
り、 上記スイッチンクトランジスタは、ソースが電源に接続
され、ゲートが入力端子に接続され、ドレインが、その
ゲートが上記第１，第２のドライブトランジスタの接続
点に接続されたＮＭＯＳトランジスタを介してグランド
に接続されたＰＭＯＳトランジスタであり、 上記電流制御回路は、 ソースが電源に、ゲートが入力端子に接続されたＰＭＯ
Ｓトランジスタと、 ドレインとソースが相互に接続され、その一方の共通接
続部が上記ＰＭＯＳトランジスタのドレインに接続さ
れ、そのＰＭＯＳトランジスタのゲートが出力端子に接
続され、ＮＭＯＳトランジスタのゲートが上記第１のド
ライブトランジスタのゲートに接続され、その他方の共
通接続部が上記第２のドライブトランジスタのゲートに
接続された、一対のＰＭＯＳトランジスタ及びＮＭＯＳ
トランジスタと、 上記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの
他方の共通接続部に、そのドレイン及びゲートが接続さ
れ、そのソースがグランドに接続されたＮＭＯＳトラン
ジスタとを備えたものであることを特徴とする出力ドラ
イバ回路。 - 【請求項３】 請求項２記載の出力ドライバ回路におい
て、 上記電流制御回路のＰＭＯＳトランジスタに代えて抵抗
を用いたことを特徴とする出力ドライバ回路。 - 【請求項４】 負荷回路を駆動するドライブトランジス
タと、 上記ドライブトランジスタを導通させるスイッチングト
ランジスタと、 出力電圧がある値以下になったことを検出するための出
力電圧検出トランジスタとを備えた出力ドライバ回路に
おいて、 上記出力ドライバ回路の出力電圧がある値以下であると
き出力電流を抑制するように上記ドライブトランジスタ
のゲート電圧を制御する電流制御用トランジスタを備え
た、電流フォース型であることを特徴とする出力ドライ
バ回路。 - 【請求項５】 請求項４記載の出力ドライバ回路におい
て、 上記ドライブトランジスタは、抵抗と容量の並列回路の
一端がグランドに接続され、その他端が接続された出力
端子と、電源との間に直列に接続された第１，第２のＮ
ＭＯＳトランジスタからなり、 上記スイッチングトランジスタは、ソースが電源に接続
され、ゲートが入力端子に接続され、ドレインが、その
ゲートが上記第１，第２のドライブトランジスタの接続
点に接続されたＰＭＯＳトランジスタを介して電源に接
続されたＮＭＯＳトランジスタであり、 上記電流制御回路は、 ソースがグランドに、ゲートが入力端子に接続されたＮ
ＭＯＳトランジスタと、 ドレインとソースが相互に接続され、その一方の共通接
続部が上記ＮＭＯＳトランジスタのドレインに接続さ
れ、そのＮＭＯＳトランジスタのゲートが出力端子に接
続され、ＰＭＯＳトランジスタのゲートが上記第１のド
ライブトランジスタのゲートに接続され、その他方の共
通接続部が上記第２のドライブトランジスタのゲートに
接続された、一対のＮＭＯＳトランジスタ及びＰＭＯＳ
トランジスタと、 上記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの
他方の共通接続部に、そのドレイン及びゲートが接続さ
れ、そのソースが電源に接続されたＰＭＯＳトランジス
タとを備えたものであることを特徴とする出力ドライバ
回路。 - 【請求項６】 請求項５記載の出力ドライバ回路におい
て、 上記電流制御回路のＰＭＯＳトランジスタに代えて抵抗
を用いたことを特徴とする出力ドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34171592A JPH06164345A (ja) | 1992-11-26 | 1992-11-26 | 出力ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34171592A JPH06164345A (ja) | 1992-11-26 | 1992-11-26 | 出力ドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06164345A true JPH06164345A (ja) | 1994-06-10 |
Family
ID=18348223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34171592A Pending JPH06164345A (ja) | 1992-11-26 | 1992-11-26 | 出力ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06164345A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059751A (ja) * | 2004-08-23 | 2006-03-02 | Mitsumi Electric Co Ltd | 充放電回路及び充放電方法 |
| JP2021166419A (ja) * | 2020-04-06 | 2021-10-14 | 三菱電機株式会社 | 電力変換装置 |
-
1992
- 1992-11-26 JP JP34171592A patent/JPH06164345A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006059751A (ja) * | 2004-08-23 | 2006-03-02 | Mitsumi Electric Co Ltd | 充放電回路及び充放電方法 |
| JP4548044B2 (ja) * | 2004-08-23 | 2010-09-22 | ミツミ電機株式会社 | 充放電回路及び充放電方法 |
| JP2021166419A (ja) * | 2020-04-06 | 2021-10-14 | 三菱電機株式会社 | 電力変換装置 |
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