KR20080003207A

KR20080003207A - 전압 레귤레이터

Info

Publication number: KR20080003207A
Application number: KR1020070036431A
Authority: KR
Inventors: 준이치 이케다
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2006-06-30
Filing date: 2007-04-13
Publication date: 2008-01-07
Also published as: US20080001588A1; JP2008009820A; CN101097454B; US7388355B2; CN101097454A; JP4783223B2

Abstract

출력 전압을 전환했을 때 안정된 전압을 출력할 수 있는 전압 레귤레이터를 제공한다. 제어신호ＥＮ이 “H”가 되면, 기준전압회로(10)에서 기준전압ＶＲ이 생성되고, 바이어스 회로(20)에서는 바이어스 전압ＢＬ이 생성된다. 차동증폭회로(30)와 출력 회로(40)에서는, 기준전압ＶＲ과 바이어스 전압ＢＬ에 의거하여 출력 전압ＶＡ가 생성된다. 한편, 지연회로(50)에서는, 바이어스 전압ＢＬ에 의해 동작이 제어되고, 제어신호ＥＮ을 지연시킨 지연 신호ＤＬ이 출력된다. 제어신호ＥＮ과 지연 신호ＤＬ은, ＡＮＤ(56)에서 논리곱이 취해져 전환신호ＳＷ가 생성되고, 스위치(5)가 제어된다. 이에 따라 출력 전압ＶＡ가 안정된 적절한 타이밍에 출력 노드ＮＯ의 전압을 전환할 수 있다.

전압 레귤레이터, 제어신호, 기준전압, 차동증폭회로

Description

전압 레귤레이터{VOLTAGE REGULATOR}

도 1은 본 발명의 실시예 1을 나타내는 전압 레귤레이터의 구성도이다.

도 2는 종래의 전압 레귤레이터의 구성도이다.

도 3은 도 1의 동작을 나타내는 신호 파형도이다.

도 4는 본 발명의 실시예 2를 나타내는 전압 레귤레이터의 구성도이다.

[도면의 주요부분에 대한 부호의 설명]

5,6 : 스위치 7 : 인버터

10 : 기준전압회로 20 : 바이어스 회로

30 : 차동증폭회로 40 : 출력 회로

50 : 지연회로 60 : 부하 전류회로

본 발명은, 일정 전압을 출력하는 전압 레귤레이터, 특히 전환시의 출력전압 안정화에 관한 것이다.

도 2는, 종래의 전압 레귤레이터의 구성도이다.

이 전압 레귤레이터는, 표시 패널(1)에 인가하는 승압전압ＶＰ를 생성하는 승압회로(2)에 대하여 표시용의 구동전압ＶＤ를 공급하는 것으로, 출력 전압ＶＢ를 발생하는 전압발생회로(3)와, 출력 전압ＶＡ를 발생하기 위한 기준전압회로(10), 바이어스 회로(20), 차동증폭회로(30) 및 출력 회로(40)를 가지고 있다. 전압발생회로(3)와 출력 회로(40)의 출력측은, 각각 스위치(5,6)를 통해 출력 노드ＮＯ에 접속되어 있다. 스위치(5)는, 제어신호ＥＮ으로 제어되고, 스위치(6)는, 인버터(7)로 반전된 제어신호ＥＮ으로 제어된다.

기준전압회로(10)는, 제어신호ＥＮ에서 동작이 허가되었을 때 기준전압ＶＲ을 생성하여 출력하는 것이다. 또한 바이어스 회로(20)는, 제어신호ＥＮ에서 동작이 허가되었을 때, 차동증폭회로(30)와 출력 회로(40)에 소정의 전류를 흐르게 하기 위한 바이어스 전압ＢＬ을 출력하는 것이다.

차동증폭회로(30)는, 기준전압회로(10)로부터 인가되는 기준전압ＶＲ과 출력 회로(40)의 출력 전압ＶＡ의 차이를 증폭하여 이 출력 회로(40)를 제어함으로써, 출력 전압ＶＡ가 기준전압ＶＲ과 같은 전압이 되도록 제어하는 것이다. 차동증폭회로(30)는, 각각의 게이트에 기준전압ＶＲ과 출력 전압ＶＡ가 인가되는 Ｎ채널 MOS트랜지스터(이하,「ＮＭＯＳ」라고 한다)(31,32)를 가지고, 이들의 ＮＭＯＳ(31,32)의 소스가, 바이어스 전압ＢＬ로 제어되는 ＮＭＯＳ(33)를 통해 접지전위ＧＮＤ에 접속되어 있다. ＮＭＯＳ(31,32)의 드레인은, 각각 노드 N31,N32에 접속되어 있다.

노드 N31,N32는, 각각 P채널 MOS트랜지스터(이하, 「ＰＭＯＳ」라고 한 다)(34,35)를 통해 전원전위ＶＤＤ에 접속되고, 이들의 ＰＭＯＳ(34,35)의 게이트는 노드 N32에 접속되어 있다.

출력 회로(40)는 출력 전압ＶＡ가 출력되는 노드 N41과 전원전위ＶＤＤ 사이에 접속되어, 게이트가 노드 N31에 접속된 ＰＭＯＳ(41)와, 이 노드 N41과 접지전위ＧＮＤ 사이에 접속되고, 게이트에 바이어스 전압ＢＬ이 인가되는 ＮＭＯＳ(42)를 가지고 있다. 또한 노드 N41과 노드 N31 사이는, 직렬접속된 위상보상용의 저항(43)과 커패시터(44)로 접속되어 있다.

이 전압 레귤레이터에서는, 제어신호ＥＮ이 레벨 “L”(접지전위ＧＮＤ)일 때, 기준전압회로(10)와 바이어스 회로(20)의 동작은 정지되고, 이 바이어스 회로(20)로부터 출력되는 바이어스 전압ＢＬ도 “L”이 된다. 이에 따라 ＮＭＯＳ(33,42)는 오프 상태가 되고, 차동증폭회로(30)와 출력 회로(40)의 동작도 정지한다. 또한 “L”의 제어신호ＥＮ에 의해, 스위치(5)는 오프가 되고, 스위치(6)는 온이 된다. 이에 따라 전압발생회로(3)의 출력 전압ＶＢ가 스위치(6)를 통해 출력 노드ＮＯ에, 구동전압ＶＤ로서 출력된다.

제어신호ＥＮ이 레벨 “H”(전원전위ＶＤＤ)일 때, 기준전압회로(10)와 바이어스 회로(20)가 동작하고, 이 바이어스 회로(20)로부터 출력되는 바이어스 전압ＢＬ에 의해 차동증폭회로(30)와 출력 회로(40)는 동작 상태가 된다. 또한 “H”의 제어신호ＥＮ에 의해, 스위치(5)는 온이 되고, 스위치(6)는 오프가 된다. 이에 따라 출력 회로(40)의 출력 전압ＶＡ가, 스위치(5)를 통해 출력 노드ＮＯ에, 구동전압ＶＤ로서 출력된다.

[특허문헌 1] 일본국 공개특허공보 특개 2002-91575호

그러나, 상기 전압 레귤레이터에서는, 다음과 같은 과제가 있었다.

제어신호ＥＮ을 “L”에서 “H”로 전환했을 때, 스위치(5,6)는 바로 응답하여, 스위치 5가 온이 되고 스위치 6은 오프가 된다. 이에 따라 전압발생회로(3)로부터의 출력 노드ＮＯ에 출력되어 있었던 출력 전압ＶＢ는 즉시 차단된다. 한편, 출력 회로(40)로부터 출력되는 출력 전압ＶＡ는, 기준전압회로(10), 바이어스 회로(20) 및 차동증폭회로(30)의 동작이 안정될 때까지 정상적인 전압이 되지 않는다. 이 때문에, 변환 직후에 출력 노드ＮＯ에 불안정한 전압이 출력되어, 표시 패널(1)의 표시 품질이 저하한다.

본 발명은, 출력 전압을 변환했을 때 안정한 전압을 출력할 수 있는 전압 레귤레이터를 제공하는 것을 목적으로 하고 있다.

본 발명의 전압 레귤레이터는, 제1 또는 제2 출력 전압을 지정하는 제어신호에 의해 제1 출력 전압이 지정되었을 때, 동작 제어용의 바이어스 전압을 생성함과 동시에 기준전압과 상기 바이어스 전압에 의거하여 상기 기준전압에 대응한 상기 제1 출력 전압을 생성하는 제1 전압발생회로와, 제2 출력 전압을 생성하는 제2 전압발생회로와, 상기 바이어스 전압에 의해 동작이 제어되고, 상기 제어신호를 지연 시켜서 지연 신호를 출력하는 지연회로와, 상기 제어신호에 의해 제1 출력 전압이 지정되고, 상기 지연 신호에 의해 제1의 출력 전압이 지정되었을 때, 상기 제1 전압발생회로에서 생성된 상기 제1 출력 전압을 출력 노드에 출력하고, 그 이외일 때에는 상기 제2 전압발생회로에서 생성된 상기 제2 출력 전압을 상기 출력 노드에 출력하는 스위치회로를 구비한 것을 특징으로 한다.

본 발명의 상기 및 그 밖의 목적과 신규 특징은, 다음 바람직한 실시예의 설명을 첨부된 도면과 대조하여 읽으면 보다 완전하게 밝혀질 것이다. 단, 도면은, 단지 해설을 위한 것으로, 본 발명의 범위를 한정하는 것은 아니다.

[실시예1]

도 1은, 본 발명의 실시예 1을 나타내는 전압 레귤레이터의 구성도이며, 도 2안의 요소와 공통 요소에는 공통의 부호가 붙여지고 있다.

이 전압 레귤레이터는, 표시 패널(1)에 인가하는 승압전압ＶＰ를 생성하는 승압회로(2)에 대하여 표시용의 구동전압ＶＤ를 공급하는 것으로, 출력 전압ＶＢ를 발생하는 전압발생회로(3)와, 출력 전압ＶＡ를 발생하기 위한 기준전압회로(10), 바이어스 회로(20), 차동증폭회로(30) 및 출력 회로(40)에 더해, 출력 전압ＶＡ, ＶＢ를 전환하는 타이밍을 제어하기 위한 지연회로(50) 및 논리적 게이트(이하, 「ＡＮＤ」라고 한다)(56)를 가지고 있다. 전압발생회로(3)와 출력 회로(40)의 출력측은, 각각 스위치(5,6)를 통해 출력 노드ＮＯ에 접속되어 있다. 스위치 5는, ＡＮＤ(56)로부터 출력되는 전환신호ＳＷ로 제어되고, 스위치 6은, 인버터(7)로 반전된 전환신호ＳＷ로 제어된다.

기준전압회로(10)는, 제어신호ＥＮ에서 동작이 허가되었을 때에 기준전압ＶＲ을 생성하여 출력하는 것이다. 또한 바이어스 회로(20)는, 제어신호ＥＮ에서 동작이 허가되었을 때, 차동증폭회로(30), 출력 회로(40) 및 지연회로(50)에 소정의 전류를 흐르게 하기 위한 바이어스 전압ＢＬ을 출력하는 것이다.

차동증폭회로(30)는, 기준전압회로(10)로부터 인가되는 기준전압ＶＲ과 출력 회로(40)의 출력 전압ＶＡ와의 차이를 증폭하여 이 출력 회로(40)를 제어함으로써, 출력 전압ＶＡ가 기준전압ＶＲ과 같은 전압이 되도록 제어하는 것이다. 차동증폭회로(30)는, 각각의 게이트에 기준전압ＶＲ과 출력 전압ＶＡ가 인가되는 ＮＭＯＳ(31,32)를 가지고, 이들의 ＮＭＯＳ(31,32)의 소스가, 바이어스 전압ＢＬ로 제어되는 ＮＭＯＳ(33)를 통해 접지전위ＧＮＤ에 접속되어 있다. ＮＭＯＳ(31,32)의 드레인은, 각각 노드 N31,N32에 접속되고, 이들의 노드 N31,N32는, 각각 ＰＭＯＳ(34,35)를 통해 전원전위ＶＤＤ에 접속되어 있다. ＰＭＯＳ(34,35)의 게이트는, 노드 N32에 접속되어 있다.

출력 회로(40)는, ＰＭＯＳ(41)와 ＮＭＯＳ(42)를 가지고 있다. ＰＭＯＳ(41)는, 출력 전압ＶＡ가 출력되는 노드 N41과 전원전위ＶＤＤ 사이에 접속되고, 게이트가 노드 N31에 접속되며, ＮＭＯＳ(42)는, 이 노드 N41과 접지전위ＧＮＤ 사이에 접속되고, 게이트에 바이어스 전압ＢＬ이 인가되고 있다. 또한 노드 N41과 노드 N31 사이는, 직렬접속된 위상보상용의 저항(43)과 커패시터(44)로 접속되어 있 다.

지연회로(50)는, 전원전위ＶＤＤ와 노드 N51 사이에 접속된 ＰＭＯＳ(51)와, 이 노드 N51과 접지전위ＧＮＤ 사이에 직렬로 접속된 ＮＭＯＳ(52,53)를 가지고 있다. ＰＭＯＳ(51)와 ＮＭＯＳ(52)의 게이트에는 제어 전압ＥＮ이 인가되고, 인버터가 구성되어 있다. 또한 ＮＭＯＳ(53)의 게이트에는, 바이어스 회로(20)로부터 차동증폭회로(30)와 출력 회로(40)와 마찬가지로, 바이어스 전압ＢＬ이 인가되고 있다. 노드 N51은, 커패시터(54)를 통해 전원전위ＶＤＤ에 접속됨과 동시에, 인버터(55)의 입력측에 접속되고 있다. 그리고, 인버터(55)의 출력측에서 지연 신호ＤＬ이 출력되고, ＡＮＤ(56)에 의해 이 지연 신호ＤＬ과 제어신호ＥＮ의 논리곱이 취해져 전환신호ＳＷ가 출력된다.

도 3은, 도 1의 동작을 나타내는 신호 파형도이다. 이하, 이 도 3을 참조하면서, 도 1의 동작을 설명한다.

도 3의 시각T0에 있어서, 제어신호ＥＮ이 “L”이면, 기준전압회로(10)와 바이어스 회로(20)의 동작은 정지되고, 이 바이어스 회로(20)로부터 출력되는 바이어스 전압ＢＬ도 “L”이 된다. 이에 따라 ＮＭＯＳ(33,42)는 오프가 되고, 차동증폭회로(30)와 출력 회로(40)의 동작도 정지한다. 또한 지연회로(50)에서는, “L”의 제어신호ＥＮ에 의해 ＰＭＯＳ(51)가 온이 되고, “L”의 바이어스 전압ＢＬ에 의해 ＮＭＯＳ(53)가 오프가 된다. 따라서, 노드 N51은 “H”이 되고, 인버터(55)로부터 출력되는 지연 신호ＤＬ은 “L”이다. 또한 ＡＮＤ(56)로부터 출력되는 전환신호ＳＷ는 “L”이 되고, 스위치(5,6)는, 각각 오프, 온이 된다. 이에 따라 전압 발생회로(3)의 출력 전압ＶＢ가, 스위치(6)를 통해 출력 노드ＮＯ에, 구동전압ＶＤ로서 출력된다.

시각T1에 있어서, 제어신호ＥＮ이 “H”로 변화되면, 기준전압회로(10)와 바이어스 회로(20)의 동작이 개시되고, 이 바이어스 회로(20)로부터 출력되는 바이어스 전압ＢＬ에 의해 차동증폭회로(30)와 출력 회로(40)와 지연회로(50)의 동작이 개시된다.

차동증폭회로(30)와 출력 회로(40)에서는, 피드백 동작에 의해 노드 N41의 출력 전압ＶＡ가 상승하고, 시각T2에 원하는 기준전압ＶＲ까지 상승한다. 한편, 지연회로(50)에서는, 커패시터(54)의 충전시간으로 인해 시각T2보다도 지연되어 시각T3에, 지연 신호ＤＬ이 “H”가 된다. 이에 따라 전환신호ＳＷ도 “H”가 되어, 스위치(5,6)는, 각각 온, 오프로 전환되고, 출력 회로(40)의 출력 전압ＶＡ가, 스위치(5)를 통해 출력 노드ＮＯ에, 구동전압ＶＤ로서 출력된다.

시간T4에 있어서, 제어신호ＥＮ이 “L”로 변화되면 전환신호ＳＷ는 “L”이 되고, 스위치(5,6)는 각각 오프, 온으로 전환된다. 전압발생회로(3)의 출력 전압ＶＢ가, 스위치(6)를 통해 출력 노드ＮＯ에, 구동전압ＶＤ로서 출력된다. 또한 기준전압회로(10)와 바이어스 회로(20)의 동작은 정지되고, 이 바이어스 회로(20)로부터 출력되는 바이어스 전압ＢＬ도 “L”이 된다. 따라서, ＮＭＯＳ(33,42)는 오프 상태가 되고, 차동증폭회로(30)와 출력 회로(40)의 동작도 정지하고, 이 출력 회로(40)의 출력 전압ＶＡ는 저하한다.

한편, 지연회로(50)에서는, 커패시터(54)의 방전 시간으로 인해, 시각 T4보 다도 지연되어 시각 T5에, 지연 신호ＤＬ이 “L”이 된다. 단, 이 시점에서는 전환신호ＳＷ는, 이미 “L”이 되고 있으므로, 스위치(5,6)는 변화되지 않는다.

이상과 같이, 이 실시예 1의 전압 레귤레이터는, 제어신호ＥＮ이 “H”가 되었을 때에는, 출력 회로(40)의 출력 전압ＶＡ가 기준전압ＶＲ에 이르러 안정된 시점에서 스위치(5,6)를 전환하고, 이 제어신호ＥＮ이 “L”이 되었을 때에는, 바로 스위치(5,6)를 전환하기 위한 전환신호ＳＷ를 생성하는 지연회로(50)를 가지고 있다. 이에 따라 출력 전압ＶＡ가 안정되기 전에, 불안정한 상태로 구동전압ＶＤ로서 출력될 염려가 없어지고, 출력 전압을 전환했을 때 안정된 전압을 출력할 수 있다는 이점이 있다.

또한 지연회로(50)는, 제어 전압ＥＮ을 반전하기 위한 인버터를 구성하는 ＰＭＯＳ(51)와 ＮＭＯＳ(52)에 직렬로, 차동증폭회로(30)나 출력 회로(40)와 공통의 바이어스 전압ＢＬ으로 전도상태가 제어되는 ＮＭＯＳ(53)를 가지고 있다. 이에 따라 차동증폭회로(30)나 출력 회로(40)가 기동되고나서 안정된 상태가 될 때까지의 시간과, 지연회로(50)에 의한 전환신호ＳＷ의 지연시간을 거의 같은 시간이 되도록 맞추는 것이 가능하게 된다.

즉, 바이어스 전압ＢＬ이 높게 설정되어 있으면, 차동증폭회로(30)나 출력 회로(40)에 흐르는 전류가 커져서 응답 속도가 빨라지고, 단시간으로 소정의 출력 전압ＶＡ를 얻을 수 있다. 이때, 지연회로(50)의 ＮＭＯＳ(53)에 흐르는 전류도 커지므로, 커패시터(54)의 충전 시간도 짧아지고, 이 지연회로(50)의 지연시간도 단축된다. 따라서, 지연회로(50)의 지연시간을, 필요 이상으로 여유를 가진 시간으로 설정할 필요가 없어지고, 단시간에 안정한 원하는 출력 전압으로 전환할 수 있다는 이점이 있다.

[실시예 2]

도 4는, 본 발명의 실시예 2를 나타내는 전압 레귤레이터의 구성도이며, 도 1안의 요소와 공통 요소에는 공통 부호가 붙여지고 있다.

이 전압 레귤레이터는, 도 1안의 출력 회로(40)의 출력측과 접지전위ＧＮＤ 사이에, 부하 전류회로(60)를 삽입한 것이다.

부하 전류회로(60)는, 제어신호ＥＮ이 “L”에서 “H”로 전환된 후, 지연 신호ＤＬ이 “L”에서 “H”로 전환될 때까지, 출력 회로(40)로부터의 부하 전류를 흐르게 하기 위한 회로이다. 이 부하 전류회로(60)는, 출력 회로(40)의 출력측과 접지전위ＧＮＤ 사이에 직렬로 접속된 ＮＭＯＳ(61,62)를 가지고 있다. ＮＭＯＳ(61)의 게이트에는, 지연 신호ＤＬ이 인버터(63)로 반전하여 부여되고, ＮＭＯＳ(62)의 게이트에는, 바이어스 전압ＢＬ이 부여되고 있다. 그 밖의 구성은, 도 1과 같다.

이 전압 레귤레이터에서는, 제어신호ＥＮ이 “L”일 때, 바이어스 전압ＢＬ은 “L”이므로, 부하 전류회로(60)의 ＮＭＯＳ(62)는 오프이다. 제어신호ＥＮ이 “L”에서“H”로 전환된 후, 지연 신호ＤＬ이 “L”에서 “H”로 전환될 때까지, ＮＭＯＳ(61)의 게이트에는 인버터(63)에서“H”가 부여되고, ＮＭＯＳ(62)의 게이트에는 바이어스 전압ＢＬ이 인가된다. 이 시점에서는, 스위치(5)는 오프이므로, 출력 회로(40)의 출력측에서, 부하 전류회로(60)를 통해 접지전위ＧＮＤ에 부하 전 류가 흐른다.

다음에 지연 신호ＤＬ이 “H”로 전환되면, 이번은 부하 전류회로(60)의 ＮＭＯＳ(61)가 오프가 되고, 스위치(5)가 온이 되므로, 이 부하 전류회로(60)에 흐르는 전류가 정지하고, 출력 회로(40)로부터의 전류는, 스위치(5)를 통해 승압회로(2)측으로 흐른다. 그 밖의 동작은, 실시예 1과 설명한 바와 같다.

이상과 같이 , 이 실시예 2의 전압 레귤레이터는, 제어신호ＥＮ이 “L”에서 “H”로 전환된 후, 지연 신호ＤＬ이 “L”에서 “H”로 전환될 때까지, 출력 회로(40)로부터의 부하 전류를 흐르게하기 위한 부하 전류회로(60)를 가지고 있다. 이에 따라 실시예 1과 같은 이점에 더해서, 무부하 상태시의 위상 여유도를 향상시킬 수 있다는 이점이 있다.

또한, 본 발명은, 상기 실시예에 한정되지 않고, 여러가지의 변형이 가능하다. 이 변형예로서는, 예를 들면 다음과 같은 것이 있다.

(a)표시 패널의 구동전압ＶＤ를 출력하는 전압 레귤레이터를 예로 들어 설명했지만, 사용 목적을 한정하는 것은 아니고, 2종류 이상의 전압을 전환하여 출력하는 전압 레귤레이터에 적용가능하다.

(b)차동증폭회로(30), 출력 회로(40) 및 지연회로(50)의 회로 구성은, 도 1에 예시한 것에 한정되지 않는다.

(c)부하 전류회로(60)는, 도 4에 예시한 것에 한정되지 않는다.

본 발명에서는, 제어신호로 제1 출력 전압이 지정되었을 때, 동작 제어용의 바이어스 전압을 생성하고, 이 바이어스 전압과 기준전압에 의거하여 제1 출력 전압을 생성하는 제1 전압발생회로와, 제1 전압발생회로에서 생성된 바이어스 전압으로 동작이 제어되고, 제어신호를 지연시켜서 지연 신호를 출력하는 지연회로와, 제어신호와 지연 신호의 양쪽에서 제1 출력 전압이 지정되었을 때, 제1 전압발생회로에서 생성된 제1 출력 전압을 출력 노드에 출력하고, 그 이외일 때에는 제2 전압발생회로에서 생성된 제2 출력 전압을 상기 출력 노드에 출력하는 스위치회로를 구비하고 있다. 이에 따라 지연회로에 의해 제1 전압발생회로의 동작 속도에 따른 지연시간을 가지는 지연 신호가 출력되고, 이 지연 신호에 따라 스위치회로에서 제1과 제2 출력 전압의 전환이 행해진다. 따라서, 출력 전압을 전환되었을 때, 안정된 전압을 출력할 수 있다는 효과가 있다.

Claims

제1 또는 제2 출력 전압을 지정하는 제어신호에 의해 제1 출력 전압이 지정되었을 때, 동작 제어용의 바이어스 전압을 생성하는 동시에 기준전압과 상기 바이어스 전압에 의거하여 상기 기준전압에 대응한 상기 제1 출력 전압을 생성하는 제1 전압발생회로와,

제2 출력 전압을 생성하는 제2 전압발생회로와,

상기 바이어스 전압에 의해 동작이 제어되고, 상기 제어신호를 지연시켜서 지연 신호를 출력하는 지연회로와,

상기 제어신호에 의해 제1 출력 전압이 지정되고, 상기 지연 신호에 의해 제1 출력 전압이 지정되었을 때, 상기 제1 전압발생회로에서 생성된 상기 제1 출력 전압을 출력 노드에 출력하고, 그 이외일 때에는 상기 제2 전압발생회로에서 생성된 상기 제2 출력 전압을 상기 출력 노드에 출력하는 스위치회로를 구비한 것을 특징으로 하는 전압 레귤레이터.
제 1항에 있어서,

상기 제1 전압발생회로의 출력측에 설치되고, 상기 제어신호에 의해 상기 제1 출력 전압이 지정된 후, 상기 지연 신호에 의해 상기 제1 출력 전압이 지정될 때까지, 상기 제1 전압발생회로부터의 부하 전류를 흐르게 하는 부하 전류회로를 가 지는 것을 특징으로 하는 전압 레귤레이터.