KR19990083269A - 대기모드로부터바이어스전류를오기능없이전환시키기위한복귀가속기를구비한반도체집적회로디바이스 - Google Patents
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Abstract
바이어스 제어기(11)는 아날로그 회로(12)로부터 흘러나가는 바이어스 전류(Ilocal1 - Ilocaln)를 활성 모드에서 적절한 값으로 조정하고 대기 모드에서 전류를 영으로 감소시킨다. 바이어스 제어기(11)는 바이어스 전류에 비례하는 바이어스 전압(Vbias)을 검출하여 대기 모드에서 활성 모드로의 전환의 가속을 종결시키므로, 트랜지스터 특성이나 설계된 동작 온도와 실제 동작 온도와의 차이와 상관없이 가속을 정확하게 제어한다.
Description
본 발명은 반도체 집적 회로 디바이스에 관한 것으로, 특히 대기 모드와 활성 모드 사이에서 전환되는 전원 회로를 갖는 반도체 집적 회로 디바이스에 관한 것이다.
반도체 집적 회로 디바이스를 위해 다양한 아날로그 회로가 제안되었는데, 이 아날로그 회로들은 기준 전류로 바이어스된다. 아날로그 회로는 기준 전류를 일정하게 소비한다. 기준 전류가 대기 상태에서 아날로그 회로를 계속 흐르면, 기준 전류는 낭비가 된다. 이러한 이유로, 반도체 집적 회로 디바이스는 기준 전류가 대기 상태에서 유입되는 것을 중지시키고, 복귀 요청에 응답하여 아날로그 회로에 기준 전류를 공급하기 시작한다. 그러나, 고성능 전기 시스템은 복귀 요청에 대해 신속한 응답을 필요로 하며, 디바이스 제조업자는 복귀 시간을 단축시킬 것으로 기대된다.
도 1은 종래 기술의 바이어스 회로를 도시한다. 종래 기술의 바이어스 회로는 활성 모드와 대기 모드 사이에서 전환된다. 정전류원 I1은 정전류 ISTD를 노드 VSTD에 흘려보내고, 정전류 ISTD는 또한 노드 VSTD로부터 n 채널 증가형 전계 효과 트랜지스터 N1에 흐른다. n 채널 증가형 전계 효과 트랜지스터 N1은 접지선 GND에 접속된 소스 노드 및 노드 VSTD에 접속된 드레인 노드 및 게이트 전극을 구비한다. n 채널 증가형 전계 효과 트랜지스터 N1은 n 채널 증가형 전계 효과 트랜지스터 N2와 함께 전류 미러 회로 CM1을 형성한다. n 채널 증가형 전계 효과 트랜지스터 N1은 n 채널 증가형 전계 효과 트랜지스터 N2와 채널 치수가 같고, 전류 ISTD의 양은 n 채널 증가형 전계 효과 트랜지스터 N2를 통과하는 전류 IMIRR의 양과 같다. 전류 ISTD와 전류 IMIRR 간의 비율은 n 채널 증가형 전계 효과 트랜지스터 N1과 n 채널 증가형 전계 효과 트랜지스터 N2 간의 채널 치수비에 따라서 변할 수 있다.
n 채널 증가형 전계 효과 트랜지스터 N2는 전달 게이트, 즉 n 채널 증가형 전계 효과 트랜지스터 N3의 병렬 조합을 통해, 노드 Vsource에 접속되고, p 채널 증가형 전계 효과 트랜지스터 P2는 전원 전압선 Vdd와 노드 Vsource 간의 소스-드레인 경로 및 노드 Vsource에 접속된 게이트 전극을 갖는다. p 채널 증가형 전계 효과 트랜지스터 P2는 p채널 증가형 전계 효과 트랜지스터 P3과 함께 전류 미러 회로 CM2를 형성하고, p 채널 증가형 전계 효과 트랜지스터 P3은 전원선 Vdd와 바이어스 노드 Vbias 간의 소스-드레인 경로를 갖는다. p 채널 증가형 전계 효과 트랜지스터 P3의 게이트 전극은 노드 Vsource에 접속된다. 전류 IMIRR과 전류 Ibias 간의 비율은 p 채널 증가형 전계 효과 트랜지스터 P2와 p 채널 증가형 전계 효과 트랜지스터 P3 간의 채널 치수비에 따라 변할 수 있다.
n 채널 증가형 전계 효과 트랜지스터 N5는 바이어스 노드 Vbias와 접지선 GND 간의 소스-드레인 경로를 갖고, n 채널 증가형 전계 효과 트랜지스터 N5의 게이트 전극은 바이어스 노드 Vbias에 접속된다.
예로서, 부하 회로 L1, L2,... 및 Ln은 바이어스 전류가 공급되는 증폭기이고, 회로는 임의의 구성을 갖는다. 부하 회로 L1/L2/..../Ln의 회로 구성의 예는 도 2에 도시되어 있다. 저항기 R과 입력 트랜지스터 TIN의 직렬 조합이 전원선 Vdd와 공통 노드 COMN 사이에 접속되고, 저항기 RB와 입력 트랜지스터 TINB의 또 다른 직렬 조합이 상기 직렬 조합에 병렬로 접속된다. 한 쌍의 입력 신호 IN/INB는 부하 회로에 공급된다. 입력 신호 IN은 입력 트랜지스터 TIN의 게이트 전극에 공급되고, 상보 입력 신호 INB는 다른 입력 트랜지스터 TINB의 게이트 전극에 공급된다. 입력 신호 IN 및 상보 입력 신호 INB는 수십 밀리볼트에서 수백 밀리볼트의 범위의 전위 내에서 변하고, 입력 트랜지스터 TIN/TINB는 한 쌍의 입력 신호 IN/INB로부터 한 쌍의 출력 신호 OUT/OUTB를 생성한다. 출력 신호 OUT/OUTB는 수백 밀리볼트 정도의 전위 범위 내에서 변한다.
도 1에 도시된 종래 기술의 바이어스 회로의 일부를 형성하는 전류-소스 트랜지스터 TAIL1/TAIL2/.../TAILn은 공통 노드 COMN과 접지선 GND 사이에 접속된다. 전류-소스 트랜지스터 TAIL1/TAIL2/.../TAILn은 바이어스 전압 Vbias에 따라 소스-드레인 경로를 흐르는 전류의 양을 변화시킨다. 그러나, 바이어스 전압 Vbias가 너무 낮으면, 입력 트랜지스터 TIN/TINB를 흐르는 전류의 양이 증폭하기에 불충분하고, 필요한 이득을 얻을 수가 없다. 한편, 바이어스 전압 Vbias가 너무 높으면, 공통 노드 COMN의 전위 레벨이 낮아지고 입력 트랜지스터 TIN/TINB 모두 설계된 범위 내에서 변하는 입력 신호 IN/INB가 존재할 때 턴 온된다. 그 결과, 출력 신호 OUT의 전위 범위는 다른 출력 신호 OUTB의 전위 범위로부터 벗어나게 된다. 최악의 경우, 입력 트랜지스터 TIN/TINB는 차동 증폭기로서 역할을 하지 않는다. 따라서, 적당한 바이어스 전압 Vbias가 차동 증폭기 TIN/TINB에 필요하게 된다.
도 1로 다시 돌아가면, 전류-소스 트랜지스터 TAIL1/TAIL2/.../TAILn은 n 채널 증가형 전계 효과 트랜지스터로 구현되고 접지선 GND에 전류 Ilocal1/Ilocal2/.../Ilocaln을 흘려 보낸다. 전류-소스 트랜지스터 TAIL1/TAIL2/.../TAILn은 n 채널 증가형 전계 효과 트랜지스터 N5와 함께 전류 미러 회로 CM3를 형성한다. 전류 Ibias와 전류 Ilocal1/Ilocal2/.../Ilocaln 간의 비율은 n 채널 증가형 전계 효과 트랜지스터 N5와 n 채널 증가형 전류-소스 트랜지스터 TAIL1/TAIL2/.../TAILn 간의 채널 치수비에 따라 변할 수 있다. 대기 모드에서 전류 소비량을 감소시키기 위해, 전류 ISTD 및 IMIRR은 수십 마이크로 암페어로 설계되고, 전계 효과 트랜지스터는 전류 Ibias 및 Ilocal1/Ilocal2/..../Iaocaln을 대량으로 흘려보내도록 고안된다.
p 채널 증가형 전계 효과 트랜지스터 P6은 전원 전압선 Vdd와 노드 Vsource 간의 소스-드레인 경로를 갖고, 반전된 제어 신호 STBY가 인버터 INV1로부터 p 채널 증가형 전계 효과 트랜지스터 P6의 게이트 전극에 공급된다. n 채널 증가형 전계 효과 트랜지스터 N8은 바이어스 노드 Vbias와 접지선 GND 간의 소스-드레인 경로를 갖고, 제어 신호 STBY는 n 채널 증가형 전계 효과 트랜지스터 N8의 게이트 전극에 공급된다.
n 채널 증가형 전계 효과 트랜지스터 N4 및 펄스 발생기 PG1은 종래 기술의 바이어스 제어 회로에 포함되고, 리턴 가속기 ACL1와 조합되어 형성된다. n 채널 증가형 전계 효과 트랜지스터 N4는 노드 Vsource와 접지선 GND 사이의 소스-드레인 경로를 갖고, 출력 펄스 PLS1은 펄스 발생기 PG1로부터 n 채널 증가형 전계 효과 트랜지스터 N4의 게이트 전극에 공급된다.
도 3은 펄스 발생기 PG1을 도시한다. 펄스 발생기 PG1은 NOR 게이트 NR1 및 직렬로 접속된 지연 회로 DLY1과 인버터 INV2를 포함한다. 제어 신호 STBY는 NOR 게이트 NR1의 하나의 입력 노드에 직접 공급되고, 반전된 제어 신호 STBYB는 지연 시간 후에 인버터 INV2로부터 NOR 게이트 NR1의 다른 입력 노드에 공급된다. 제어 신호 STBY가 고 레벨(high level)에서 저 레벨(low level)로 전환되면, NOR 게이트 NR1은 출력 펄스 PLS1을 고 레벨로 쉬프트시키고, 출력 펄스 PLS1을 지연 시간 만큼 고 레벨로 유지한다. 지연 시간이 만료되면, NOR 게이트 NR1은 출력 펄스 PLS1을 저 레벨로 복귀시킨다. 펄스 기간은 지연 시간에 따라 변한다.
후속하여, 종래 기술의 바이어스 회로의 회로 작동에 대해 설명한다. 종래 기술의 바이어스 회로가 대기 모드에 있는 동안, 제어 신호 STBY는 고 레벨에 있는다. 제어 신호 STBY는 전달 게이트 N3/P1을 오프 상태로 유지하고, n 채널 증가형 전계 효과 트랜지스터 N8 및 p 채널 증가형 전계 효과 트랜지스터 P6은 턴 온된다. p 채널 증가형 전계 효과 트랜지스터 P6은 노드 Vsource를 포지티브 전원 전압 레벨로 충전하고, 노드 Vsource의 포지티브 전원 전압 레벨에 의해 p 채널 증가형 전계 효과 트랜지스터 P2/P3은 턴 오프된다. 이런 이유로, 전류 IMIRR 및 Ibias는 0이다. 출력 펄스 PLS1은 저 레벨로 복귀되고, n 채널 증가형 전계 효과 트랜지스터 N4는 턴 오프된다. 이러한 이유로, 노드 Vsource로부터 전류가 흘러나온다.
n 채널 증가형 전계 효과 트랜지스터 N8은 바이어스 노드 Vbias를 방전하고, 바이어스 노드 Vbias를 0으로 유지한다. 바이어스 노드 Vbias의 0볼트로, n 채널 증가형 전계 효과 트랜지스터 N5 및 n 채널 증가형 전류-소스 트랜지스터 TAIL1/TAIL2.../TAILn이 턴 오프된다. n 채널 증가형 전류-소스 트랜지스터 TAIL1/TAIL2.../TAILn을 통해 전류가 흐른다. 따라서, 종래 기술의 바이어스 제어 회로는 부하 회로 L1/L2/.../Ln의 전류 소비를 최소화한다.
활성 모드에서, 제어 신호 STBY는 저 레벨에 있고, 출력 펄스 PLS1 또한 저 레벨에 있는다. 출력 펄스 PLS1은 n 채널 증가형 전계 효과 트랜지스터 N4를 오프 상태로 유지시킨다. 전달 게이트 N3/P1은 턴 온되고, n 채널 증가형 전계 효과 트랜지스터 N8 및 p 채널 증가형 전계 효과 트랜지스터 P6은 턴 오프된다. 전류 IMIRR의 양은 전류 ISTD의 양과 n 채널 증가형 전계 효과 트랜지스터 N1 및 n 채널 증가형 전계 효과 트랜지스터 N2 간의 채널 치수비 간의 소산 결과와 동일하다. 전류 Ilocal1-Ilocaln의 양은 전류 Ibias의 양과 n 채널 증가형 전계 효과 트랜지스터 N5 및 n 채널 증가형 전류-소스 트랜지스터 TAIL1-TAILn 간의 채널 치수비 간의 소산 결과와 동일하다. 노드 Vsource는 적당한 전압 레벨 VP로 조정되어 전류 IMIRR을 흘려보내고, 바이어스 노드 Vbias 또한 적당한 전압 레벨 VN으로 조정되어 전류 Ibias를 흘려보낸다.
제어 신호 STBY가 고 레벨에서 저 레벨로 변하는 경우, 종래 기술의 바이어스 제어기는 대기 모드에서 활성 모드로 복귀되고, n 채널 증가형 전류-소스 트랜지스터 TAIL1-TAILn은 전류 Ilocal1-Ilocaln을 다음과 같이 적당한 값으로 증가시킨다.
먼저, 리턴 가속기 ACL1가 종래 기술의 바이어스 제어기에 포함되어 있지 않고, 제어 신호 STBY는 단순히 인버터 INV1의 게이트 전극, p 채널 증가형 전계 효과 트랜지스터 P1의 게이트 전극 및 n 채널 증가형 전계 효과 트랜지스터 N8의 게이트 전극에 공급된다고 가정한다. 제어 신호 STBY는 시간 t1에서 고 레벨에서 저 레벨로 전환되고 (도 4a 참조), 노드 Vsource는 n 채널 증가형 전계 효과 트랜지스터 N2를 경유하여 방전을 통해 전위 레벨 VP로부터 점차 강하한다. 따라서, p 채널 증가형 전계 효과 트랜지스터 P2/P3은 전류 IMIRR 및 Ibias를 증가시키고, 바이어스 노드 Vbias는 전위 레벨 VN을 향해 상승한다. 전위가 점차 증가하는 이유는 노드 Vsource 및 Vbias에 각각 결합된 기생 캐패시터 때문이다. 특히, 바이어스 노드 Vbias로부터 전류-소스 트랜지스터 TAILn의 게이트 전극까지의 도전선은 비교적 길고, 바이어스 노드 Vbias에 결합된 기생 캐패시턴스는 수pF 내지 수십 pF이다. 또 다른 이유는 n 채널 증가형 전계 효과 트랜지스터 N2의 작은 전류 구동 능력 때문이다. n 채널 증가형 전류-소스 트랜지스터 TAIL1-TAILn은 바이어스 노드 Vbias의 전위 레벨과 함께 채널 전도성을 점차 증가키고, 전류 Ilocal1-Ilocaln의 양을 점차 증가시킨다. 바이어스 노드 Vbias는 시간 t10에서 전위 레벨 VN에 도달하고, 따라서, 전류 Ilocal1-Ilocaln은 포화된다. 따라서, 리턴 가속기 ACL1이 없는 종래 기술의 바이어스 제어기는 시간 t1에서 시간 t10까지 긴 복귀 시간을 필요로 하는데, 그 시간은 수십 마이크로 세컨드이다. 긴 복귀 시간은 또한 노드 Vsource/Vbias에 결합된 많은 양의 기생 캐패시터와 n 채널 증가형 전계 효과 트랜지스터 N2의 작은 전류 구동 능력으로부터 도출된다.
리턴 가속기 ACL1이 있는 종래 기술의 바이어스 제어기는 도 4b 및 도 4c에 도시된 바와 같이, 장펄스 기간 및 단펄스 기간에서 서로 다르게 동작한다. 출력 펄스는 시간 t2에서 상승하고, 시간 t7 (도 4b 참조) 또는 시간 t4 (도 4c 참조)에서 하강한다. 따라서, 펄스 기간은 도 4b에 도시된 회로 동작과 도 4c에 도시된 회로 동작 사이에서 서로 다르다. 도 4b 및 도 4c에서, 플롯 PL1 및 PL2는 리턴 가속기 ACL1이 없는 종래 기술의 바이어스 제어기에서 관찰되는 전위 변화를 나타낸다.
제어 신호 STBY는 시간 t1에서 고 레벨에서 저 레벨로 변하고, 리턴 가속기 ACL1은 출력 펄스 PLS1을 시간 t2에서 고 레벨로 전환시킨다. 출력 펄스 PLS1은 n 채널 증가형 전계 효과 트랜지스터 N4를 온 상태로 전환시키고, n 채널 증가형 전계 효과 트랜지스터 N4는 노드 Vsource의 전류를 접지선 GND로 신속하게 방전시킨다. 이러한 이유로, 노드 Vsource는 시간 t3에서 저 레벨로 떨어진다. 이는 p 채널 증가형 전계 효과 트랜지스터 P2/P3을 완전히 턴 온 되게 한다. 리턴 가속기 ACL1은 출력 펄스 PLS1을 고 레벨에서 비교적 오랜 시간 기간 동안 유지하고, 출력 펄스 PLS1을 시간 t7에서 저 레벨로 복귀시킨다. 이러한 이유로, 바이어스 노드 Vbias는 시간 t6에서 전위 레벨 VN을 초과하고, 펄스 신호 PLS1이 시간 t7에서 저 레벨로 복귀된 후에 전위 레벨 VN으로 감소된다. 과도한 전위 레벨로 인해 n 채널 증가형 전류-소스 트랜지스터 TAIL1-TAILn은 타겟 값 Itg보다 큰 전류 Ilocal1-Ilocaln을 흘려 보내게 된다. 복귀 시간이 단축된다 해도, 많은 양의 전류 Ilocal1-Ilocaln이 부하 회로 L1/L2/.../Ln을 통해 흐르게 되고, 바람직하지 않은 래치-업(latch-up) 현상 및 고온 등을 유발시킨다.
한편, 리턴 가속기 ACL1이 출력 펄스 PLS1을 시간 t4에서 저 레벨로 복귀시키면 (도 4c 참조), n 채널 증가형 전계 효과 트랜지스터 N4는 턴 오프되고, 바이어스 노드 Vbias의 전위 상승이 감속된다. 이러한 이유로, n 채널 증가형 전류-소스 트랜지스터 TAILI1 내지 TAILn은 전류 Ilocal1-Ilocaln이 타겟 값 Itg에 도달할 때까지 비교적 긴 시간을 소비한다.
전술한 설명으로부터 이해할 수 있는 바와 같이, 리턴 가속기 ACL1은 출력 펄스 PLS1의 펄스 기간에 민감하여 제조업자는 복귀 시간과 오기능 간의 트레이드 오프 문제에 직면하게 된다. 상술한 바와 같이, 펄스 기간은 지연 회로 DLY1에 의해 정의되고, 제조 업자는 지연 회로 DLY1을 노드 Vsource로부터 방전하기에 최적인 지연 시간을 도입하도록 설계한다. 그러나, 지연 회로 DLY1의 트랜지스터 특성, 즉, 지연 시간은 제조 공정의 유동에 의해 영향을 받는다. 또한, 동작 온도 및 전원 전압 Vdd의 유동은 의도한 바가 아닌데도 지연 시간을 변하게 하고, 이에 따라서 펄스 기간을 변하게 한다. 따라서, 펄스 기간을 최적값으로 정밀하게 조정하는 것이 어렵다.
따라서, 본 발명의 중요한 목적은 대기 모드에서 활성 모드로의 복귀를 가속화하는 시간을 최적화하는 바이어스 제어 회로를 제공하는 것이다.
이러한 목적을 달성하기 위해, 본 발명은 바이어스 전류량을 기준 전류량과 비교하여 가속 주기의 종결점을 결정하는 것을 제안한다.
본 발명의 일 양태에 따르면, 제어될 제1 전류가 흐르는 메인 회로와, 상기 메인회로에 접속되어 기준 전류를 발생하며 상기 제1 전류를 제1 모드에서 상기 기준 전류의 크기에 대한 제1 값으로 조정하고 제2 모드에서 상기 제1 값보다 작은 제2 값으로 조정하는 바이어스 전류 제어기와, 상기 바이어스 전류 제어기에 접속되고 상기 제1 모드와 상기 제2 모드간의 모드 전환을 나타내는 명령에 응답하여 상기 바이어스 전류 제어기를 상기 제1 모드와 상기 제2 모드 사이에서 전환시키는 모드 전환기와, 상기 바이어스 전류 제어기 및 상기 모드 전환기에 접속되고 상기 명령에 응답하여 상기 제2 모드에서 상기 제1 모드로의 전환을 가속시키고 제1 전류의 크기를 기준 전류의 크기와 비교하여 전환 가속의 종결점을 결정하는 복귀 가속기를 포함하는 반도체 집적 회로가 제공된다.
도 1은 종래 기술의 바이어스 제어 회로의 회로 구성을 도시하는 회로도.
도 2는 종래 기술의 바이어스 제어 회로에 의해 제어되는 부하 회로의 회로 구성을 도시하는 회로도.
도 3은 지연 회로의 회로 구성을 도시하는 회로도.
도 4a는 리턴 가속기(return accelerator)가 없는 종래 기술의 바이어스 제어 회로에서 관찰되는 신호 파형을 도시하는 그래프.
도 4b 및 도 4c는 단펄스 기간 및 장펄스 기간 동안 종래 기술의 바이어스 제어 회로에서 관찰되는 신호 파형을 도시하는 그래프.
도 5는 본 발명에 따른 바이어스 제어 회로의 회로 구성을 도시하는 회로도.
도 6은 바이어스 제어 회로의 필수 노드에서의 신호 파형을 도시하는 그래프.
도 7은 본 발명에 따른 또 다른 바이어스 제어 회로의 회로 구성을 도시하는 회로도.
도 8은 바이어스 제어 회로의 필수 노드에서의 신호 파형을 도시하는 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11 : 바이어스 제어 회로, 12 : 아날로그 회로
13 : 바이어스 전류 발생기, 13a, 13b, 13c : 전류 미러 회로
14 : 모드 전환기,
15 : 복귀 가속기, 15b : 종결점 검출기, 15c : 논리 회로
도 5를 참조하면, 반도체 집적 회로 디바이스는 단일 반도체 칩(10) 상에 제조된다. 반도체 집적 회로 디바이스는 바이어스 제어 회로(11) 및 바이어스될 아날로그 회로(12)로 분할된다. 아날로그 회로(12)는, 예를 들면 복수의 차동 증폭기 121/122/.../12n을 포함하고, 전류 Ilocal1/Ilocal2/.../Ilocaln이 차동 증폭기 121/122/.../12n에서 접지선 GND로 흐른다.
바이어스 제어 회로(11)는 크게 바이어스 전류 발생기(13), 모드 전환기(14) 및 복귀 가속기(15)를 포함한다. 모드 전환기(14)는 바이어스 전류 발생기(13)를 대기 모드와 활성 모드로 변환시킨다. 바이어스 전류 발생기(13)는 전류 Ilocal1/Ilocal2/.../IlocalN을 활성 모드에서는 일정한 값으로 조정하고, 대기 모드에서는 최소화시킨다. 복귀 가속기(15)는 모드를 대기 모드에서 활성 모드로 가속화한다.
바이어스 전류 발생기(13)는 포지티브 전원선 Vdd와 접지선 GND 사이에 접속된 전류 미러 회로(13a), 아날로그 회로(12)와 접지선 GND 사이에 접속된 전류 미러 회로(13b) 및 모드 전환기(14)를 통해 포지티브 전원선 Vdd와 전류 미러 회로(13a/13b) 사이에 접속된 전류 미러 회로(13c)를 포함한다. 전류 미러 회로(13a)는 포지티브 전원선 Vdd로부터 접지선 GND로 기준 전류 ISTD를 일정하게 흘려보내고, 기준 전류 ISTD에 거의 비례하는 전류 IMIRR을 생성한다. 전류 미러 회로(13c)는 전류 IMIRR에 거의 비례하는 바이어스 전류 Ibias를 생성하고, 이 바이어스 전류 Ibias를 전류 미러 회로(13b)에 공급한다. 결국, 전류 미러 회로(13b)는 바이어스 전류 Ibias에 거의 비례하는 전류 Ilocal1-Ilocaln을 생성한다.
전류 미러 회로(13a)는 정전류원(13d)과 n 채널 증가형 전계 효과 트랜지스터 Qn1/Qn2의 병렬 조합을 포함한다. n 채널 증가형 전계 효과 트랜지스터 Qn1은 정전류원(13d)과 접지선 GND 사이에 접속되고 다른 n 채널 증가형 전계 효과 트랜지스터 Qn2는 모드 전환기(14)와 접지선 GND 사이에 접속된다. n 채널 증가형 전계 효과 트랜지스터 Qn1의 드레인 노드는 n 채널 증가형 전계 효과 트랜지스터의 게이트 전극에 접속된다. 기준 전류 ISTD는 기준 전압 Vref로 변환되고, 기준 전압 Vref는 n 채널 증가형 전계 효과 트랜지스터 Qn1/Qn2의 게이트 전극 모두에 인가된다. 이러한 이유로, n 채널 증가형 전계 효과 트랜지스터 Qn1/Qn2의 병렬 조합은 기준 전류 ISTD에 비례하여 전류 IMIRR을 변화시킨다. 기준 전압 Vref는 기준 전류 ISTD에 비례하여 변하고, 기준 전류 ISTD의 크기를 나타낸다. 기준 전압 Vref는 또한 복귀 가속기(15)에도 공급된다.
전류 미러 회로(13c)는 포지티브 전원선 Vdd 및 모드 전환기(14)에 병렬 접속된 p 채널 증가형 전계 효과 트랜지스터 Qp1/Qp2의 병렬 조합에 의해 구현된다. p 채널 증가형 전계 효과 트랜지스터 Qp1은 모드 전환기를 통해 전류 IMIRR을 n 채널 증가형 전계 효과 트랜지스터 Qn2에 공급하고, 다른 p 채널 증가형 전계 효과 트랜지스터 Qp2는 모드 전환기(14)를 통해 전류 미러 회로(13b)에 바이어스 전류 Ibias를 흘려보낸다. p 채널 증가형 전계 효과 트랜지스터 Qp1/Qp2의 병렬 조합은 전류 IMIRR에 대하여 바이어스 전류 Ibias에 비례하여 변한다.
전류 미러 회로(13b)는 n 채널 증가형 전계 효과 트랜지스터 Qn3, Qn11, Qn12,...및 Qn1n의 병렬 조합을 포함한다. n 채널 증가형 전계 효과 트랜지스터 Qn3은 모드 전환기(14)와 접지선 GND 사이에 접속되고, 접지선 GND에 바이어스 전류 Ibias를 흘려보낸다. n채널 증가형 전계 효과 트랜지스터 Qn3의 드레인 노드는 n 채널 증가형 전계 효과 트랜지스터 Qn3의 게이트 전극과 n 채널 증가형 전계 효과 트랜지스터 Qn11/Qn12/,,,/Qn1n의 게이트 전극에 접속된다. n 채널 증가형 전계 효과 트랜지스터 Qn3은 바이어스 전류 Ibias를 바이어스 전압 Vbias로 변환하고, 바이어스 전압 Vbias는 n 채널 증가형 전계 효과 트랜지스터 Qn3/Qn11/Qn12/,,,/Qn1n의 게이트 전극에 인가된다. 따라서, 전류 미러 회로(13b)는 전류 Ilocal1/Ilocal2/.../Ilocaln을 바이어스 전류 Ibias에 비례하여 생성한다. 바이어스 전압 Vbias는 또한 복귀 가속기(15)에도 공급된다.
모드 전환기(14)는 p 채널 증가형 전계 효과 트랜지스터 Qp3과 n채널 증가형 전계 효과 트랜지스터 Qn4의 병렬 조합, p 채널 증가형 전계 효과 트랜지스터 Qp4, n 채널 증가형 전계 효과 트랜지스터 Qn5 및 인버터 INV11을 포함한다. 제어 신호 STBY는 인버터 INV10에 공급되고, 인버터 INV10은 제어 신호 STBY로부터 반전된 제어 신호 STBYB를 생성한다. Qp3/Qn4의 병렬 조합은 p 채널 증가형 전계 효과 트랜지스터 Qp1 및 n 채널 증가형 전계 효과 트랜지스터 Qn2 사이에 접속되고, 제어 신호 STBY 및 반전된 제어 신호 STBYB는 p 채널 증가형 전계 효과 트랜지스터 Qp3의 게이트 전극 및 n 채널 증가형 전계 효과 트랜지스터 Qn4의 게이트 전극에 각각 공급된다. p채널 증가형 전계 효과 트랜지스터 Qp4는 포지티브 전원선 Vdd와 p채널 증가형 전계 효과 트랜지스터 Qp1의 드레인 노드 Vsource 사이에 접속되고, 반전된 제어 신호 STBYB에 의해 게이트된다. n 채널 증가형 전계 효과 트랜지스터 Qn5는 p채널 증가형 전계 효과 트랜지스터 Qp2의 드레인 노드 Vbias 와 접지선 GND 사이에 접속되고, 제어 신호 STBY는 n채널 증가형 전계 효과 트랜지스터 Qn5의 게이트 전극에 공급된다.
저 레벨의 제어 신호 STBY는 활성 모드를 나타내고, 고 레벨의 신호는 대기 모드를 나타낸다. 제어 신호 STBY가 저 레벨에 있는 동안에는 p채널 증가형 전계 효과 트랜지스터 QP4와 n채널 증가형 전계 효과 트랜지스터 Qn5가 오프되고, 전송 게이트 Qp3/Qn4가 온된다. p채널 증가형 전계 효과 트랜지스터 Qp4는 p채널 증가형 전계 효과 트랜지스터 Qp1을 포지티브 전원선 Vdd로부터 전기적으로 분리시키고, n채널 증가형 전계 효과 트랜지스터 Qn5는 p채널 증가형 전계 효과 트랜지스터 Qp2의 드레인 노드 Vbias를 접지선 GND로부터 전기적으로 분리시킨다. 병렬 결합 Qp3/Qn4는 전류 IMIRR을 n채널 증가형 전계 효과 트랜지스터 Qn2로 전달하고, 모드 전환기(14)는 전류 미러 회로(13a,13c, 13b)가 기준 전류 ISTD에 비례하여 바이어스 전류 Ibias를 발생시키도록 한다.
한편, 제어 신호 STBY가 하이레벨인 동안에는 병렬 조합 Qp3/Qn4가 오프되고, p채널 증가형 전계 효과 트랜지스터 Qp4와 n채널 증가형 전계 효과 트랜지스터 Qp2가 온된다. 병렬 조합 Qp3/Qn4는 전류 미러 회로(13c)로부터 전류 미러 회로(13a)를 차단한다. p채널 증가형 전계 효과 트랜지스터 Qp4는 포지티브 전압을 p채널 증가형 전계 효과 트랜지스터 Qp1/Qp2의 게이트 전극에 공급하고, p채널 증가형 전계 효과 트랜지스터 Qp1/Qp2가 오프되도록 한다. 전류 미러 회로(13c)는 전류 IMIRR 및 바이어스 전류 Ibias를 기타 전류 미러 회로(13a.13b)에 공급하지 않는다. 더욱이, n채널 증가형 전계 효과 트랜지스터 Qn5가 온되면, 나머지 바이어스 전류 Ibias를 접지선 GND에 방출하게 되고, 드레인 노드 Vbias는 접지 레벨로 고정된다. 그 결과, n채널 증가형 전계 효과 트랜지스터 Qn3/Qn11/Qn12/ … /Qn1n이 오프되고 전류 Ilocal1/Ilocal2/ … /Ilocaln이 최소화된다.
복귀 가속기(15)는 n채널 증가형 전계 효과 트랜지스터 Qp6과 제어기(15a)를 포함하고 있다. n채널 증가형 전계 효과 트랜지스터 Qn6은 p채널 증가형 전계 효과 트랜지스터 Qp1와 접지선 GND 사이에 접속되고, 제어기(15a)는 온 상태와 오프 상태 사이에서 n채널 증가형 전계 효과 트랜지스터 Qn6을 변화시킨다. 바이어스 제어 회로가 활성 모드인 동안에는 제어기는 n채널 증가형 전계 효과 트랜지스터 Qn6이 오프 상태를 유지하도록하고, 전류 미러 회로(13c)로부터 흘러나오는 전류에 어떠한 추가적인 전류 경로도 제공하지 않는다. 제어 신호 STBY가 하이레벨에서 저 레벨로 변화하는 경우, 제어기(15a)는 n채널 증가형 전계 효과 트랜지스터 Qn6을 온 상태로 변화시키게 되고, n채널 증가형 전계 효과 트랜지스터 Qn6은 전류 미러 회로(13c)로부터 흘러나오는 전류에 추가적인 전류 경로를 제공하여 활성 모드로의 복귀를 가속화한다.
제어기(15a)는 2부분 즉, 종결점 검출기(15b)와 논리 회로(15c)로 나누어진다. 종결점 검출기는 포지티브 전원선 Vdd와 접지선 GND 사이에 접속되어 가속 주기가 소멸되었는지의 여부를 보기 위해 기준 전압 Vref와 바이어스 전압을 비교한다. 제어 신호 STBY가 하이레벨에서 저 레벨로 변화되는 경우, 논리 회로(15c)는 n채널 증가형 전계 효과 트랜지스터 Qn6에 하이레벨을 제공하여 온 상태로 상태를 변화시킨다. 그후, 종결점 검출기(15b)는 가속이 종결점에 도달하였는지를 판정하고, 논리 회로(15c)는 n채널 증가형 전계 효과 트랜지스터 Qn6을 오프 상태로 변화시킨다.
종결점 검출기(15b)는 정전압선 Vdd에 접속된 p채널 증가형 전계 효과 트랜지스터 Qp5/Qp6의 병렬 조합과, p채널 증가형 전계 효과 트랜지스터 Qp5/Qp6 사이에 접속된 2개의 n채널 증가형 전계 효과 트랜지스터 Qn7/Qn8과, 접지선 GND 및 인버터 INV12를 포함하고 있다. p채널 증가형 전계 효과 트랜지스터 Qp5/Qp6은 p채널 증가형 전계 효과 트랜지스터 Qp5와 n채널 증가형 전계 효과 트랜지스터 Qn7 사이의 공통 드레인 노드에 접속되는 각각의 게이트 전극을 가지고 있으며, 전류 미러 회로를 형성하고 있다. 기준 전압 Vref와 바이어스 전압 Vbias는 n채널 증가형 전계 효과 트랜지스터 Qn7의 게이트 전극과 n채널 증가형 전계 효과 트랜지스터 Qn8의 게이트 전극 사이에 공급된다. n채널 증가형 전계 효과 트랜지스터 Qn7은 기타 n채널 증가형 전계 효과 트랜지스터 Qn8의 트랜지스터 특성과 동일하며, 제어 신호 CTL10이 p채널 증가형 전계 효과 트랜지스터 Qn6과 n채널 증가형 전계 효과 트랜지스터 Qn8 사이의 공통 드레인 노드로부터 인버터 INV12에 공급된다. 제어 신호 CTL10의 전위 레벨은 바이어스 전압 Vbias의 전위에 반비례하고 있다. 바이어스 전압 Vbias가 선정된 값 VN에 도달하면 제어 신호 CTL10은 인버터 INV12의 임계치보다 낮아지게 되고, 인버터 INV12는 그 출력 노드에서 전위 레벨을 변화시킨다. 따라서, 종결점 검출기(15b)는 기준 전압 Vref와 바이어스 전압 Vbias간의 전압 비교를 통해 종결점을 탐지한다.
논리 회로(15c)는 인버터 INV12에 접속되어 있는 NOR게이트 NR10을 포함하고 있다. 제어 신호 STBY와 인버터 INV12의 출력 신호가 NOR 게이트 NR10에 공급된다. NOR 게이트 NR10의 출력 노드는 p채널 증가형 전계 효과 트랜지스터 Qn6의 게이트 전극에 접속되어, 펄스 신호 PUMP를 n채널 증가형 전계 효과 트랜지스터 Qn6의 게이트 전극에 공급한다.
p채널 증가형 전계 효과 트랜지스터 Qp5/Qp6은 공통 드레인 노드의 전위 레벨에 응답하고, n채널 증가형 전계 효과 트랜지스터 Qn7/Qn8에 전류를 공급한다. p채널 증가형 전계 효과 트랜지스터 Qp5는 전류에 대한 채널 저항을 제공하고, 채널 저항은 공통 드레인 노드의 전위 레벨에 따라 균일하게 변화되고, 따라서 기준 전압 Vref를 변화시킨다. 그러나, n채널 증가형 전계 효과 트랜지스터 Qn7/Qn8은 기준 전압 Vref와 바이어스 전압 Vbias에 따라 채널 저항을 변화시킨다. 기준 전압 Vref가 일정하더라도 바이어스 전압 Vbias는 대기 모드로부터 활성 모드로의 순시 주기(transient period)에서 상승하고, p채널 증가형 전계 효과 트랜지스터 Qp6와 n채널 증가형 전계 효과 트랜지스터 Qn8 간의 공통 드레인 노드에서의 전위 레벨이 감소된다. 공통 드레인 노드에서의 전위 레벨이 제어 신호 CTL10으로서 인버터 INV12에 공급된다. 제어 신호 CTL10이 인버터 INV12의 임계치보다 낮아지는 경우 인버터 INV12는 고 레벨로 그 출력 노드를 변화시키며, NOR 게이트 NR10은 저 레벨로 그 출력 노드를 변화시킨다. 그 결과, n채널 증가형 전계 효과 트랜지스터 Qn6이 오프된다.
도 6은 도 5에 도시된 바이어스 제어기의 회로 동작을 예시하고 있다. 바이어스 제어기(11)는 활성 모드와 대기 모드에서 종래 기술의 바이어스 제어기의 동작과 유사하다. 그러나, 바이어스 제어기(11)는 복귀시 대기 모드로부터 활성 모드로 다르게 동작하며, 설명은 회복시의 회로 동작에 집중한다.
바이어스 제어기(11)가 대기 모드에 있는 동안 제어 신호 STBY는 하이레벨이 되고, 인버터 INV12는 NOR 게이트 NR10에 저 레벨을 제공한다. NOR 게이트 NR10은 펄스 신호 PUMP를 저 레벨로 유지한다. 플롯 PL10/PL11은 복귀 액세레이터가 없는 종래 기술의 바이어스 제어기의 전위 변화를 나타낸다.
제어 신호 STBY는 시간 t21에서 저 레벨로 변화되고, 따라서 NOR 게이트 NR10은 시간 t22에서 펄스 신호 PUMP를 고 레벨로 변화시킨다. 이어서, n채널 증가형 전계 효과 트랜지스터 Qn6이 온된다. 제어 신호 STBY는 전송 게이트 Qp3/Qn4가 온되도록 하고, p채널 증가형 전계 효과 트랜지스터 Qp4와 n채널 증가형 전계 효과 트랜지스터 Qn5가 오프되도록 한다. 이어서, 드레인 노드 Vsource는 n채널 증가형 전계 효과 트랜지스터 Qn2와 Qn6 모두를 통해 방전되고, 전위 레벨은 급속히 다운된다.
드레인 노드 Vsource에서의 전위 레벨은 p채널 증가형 전계 효과 트랜지스터 Qp1/Qp2의 게이트 전극에 공급되고, 급속한 전위 하강은 p채널 증가형 전계 효과 트랜지스터 Qp2가 바이어스 전류를 증가시키도록 하고, 따라서 바이어스 전압을 상승시킨다.
바이어스 전압 Vbias이 시간 t23에서 선정된 전압에 도달하면, 전류 Ilocal1 - Ilocaln은 목표값 Itg로 증가된다. 바이어스 전압 Vbias는 n채널 증가형 전계 효과 트랜지스터 Qn8의 게이트 전극에 공급되고, n채널 증가형 전계 효과 트랜지스터 Qn8은 채널 저항을 감소시킨다. 그 결과, 제어 신호 CTL10은 인버터 INV12의 임계 보다 낮아지고, 인버터 INV12는 NOR 게이트 NR10에 하이레벨을 공급한다. NOR 게이트 NR10은 펄스신호 PUMP를 저 레벨로 복귀하고, n채널 증가형 전계 효과 트랜지스터 Qn6이 오프된다.
상기한 설명으로부터 인식할 수 있는 바와 같이, 종결점 검출기(15b)는 가속 종결점을 판정하기 위해 바이어스 전압 Vbias를 모니터한다. 처리 변동(process fluctuation)이 트랜지스터 특성에 영향을 주는 경우에도 종결점 검출기(15b)는 가속 종결점을 정확하게 판정하고, 바이어스 제어기(11)의 기능장애를 금지시킨다. 종결점 검출기(15b) 역시 지정된 동작 온도와 실제 동작 온도 간에 차이가 있을 수 있고, 가속 종결점을 정확하게 제공한다.
이러한 상황에서, 아날로그 회로(12)는 메인 회로의 역할을 하고, 활성 모드와 대기 모드는 각각 제1 모드와 제2 모드에 대응하고 있다.
제2 실시예
다시 도 7로 돌아가보면, 본 발명을 구현하는 또 다른 반도체 집적 회로 장치는 반도체 칩에 모두 집적되고 있는 바이어스 제어기(31)와 아날로그 회로(32) 모두를 구비하고 있다(도시생략). 아날로그 회로(32)는 증폭기(321/322/ … /32n)을 포함하고 있고, 바이어스 제어기(31)는 바이어스 전류 생성기(33)와, 모드 전환기(34) 및 복귀 가속기(35)를 포함하고 있다. 전류 생성기(33)과 모드 전환기(34)는 제1 실시예의 그것들과 유사하므로 단순화를 위해 더 이상의 설명은 생략한다.
복귀 가속기(35)는 n채널 증가형 전계 효과 트랜지스터 Qn31과 제어기(35a)를 포함하고 있으며, 제어기는 종결점 검출기(35b)와 논리 회로(35c)로 구분되어 있다. 종결점 검출기(35b)는 종결점 검출기(15b)에 대해 회로 구성이 유사하며, 상세한 설명은 생략한다.
인버터 INV12는 논리 회로(15c)에 부가되어 있다. 기타 회로 소자들은 논리 회로(15c)의 대응하는 회로 구성을 나타내는 동일한 참조부호가 붙어있다. 인버터 INV12는 NOR 게이트 NR10의 출력 노드와 입력 노드에 각각 접속되는 입력 노드와 출력 노드를 가지고 있다. 인버터 INV20는 NOR 게이트 NR10의 동작에 히스테리시스를 제공한다.
도 8은 복귀시 대기 모드로부터 활성 모드로의 바이어스 제어기(31)의 회로 동작을 예시하고 있다. 히스테리시스는 바이어스 전압 Vbias의 파형에서 오버슈트 OS의 원인이되고, 복귀 시간은 제1 실시형태이 복귀 시간 보다 약간 연장된다. 그러나, 히스테리시스는 검출 특성이 안정되도록 한다. n채널 증가형 전계 효과 트랜지스터 Qn7을 통해 전류가 흐르는 양이 n채널 증가형 전계 효과 트랜지스터 Qn8을 통해 지나가는 전류의 양에 근접하는 경우, 종결점 검출기(35b)는 종결점을 정확하게 판정한다.
본 발명의 실시예가 설명되었지만, 당업자라면 본 발명의 취지와 범위를 벗어나지 않는 다양한 변경과 변형이 있을 수 있음을 인식할 것이다.
바이어스될 아날로그 회로가 증폭기(12l 내지 12n)로 제한되는 것은 결코 아니다. 바이어스 제어기는 바이어스 전압을 변화시킴으로써 대기 모드와 활성 모드 사이에서 아날로그 회로가 변화될 수 있는 한 어떠한 종류의 아날로그 회로도 이용가능하다.
바이어스 제어 회로는 대기 모드에서 아날로그 회로와 접지선 GND 사이에서 소량의 전류를 흘릴 수도 있다.
Claims (14)
- 제어될 제1 전류(Ilocal1 - Ilocaln)가 흐르는 메인회로(12; 32)와;바이어스 전류 제어회로(11; 31)를 구비하고,상기 바이어스 전류 제어회로가상기 메인회로(12; 32)에 접속되어 기준 전류(ISTD)를 발생하며 상기 제1 전류(Ilocal1 - Ilocaln)를 제1 모드에서 상기 기준 전류의 크기에 대한 제1 값으로 조정하고 제2 모드에서 상기 제1 값보다 작은 제2 값으로 조정하는 바이어스 전류 제어기(13; 33)와,상기 바이어스 전류 제어기(13; 33)에 접속되고 상기 제1 모드와 상기 제2 모드간의 모드 변동을 나타내는 명령(STBY)에 응답하여 상기 바이어스 전류 제어기(13; 33)를 상기 제1 모드와 상기 제2 모드 사이에서 전환시키는 모드 전환기(14; 34)와,상기 바이어스 전류 제어기(13; 33) 및 상기 모드 전환기(14; 34)에 접속되고 상기 명령에 응답하여 상기 제2 모드에서 상기 제1 모드로의 전환을 가속시키는 복귀 가속기(15; 35)를 포함하는 반도체 집적회로에 있어서,상기 복귀 가속기가 상기 제1 전류(Ilocal1 - Ilocaln)의 크기를 상기 기준 전류(ISTD)의 크기와 비교하여 상기 전환 가속의 종결점을 판정하는 것을 특징으로 하는 반도체 집적회로.
- 제1항에 있어서,상기 복귀 가속기(15; 35)가상기 제1 전류(Ilocal1 - Ilocaln)에 비례하는 제2 전류(Ibias)로부터 변환된 제1 바이어스 전압(Vbais)을 상기 기준 전류(ISTD)로부터 변환된 기준 전압(Vref)과 비교하여 상기 가속이 상기 종결점에 도달할 때 제1 제어 신호를 생성하는 전압 비교기(15b; 35b)와,상기 명령(STBY) 및 상기 제1 제어 신호에 응답하여 제2 제어 신호(PUMP)를 상기 가속시 비활성 레벨에서 활성 레벨로 전환하는 논리 회로(15c; 35c)와,상기 제2 제어 신호(PUMP)에 응답하여 상기 전환을 가속시키는 가속 트랜지스터(Qn6; Qn31)를 포함하는 반도체 집적회로.
- 제2항에 있어서,상기 가속 트랜지스터(Qn6; Qn31)는 상기 바이어스 전류 제어기(13; 33)의 제1 노드(Vsource)로부터 제1 일정 전압원(GND)으로의 전류 경로를 제공하며, 상기 모드 전환기(14; 34)는 상기 제1 노드(Vsource)를 통해 흐르는 전류가 상기 바이어스 전류 제어기를 상기 제2 모드에서 상기 제1 모드로 전환하도록 흐르게 하는 반도체 집적회로.
- 제2항에 있어서,상기 전압 비교기(15b; 35b)가상기 제1 일정 전압과 다른 제2 일정 전압원(Vdd)에 접속되고 제2 바이어스 전압에 응답하여 제1 출력 노드에 제3 전압을 공급하고 제2 출력 노드에 상기 제3 전류에 비례하는 제4 전류를 공급하는 전류 미러 회로(Qp5/Qp6)와.상기 제1 출력 노드와 상기 제1 일정 전압원(GND) 사이에 접속되고 상기 기준 전압(Vref)에 응답하여, 상기 제2 바이어스 전압을 생성하도록 상기 제3 전류에 대항하는 제1 저항을 제공하는 제1 트랜지스터(Qn7)와,상기 제2 출력 노드와 상기 제1 일정 전압원(GND) 사이에 접속되고 상기 제1 바이어스 전압(Vbias)에 응답하여, 제3 제어 신호(CTL10)를 생성하도록 상기 제4 전류에 대항하는 제2 저항을 제공하는 제2 트랜지스터(Qn8)와,상기 제3 제어 신호(CTL10)에 응답하여 상기 제1 제어 신호를 생성하는 논리 게이트(INV12)를 포함하는 반도체 집적회로.
- 제4항에 있어서,상기 제3 제어 신호(CTL10)는 상기 가속시에 전위 레벨을 증가시키고, 상기 논리 게이트(INV12)는 상기 제3 제어 신호(CTL10)가 그 임계치를 초과할 때 상기 제1 제어 신호를 생성하는 반도체 집적회로.
- 제1항에 있어서,상기 바이어스 전류 제어기(13; 33)는제1 일정 전압원(GND)과 상기 제1 일정 전압과는 크기가 다른 제2 일정 전압원(Vdd) 사이에 접속되고 상기 기준 전류(ISTD)가 공급되어 제2 전류(IMIRR)를 상기 기준 전류(ISTD)에 비례하도록 조정하는 제1 전류 미러 회로(13a)와,상기 제2 전압원(Vdd)과 상기 제1 전류 미러 회로(13a) 사이에 접속되어 제3 전류(Ibias)를 상기 제2 전류(IMIRR)에 비례하도록 조정하는 제2 전류 미러 회로(13c)와,상기 제2 전류 미러 회로(13c)와 상기 제1 일정 전압원(GND) 사이에 접속되어 상기 제1 전류(Ilocal1 - Ilocaln)를 상기 제3 전류(Ibias)에 비례하도록 조정하는 제3 전류 미러 회로(13b)를 포함하는 반도체 집적회로.
- 제6항에 있어서,상기 모드 전환기(14; 34)가 상기 제2 전류 미러 회로(13c)와 상기 제1 및 제3 전류 미러 회로(13a 및 13b) 사이에 접속되고, 상기 제2 모드에서 상기 제2 및 제3 전류(IMIRR; Ibias)를 영으로 감소시키는 반도체 집적회로.
- 제7항에 있어서,상기 모드 전환기(14; 34)가상기 제2 전류 미러 회로(13c)와 상기 제1 전류 미러 회로(13a) 사이에 접속되고 상기 명령(STBY)에 응답하여 상기 제2 모드에서 상기 제2 전류(IMIRR)를 인터럽트하며, 상기 제2 전류(IMIRR)가 상기 제2 전류 미러 회로(13c)에서 상기 제1 전류 미러 회로(13a)로 흐르게 하는 게이트 수단(Qp3; Qn4)과,상기 제2 전류 미러 회로(13c)와 상기 게이트 수단(Qp3; Qn4) 사이의 제1 중간 노드(Vsource)와 상기 제2 일정 전압원(Vdd) 사이에 접속되고 상기 명령(STBY)에 응답하여 상기 제2 모드에서 상기 제2 및 제3 전류(IMIRR; Ibias)를 영으로 감소시키도록 상기 제2 일정 전압(Vdd)을 상기 제1 중간 노드를 통해 상기 제2 전류 미러 회로(13c)에 공급하며, 상기 제1 모드에서 상기 제1 중간 노드(Vsource)를 상기 제2 일정 전압원(Vdd)으로부터 차단시키는 제1 스위칭 트랜지스터(Qp4)와.상기 제2 전류 미러 회로(13c)와 상기 제3 전류 미러 회로(13b) 사이의 제2 중간 노드(Vbias)와 상기 제1 일정 전압원(GND) 사이에 접속되고 상기 명령(STBY)에 응답하여 상기 제2 모드에서 상기 제2 중간 노드(Vbias)를 상기 제1 일정 전압(GND)에 접속시키며, 상기 제2 중간 노드(Vbias)를 상기 제1 일정 전압원(GND)으로부터 차단시키는 제2 스위칭 트랜지스터(Qn5)를 포함하는 반도체 집적회로.
- 제8항에 있어서,상기 복귀 가속기(15; 35)는 상기 제1 중간 노드(Vsource)와 상기 제1 일정 전압원(GND) 사이에 접속되어 상기 가속시에 상기 제1 중간 노드와 상기 제1 일정 전압원 사이에 전류 경로를 제공하는 가속 트랜지스터(Qn6; Qn31)를 구비하는 반도체 집적회로.
- 제9항에 있어서,상기 복귀 가속기(15; 35)가상기 제3 전류(Ibias)로부터 변환된 제1 바이어스 전압(Vbais)을 상기 기준 전류(ISTD)로부터 변환된 기준 전압(Vref)과 비교하여 상기 가속이 상기 종결점에 도달할 때 제1 제어 신호를 생성하는 전압 비교기(15b; 35b)와,상기 명령(STBY) 및 상기 제1 제어 신호에 응답하여 제2 제어 신호(PUMP)를 상기 가속시 상기 가속 트랜지스터(Qn6; Qn31)에 공급하는 논리 회로(15c; 35c)를 더 포함하는 반도체 집적회로.
- 제10항에 있어서,상기 전압 비교기(15b; 35b)가상기 제2 일정 전압원(Vdd)에 접속되고 제2 바이어스 전압에 응답하여 제1 출력 노드에 제4 전류를 공급하고 제2 출력 노드에 상기 제4 전류에 비례하는 제5 전류를 공급하는 전류 미러 회로(Qp5; Qp6)와.상기 제1 출력 노드와 상기 제1 일정 전압원 사이에 접속되고 상기 기준 전압에 응답하여, 상기 제2 바이어스 전압을 생성하도록 상기 제4 전류에 대항하는 제1 저항을 제공하는 제1 트랜지스터(Qn7)와,상기 제2 출력 노드와 상기 제1 일정 전압원 사이에 접속되고 상기 제1 바이어스 전압에 응답하여, 제3 제어 신호를 생성하도록 상기 제5 전류에 대항하는 제2 저항을 제공하는 제2 트랜지스터(Qn8)와,상기 제3 제어 신호에 응답하여 상기 제1 제어 신호를 생성하는 논리 게이트(INV10)를 포함하는 반도체 집적회로.
- 제11항에 있어서,상기 제3 제어 신호(CTL10)는 상기 가속시에 전위 레벨을 증가시키고, 상기 논리 게이트(INV10)는 상기 제3 제어 신호(CTL10)가 그 임계치를 초과할 때 상기 제1 제어 신호를 저 레벨에서 고 레벨로 전환하는 반도체 집적회로.
- 제12항에 있어서,상기 명령은 상기 제2 모드에서 상기 고 레벨을 갖고 상기 제1 모드에서 상기 저 레벨을 갖는 제4 제어 신호(STBY)로 표현되며, 제1 인버터(INV10) 및 NOR 게이트(NR10)는 각각 상기 논리 게이트 및 상기 논리 회로로 작용하는 반도체 집적회로.
- 제13항에 있어서,상기 논리 회로가 상기 NOR 게이트의 출력 노드에 접속된 입력 노드와 상기 NOR 게이트의 입력 노드에 접속된 출력 노드를 갖는 제2 인버터(INV20)를 더 포함하며, 상기 제2 인버터가 상기 NOR 게이트의 논리 기능에 히스테리시스를 제공하는 반도체 집적회로.
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