JP2000242361A - 同期回路システム及び同期回路 - Google Patents
同期回路システム及び同期回路Info
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- JP2000242361A JP2000242361A JP11044837A JP4483799A JP2000242361A JP 2000242361 A JP2000242361 A JP 2000242361A JP 11044837 A JP11044837 A JP 11044837A JP 4483799 A JP4483799 A JP 4483799A JP 2000242361 A JP2000242361 A JP 2000242361A
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- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/50—Reducing energy consumption in communication networks in wire-line communication networks, e.g. low power modes or reduced link rate
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Abstract
(57)【要約】
【課題】同期回路から出力される最初の非同期のパルス
を除去することを特徴とする。 【解決手段】第１の同期回路１１と第２の同期回路１２
との間に制御回路１３が設けられる。制御回路１３は、
第１の同期回路１１から出力されるパルスのうち、入力
クロックに対して同期が取れていないパルスは遮断し、
同期が取れているパルス以降のパルス群をクロックとし
て順次出力する。
を除去することを特徴とする。 【解決手段】第１の同期回路１１と第２の同期回路１２
との間に制御回路１３が設けられる。制御回路１３は、
第１の同期回路１１から出力されるパルスのうち、入力
クロックに対して同期が取れていないパルスは遮断し、
同期が取れているパルス以降のパルス群をクロックとし
て順次出力する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
における同期回路システム及び同期回路に係り、特に複
数の位相を有するクロックを集積回路内部で発生するた
めの複数の同期回路を有する同期回路システム及び同期
回路に関する。
における同期回路システム及び同期回路に係り、特に複
数の位相を有するクロックを集積回路内部で発生するた
めの複数の同期回路を有する同期回路システム及び同期
回路に関する。
【０００２】
【従来の技術】半導体集積回路においては、チップ外部
のクロックに対して、チップ内部のクロックを同期させ
る必要がある。チップ外部のクロックを入力バッファで
受けてチップ内部に分配すると、バッファや配線などに
よる信号遅延のために、内部クロックと外部クロックと
の間で同期が取れなくなることがある。これを避けるた
め、半導体集積回路内に、外部クロックに同期して内部
クロックを発生する同期回路を設けるようにしている。
のクロックに対して、チップ内部のクロックを同期させ
る必要がある。チップ外部のクロックを入力バッファで
受けてチップ内部に分配すると、バッファや配線などに
よる信号遅延のために、内部クロックと外部クロックと
の間で同期が取れなくなることがある。これを避けるた
め、半導体集積回路内に、外部クロックに同期して内部
クロックを発生する同期回路を設けるようにしている。
【０００３】この同期回路のなかでも、T.Saeki et al.
による「"A 2.5ns Clock Access 250MHz 256Mb SDRAM w
ith a Synchronous Mirror Delay" ISSCC Digest of te
chnical papers.」で用いられるＳＭＤ（Synchronous M
irror Delay）や特開平１０−６９３２６号公報に開示
されているＳＴＢＤ（Synchronous Traced BackwardDel
ay等を含むＳＡＤ（Synchronous Adjustable Delay、同
期型調整遅延回路）方式は、同期速度が速く、消費電力
が少ないことからよく用いられている。
による「"A 2.5ns Clock Access 250MHz 256Mb SDRAM w
ith a Synchronous Mirror Delay" ISSCC Digest of te
chnical papers.」で用いられるＳＭＤ（Synchronous M
irror Delay）や特開平１０−６９３２６号公報に開示
されているＳＴＢＤ（Synchronous Traced BackwardDel
ay等を含むＳＡＤ（Synchronous Adjustable Delay、同
期型調整遅延回路）方式は、同期速度が速く、消費電力
が少ないことからよく用いられている。
【０００４】ここで、特開平１０−６９３２６号公報に
開示されているＳＡＤ方式の同期回路の原理について説
明する。
開示されているＳＡＤ方式の同期回路の原理について説
明する。
【０００５】図１９はＳＡＤ方式の同期回路のブロック
図である。
図である。
【０００６】この同期回路は、入力バッファ４１、ディ
レィモニタ回路４２、多段縦続接続された複数の単位遅
延素子４３で構成された前進パルス用遅延線４４、多段
縦続接続された複数の単位遅延素子４５で構成された後
退パルス用遅延線４６、前進パルス用遅延線４４内及び
後退パルス用遅延線４６内にそれぞれ設けられた単位遅
延素子と同数の状態保持回路（図示せず）を有し、前進
パルス用遅延線４４におけるパルス遅延状態に応じて後
退パルス用遅延線４６におけるパルス遅延動作を制御す
る制御回路４７、及び後退パルス用遅延線４６からの出
力が入力される出力バッファ４８とから構成されてい
る。
レィモニタ回路４２、多段縦続接続された複数の単位遅
延素子４３で構成された前進パルス用遅延線４４、多段
縦続接続された複数の単位遅延素子４５で構成された後
退パルス用遅延線４６、前進パルス用遅延線４４内及び
後退パルス用遅延線４６内にそれぞれ設けられた単位遅
延素子と同数の状態保持回路（図示せず）を有し、前進
パルス用遅延線４４におけるパルス遅延状態に応じて後
退パルス用遅延線４６におけるパルス遅延動作を制御す
る制御回路４７、及び後退パルス用遅延線４６からの出
力が入力される出力バッファ４８とから構成されてい
る。
【０００７】なお、図１９において、前進パルス用遅延
線４４、後退パルス用遅延線４６及び制御回路４７から
なる回路はＳＡＤ回路と称されている。
線４４、後退パルス用遅延線４６及び制御回路４７から
なる回路はＳＡＤ回路と称されている。
【０００８】図２０は、図１９に示した同期回路の動作
の一例を示すタイミングチャートである。いま、図２０
に示すように周期τを有する外部クロックＣＫが入力バ
ッファ４１に入力された場合を考える。外部クロックＣ
Ｋは、入力バッファ４１により波形整形及び増幅され、
パルスＣＬＫとして出力される。いま、入力バッファ４
１における遅延時間をＤ１とすると、図２０に示すよう
にパルスＣＬＫは、外部クロックＣＫに対してＤ１だけ
遅延する。入力バッファ４１から出力されるパルスＣＬ
Ｋは、ディレィモニタ回路４２及びＳＡＤ回路ＳＡＤの
制御回路４７に入力される。
の一例を示すタイミングチャートである。いま、図２０
に示すように周期τを有する外部クロックＣＫが入力バ
ッファ４１に入力された場合を考える。外部クロックＣ
Ｋは、入力バッファ４１により波形整形及び増幅され、
パルスＣＬＫとして出力される。いま、入力バッファ４
１における遅延時間をＤ１とすると、図２０に示すよう
にパルスＣＬＫは、外部クロックＣＫに対してＤ１だけ
遅延する。入力バッファ４１から出力されるパルスＣＬ
Ｋは、ディレィモニタ回路４２及びＳＡＤ回路ＳＡＤの
制御回路４７に入力される。
【０００９】ディレィモニタ回路４２は、入力バッファ
４１における遅延時間Ｄ１と、出力バッファ４８におけ
る遅延時間Ｄ２の和に等しい遅延時間Ａ（＝Ｄ１＋Ｄ
２）を持つ。従って、ディレィモニタ回路４２から出力
されるパルスは、図２０に示すように、入力バッファ４
１から出力されるパルスＣＬＫからＡの期間遅れて、前
進パルス用遅延線４４に信号Ｄｉｎとして入力される。
４１における遅延時間Ｄ１と、出力バッファ４８におけ
る遅延時間Ｄ２の和に等しい遅延時間Ａ（＝Ｄ１＋Ｄ
２）を持つ。従って、ディレィモニタ回路４２から出力
されるパルスは、図２０に示すように、入力バッファ４
１から出力されるパルスＣＬＫからＡの期間遅れて、前
進パルス用遅延線４４に信号Ｄｉｎとして入力される。
【００１０】前進パルス用遅延線４４は、前述したよう
に多段縦続接続された複数の単位遅延素子４３で構成さ
れている。そして、次のサイクルのパルスＣＬＫが制御
回路４７に入力されるまでの期間、信号Ｄｉｎがこれら
多段縦続接続された複数の単位遅延素子４３により順次
遅延される。また、後退パルス用遅延線４６は、制御回
路４７に次のサイクルのパルスＣＬＫが入力された後に
この次のサイクルのパルスＣＬＫを順次遅延するが、そ
の遅延動作は制御回路４７によって制御される。ここ
で、制御回路４７は、前進パルス用遅延線４４における
前進パルスの伝播状態に基づいて、後退パルスの伝播時
間が前進パルスの伝播時間と等しくなるように、後退パ
ルス用遅延線４６の動作を制御する。従って、次のサイ
クルのパルスＣＬＫは、後退パルス用遅延線４６により
（τ−Ａ）の時間だけ遅延される。後退パルス用遅延線
４６からの出力Ｄｏｕｔは出力バッファ４８によってＤ
２の時間だけ遅延され、内部クロックＣＫ′として出力
される。
に多段縦続接続された複数の単位遅延素子４３で構成さ
れている。そして、次のサイクルのパルスＣＬＫが制御
回路４７に入力されるまでの期間、信号Ｄｉｎがこれら
多段縦続接続された複数の単位遅延素子４３により順次
遅延される。また、後退パルス用遅延線４６は、制御回
路４７に次のサイクルのパルスＣＬＫが入力された後に
この次のサイクルのパルスＣＬＫを順次遅延するが、そ
の遅延動作は制御回路４７によって制御される。ここ
で、制御回路４７は、前進パルス用遅延線４４における
前進パルスの伝播状態に基づいて、後退パルスの伝播時
間が前進パルスの伝播時間と等しくなるように、後退パ
ルス用遅延線４６の動作を制御する。従って、次のサイ
クルのパルスＣＬＫは、後退パルス用遅延線４６により
（τ−Ａ）の時間だけ遅延される。後退パルス用遅延線
４６からの出力Ｄｏｕｔは出力バッファ４８によってＤ
２の時間だけ遅延され、内部クロックＣＫ′として出力
される。
【００１１】ここで、外部クロックＣＫが入力してから
内部クロックＣＫ′が出力されるまでの遅延時間をΔｔ
ｏｔａｌとすると、Δｔｏｔａｌは下記のように表され
る。
内部クロックＣＫ′が出力されるまでの遅延時間をΔｔ
ｏｔａｌとすると、Δｔｏｔａｌは下記のように表され
る。
【００１２】 Δｔｏｔａｌ＝Ｄ１＋Ａ＋２（τ−Ａ）＋Ｄ２ … （１） ここで、Ｄ１＋Ｄ２＝Ａなので、Δｔｏｔａｌは２τと
なり、内部クロックＣＫ′は外部クロックＣＫの３クロ
ック目から外部クロックＣＫに同期したものとなる。
なり、内部クロックＣＫ′は外部クロックＣＫの３クロ
ック目から外部クロックＣＫに同期したものとなる。
【００１３】また、図１９の同期回路において、後退パ
ルス用遅延線４６における単位遅延素子４５の数を前進
パルス用遅延線４４における単位遅延素子４３の数の半
数に減らして、後退パルス用遅延線４６における遅延時
間が前進パルス用遅延線４４における遅延時間の半分に
なるように設定し、かつディレィモニタ回路４２におけ
る遅延時間を図１９の場合の２倍の遅延時間（２Ａ）に
設定すると、内部クロックＣＫ′は外部クロックＣＫに
対して１８０°シフトしたものとなる。
ルス用遅延線４６における単位遅延素子４５の数を前進
パルス用遅延線４４における単位遅延素子４３の数の半
数に減らして、後退パルス用遅延線４６における遅延時
間が前進パルス用遅延線４４における遅延時間の半分に
なるように設定し、かつディレィモニタ回路４２におけ
る遅延時間を図１９の場合の２倍の遅延時間（２Ａ）に
設定すると、内部クロックＣＫ′は外部クロックＣＫに
対して１８０°シフトしたものとなる。
【００１４】ところで、高速に動作する半導体集積回路
中では、外部クロックに同期した内部クロック以外に、
外部クロックに対して位相が９０°や１８０°シフトし
た内部クロックや、倍周期化された内部クロックなどが
発生される。これらのクロックは複数の同期回路を組み
合わせて作られている。
中では、外部クロックに同期した内部クロック以外に、
外部クロックに対して位相が９０°や１８０°シフトし
た内部クロックや、倍周期化された内部クロックなどが
発生される。これらのクロックは複数の同期回路を組み
合わせて作られている。
【００１５】一例として、図２１に外部クロックに同期
した内部クロックＴｕと、外部クロックに対して位相が
１８０°シフトした内部クロックＴｄとを発生するクロ
ック発生回路の構成を示している。このクロック発生回
路では、同期回路７１によって外部クロックから内部ク
ロックＴｕが発生され、同期回路７２によって内部クロ
ックＴｕから内部クロックＴｄが発生される。
した内部クロックＴｕと、外部クロックに対して位相が
１８０°シフトした内部クロックＴｄとを発生するクロ
ック発生回路の構成を示している。このクロック発生回
路では、同期回路７１によって外部クロックから内部ク
ロックＴｕが発生され、同期回路７２によって内部クロ
ックＴｕから内部クロックＴｄが発生される。
【００１６】また、それぞれの同期回路７１、７２を、
ＳＡＤ回路を用いて構成すると図２２、図２３に示すよ
うになる。
ＳＡＤ回路を用いて構成すると図２２、図２３に示すよ
うになる。
【００１７】図２２は、内部クロックＴｕを発生する同
期回路７１の構成を示しており、図１９に示した同期回
路と同様に、入力バッファ４１、ディレィモニタ回路４
２、前進パルス用遅延線４４と後退パルス用遅延線４６
とを含むＳＡＤ回路ＳＡＤ１、及び出力バッファ４８と
から構成されている。
期回路７１の構成を示しており、図１９に示した同期回
路と同様に、入力バッファ４１、ディレィモニタ回路４
２、前進パルス用遅延線４４と後退パルス用遅延線４６
とを含むＳＡＤ回路ＳＡＤ１、及び出力バッファ４８と
から構成されている。
【００１８】ここで、後退パルス用遅延線４６と前進パ
ルス用遅延線４４とは、遅延時間が同じになるような遅
延線であることを示している。
ルス用遅延線４４とは、遅延時間が同じになるような遅
延線であることを示している。
【００１９】また、ディレィモニタ回路４２は、入力バ
ッファ４１及び出力バッファ４８における信号遅延時間
の和に等しい信号遅延時間を持つように、入力バッファ
４１と等価な回路構成及び回路パターンを有するバッフ
ァ８１と、出力バッファ４８と等価な回路構成及び回路
パターンを有するバッファ８２とが直列接続されて構成
されている。
ッファ４１及び出力バッファ４８における信号遅延時間
の和に等しい信号遅延時間を持つように、入力バッファ
４１と等価な回路構成及び回路パターンを有するバッフ
ァ８１と、出力バッファ４８と等価な回路構成及び回路
パターンを有するバッファ８２とが直列接続されて構成
されている。
【００２０】図２３は、内部クロックＴｄを発生する同
期回路７２の構成を示しており、この場合には、ディレ
ィモニタ回路４２、前進パルス用遅延線４４と後退パル
ス用遅延線４６とを含むＳＡＤ回路ＳＡＤ２、及び出力
バッファ４８とから構成されている。
期回路７２の構成を示しており、この場合には、ディレ
ィモニタ回路４２、前進パルス用遅延線４４と後退パル
ス用遅延線４６とを含むＳＡＤ回路ＳＡＤ２、及び出力
バッファ４８とから構成されている。
【００２１】この場合、後退パルス用遅延線４６は、前
進パルス用遅延線４４の遅延時間の半分の遅延時間を持
つような遅延線であることを示している。
進パルス用遅延線４４の遅延時間の半分の遅延時間を持
つような遅延線であることを示している。
【００２２】さらに、ディレィモニタ回路４２は、２個
分の出力バッファ４８における信号遅延時間の和に等し
い信号遅延時間を持つように、それぞれ出力バッファ４
８と等価な回路構成及び回路パターンを有する２個のバ
ッファ８２が直列接続されている。
分の出力バッファ４８における信号遅延時間の和に等し
い信号遅延時間を持つように、それぞれ出力バッファ４
８と等価な回路構成及び回路パターンを有する２個のバ
ッファ８２が直列接続されている。
【００２３】ＳＡＤ方式の同期回路では、上記のように
外部クロックの供給が開始されてから３クロック目以降
に内部クロックの同期が取れ出す。しかるに、同期が取
れるよりも前に、同期が取れていないパルスが同期回路
から出力される。
外部クロックの供給が開始されてから３クロック目以降
に内部クロックの同期が取れ出す。しかるに、同期が取
れるよりも前に、同期が取れていないパルスが同期回路
から出力される。
【００２４】図２４は、同期回路として図２２、図２３
に示すようなＳＡＤ方式の同期回路を用いた場合の、図
２１に示すクロック発生回路の動作の一例を示すタイミ
ングチャートである。
に示すようなＳＡＤ方式の同期回路を用いた場合の、図
２１に示すクロック発生回路の動作の一例を示すタイミ
ングチャートである。
【００２５】図２４に示すように、一方の同期回路７１
から、外部クロックに対して同期が取れたクロック（Ｃ
２）が出力されるよりも前に、Ｃ１で示すように外部ク
ロックに対して同期が取れていないクロックＴｕが出力
される。他方の同期回路７２はこのＣ１の内部クロック
Ｔｕから同期動作を開始するので、同期回路７２からは
Ｃ１′で示される位置に内部クロックＴｄが出力され
る。ところが、Ｃ１とＣ２の間は本来の周期τではなく
τ′であり、同期回路７２はこのτ′が周期であるかの
ごとく同期動作を開始する。
から、外部クロックに対して同期が取れたクロック（Ｃ
２）が出力されるよりも前に、Ｃ１で示すように外部ク
ロックに対して同期が取れていないクロックＴｕが出力
される。他方の同期回路７２はこのＣ１の内部クロック
Ｔｕから同期動作を開始するので、同期回路７２からは
Ｃ１′で示される位置に内部クロックＴｄが出力され
る。ところが、Ｃ１とＣ２の間は本来の周期τではなく
τ′であり、同期回路７２はこのτ′が周期であるかの
ごとく同期動作を開始する。
【００２６】この結果、図２４に示すように、クロック
Ｃ１から生成されるクロックＣ１′と、同期が取れてい
るクロックであるＣ２から生成されるクロックＣ２′と
の間が非常に詰まってしまう状態が発生する。
Ｃ１から生成されるクロックＣ１′と、同期が取れてい
るクロックであるＣ２から生成されるクロックＣ２′と
の間が非常に詰まってしまう状態が発生する。
【００２７】図２４では、外部クロックとしてデューテ
ィ（ｄｕｔｙ）が５０％、つまり“Ｈ”の期間と“Ｌ”
の期間が同じ場合を示しているが、デューティが高くな
って“Ｈ”の期間が長くなると、Ｃ１′とＣ２′が重な
ってしまい、実際に同期が取れるタイミングがクロック
Ｃ２′の次のクロックＣ３′からと遅れてしまう。
ィ（ｄｕｔｙ）が５０％、つまり“Ｈ”の期間と“Ｌ”
の期間が同じ場合を示しているが、デューティが高くな
って“Ｈ”の期間が長くなると、Ｃ１′とＣ２′が重な
ってしまい、実際に同期が取れるタイミングがクロック
Ｃ２′の次のクロックＣ３′からと遅れてしまう。
【００２８】また、同期回路７２からは、同期が取れて
いるクロックＣ３′より前に、同期が取れていないクロ
ックＣ１′や、Ｃ１′以外の、同期が取れていないクロ
ックが出力される。内部クロックＴｄが他の同期回路に
入力されていると、そこにおいても同期が取れていない
クロックから同期動作が開始されるために、同期が取れ
るのが遅くなってしまう。
いるクロックＣ３′より前に、同期が取れていないクロ
ックＣ１′や、Ｃ１′以外の、同期が取れていないクロ
ックが出力される。内部クロックＴｄが他の同期回路に
入力されていると、そこにおいても同期が取れていない
クロックから同期動作が開始されるために、同期が取れ
るのが遅くなってしまう。
【００２９】以上の理由により、複数の同期回路を有す
る同期回路システムでは、たとえ同期速度が速いＳＡＤ
方式の同期回路を用いたとしても、システム全体として
クロックの同期が取れるのが遅れてしまうという問題が
ある。
る同期回路システムでは、たとえ同期速度が速いＳＡＤ
方式の同期回路を用いたとしても、システム全体として
クロックの同期が取れるのが遅れてしまうという問題が
ある。
【００３０】このために、同期クロックが必要になるよ
りも早い時間から同期回路を動作させたり、同期クロッ
クが不要な時間でも同期回路を動作させ続けることが必
要になる。しかし、同期回路を動作させると、電力を消
費するために、このような問題は、チップ全体の待機電
力を上昇させる原因となる。
りも早い時間から同期回路を動作させたり、同期クロッ
クが不要な時間でも同期回路を動作させ続けることが必
要になる。しかし、同期回路を動作させると、電力を消
費するために、このような問題は、チップ全体の待機電
力を上昇させる原因となる。
【００３１】
【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、同
期が取れるまではクロックを出力しない制御回路を２個
の同期回路の相互間に設けることにより、システム全体
の同期を高速に取ることを可能にし、これにより不要な
期間では動作を停止させることによって待機電力の上昇
を防止することができる同期回路システムを提供するこ
とにある。
な事情を考慮してなされたものであり、その目的は、同
期が取れるまではクロックを出力しない制御回路を２個
の同期回路の相互間に設けることにより、システム全体
の同期を高速に取ることを可能にし、これにより不要な
期間では動作を停止させることによって待機電力の上昇
を防止することができる同期回路システムを提供するこ
とにある。
【００３２】また、この発明の他の目的は、同期が取れ
るまではクロック出力しない構成とすることにより、シ
ステム全体の同期を高速に取ることを可能にし、これに
より不要な期間では動作を停止させることによって待機
電力の上昇を防止することができる同期回路を提供する
ことにある。
るまではクロック出力しない構成とすることにより、シ
ステム全体の同期を高速に取ることを可能にし、これに
より不要な期間では動作を停止させることによって待機
電力の上昇を防止することができる同期回路を提供する
ことにある。
【００３３】
【課題を解決するための手段】この発明の同期回路シス
テムは、第１のクロックが入力され、第２のクロックを
出力する第１の同期回路と、上記第１の同期回路から出
力される第２のクロックのうち少なくとも最初に出力さ
れる１個のパルスは遮断し、その後、上記第１の同期回
路から出力されるパルス群を第２のクロックとして順次
出力する制御回路と、上記制御回路から出力される第２
のクロックが入力される第２の同期回路とを具備してい
る。
テムは、第１のクロックが入力され、第２のクロックを
出力する第１の同期回路と、上記第１の同期回路から出
力される第２のクロックのうち少なくとも最初に出力さ
れる１個のパルスは遮断し、その後、上記第１の同期回
路から出力されるパルス群を第２のクロックとして順次
出力する制御回路と、上記制御回路から出力される第２
のクロックが入力される第２の同期回路とを具備してい
る。
【００３４】この発明の同期回路システムは、第１のク
ロックが入力される第１のディレイモニタ回路と、第１
の前進パルス遅延線と第１の後退パルス遅延線とを有
し、上記第１のクロックと上記第１のディレイモニタ回
路からの出力クロックとが入力され、第１のサイクルの
上記第１のクロックが入力された後の上記第１のディレ
イモニタ回路からの出力クロックを第１の前進パルス遅
延線で所定時間遅延し、上記第１のサイクルの次のサイ
クルである第２のサイクルの第１のクロックの到達後に
この次の第２のサイクルの第１のクロックを上記第１の
前進パルス遅延線で遅延された上記第１のディレイモニ
タ回路からの出力クロックの遅延時間に相当する時間も
しくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整
数）の時間だけ上記第１の後退パルス遅延線で遅延して
出力する第１の同期型調整遅延回路とを有し、第１のク
ロックに応じた第２のクロックを出力する第１の同期回
路と、上記第１のクロックの入力ノードと上記第１の同
期回路における第１の同期型調整遅延回路との間に挿入
され、上記第１のクロックのうち少なくとも最初に入力
される１個の第１のクロックは遮断し、その後、上記入
力ノードに与えられる第１のクロックを順次出力する制
御回路と、上記第１の同期回路から出力される第２のク
ロックが入力される第２の同期回路とを具備している。
ロックが入力される第１のディレイモニタ回路と、第１
の前進パルス遅延線と第１の後退パルス遅延線とを有
し、上記第１のクロックと上記第１のディレイモニタ回
路からの出力クロックとが入力され、第１のサイクルの
上記第１のクロックが入力された後の上記第１のディレ
イモニタ回路からの出力クロックを第１の前進パルス遅
延線で所定時間遅延し、上記第１のサイクルの次のサイ
クルである第２のサイクルの第１のクロックの到達後に
この次の第２のサイクルの第１のクロックを上記第１の
前進パルス遅延線で遅延された上記第１のディレイモニ
タ回路からの出力クロックの遅延時間に相当する時間も
しくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整
数）の時間だけ上記第１の後退パルス遅延線で遅延して
出力する第１の同期型調整遅延回路とを有し、第１のク
ロックに応じた第２のクロックを出力する第１の同期回
路と、上記第１のクロックの入力ノードと上記第１の同
期回路における第１の同期型調整遅延回路との間に挿入
され、上記第１のクロックのうち少なくとも最初に入力
される１個の第１のクロックは遮断し、その後、上記入
力ノードに与えられる第１のクロックを順次出力する制
御回路と、上記第１の同期回路から出力される第２のク
ロックが入力される第２の同期回路とを具備している。
【００３５】この発明の同期回路は、クロックが入力さ
れる入力バッファと、上記入力バッファの出力が入力さ
れ、所定の信号遅延量を有するディレイモニタ回路と、
多段縦続接続された複数個の第１の単位遅延素子からな
り、上記ディレイモニタ回路の出力を多段縦続接続され
た複数個の第１の単位遅延素子で順次遅延する第１の遅
延線と、上記ディレイモニタ回路の出力が入力され、上
記ディレイモニタ回路から第１のサイクルのクロックが
出力された後からこの第１のサイクルの次のサイクルで
ある第２のサイクルのクロックが出力されるまでの１周
期の期間に、上記第１のパルス遅延線において上記ディ
レイモニタ回路の出力が通過した第１の単位遅延素子を
検出する検出回路と、多段縦続接続された複数個の第２
の単位遅延素子からなり、上記検出回路の検出結果に応
じた段の第２の単位遅延素子で上記ディレイモニタ回路
から出力される上記第２サイクルのクロックを選択し、
この選択したクロックをそれよりも後段に位置する複数
個の第２の単位遅延素子を介して順次遅延する第２の遅
延線と、上記第２の遅延線の出力が入力される出力バッ
ファとを具備し、上記ディレイモニタ回路における上記
信号遅延量が上記入力バッファと上記出力バッファにお
ける各信号遅延量の和に相当する信号遅延量に設定さ
れ、かつ上記第２の遅延線における少なくとも最終段の
第２の単位遅延素子には上記ディレイモニタ回路の出力
が入力されずかつその前段の第２の単位遅延素子からの
出力を遅延する構成を有している。
れる入力バッファと、上記入力バッファの出力が入力さ
れ、所定の信号遅延量を有するディレイモニタ回路と、
多段縦続接続された複数個の第１の単位遅延素子からな
り、上記ディレイモニタ回路の出力を多段縦続接続され
た複数個の第１の単位遅延素子で順次遅延する第１の遅
延線と、上記ディレイモニタ回路の出力が入力され、上
記ディレイモニタ回路から第１のサイクルのクロックが
出力された後からこの第１のサイクルの次のサイクルで
ある第２のサイクルのクロックが出力されるまでの１周
期の期間に、上記第１のパルス遅延線において上記ディ
レイモニタ回路の出力が通過した第１の単位遅延素子を
検出する検出回路と、多段縦続接続された複数個の第２
の単位遅延素子からなり、上記検出回路の検出結果に応
じた段の第２の単位遅延素子で上記ディレイモニタ回路
から出力される上記第２サイクルのクロックを選択し、
この選択したクロックをそれよりも後段に位置する複数
個の第２の単位遅延素子を介して順次遅延する第２の遅
延線と、上記第２の遅延線の出力が入力される出力バッ
ファとを具備し、上記ディレイモニタ回路における上記
信号遅延量が上記入力バッファと上記出力バッファにお
ける各信号遅延量の和に相当する信号遅延量に設定さ
れ、かつ上記第２の遅延線における少なくとも最終段の
第２の単位遅延素子には上記ディレイモニタ回路の出力
が入力されずかつその前段の第２の単位遅延素子からの
出力を遅延する構成を有している。
【００３６】
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。
実施の形態により説明する。
【００３７】図１は、この発明の第１の実施の形態によ
る同期回路システムのブロック図である。この実施の形
態による同期回路システムは、第１の同期回路１１及び
第２の同期回路１２と、上記両同期回路１１、１２相互
間に設けられた制御回路１３とから構成されている。こ
れらの各回路は、例えば同一チップ内に集積化されてい
る。
る同期回路システムのブロック図である。この実施の形
態による同期回路システムは、第１の同期回路１１及び
第２の同期回路１２と、上記両同期回路１１、１２相互
間に設けられた制御回路１３とから構成されている。こ
れらの各回路は、例えば同一チップ内に集積化されてい
る。
【００３８】上記第１の同期回路１１は、入力クロック
に同期してクロックＴ１を出力する。また、この第１の
同期回路１１は、同期が取れるまでの間に、同期が取れ
ていない少なくとも１つ以上のパルスを出力する。上記
制御回路１３は、第１の同期回路１１から出力されるパ
ルスのうち、入力クロックに対して同期が取れていない
パルスは遮断し、同期が取れているパルス以降のパルス
群をクロックＴ２として順次出力する。第２の同期回路
１２はクロックＴ２に同期してクロックを出力する。こ
の第２の同期回路１２からの出力クロックは他の同期回
路などに入力される。
に同期してクロックＴ１を出力する。また、この第１の
同期回路１１は、同期が取れるまでの間に、同期が取れ
ていない少なくとも１つ以上のパルスを出力する。上記
制御回路１３は、第１の同期回路１１から出力されるパ
ルスのうち、入力クロックに対して同期が取れていない
パルスは遮断し、同期が取れているパルス以降のパルス
群をクロックＴ２として順次出力する。第２の同期回路
１２はクロックＴ２に同期してクロックを出力する。こ
の第２の同期回路１２からの出力クロックは他の同期回
路などに入力される。
【００３９】この実施の形態の同期回路システムによれ
ば、第２の同期回路１２には、第１の同期回路１１で外
部クロックに対して同期が取れたクロックのみが供給さ
れるので、同期クロックが必要になるよりも早い時間か
ら動作させる必要がなくなり、この結果、同期クロック
が不要な時間に動作をさせる必要がなくなり、チップ全
体の待機電力の上昇を避けることができる。
ば、第２の同期回路１２には、第１の同期回路１１で外
部クロックに対して同期が取れたクロックのみが供給さ
れるので、同期クロックが必要になるよりも早い時間か
ら動作させる必要がなくなり、この結果、同期クロック
が不要な時間に動作をさせる必要がなくなり、チップ全
体の待機電力の上昇を避けることができる。
【００４０】なお、図１の実施の形態では、２個の同期
回路１１、１２を設け、その相互間に同期が取れていな
いパルスを遮断するための制御回路１３を設ける場合に
ついて説明したが、これは２個以上の同期回路を直列接
続して同期回路システムが構成される場合には、各同期
回路相互間に同期が取れていないパルスを遮断するため
の制御回路をそれぞれ設けるようにすればよい。
回路１１、１２を設け、その相互間に同期が取れていな
いパルスを遮断するための制御回路１３を設ける場合に
ついて説明したが、これは２個以上の同期回路を直列接
続して同期回路システムが構成される場合には、各同期
回路相互間に同期が取れていないパルスを遮断するため
の制御回路をそれぞれ設けるようにすればよい。
【００４１】図２は、この発明の第２の実施の形態によ
る同期回路システムのブロック図である。図１の実施の
形態では、同期回路１２の出力を直接他の同期回路など
に入力する場合について説明したが、これは同期回路１
２の出力が直接入力されると不都合な場合には、図２に
示すように、この同期回路１２の出力側にも、同期が取
れていないパルスを遮断するための制御回路１４を設け
てもよい。
る同期回路システムのブロック図である。図１の実施の
形態では、同期回路１２の出力を直接他の同期回路など
に入力する場合について説明したが、これは同期回路１
２の出力が直接入力されると不都合な場合には、図２に
示すように、この同期回路１２の出力側にも、同期が取
れていないパルスを遮断するための制御回路１４を設け
てもよい。
【００４２】図３（ａ）、（ｂ）は、この発明の第３の
実施の形態による同期回路システムのブロック図であ
る。図１の実施の形態では、同期が取れていないパルス
を遮断するための制御回路を同期回路とは別に設けてい
るが、これは図３（ａ）に示すように、同期回路１１内
に含めてしまい、同期が取れていないパルスを遮断する
ための制御回路１３をその出力部に設けた構成、または
図３（ｂ）に示すように、同期回路１２内に含めてしま
い、同期が取れていないパルスを遮断するための制御回
路１３をその入力部に設けた構成としてもよい。
実施の形態による同期回路システムのブロック図であ
る。図１の実施の形態では、同期が取れていないパルス
を遮断するための制御回路を同期回路とは別に設けてい
るが、これは図３（ａ）に示すように、同期回路１１内
に含めてしまい、同期が取れていないパルスを遮断する
ための制御回路１３をその出力部に設けた構成、または
図３（ｂ）に示すように、同期回路１２内に含めてしま
い、同期が取れていないパルスを遮断するための制御回
路１３をその入力部に設けた構成としてもよい。
【００４３】また、上記第３の実施の形態による同期回
路システムの場合とは逆に、クロックＴ２が入力される
同期回路１２内に含めてしまい、同期が取れていないパ
ルスを遮断するための先の制御回路１３をその入力部に
設けた構成としてもよい。
路システムの場合とは逆に、クロックＴ２が入力される
同期回路１２内に含めてしまい、同期が取れていないパ
ルスを遮断するための先の制御回路１３をその入力部に
設けた構成としてもよい。
【００４４】なお、上記第１ないし第３の実施の形態に
おいて、第１及び第２の同期回路１１、１２としてそれ
ぞれＳＡＤ方式の同期回路を用いてもよいが、他の方式
の同期回路、例えばＰＬＬ回路やＤＬＬ回路を用いるよ
うにしてもよい。
おいて、第１及び第２の同期回路１１、１２としてそれ
ぞれＳＡＤ方式の同期回路を用いてもよいが、他の方式
の同期回路、例えばＰＬＬ回路やＤＬＬ回路を用いるよ
うにしてもよい。
【００４５】ところで、上記第１ないし第３の各実施の
形態で使用される制御回路１３、１４としては、同期が
取れていないパルスは遮断し、同期が取れたパルスのみ
を通過させる機能が必要である。また、動作周波数や動
作電圧により、非同期パルスの数が変動する場合や、回
路方式の差により非同期パルスの数が異なる場合には、
遮断するパルスの数を設定できるようにする必要があ
る。
形態で使用される制御回路１３、１４としては、同期が
取れていないパルスは遮断し、同期が取れたパルスのみ
を通過させる機能が必要である。また、動作周波数や動
作電圧により、非同期パルスの数が変動する場合や、回
路方式の差により非同期パルスの数が異なる場合には、
遮断するパルスの数を設定できるようにする必要があ
る。
【００４６】図４は、同期が取れたクロック群の前に１
パルスだけ同期が取れていないパルスが発生する同期回
路に使用される先の制御回路１３、１４の具体的構成を
示している。この場合の制御回路は、入力クロックをカ
ウントするカウンタ２１と、入力クロックと出力クロッ
クとの間の経路に挿入されたスイッチ回路２２とから構
成されている。
パルスだけ同期が取れていないパルスが発生する同期回
路に使用される先の制御回路１３、１４の具体的構成を
示している。この場合の制御回路は、入力クロックをカ
ウントするカウンタ２１と、入力クロックと出力クロッ
クとの間の経路に挿入されたスイッチ回路２２とから構
成されている。
【００４７】上記カウンタ２１が、入力クロックの経路
から入力するパルスを１個カウントすると、このカウン
タ２１の出力により上記スイッチ回路２２が閉じるよう
に制御される。
から入力するパルスを１個カウントすると、このカウン
タ２１の出力により上記スイッチ回路２２が閉じるよう
に制御される。
【００４８】従って、この図４のような構成の制御回路
によれば、外部クロックに対して同期が取れていないパ
ルスは出力されずに、同期が取れた２個目以降のパルス
群がクロックとして前記同期回路１２などに入力され
る。
によれば、外部クロックに対して同期が取れていないパ
ルスは出力されずに、同期が取れた２個目以降のパルス
群がクロックとして前記同期回路１２などに入力され
る。
【００４９】図５は、同期回路から出力される同期が取
れていないパルスの数が変動する場合に適した先の制御
回路１３、１４の具体的構成を示している。この場合の
制御回路は、図４のカウンタ２１の代わりに、カウント
値が設定可能なプリセット型のカウンタ２３が使用され
る点が、図４とは異なっており、その他の点は図４と同
様である。
れていないパルスの数が変動する場合に適した先の制御
回路１３、１４の具体的構成を示している。この場合の
制御回路は、図４のカウンタ２１の代わりに、カウント
値が設定可能なプリセット型のカウンタ２３が使用され
る点が、図４とは異なっており、その他の点は図４と同
様である。
【００５０】この場合、カウンタ２３が、入力クロック
の経路から入力するパルスを、予めプリセットされた個
数カウントすると、このカウンタ２３の出力により上記
スイッチ回路２２が閉じるように制御される。
の経路から入力するパルスを、予めプリセットされた個
数カウントすると、このカウンタ２３の出力により上記
スイッチ回路２２が閉じるように制御される。
【００５１】従って、この図５のような構成の制御回路
の場合にも、外部クロックに対して同期が取れていない
パルスは出力されずに遮断され、予めプリセットされた
パルスの個数以降の同期が取れたパルス群がクロックと
して前記同期回路１２などに入力される。
の場合にも、外部クロックに対して同期が取れていない
パルスは出力されずに遮断され、予めプリセットされた
パルスの個数以降の同期が取れたパルス群がクロックと
して前記同期回路１２などに入力される。
【００５２】図６は、同期が取れたクロック群の前に１
パルスだけ同期が取れていないパルスが発生する同期回
路に使用される先の制御回路１３、１４の他の具体的構
成を示している。
パルスだけ同期が取れていないパルスが発生する同期回
路に使用される先の制御回路１３、１４の他の具体的構
成を示している。
【００５３】この制御回路は、２個のシフトレジスタ３
１、３２と、２入力のＡＮＤゲート３３及びインバータ
３４から構成されている。上記一方のシフトレジスタ３
１のデータ入力端にはリセット信号ｂＲＥＳＥＴが入力
される。また、この一方のシフトレジスタ３１のデータ
出力端には他方のシフトレジスタ３２のデータ入力端が
接続されている。他方のシフトレジスタ３２のデータ出
力端における信号は、この制御回路に対する入力クロッ
クＴ１と共に上記ＡＮＤゲート３３に入力される。ま
た、上記一方のシフトレジスタ３１にはシフト制御信号
として入力クロックＴ１が入力され、上記他方のシフト
レジスタ３２にはシフト制御信号として入力クロックＴ
１が上記インバータ３４を介して入力される。
１、３２と、２入力のＡＮＤゲート３３及びインバータ
３４から構成されている。上記一方のシフトレジスタ３
１のデータ入力端にはリセット信号ｂＲＥＳＥＴが入力
される。また、この一方のシフトレジスタ３１のデータ
出力端には他方のシフトレジスタ３２のデータ入力端が
接続されている。他方のシフトレジスタ３２のデータ出
力端における信号は、この制御回路に対する入力クロッ
クＴ１と共に上記ＡＮＤゲート３３に入力される。ま
た、上記一方のシフトレジスタ３１にはシフト制御信号
として入力クロックＴ１が入力され、上記他方のシフト
レジスタ３２にはシフト制御信号として入力クロックＴ
１が上記インバータ３４を介して入力される。
【００５４】次に、図６の制御回路の動作の一例を、図
７に示すタイミングチャートを参照して説明する。
７に示すタイミングチャートを参照して説明する。
【００５５】まず、リセット信号ｂＲＥＳＥＴが“Ｈ”
レベルとなって、リセット状態が解除された後に、図７
に示すようなタイミングで入力クロックＴ１が入力する
とする。このとき、Ｔ１の１個目のパルスは、外部クロ
ックと同期が取れていないパルスであるとする。そし
て、Ｔ１の１個目のパルスが“Ｈ”レベルに立ち上がっ
た後に、一方のシフトレジスタ３１に“Ｈ”レベルのリ
セット信号ｂＲＥＳＥＴが読み込まれ、このシフトレジ
スタ３１の出力Ｒ１が“Ｌ”レベルから“Ｈ”レベルに
反転する。
レベルとなって、リセット状態が解除された後に、図７
に示すようなタイミングで入力クロックＴ１が入力する
とする。このとき、Ｔ１の１個目のパルスは、外部クロ
ックと同期が取れていないパルスであるとする。そし
て、Ｔ１の１個目のパルスが“Ｈ”レベルに立ち上がっ
た後に、一方のシフトレジスタ３１に“Ｈ”レベルのリ
セット信号ｂＲＥＳＥＴが読み込まれ、このシフトレジ
スタ３１の出力Ｒ１が“Ｌ”レベルから“Ｈ”レベルに
反転する。
【００５６】次に、Ｔ１の１個目のパルスが“Ｈ”レベ
ルから“Ｌ”レベルに下がり、インバータ３４の出力が
“Ｌ”レベルから“Ｈ”レベルに反転した後に、一方の
シフトレジスタ３１の“Ｈ”レベル出力Ｒ１が他方のシ
フトレジスタ３２に読み込まれ、その出力Ｒ２が“Ｌ”
レベルから“Ｈ”レベルに反転する。ＡＮＤゲート３３
は、Ｒ２が“Ｈ”レベルの期間に入力クロックＴ１を出
力するので、図７に示すように、入力クロックＴ１の１
個目のパルスはＡＮＤゲート３３から出力されずに遮断
される。
ルから“Ｌ”レベルに下がり、インバータ３４の出力が
“Ｌ”レベルから“Ｈ”レベルに反転した後に、一方の
シフトレジスタ３１の“Ｈ”レベル出力Ｒ１が他方のシ
フトレジスタ３２に読み込まれ、その出力Ｒ２が“Ｌ”
レベルから“Ｈ”レベルに反転する。ＡＮＤゲート３３
は、Ｒ２が“Ｈ”レベルの期間に入力クロックＴ１を出
力するので、図７に示すように、入力クロックＴ１の１
個目のパルスはＡＮＤゲート３３から出力されずに遮断
される。
【００５７】従って、クロックＴ２は、同期が取れてい
る２個目以降のパルス群となる。
る２個目以降のパルス群となる。
【００５８】ところで、図６に示したシフトレジスタを
用いた制御回路として、同期が取れていない最初のパル
スのみを遮断する場合の例を示したが、連続した複数個
のパルスを遮断するためには、シフトレジスタの個数を
追加すればよい。
用いた制御回路として、同期が取れていない最初のパル
スのみを遮断する場合の例を示したが、連続した複数個
のパルスを遮断するためには、シフトレジスタの個数を
追加すればよい。
【００５９】すなわち、図８は、連続した複数個のパル
スを遮断する制御回路の具体的構成を示している。この
制御回路は、２個以上の偶数個のシフトレジスタ３５−
１〜３５−ｎを設けて直列接続し、初段のシフトレジス
タ３５−１のデータ入力端にはリセット信号ｂＲＥＳＥ
Ｔを入力し、各奇数段目のシフトレジスタ３５−１、３
５−３、…にはシフト制御信号として入力クロックＴ１
をそれぞれ入力し、各偶数段目のシフトレジスタ３５−
２、、…３５−ｎにはシフト制御信号として入力クロッ
クＴ１を各インバータ３６を介してそれぞれ入力し、最
終段のシフトレジスタ３５−ｎのデータ出力端における
信号を入力クロックＴ１と共にＡＮＤゲート３７に入力
するように構成されている。
スを遮断する制御回路の具体的構成を示している。この
制御回路は、２個以上の偶数個のシフトレジスタ３５−
１〜３５−ｎを設けて直列接続し、初段のシフトレジス
タ３５−１のデータ入力端にはリセット信号ｂＲＥＳＥ
Ｔを入力し、各奇数段目のシフトレジスタ３５−１、３
５−３、…にはシフト制御信号として入力クロックＴ１
をそれぞれ入力し、各偶数段目のシフトレジスタ３５−
２、、…３５−ｎにはシフト制御信号として入力クロッ
クＴ１を各インバータ３６を介してそれぞれ入力し、最
終段のシフトレジスタ３５−ｎのデータ出力端における
信号を入力クロックＴ１と共にＡＮＤゲート３７に入力
するように構成されている。
【００６０】図８のような制御回路によれば、シフトレ
ジスタ３５−１〜３５−ｎの個数の半数に相当する数の
連続した入力パルスを遮断することができる。
ジスタ３５−１〜３５−ｎの個数の半数に相当する数の
連続した入力パルスを遮断することができる。
【００６１】ところで、上記第１ないし第３の各実施の
形態では、同期回路の相互間または同期回路の出力部あ
るいは同期回路の入力部に、同期が取れていないパルス
を遮断する制御回路を設けることによって、同期が取れ
ていないパルスを同期回路に入力しないようにしていた
が、次に、同期回路そのものに同期が取れていないパル
スを出力しない機能を持たせた場合の実施の形態につい
て説明する。
形態では、同期回路の相互間または同期回路の出力部あ
るいは同期回路の入力部に、同期が取れていないパルス
を遮断する制御回路を設けることによって、同期が取れ
ていないパルスを同期回路に入力しないようにしていた
が、次に、同期回路そのものに同期が取れていないパル
スを出力しない機能を持たせた場合の実施の形態につい
て説明する。
【００６２】先の図１９に示すＳＡＤ方式の同期回路で
は、始めにクロックＣＬＫが入力された後のディレイモ
ニタ回路４２からの出力が前進パルス遅延線４４で所定
時間遅延され、次にクロックＣＬＫが到達した後に、こ
の次のクロックＣＬＫが、前進パルス遅延線４４で遅延
されたディレイモニタ回路４２からの出力クロックの遅
延時間に相当する時間だけ、後退パルス遅延線４６で遅
延して出力されるようになっている。
は、始めにクロックＣＬＫが入力された後のディレイモ
ニタ回路４２からの出力が前進パルス遅延線４４で所定
時間遅延され、次にクロックＣＬＫが到達した後に、こ
の次のクロックＣＬＫが、前進パルス遅延線４４で遅延
されたディレイモニタ回路４２からの出力クロックの遅
延時間に相当する時間だけ、後退パルス遅延線４６で遅
延して出力されるようになっている。
【００６３】このような動作を実現するために、後退パ
ルス遅延線４６内の複数の各単位遅延素子４５はそれぞ
れ図９に示すような論理動作を行う。後退パルス遅延線
４６内の各単位遅延素子４５は、制御回路４７の状態と
クロックＣＬＫが伝達されるＣＬＫラインの値とに応じ
て、後段からのパルスを通過するか、または出力を
“Ｈ”レベルにするか、あるいは出力を“Ｌ”レベルに
する。すなわち、制御回路４７の状態がセット状態のと
きは、ＣＬＫラインの値にかかわらずに各単位遅延素子
４５は前段からの出力パルスを後段側に伝播する。他
方、制御回路４７の状態がリセット状態のとき、ＣＬＫ
ラインの値が“Ｈ”レベルであれば、対応する単位遅延
素子４５はその出力を“Ｈ”レベルにし、ＣＬＫライン
の値が“Ｌ”レベルであれば“Ｌ”レベルにする。
ルス遅延線４６内の複数の各単位遅延素子４５はそれぞ
れ図９に示すような論理動作を行う。後退パルス遅延線
４６内の各単位遅延素子４５は、制御回路４７の状態と
クロックＣＬＫが伝達されるＣＬＫラインの値とに応じ
て、後段からのパルスを通過するか、または出力を
“Ｈ”レベルにするか、あるいは出力を“Ｌ”レベルに
する。すなわち、制御回路４７の状態がセット状態のと
きは、ＣＬＫラインの値にかかわらずに各単位遅延素子
４５は前段からの出力パルスを後段側に伝播する。他
方、制御回路４７の状態がリセット状態のとき、ＣＬＫ
ラインの値が“Ｈ”レベルであれば、対応する単位遅延
素子４５はその出力を“Ｈ”レベルにし、ＣＬＫライン
の値が“Ｌ”レベルであれば“Ｌ”レベルにする。
【００６４】従来のＳＡＤ回路では、パルスが伝播して
いる前進パルス遅延線４４内の単位遅延素子４３の次の
段の、パルスが伝播していない単位遅延素子４３に対応
する後退パルス用遅延線４６内の単位遅延素子４４にお
いてパルスＣＬＫを選択して後段の単位遅延素子４４に
出力するという動作により、後退パルス用遅延線４６に
おけるパルスＣＬＫの遅延が行われている。
いる前進パルス遅延線４４内の単位遅延素子４３の次の
段の、パルスが伝播していない単位遅延素子４３に対応
する後退パルス用遅延線４６内の単位遅延素子４４にお
いてパルスＣＬＫを選択して後段の単位遅延素子４４に
出力するという動作により、後退パルス用遅延線４６に
おけるパルスＣＬＫの遅延が行われている。
【００６５】図１０は、従来のＳＡＤ回路を含む図１９
の同期回路において、電源投入直後や、パワーダウンモ
ード（ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）からの復帰時
などのように、予めリセット状態にされている時から動
作を開始した場合の動作の一例を示すタイミングチャー
トである。制御回路４７はリセット状態にされているの
で、最初のクロックＣＬＫが制御回路４７に入力する
と、この最初のクロックＣＬＫは後退パルス用遅延線４
６内の最後段の単位遅延素子４６で選択され、Ｄｏｕｔ
として出力される（図１０中の遅延線を通過せずに発生
されたパルス）。
の同期回路において、電源投入直後や、パワーダウンモ
ード（ｐｏｗｅｒ ｄｏｗｎ ｍｏｄｅ）からの復帰時
などのように、予めリセット状態にされている時から動
作を開始した場合の動作の一例を示すタイミングチャー
トである。制御回路４７はリセット状態にされているの
で、最初のクロックＣＬＫが制御回路４７に入力する
と、この最初のクロックＣＬＫは後退パルス用遅延線４
６内の最後段の単位遅延素子４６で選択され、Ｄｏｕｔ
として出力される（図１０中の遅延線を通過せずに発生
されたパルス）。
【００６６】一方、最初のクロックＣＬＫは、ディレイ
モニタ回路４２を通過した後にＤｉｎとして前進パルス
遅延線４４に入力される。そして、最初のクロックＣＬ
Ｋに対応したＤｉｎの立上がりからτ−Ａの時間が経過
した後に、後退パルス遅延線４６によって次のクロック
ＣＬＫの遅延が開始され、この次のクロックＣＬＫがτ
−Ａの時間だけ遅延されてＤｏｕｔとして出力される
（図１０中の遅延線を通過して発生されたパルス）。
モニタ回路４２を通過した後にＤｉｎとして前進パルス
遅延線４４に入力される。そして、最初のクロックＣＬ
Ｋに対応したＤｉｎの立上がりからτ−Ａの時間が経過
した後に、後退パルス遅延線４６によって次のクロック
ＣＬＫの遅延が開始され、この次のクロックＣＬＫがτ
−Ａの時間だけ遅延されてＤｏｕｔとして出力される
（図１０中の遅延線を通過して発生されたパルス）。
【００６７】すなわち、最初のクロックＣＬＫに対応し
て互いにタイミングが異なる２個のパルスがＤｏｕｔと
して出力され、これに応じて内部クロックＣＫ′には、
外部クロックに同期する前に１個のパルスが出力され、
これが同期が取れていないパルスとして他の同期回路に
入力される。
て互いにタイミングが異なる２個のパルスがＤｏｕｔと
して出力され、これに応じて内部クロックＣＫ′には、
外部クロックに同期する前に１個のパルスが出力され、
これが同期が取れていないパルスとして他の同期回路に
入力される。
【００６８】図１１は、同期回路そのものに同期が取れ
ていないパルスを出力しない機能を持たせた場合の、こ
の発明の第４の実施の形態による同期回路の構成を示す
ブロック図である。
ていないパルスを出力しない機能を持たせた場合の、こ
の発明の第４の実施の形態による同期回路の構成を示す
ブロック図である。
【００６９】この実施の形態による同期回路には、前記
図１９に示す同期回路と同様に、入力バッファ４１、デ
ィレィモニタ回路４２、前進パルス用遅延線４４及び後
退パルス用遅延線４６を含むＳＡＤ回路ＳＡＤ１１及び
出力バッファ１８が設けられている上に、さらに入力バ
ッファ４１の出力とＳＡＤ回路ＳＡＤ１１との間のクロ
ックＣＬＫの伝播経路（ＣＬＫライン）の途中に制御回
路５０が追加挿入されている。
図１９に示す同期回路と同様に、入力バッファ４１、デ
ィレィモニタ回路４２、前進パルス用遅延線４４及び後
退パルス用遅延線４６を含むＳＡＤ回路ＳＡＤ１１及び
出力バッファ１８が設けられている上に、さらに入力バ
ッファ４１の出力とＳＡＤ回路ＳＡＤ１１との間のクロ
ックＣＬＫの伝播経路（ＣＬＫライン）の途中に制御回
路５０が追加挿入されている。
【００７０】この制御回路５０は、入力バッファ４１か
ら出力されるクロックＣＬＫの最初のパルスを遮断し、
この最初のパルス以降のパルスを出力する機能を有する
ものであり、例えば先の図４、図５に示すカウンタを用
いたものや、図６に示すシフトレジスタを用いたものが
使用できる。
ら出力されるクロックＣＬＫの最初のパルスを遮断し、
この最初のパルス以降のパルスを出力する機能を有する
ものであり、例えば先の図４、図５に示すカウンタを用
いたものや、図６に示すシフトレジスタを用いたものが
使用できる。
【００７１】また、ディレイモニタ回路４２は、入力バ
ッファ４１における遅延時間と、出力バッファ４８にお
ける遅延時間との和に等しい遅延時間を持つように、入
力バッファ４１と等価な回路構成を有するバッファ５１
と、出力バッファ４８と等価な回路構成を有するバッフ
ァ５２とから構成されている。
ッファ４１における遅延時間と、出力バッファ４８にお
ける遅延時間との和に等しい遅延時間を持つように、入
力バッファ４１と等価な回路構成を有するバッファ５１
と、出力バッファ４８と等価な回路構成を有するバッフ
ァ５２とから構成されている。
【００７２】このように、図１１の同期回路では、入力
バッファ４１の出力とＳＡＤ回路ＳＡＤ１１との間のク
ロックＣＬＫの伝播経路の途中に、同期が取れていない
パルスを遮断するための制御回路５０を挿入したので、
先の図１０のタイミングチャート中にＣ１で示されるク
ロックＣＬＫがこの制御回路５０によって遮断され、Ｓ
ＡＤ回路ＳＡＤ１１に入力されなくなるので、内部クロ
ックＣＫ′には同期の取れていないパルスは出力されな
くなる。
バッファ４１の出力とＳＡＤ回路ＳＡＤ１１との間のク
ロックＣＬＫの伝播経路の途中に、同期が取れていない
パルスを遮断するための制御回路５０を挿入したので、
先の図１０のタイミングチャート中にＣ１で示されるク
ロックＣＬＫがこの制御回路５０によって遮断され、Ｓ
ＡＤ回路ＳＡＤ１１に入力されなくなるので、内部クロ
ックＣＫ′には同期の取れていないパルスは出力されな
くなる。
【００７３】ところで、ＳＡＤ回路のＣＬＫラインに制
御回路５０を挿入する、上記第４の実施の形態の同期回
路では、制御回路５０によって生じるクロックＣＬＫの
遅延時間によっては出力クロック（ＣＫ′）に誤差が生
じる。
御回路５０を挿入する、上記第４の実施の形態の同期回
路では、制御回路５０によって生じるクロックＣＬＫの
遅延時間によっては出力クロック（ＣＫ′）に誤差が生
じる。
【００７４】この誤差がチップの動作上、問題となる場
合は、制御回路５０に対応した信号遅延時間を有する回
路をディレイモニタ回路４２内に設けることにより、Ｃ
ＬＫラインに制御回路５０を挿入したことによって生じ
る出力誤差をキャンセルさせることができる。
合は、制御回路５０に対応した信号遅延時間を有する回
路をディレイモニタ回路４２内に設けることにより、Ｃ
ＬＫラインに制御回路５０を挿入したことによって生じ
る出力誤差をキャンセルさせることができる。
【００７５】図１２は、制御回路５０を設けたことによ
って生じる出力誤差をキャンセルするようにした、この
発明の第５の実施の形態による同期回路の構成を示すブ
ロック図である。
って生じる出力誤差をキャンセルするようにした、この
発明の第５の実施の形態による同期回路の構成を示すブ
ロック図である。
【００７６】この実施の形態による同期回路では、ディ
レイモニタ回路４２内に、それぞれ制御回路５０と等価
な回路構成を有し制御回路５０と等価な信号遅延時間を
有する２個の模倣回路５３、５４が先のバッファ５１及
び５２に対して直列に接続されている。
レイモニタ回路４２内に、それぞれ制御回路５０と等価
な回路構成を有し制御回路５０と等価な信号遅延時間を
有する２個の模倣回路５３、５４が先のバッファ５１及
び５２に対して直列に接続されている。
【００７７】また、図１３のブロック図に示す、この発
明の第６の実施の形態による同期回路のように、それぞ
れ制御回路５０と等価な回路構成を有し制御回路５０と
等価な信号遅延時間を持つ２個の模倣回路５３、５４を
ディレイモニタ回路４２内に設ける代わりに、制御回路
５０の信号遅延時間に対して２倍の信号遅延時間を持つ
１個の模倣回路５５を設けるようにしてもよい。
明の第６の実施の形態による同期回路のように、それぞ
れ制御回路５０と等価な回路構成を有し制御回路５０と
等価な信号遅延時間を持つ２個の模倣回路５３、５４を
ディレイモニタ回路４２内に設ける代わりに、制御回路
５０の信号遅延時間に対して２倍の信号遅延時間を持つ
１個の模倣回路５５を設けるようにしてもよい。
【００７８】次に、上記図１２、図１３に示した同期回
路の動作を、図１４のタイミングチャートを用いて説明
する。なお、図１２中の２個の模倣回路５３、５４また
は図１３中の１個の模倣回路５５における信号遅延時間
を２ｃとする。
路の動作を、図１４のタイミングチャートを用いて説明
する。なお、図１２中の２個の模倣回路５３、５４また
は図１３中の１個の模倣回路５５における信号遅延時間
を２ｃとする。
【００７９】最初の外部クロックが入力されると、入力
バッファ４１による遅延時間Ｄ１の後にクロックＣＬＫ
が出力される。このクロックＣＬＫはディレイモニタ回
路４２により、Ａ＋２ｃの時間だけ遅延され、Ｄｉｎと
してＳＡＤ回路ＳＡＤ１１に入力される。ＳＡＤ回路Ｓ
ＡＤ１１に入力されたＤｉｎはその後、前進パルス遅延
線４３によってτ−Ａ−ｃだけ遅延され、その後、次の
クロックＣＬＫが後退パルス遅延線４６によってτ−Ａ
−ｃだけ遅延され、ＤｏｕｔとしてＳＡＤ回路ＳＡＤ１
１から出力される。さらに、このＤｏｕｔが出力バッフ
ァ４８における信号遅延時間Ｄ２だけ遅延され、内部ク
ロックＴｕが発生される。
バッファ４１による遅延時間Ｄ１の後にクロックＣＬＫ
が出力される。このクロックＣＬＫはディレイモニタ回
路４２により、Ａ＋２ｃの時間だけ遅延され、Ｄｉｎと
してＳＡＤ回路ＳＡＤ１１に入力される。ＳＡＤ回路Ｓ
ＡＤ１１に入力されたＤｉｎはその後、前進パルス遅延
線４３によってτ−Ａ−ｃだけ遅延され、その後、次の
クロックＣＬＫが後退パルス遅延線４６によってτ−Ａ
−ｃだけ遅延され、ＤｏｕｔとしてＳＡＤ回路ＳＡＤ１
１から出力される。さらに、このＤｏｕｔが出力バッフ
ァ４８における信号遅延時間Ｄ２だけ遅延され、内部ク
ロックＴｕが発生される。
【００８０】このように、図１２、図１３の実施の形態
による同期回路によれば、ディレイモニタ回路４２に模
倣回路５３と５４あるいは５５を設けることによって、
制御回路５０における信号遅延時間の影響を無くすこと
ができ、内部クロックＴｕの誤差を無くすことができ
る。
による同期回路によれば、ディレイモニタ回路４２に模
倣回路５３と５４あるいは５５を設けることによって、
制御回路５０における信号遅延時間の影響を無くすこと
ができ、内部クロックＴｕの誤差を無くすことができ
る。
【００８１】なお、図１１ないし図１３の各実施の形態
では、外部クロックと同期した内部クロックＴｕを発生
する場合について説明したが、これは前進パルス遅延線
における遅延量に対して位相が９０°や１８０°など、
前進パルス遅延線における遅延量のｎ／ｍ（ただし、
ｎ、ｍは正の整数）に設定された後退パルス遅延線を持
つような構成に変更し、外部クロックに対して位相が３
６０°×ｎ／ｍずれた内部クロックを発生させるように
してもよい。
では、外部クロックと同期した内部クロックＴｕを発生
する場合について説明したが、これは前進パルス遅延線
における遅延量に対して位相が９０°や１８０°など、
前進パルス遅延線における遅延量のｎ／ｍ（ただし、
ｎ、ｍは正の整数）に設定された後退パルス遅延線を持
つような構成に変更し、外部クロックに対して位相が３
６０°×ｎ／ｍずれた内部クロックを発生させるように
してもよい。
【００８２】ところで、直列接続された上記２個の模倣
回路５３、５４あるいは１個の模倣回路５５は、制御回
路５０における信号遅延時間と等価な信号遅延時間を持
つ回路であり、例えば、制御回路５０として先の図６に
示すようにシフトレジスタを用いたものを使用した場合
には、図１５に示すように、図６の制御回路のＡＮＤゲ
ート３３のみを取出した回路を用いることができる。す
なわち、図６の制御回路において、クロックＴ２とＴ１
との間の信号遅延時間はＡＮＤゲート３３のみによって
決定されるからである。なお、模倣回路としてＡＮＤゲ
ート３３を使用する場合、Ｔ１以外の他方の入力には
“Ｈ”レベルに対応した電源電位Ｖddを常時入力してお
く。
回路５３、５４あるいは１個の模倣回路５５は、制御回
路５０における信号遅延時間と等価な信号遅延時間を持
つ回路であり、例えば、制御回路５０として先の図６に
示すようにシフトレジスタを用いたものを使用した場合
には、図１５に示すように、図６の制御回路のＡＮＤゲ
ート３３のみを取出した回路を用いることができる。す
なわち、図６の制御回路において、クロックＴ２とＴ１
との間の信号遅延時間はＡＮＤゲート３３のみによって
決定されるからである。なお、模倣回路としてＡＮＤゲ
ート３３を使用する場合、Ｔ１以外の他方の入力には
“Ｈ”レベルに対応した電源電位Ｖddを常時入力してお
く。
【００８３】なお、上記図１２の実施の形態では、ディ
レイモニタ回路４２内に、それぞれ制御回路５０と等価
な信号遅延時間を有する２個の模倣回路５３、５４を設
ける場合について説明したが、これは合計して制御回路
５０の遅延量の２倍の遅延量と等価な信号遅延時間を持
つようになるならば、３個以上の模倣回路を設けてこれ
らを直列に接続してもよい。
レイモニタ回路４２内に、それぞれ制御回路５０と等価
な信号遅延時間を有する２個の模倣回路５３、５４を設
ける場合について説明したが、これは合計して制御回路
５０の遅延量の２倍の遅延量と等価な信号遅延時間を持
つようになるならば、３個以上の模倣回路を設けてこれ
らを直列に接続してもよい。
【００８４】上記第４、第５及び第６の各実施の形態で
は、ＣＬＫラインに制御回路５０を挿入することによっ
て、同期が取れていないクロックを出力しないように同
期回路を構成する場合について説明したが、次に、後退
パルス遅延線４６を工夫することによって、同期が取れ
ていないクロックを出力しないようにした、この発明の
第７の実施の形態による同期回路について説明する。
は、ＣＬＫラインに制御回路５０を挿入することによっ
て、同期が取れていないクロックを出力しないように同
期回路を構成する場合について説明したが、次に、後退
パルス遅延線４６を工夫することによって、同期が取れ
ていないクロックを出力しないようにした、この発明の
第７の実施の形態による同期回路について説明する。
【００８５】図１６は、先の図９に示すような論理動作
を行う、後退パルス遅延線の単位遅延素子の従来例の具
体的な構成を示している。
を行う、後退パルス遅延線の単位遅延素子の従来例の具
体的な構成を示している。
【００８６】この単位遅延素子は、前段からの出力が入
力され、制御信号Ｑが“Ｌ”レベルでかつその反転信号
ｂＱが“Ｈ”レベルのときに動作し、入力を反転して出
力するクロックドインバータ（同期型信号反転回路）６
１と、前記クロックＣＬＫが入力され、制御信号ｂＱが
“Ｌ”レベルでかつその反転信号Ｑが“Ｈ”レベルのと
きに動作し、入力を反転して出力するクロックドインバ
ータ（同期型信号反転回路）６２と、上記両クロックド
インバータ６１、６２の出力が共に入力に接続されたイ
ンバータ６３とから構成されている。
力され、制御信号Ｑが“Ｌ”レベルでかつその反転信号
ｂＱが“Ｈ”レベルのときに動作し、入力を反転して出
力するクロックドインバータ（同期型信号反転回路）６
１と、前記クロックＣＬＫが入力され、制御信号ｂＱが
“Ｌ”レベルでかつその反転信号Ｑが“Ｈ”レベルのと
きに動作し、入力を反転して出力するクロックドインバ
ータ（同期型信号反転回路）６２と、上記両クロックド
インバータ６１、６２の出力が共に入力に接続されたイ
ンバータ６３とから構成されている。
【００８７】このような構成の単位遅延素子では、先の
図９に示すように、制御回路４７の状態がリセット状態
のときでも、ＣＬＫラインの値が“Ｈ”レベルになる
と、出力が“Ｈ”レベルになってしまう。すなわち、制
御回路４７の状態がリセット状態のときは、制御信号ｂ
Ｑが“Ｌ”レベルでかつ信号Ｑが“Ｈ”レベルとなり、
クロックドインバータ６１が動作するので、出力はＣＬ
Ｋラインの値に対応したレベルとなる。
図９に示すように、制御回路４７の状態がリセット状態
のときでも、ＣＬＫラインの値が“Ｈ”レベルになる
と、出力が“Ｈ”レベルになってしまう。すなわち、制
御回路４７の状態がリセット状態のときは、制御信号ｂ
Ｑが“Ｌ”レベルでかつ信号Ｑが“Ｈ”レベルとなり、
クロックドインバータ６１が動作するので、出力はＣＬ
Ｋラインの値に対応したレベルとなる。
【００８８】このため、リセット直後に最初にクロック
ＣＬＫが“Ｈ”レベルになると、後退パルス遅延線４６
における最後段の単位遅延素子４５から非同期のパルス
が出力されてしまう。
ＣＬＫが“Ｈ”レベルになると、後退パルス遅延線４６
における最後段の単位遅延素子４５から非同期のパルス
が出力されてしまう。
【００８９】これを避けるためには、この実施の形態に
よる同期回路では、後退パルス遅延線４６の最後段の単
位遅延素子４５として図１７に示すような動作論理を有
するものを用いる。すなわち、この図１７に示したよう
な論理動作を有する単位遅延素子によれば、制御回路４
７の状態がリセット状態のときに、ＣＬＫラインの値が
“Ｈ”レベルになっても、出力は“Ｈ”レベルとはなら
ず、“Ｌ”レベルのままとなる。
よる同期回路では、後退パルス遅延線４６の最後段の単
位遅延素子４５として図１７に示すような動作論理を有
するものを用いる。すなわち、この図１７に示したよう
な論理動作を有する単位遅延素子によれば、制御回路４
７の状態がリセット状態のときに、ＣＬＫラインの値が
“Ｈ”レベルになっても、出力は“Ｈ”レベルとはなら
ず、“Ｌ”レベルのままとなる。
【００９０】図１７に示すような論理動作を行う後退パ
ルス遅延線４６の最後段の単位遅延素子４５の回路構成
を図１８に示す。
ルス遅延線４６の最後段の単位遅延素子４５の回路構成
を図１８に示す。
【００９１】この単位遅延素子が、前記図１６に示す従
来のものと異なる点は、前記クロックドインバータ６２
の入力としてクロックＣＬＫを入力する代わりにＶssの
電位を常に入力し“Ｌ”レベルの信号が入力するように
したことである。
来のものと異なる点は、前記クロックドインバータ６２
の入力としてクロックＣＬＫを入力する代わりにＶssの
電位を常に入力し“Ｌ”レベルの信号が入力するように
したことである。
【００９２】このような構成によれば、制御信号ｂＱが
“Ｌ”レベルでかつ信号Ｑが“Ｈ”レベルのとき、クロ
ックドインバータ６２が動作しても、その出力は入力の
“Ｌ”レベルを反転した“Ｈ”レベルとなり、この信号
が入力されるインバータ６３の出力は“Ｌ”レベルとな
る。
“Ｌ”レベルでかつ信号Ｑが“Ｈ”レベルのとき、クロ
ックドインバータ６２が動作しても、その出力は入力の
“Ｌ”レベルを反転した“Ｈ”レベルとなり、この信号
が入力されるインバータ６３の出力は“Ｌ”レベルとな
る。
【００９３】すなわち、後退パルス遅延線４６の最後段
の単位遅延素子４５として図１８に示すような構成のも
のを用いれば、先に説明したように、この最後段の単位
遅延素子でクロックＣＬＫが選択されて出力されること
がなくなる。なお、後退パルス遅延線４６の最後段以外
の単位遅延素子としては、図１６に示す従来のものが使
用される。
の単位遅延素子４５として図１８に示すような構成のも
のを用いれば、先に説明したように、この最後段の単位
遅延素子でクロックＣＬＫが選択されて出力されること
がなくなる。なお、後退パルス遅延線４６の最後段以外
の単位遅延素子としては、図１６に示す従来のものが使
用される。
【００９４】従って、このような後退パルス遅延線４６
を有する同期回路では、外部クロックに対して非同期の
クロックは出力されなくなる。
を有する同期回路では、外部クロックに対して非同期の
クロックは出力されなくなる。
【００９５】ところで、ＳＡＤ回路を有する同期回路に
入力される外部クロックの周波数の上限が、後退パルス
遅延線４６における最終段の単位遅延素子でクロックＣ
ＬＫが選択されるような場合には、出力される内部クロ
ックの周期が単位遅延素子分だけ長くなるだけであり、
問題はない。例えば、動作可能周波数が１００ＭＨｚ
（周期は１０ｎｓ）の場合、単位遅延素子１段当たりの
信号遅延時間を例えば４００ｐｓとすると、図１７のよ
うな単位遅延素子を後退パルス遅延線に用いたこの実施
の形態の同期回路では、１周期が１０ｎｓ＋４００ｐｓ
＝１０．４ｎｓとなり、９６ＭＨｚまで動作可能とな
る。すなわち、その影響は１０％以下と非常に小さい。
入力される外部クロックの周波数の上限が、後退パルス
遅延線４６における最終段の単位遅延素子でクロックＣ
ＬＫが選択されるような場合には、出力される内部クロ
ックの周期が単位遅延素子分だけ長くなるだけであり、
問題はない。例えば、動作可能周波数が１００ＭＨｚ
（周期は１０ｎｓ）の場合、単位遅延素子１段当たりの
信号遅延時間を例えば４００ｐｓとすると、図１７のよ
うな単位遅延素子を後退パルス遅延線に用いたこの実施
の形態の同期回路では、１周期が１０ｎｓ＋４００ｐｓ
＝１０．４ｎｓとなり、９６ＭＨｚまで動作可能とな
る。すなわち、その影響は１０％以下と非常に小さい。
【００９６】また、ＳＡＤ回路の実際の動作周波数は、
動作可能な周波数よりも十分低いため、問題は全くな
い。
動作可能な周波数よりも十分低いため、問題は全くな
い。
【００９７】また、後退パルス遅延線４６の最後段の単
位遅延素子４５として図１８に示すような構成のものを
用いたとしても、前段からのパルスを通過する際の信号
遅延時間は最後段以外の単位遅延素子と全く変りがない
ため、正確に同期動作を行うことができる。
位遅延素子４５として図１８に示すような構成のものを
用いたとしても、前段からのパルスを通過する際の信号
遅延時間は最後段以外の単位遅延素子と全く変りがない
ため、正確に同期動作を行うことができる。
【００９８】なお、上記説明では、後退パルス遅延線４
６の最後段のみの単位遅延素子として図１８に示すよう
な構成のものを用いる場合について説明したが、これは
必ずしも最終段のみである必要はなく、動作周波数に問
題の及ぼさない範囲であれば、パターン等の都合により
最終段を含む複数の単位遅延素子としてそれぞれ図１８
に示すような構成のものを用いるように変更してもよ
い。
６の最後段のみの単位遅延素子として図１８に示すよう
な構成のものを用いる場合について説明したが、これは
必ずしも最終段のみである必要はなく、動作周波数に問
題の及ぼさない範囲であれば、パターン等の都合により
最終段を含む複数の単位遅延素子としてそれぞれ図１８
に示すような構成のものを用いるように変更してもよ
い。
【００９９】
【発明の効果】以上説明したようにこの発明によれば、
システム全体の同期を高速に取ることを可能であり、こ
れにより不要な期間では動作を停止させることができて
待機電力の上昇を防止することができる同期回路システ
ムを提供することができる。
システム全体の同期を高速に取ることを可能であり、こ
れにより不要な期間では動作を停止させることができて
待機電力の上昇を防止することができる同期回路システ
ムを提供することができる。
【０１００】また、この発明によれば、システム全体の
同期を高速に取ることを可能にし、これにより不要な期
間では動作を停止させることができて待機電力の上昇を
防止することができる同期回路を提供することができ
る。
同期を高速に取ることを可能にし、これにより不要な期
間では動作を停止させることができて待機電力の上昇を
防止することができる同期回路を提供することができ
る。
【図１】この発明の第１の実施の形態による同期回路シ
ステムのブロック図。
ステムのブロック図。
【図２】この発明の第２の実施の形態による同期回路シ
ステムのブロック図。
ステムのブロック図。
【図３】この発明の第３の実施の形態による同期回路シ
ステムのブロック図。
ステムのブロック図。
【図４】図１ないし図３の各同期回路システムで使用さ
れる制御回路の具体的構成を示す回路図。
れる制御回路の具体的構成を示す回路図。
【図５】図１ないし図３の各同期回路システムで使用さ
れる制御回路の他の具体的構成を示す回路図。
れる制御回路の他の具体的構成を示す回路図。
【図６】図１ないし図３の各同期回路システムで使用さ
れる制御回路のさらに他の具体的構成を示す回路図。
れる制御回路のさらに他の具体的構成を示す回路図。
【図７】図６の制御回路の動作の一例を示すタイミング
チャート。
チャート。
【図８】図１ないし図３の各同期回路システムで使用さ
れる制御回路の別の具体的構成を示す回路図。
れる制御回路の別の具体的構成を示す回路図。
【図９】図１ないし図３の各同期回路システムで使用さ
れる後退パルス遅延線内の単位遅延素子の論理動作をま
とめて示す図。
れる後退パルス遅延線内の単位遅延素子の論理動作をま
とめて示す図。
【図１０】従来のＳＡＤ回路を含む同期回路の動作の一
例を示すタイミングチャート。
例を示すタイミングチャート。
【図１１】この発明の第４の実施の形態による同期回路
の構成を示すブロック図。
の構成を示すブロック図。
【図１２】この発明の第５の実施の形態による同期回路
の構成を示すブロック図。
の構成を示すブロック図。
【図１３】この発明の第６の実施の形態による同期回路
の構成を示すブロック図。
の構成を示すブロック図。
【図１４】図１３に示した同期回路の動作を示すタイミ
ングチャート。
ングチャート。
【図１５】第４ないし第６の各同期回路で使用される制
御回路の回路図。
御回路の回路図。
【図１６】図９に示す論理動作を行う後退パルス遅延線
内の単位遅延素子の従来の具体的な構成を示す回路図。
内の単位遅延素子の従来の具体的な構成を示す回路図。
【図１７】この発明の第７の実施の形態による同期回路
で使用される後退パルス遅延線内の単位遅延素子の論理
動作をまとめて示す図。
で使用される後退パルス遅延線内の単位遅延素子の論理
動作をまとめて示す図。
【図１８】この発明の第７の実施の形態による同期回路
で使用される後退パルス遅延線内の単位遅延素子の具体
的な構成を示す回路図。
で使用される後退パルス遅延線内の単位遅延素子の具体
的な構成を示す回路図。
【図１９】ＳＡＤ方式の同期回路のブロック図。
【図２０】図１９に示した同期回路の動作の一例を示す
タイミングチャート。
タイミングチャート。
【図２１】図１９の同期回路を用いて構成されたクロッ
ク発生回路の構成を示すブロック図。
ク発生回路の構成を示すブロック図。
【図２２】図２１のクロック発生回路の一方の同期回路
をＳＡＤ回路を用いて構成した場合の回路図。
をＳＡＤ回路を用いて構成した場合の回路図。
【図２３】図２１のクロック発生回路の他方の同期回路
をＳＡＤ回路を用いて構成した場合の回路図。
をＳＡＤ回路を用いて構成した場合の回路図。
【図２４】図２２、図２３に示す同期回路を用いたクロ
ック発生回路の動作の一例を示すタイミングチャート。
ック発生回路の動作の一例を示すタイミングチャート。
１１…第１の同期回路、 １２…第２の同期回路、 １３、１４…制御回路、 ２１、２３…カウンタ、 ２２…スイッチ回路、 ３１、３２、３５−１〜３５−ｎ…シフトレジスタ、 ３３、３７…ＡＮＤゲート、 ３４、３６…インバータ、 ４１…入力バッファ、 ４２…ディレィモニタ回路、 ４３、４５…単位遅延素子、 ４４…前進パルス用遅延線、 ４６…後退パルス用遅延線、 ４７、５０…制御回路、 ４８…出力バッファ、 ５１、５２…バッファ、 ５３、５４、５５…模倣回路、 ６１、６２…クロックドインバータ、 ６３…インバータ、 ＳＡＤ１１…ＳＡＤ回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B024 AA01 AA15 BA21 CA07 CA15 5B079 BA06 BB10 BC01 CC02 CC05 CC08 CC14 DD06 DD17 5K047 AA00 GG08 GG29 KK04 MM27 MM36 MM56
Claims (16)
- 【請求項１】 第１のクロックが入力され、第２のクロ
ックを出力する第１の同期回路と、 上記第１の同期回路から出力される第２のクロックのう
ち少なくとも最初に出力される１個のパルスは遮断し、
その後、上記第１の同期回路から出力されるパルス群を
第２のクロックとして順次出力する制御回路と、 上記制御回路から出力される第２のクロックが入力され
る第２の同期回路とを具備したことを特徴とする同期回
路システム。 - 【請求項２】 前記制御回路がカウンタを含んで構成さ
れていることを特徴とする請求項１に記載の同期回路シ
ステム。 - 【請求項３】 前記制御回路がシフトレジスタを含んで
構成されていることを特徴とする請求項１に記載の同期
回路システム。 - 【請求項４】 前記制御回路が、 多段接続されかつ初段にカウント開始信号が入力され、
シフト制御信号として前記第１のクロックが入力される
複数個のシフトレジスタと、 上記複数個のシフトレジスタのうち終段のシフトレジス
タの出力と前記第１の同期回路から出力される前記第１
のクロックとが入力される論理回路とを有して構成され
ることを特徴とする請求項３に記載の同期回路システ
ム。 - 【請求項５】 前記第１、第２の同期回路の少なくとも
一方が、 クロックが入力されるディレイモニタ回路と、 前進パルス遅延線と後退パルス遅延線とを有し、上記ク
ロックと上記ディレイモニタ回路からの出力クロックと
が入力され、第１のサイクルの上記クロックが入力され
た後の上記ディレイモニタ回路からの出力クロックを前
進パルス遅延線で所定時間遅延し、上記第１のサイクル
の次のサイクルである第２のサイクルのクロックの到達
後にこの次の第２のサイクルのクロックを上記前進パル
ス遅延線で遅延された上記ディレイモニタ回路からの出
力クロックの遅延時間に相当する時間もしくはそのｎ／
ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上
記後退パルス遅延線で遅延して出力する同期型調整遅延
回路とを有して構成されることを特徴とする請求項１に
記載の同期回路システム。 - 【請求項６】 前記ディレイモニタ回路には、前記制御
回路における信号遅延量の２倍の信号遅延量を有する前
記制御回路の模倣回路が設けられていることを特徴とす
る請求項５に記載の同期回路システム。 - 【請求項７】 前記模倣回路は、前記制御回路と等価な
回路構成及び回路パターンを有する第１及び第２の模倣
回路で構成されていることを特徴とする請求項６に記載
の同期回路システム。 - 【請求項８】 第１のクロックが入力される第１のディ
レイモニタ回路と、第１の前進パルス遅延線と第１の後
退パルス遅延線とを有し、上記第１のクロックと上記第
１のディレイモニタ回路からの出力クロックとが入力さ
れ、第１のサイクルの上記第１のクロックが入力された
後の上記第１のディレイモニタ回路からの出力クロック
を第１の前進パルス遅延線で所定時間遅延し、上記第１
のサイクルの次のサイクルである第２のサイクルの第１
のクロックの到達後にこの次の第２のサイクルの第１の
クロックを上記第１の前進パルス遅延線で遅延された上
記第１のディレイモニタ回路からの出力クロックの遅延
時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、
ｍはそれぞれ正の整数）の時間だけ上記第１の後退パル
ス遅延線で遅延して出力する第１の同期型調整遅延回路
とを有し、第１のクロックに応じた第２のクロックを出
力する第１の同期回路と、 上記第１のクロックの入力ノードと上記第１の同期回路
における第１の同期型調整遅延回路との間に挿入され、
上記第１のクロックのうち少なくとも最初に入力される
１個の第１のクロックは遮断し、その後、上記入力ノー
ドに与えられる第１のクロックを順次出力する制御回路
と、 上記第１の同期回路から出力される第２のクロックが入
力される第２の同期回路とを具備したことを特徴とする
同期回路システム。 - 【請求項９】 前記第２の同期回路が、 前記第２のクロックが入力される第２のディレイモニタ
回路と、 第２の前進パルス遅延線と第２の後退パルス遅延線とを
有し、前記第２のクロックと上記第２のディレイモニタ
回路からの出力クロックとが入力され、第１のサイクル
の上記第２のクロックが入力された後の上記第２のディ
レイモニタ回路からの出力クロックを第２の前進パルス
遅延線で所定時間遅延し、上記第１のサイクルの次のサ
イクルである第２のサイクルの第３のクロックの到達後
にこの次の第２のサイクルの第３のクロックを上記第２
の前進パルス遅延線で遅延された上記第２のディレイモ
ニタ回路からの出力クロックの遅延時間に相当する時間
もしくはその半分の時間だけ上記第２の後退パルス遅延
線で遅延して出力する第２の同期型調整遅延回路とを有
して構成されることを特徴とする請求項８に記載の同期
回路システム。 - 【請求項１０】 前記制御回路がカウンタを含んで構成
されていることを特徴とする請求項８に記載の同期回路
システム。 - 【請求項１１】 前記制御回路がシフトレジスタを含ん
で構成されていることを特徴とする請求項８に記載の同
期回路システム。 - 【請求項１２】 前記制御回路が、 多段接続されかつ初段にカウント開始信号が入力され、
シフト制御信号として前記第１のクロックが入力される
複数個のシフトレジスタと、 上記複数個のシフトレジスタのうち終段のシフトレジス
タの出力と前記第１の同期回路から出力される前記第１
のクロックとが入力される論理回路とを有して構成され
ることを特徴とする請求項１１に記載の同期回路システ
ム。 - 【請求項１３】 前記第１のディレイモニタ回路には、
前記制御回路における信号遅延量の２倍の信号遅延量を
有する前記制御回路の模倣回路が設けられていることを
特徴とする請求項８に記載の同期回路システム。 - 【請求項１４】 前記模倣回路は、前記制御回路と等価
な回路構成及び回路パターンを有する第１及び第２の模
倣回路で構成されていることを特徴とする請求項１３に
記載の同期回路システム。 - 【請求項１５】 クロックが入力される入力バッファ
と、 上記入力バッファの出力が入力され、所定の信号遅延量
を有するディレイモニタ回路と、 多段縦続接続された複数個の第１の単位遅延素子からな
り、上記ディレイモニタ回路の出力を多段縦続接続され
た複数個の第１の単位遅延素子で順次遅延する第１の遅
延線と、 上記ディレイモニタ回路の出力が入力され、上記ディレ
イモニタ回路から第１のサイクルのクロックが出力され
た後からこの第１のサイクルの次のサイクルである第２
のサイクルのクロックが出力されるまでの１周期の期間
に、上記第１のパルス遅延線において上記ディレイモニ
タ回路の出力が通過した第１の単位遅延素子を検出する
検出回路と、 多段縦続接続された複数個の第２の単位遅延素子からな
り、上記検出回路の検出結果に応じた段の第２の単位遅
延素子で上記ディレイモニタ回路から出力される上記第
２サイクルのクロックを選択し、この選択したクロック
をそれよりも後段に位置する複数個の第２の単位遅延素
子を介して順次遅延する第２の遅延線と、 上記第２の遅延線の出力が入力される出力バッファとを
具備し、 上記ディレイモニタ回路における上記信号遅延量が上記
入力バッファと上記出力バッファにおける各信号遅延量
の和に相当する信号遅延量に設定され、 かつ上記第２の遅延線における少なくとも最終段の第２
の単位遅延素子には上記ディレイモニタ回路の出力が入
力されずかつその前段の第２の単位遅延素子からの出力
を遅延する構成を有することを特徴とする同期回路。 - 【請求項１６】 前記第２の単位遅延素子のそれぞれ
は、 前段からの出力が入力される第１の同期型信号反転回路
と、 第２の同期型信号反転回路と、 上記第１及び第２の同期型信号反転回路の出力が共に入
力に接続され、その出力が後段の第２の単位遅延素子に
入力される信号反転回路とから構成され、 少なくとも最終段の第２の単位遅延素子の上記第２の同
期型信号反転回路には固定されたレベルの論理信号が入
力され、それ以外の第２の単位遅延素子の上記第２の同
期型信号反転回路には前記ディレイモニタ回路の出力が
入力されることを特徴とする請求項１５に記載の同期回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04483799A JP3631390B2 (ja) | 1999-02-23 | 1999-02-23 | 同期回路システム及び同期回路 |
| US09/511,352 US6608514B1 (en) | 1999-02-23 | 2000-02-23 | Clock signal generator circuit and semiconductor integrated circuit with the same circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04483799A JP3631390B2 (ja) | 1999-02-23 | 1999-02-23 | 同期回路システム及び同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000242361A true JP2000242361A (ja) | 2000-09-08 |
| JP3631390B2 JP3631390B2 (ja) | 2005-03-23 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04483799A Expired - Fee Related JP3631390B2 (ja) | 1999-02-23 | 1999-02-23 | 同期回路システム及び同期回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3631390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113709391A (zh) * | 2021-08-26 | 2021-11-26 | 锐芯微电子股份有限公司 | Cmos图像传感器及其读取方法 |
-
1999
- 1999-02-23 JP JP04483799A patent/JP3631390B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113709391A (zh) * | 2021-08-26 | 2021-11-26 | 锐芯微电子股份有限公司 | Cmos图像传感器及其读取方法 |
| CN113709391B (zh) * | 2021-08-26 | 2023-12-05 | 锐芯微电子股份有限公司 | Cmos图像传感器及其读取方法 |
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| JP3631390B2 (ja) | 2005-03-23 |
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