JPH07262769A - 半導体メモリ素子のアクセス方法及び半導体メモリ素子 - Google Patents

Abstract

(57)【要約】 【構成】 ブロック単位でデータを扱う装置に使用され
る半導体メモリＬＳＩであり、アドレスストローブ（Ａ
Ｓ）信号に基づいてアドレスの下位８ビット（Ａ０〜Ａ
７）とデータ（Ｄ０〜Ｄ７）の切換選択を行うセレクタ
３３と、アドレス（Ａ０〜Ａ１１）に対応するブロック
番号を設定するアドレスセッター３４きによって、メモ
リ３２へのデータの書き込み／読み出し時のアドレス指
定をブロック番号により行い、カウンタ３１によって、
設定したアドレス番号からメモリ３２の実アドレスを計
算し、データストローブ（ＤＳ）信号に同期してカウン
トアップを行うことでメモリ３２から１ワード毎に連続
的にデータをアクセスする。 【効果】 アドレス指定のピン数を減らしてＬＳＩパッ
ケージを小型化でき、またデータのアクセス速度を速く
することも可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ブロック単位でデータ
を扱う装置に使用される半導体メモリ素子及びその半導
体メモリ素子のアクセス方法に関する。

【０００２】

【従来の技術】現在、一般に使用されている半導体メモ
リ素子（若しくは半導体メモリＬＳＩ（大規模集積回
路））としては、例えばいわゆるスタティックＲＡＭ
（ＳＲＡＭ：Static Random Access Memory)や、ダイナ
ミックＲＡＭ（ＤＲＡＭ：DynamicRandom Access Memor
y) 、ＲＯＭ（Read Only Memory) 、フラッシュメモリ
（Fiash Memory) などが存在する。なお、フラッシュメ
モリとは、全ビット或いはブロック単位で消去ができる
例えばＥＥＰＲＯＭ（Electrically Erasable ＲＯＭ）
であり、書き込みは１バイト毎に可能なものであり、消
去，書き込みともに電気的に行う。

【０００３】これら半導体メモリＬＳＩでは、記憶すべ
きデータの書き込みや記憶しているデータの読み出しは
任意の番地（アドレス）に対して実行可能となってい
る。

【０００４】また、半導体メモリＬＳＩにおけるメモリ
上でのデータはアドレス番号で管理されているので、こ
のメモリに対するデータの書き込み／読み出しのアクセ
スは、例えば図５に示すように、アドレス番号によるデ
ータの特定と、読み出し／書き込み（リード／ライト）
の信号によるコマンドによって行うことになる。なお、
図５の例は、データの２ワードをアクセスしているとき
の上記スタティックＲＡＭのアクセスタイミングを示
し、また図５にはＣＰＵ（中央処理装置）のクロックも
同時に示している。これにより、任意の番地のデータを
容易に読み込んだり、変更（書き換え）することが可能
となる。

【０００５】

【発明が解決しようとする課題】上述のような半導体メ
モリＬＳＩでは、アドレスを特定する必要があるため
に、アドレス番号を入力するための信号端子（いわゆる
ピン）が必要となる。

【０００６】ところで、近年の半導体技術の革新によ
り、１つの半導体メモリＬＳＩに記憶するデータ量は、
４Ｍ（メガ）ビット，１６Ｍビット，６４Ｍビット、そ
して２５６Ｍビットと次第に増えている。

【０００７】これらの半導体メモリＬＳＩのピン数を単
純に考えると、上記１メガ分の番地を指定するには２の
２０乗で２０ピンが必要となり、上記４メガ分の番地を
指定するには２の２２乗で２２ピンが、上記１６メガ分
の番地を指定するには２の２４乗で２４ピンが、また、
上記２５６メガ分の番地を指定するには２の２８乗で２
８ピンが必要となり、ＬＳＩに必要となるピン数がメモ
リ容量に応じて多くなってしまう。

【０００８】このようなピン数の増加は、半導体メモリ
ＬＳＩのパッケージを大きくしてしまうと同時に、当該
半導体メモリＬＳＩを組み込む装置の小型化をも阻害し
てしまう。

【０００９】また、例えば上記ダイナミックＲＡＭで
は、このような問題の解決のために、例えば図６に示す
ように、データのアクセスの際には、アドレスをロウア
ドレスストローブ（ＲＡＳ）とカラムアドレスストロー
ブ（ＣＡＳ）に基づいて２度に分けてＬＳＩに指定する
ことにより、ピン数を減らしている。しかし、この場合
は、アドレス指定を２度に分けるようにしているため、
アドレスの指示に余計に時間がかかり、アクセススピー
ドが遅くなる。なお、図６にはデータの１ワードをアク
セスしている例を示しており、また、この図６にはＣＰ
Ｕのクロックとリード／ライトの信号も同時に示してい
る。

【００１０】そこで、本発明は、上述したようなことに
鑑み、アドレス指定のピン数を減らしてパッケージ（Ｌ
ＳＩのパッケージ）を小型化し、またデータのアクセス
速度を速くすることも可能な半導体メモリ素子のアクセ
ス方法及び半導体メモリ素子を提供することを目的とす
る。

【００１１】

【課題を解決するための手段】本発明は上述の目的を達
成するために提案されたものであり、ブロック単位でデ
ータを扱う装置に使用される半導体メモリ素子のアクセ
ス方法において、メモリへのデータの書き込み／読み出
し時のアドレス指定をブロック番号により行い、当該ブ
ロックに含まれるデータをブロック番号に続くタイミン
グ信号に同期して連続的にアクセスすることを特徴とす
る。

【００１２】また、本発明の半導体メモリ素子は、デー
タの書き込み／読み出しがなされるメモリ手段と、上記
メモリ手段へのデータの書き込み／読み出し時のアドレ
ス指定をブロック番号により行うブロックアドレス指定
手段と、上記指定されたブロックに含まれるデータをブ
ロック番号に続くタイミング信号に同期して連続的にア
クセスするアクセス手段とを有することを特徴とする。

【００１３】ここで、本発明の半導体メモリ素子の上記
ブロックアドレス指定手段は、アドレスストローブ信号
によってアドレス情報とデータの切換選択を行う選択手
段と、アドレスストローブ信号によってアドレス情報に
対応するブロック番号を設定するアドレス設定手段とを
有してなり、上記アクセス手段は、上記アドレス設定手
段で設定したアドレス番号から、メモリ手段の実アドレ
スを計算し、データストローブ信号に同期して上記メモ
リ手段に対して１単位毎にデータをアクセスするカウン
ト手段からなる。

【００１４】

【作用】本発明の半導体メモリ素子のアクセス方法及び
半導体メモリ素子によれば、メモリへのデータの書き込
み／読み出し時のアドレス指定をブロック番号により行
い、ブロックに含まれるデータをブロック番号に続くタ
イミング信号に同期して連続的にアクセスするようにし
ているのでアクセス毎にアドレスを指定する必要がな
い。

【００１５】

【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。

【００１６】図１には、本発明実施例の半導体メモリ素
子のアクセス方法が適用される半導体メモリ素子（半導
体メモリＬＳＩ）の構成を示す。図１に示す本実施例の
半導体メモリＬＳＩは、ブロック単位でデータを扱う装
置に使用されるものであり、データの書き込み／読み出
しがなされるメモリ３２と、上記メモリ３２へのデータ
の書き込み／読み出し時のアドレス指定をブロック番号
により行うブロックアドレス指定手段と、上記指定され
たブロックに含まれるデータをブロック番号に続くタイ
ミング信号に同期して連続的にアクセスするアクセス手
段とを有するものである。上記ブロックアドレス指定手
段は、アドレスストローブ（ＡＳ）信号によってアドレ
ス情報の下位８ビット（Ａ０〜Ａ７）とデータ（Ｄ０〜
Ｄ７）の切換選択を行うセレクタ３３と、アドレススト
ローブ（ＡＳ）信号によってアドレス情報（Ａ０〜Ａ１
１）に対応するブロック番号を設定するアドレスセッタ
ー３４とを有してなる。さらに、上記アクセス手段は、
上記アドレスセッター３４で設定したアドレス番号か
ら、メモリ３２の実アドレスを計算し、データストロー
ブ（ＤＳ）信号に同期してカウントアップを行うことで
上記メモリ３２に対して１単位毎（１ワード毎）にデー
タをアクセスするカウンタ３１からなる。

【００１７】ここで、本発明実施例の半導体メモリＬＳ
Ｉの具体的説明に先立ち、本実施例半導体メモリＬＳＩ
の使用条件について述べる。半導体メモリＬＳＩの使用
用途の中には、例えばいわゆる半導体ディスク装置のよ
うに、データを例えば５１２ワードとか１０２４ワード
といった集合（ブロック）単位でしか扱わない場合があ
る。なお、半導体ディスク装置とは、例えばダイナミッ
クＲＡＭを用いた記憶装置であり、高速の主記憶と低速
の２次記憶（例えばハードディスク装置）との間に位置
する記憶装置であり、主記憶と２次記憶とのアクセス速
度のギャップを埋めるために使用されるものである。オ
ペレーティングシステムからは、ハードディスク装置と
同等に見える。

【００１８】本発明実施例では半導体メモリＬＳＩ内の
データを上述したような集合（ブロック）単位で扱える
ように特化している。以下、当該ブロック単位でランダ
ムアクセスの機能を実現する本実施例の半導体メモリＬ
ＳＩを、従来の半導体メモリ素子と区別するためにブロ
ックアクセスメモリ（Block Access Memory:ＢＡＭ）と
呼ぶ。

【００１９】すなわち、本発明実施例の半導体メモリＬ
ＳＩであるブロックアクセスメモリでは、データをアク
セスするに際し、従来のメモリのようにデータをアクセ
スする度にアドレスを指定することは行わず、その代わ
りにブロック番号を先ず指定して、その後に１単位毎の
データをアクセスする信号を使用するようにしている。

【００２０】また、本実施例では、仮に、８ビット幅の
１ワードを上記１単位とし、２メガ分のアドレスを持つ
容量１６Ｍビットのブロックアクセスメモリを例に挙げ
ている。このため、例えば、ブロックサイズが５１２ワ
ードのブロックアクセスメモリでは、 （２Ｍワード）÷（５１２ワード）＝４０９６ブロック を構成することになる。

【００２１】以下、本発明実施例の半導体メモリＬＳＩ
（ブロックアクセスメモリ）について、図１及び図２を
用いて説明する。図１には本実施例のブロックアクセス
メモリ（ＢＡＭ）の内部構造を示す。また、図２の
（ａ）には本実施例のブロックアクセスメモリ（ＢＡ
Ｍ）のＬＳＩパッケージの信号線（若しくはピン配置）
を示し、さらに、本実施例のブロックアクセスメモリ
（ＢＡＭ）との比較のためとして、図２の（ｂ）には従
来のスタティックＲＡＭ（ＳＲＡＭ）のＬＳＩパッケー
ジの信号線（ピン配列）を、図２の（ｃ）には従来のダ
イナミックＲＡＭ（ＤＲＡＭ）のＬＳＩパッケージの信
号線（ピン配列）をも示している。

【００２２】先ず、図２の（ａ）に示す本実施例のブロ
ックアクセスメモリの各信号線について説明する。この
図２の（ａ）において、図中Ｖｃｃは電源端子であり、
図中ＧＮＤは電源グランド端子である。

【００２３】図中Ａ０／Ｄ０〜Ａ７／Ｄ７はアドレス入
力／データ入出力用であり、使用タイミングによってデ
ータ（Ｄ０〜Ｄ７）の入出力用とアドレス（Ａ０〜Ａ１
１）のうちの下位８ビット（Ａ０〜Ａ７）のアドレス入
力用とに使い分けている。データ入出力用に使用する時
には、データを記憶したり、読み出すために使用する８
ビット（Ｄ０〜Ｄ７）のバスとなる。アドレス入力用に
使用する時には、ブロック番号の下位８ビット（Ａ０〜
Ａ７）を入力する。

【００２４】図中Ａ８〜Ａ１１はアドレス入力用であ
り、ブロック番号を示すアドレスの上位４ビットを入力
する。図中Ｒ／Ｗはメモリのリード，ライトの切り換え
用であり、信号が電源（Ｖｃｃ）電圧レベルのときリー
ド（Ｒ）を、グランド（ＧＮＤ）レベルのときライト
（Ｗ）を指示する。

【００２５】図中ＡＳはアドレスストローブ用であり、
ブロックのアドレスのアクセスを指示する。アドレス
は、当該アドレスストローブがグランド（ＧＮＤ）レベ
ルから電源電圧（Ｖｃｃ）レベルに変化した時に記録す
る（すなわち図１のアドレスカウンタ３１に設定す
る）。また、当該アドレスストローブがグランド（ＧＮ
Ｄ）レベルになったタイミングで図１に示すアドレスの
カウンタ３１はリセットされる。

【００２６】図中ＣＳはチップセレクト用であり、アド
レスとデータ信号が有効なことを示す。このチップセレ
クトは、例えば複数のブロックアクセスメモリによって
構成される回路において、複数のブロックアクセスメモ
リから１つを選択する時に使用する。なお、選択されて
いないブロックアクセスメモリのアドレスとデータのピ
ンは、未接続状態（ハイインピーダンス）とする。

【００２７】図中ＤＳはデータストローブ用であり、デ
ータのアクセスを指示する。本実施例では、当該データ
ストローブが電源電圧（Ｖｃｃ）レベルから、グランド
（ＧＮＤ）レベルに変化したのを確認して、データをア
クセスする。

【００２８】次に、図１に戻って、本実施例のブロック
アクセスメモリの内部構成について説明する。なお、こ
の図１において、端子２０は上記図２の（ａ）のアドレ
ス入力／データ入出力（Ａ０／Ｄ０〜Ａ７／Ｄ７）と対
応し、端子２１は上記アドレスストローブ（ＡＳ）と、
端子２２は上記上位４ビットのアドレス入力（Ａ８〜Ａ
１１）と、端子２３は上記データストローブ（ＤＳ）
と、端子２４は上記リード／ライト（Ｒ／Ｗ）と対応す
る。

【００２９】先ず、この図１に示す本実施例のブロック
アクセスメモリにおいて、メモリ３２へのデータの書き
込み（ライト）時の動作について図３のタイミングチャ
ートを用いて説明する。すなわち本実施例のブロックア
クセスメモリにおいて、当該データのライト時は、図示
を省略しているＣＰＵなどから、最初にアクセスを要求
するブロック番号がアドレス（Ａ０〜Ａ１１）として供
給され、次にアドレスストローブ（ＡＳ）により当該要
求されたブロック番号を取り込む。このとき、リード／
ライト（Ｒ／Ｗ）の信号はグランド（ＧＮＤ）レベルと
なされ、これによりブロックアクセスメモリはデータの
ライトモードとなっている。次に、このブロックアクセ
スメモリには、ＣＰＵからのデータストローブ（ＤＳ）
によって、データの入力が指示されると共に、目的とす
るデータ数だけデータストローブ（ＤＳ）の信号が与え
られる。

【００３０】より具体的に説明すると、当該ライト時の
セレクタ３３は、上記端子２１を介して供給されるアド
レスストローブ（ＡＳ）信号がグランド（ＧＮＤ）レベ
ルから電源電圧（Ｖｃｃ）レベルへ変化するとアドレス
セレクト側になり、上記端子２０のアドレス入力／デー
タ入出力（Ａ０／Ｄ０〜Ａ７／Ｄ７）のうちの下位８ビ
ットのアドレス（Ａ０〜Ａ７）の信号を選択してアドレ
スセッター３４に送る。

【００３１】当該アドレスセッター３４は、同じくアド
レスストローブ（ＡＳ）信号がグランド（ＧＮＤ）レベ
ルから電源電圧（Ｖｃｃ）レベルへ変化するとアドレス
側になり、セレクタ３３を介して供給された下位８ビッ
トのアドレス（Ａ０〜Ａ７）と端子２２を介して供給さ
れる上位４ビットのアクセス（Ａ８〜Ａ１１）とによっ
て設定されたブロック番号を、カウンタ３１に記録（セ
ット）する。

【００３２】なお、上記アドレスストローブ（ＡＳ）信
号がセレクタ３３とアドレスセッター３４に送られるの
は、上述した図２の（ａ）のようにアドレスとデータは
同じピンを使用しているためであり、当該アドレススト
ローブ（ＡＳ）信号のグランド（ＧＮＤ）レベルから電
源電圧（Ｖｃｃ）レベルへの変化によって、これらセレ
クタ３３とアドレスセッター３４の動作がアドレス側に
なされている。

【００３３】上記カウンタ３１では、上記アドレスセッ
ター３４によって設定されたブロック番号から、メモリ
３２の実アドレスを計算し、端子２３からのデータスト
ローブ（ＤＳ）信号に同期して、そのアドレスからカウ
ントをアップしていく。

【００３４】また、上記セレクタ３３は、上記アドレス
ストローブ（ＡＳ）が電源電圧（Ｖｃｃ）レベルからグ
ランド（ＧＮＤ）レベルに変化するとデータセレクト側
になり、上記端子２０のアドレス入力／データ入出力
（Ａ０／Ｄ０〜Ａ７／Ｄ７）に入力されたデータ（Ｄ０
〜Ｄ７）の信号をバッファ３５に送る。このバッファ３
５は、供給されたデータを前記ワード単位で蓄積するも
のであり、また、端子２４からの上記リード／ライト
（Ｒ／Ｗ）の信号に応じて動作する。なお、メモリ３２
のライト時には上記リード／ライト（Ｒ／Ｗ）の信号が
グランド（ＧＮＤ）レベルとなる。

【００３５】当該バッファ３５は、上記蓄積したワード
単位のデータを、メモリ３２に送る。このときのメモリ
３２も、当該バッファ３５を介して供給される上記端子
２４からの上記リード／ライト（Ｒ／Ｗ）の信号に応じ
てライトとリードの切り換えがなされ、したがって、当
該リード／ライト（Ｒ／Ｗ）の信号がグランド（ＧＮ
Ｄ）レベルのとき、上記メモリ３２には、上記カウンタ
３１から上記データストローブ（ＤＳ）信号に同期して
アップするカウント値に応じたアドレスに、上記バッフ
ァ３５からの１ワード毎のデータが書き込まれる。

【００３６】次に、メモリ３２からのデータの読み出し
（リード）時の動作について図４のタイミングチャート
を用いて説明する。すなわち本実施例のブロックアクセ
スメモリにおいて、当該データのリード時は、図示を省
略しているＣＰＵなどから、最初にアクセスを要求する
ブロック番号がアドレス（Ａ０〜Ａ１１）として供給さ
れ、次にアドレスストローブ（ＡＳ）によって当該要求
されたブロック番号を取り込む。このとき、リード／ラ
イト（Ｒ／Ｗ）の信号は電源電圧（Ｖｃｃ）レベルとな
され、これによりブロックアクセスメモリは、データの
リードモードとなっている。その後、このブロックアク
セスメモリには、ＣＰＵからのデータストローブ（Ｄ
Ｓ）によって、データの出力が指示されると共に、目的
とするデータ数だけデータストローブ（ＤＳ）が与えら
れる。

【００３７】より具体的に説明すると、当該リード時の
セレクタ３３は、上記端子２１を介して供給されるアド
レスストローブ（ＡＳ）信号がグランド（ＧＮＤ）レベ
ルから電源電圧（Ｖｃｃ）レベルへ変化するとアドレス
セレクト側になり、上記端子２０のアドレス入力／デー
タ入出力（Ａ０／Ｄ０〜Ａ７／Ｄ７）のうちのアドレス
（Ａ０〜Ａ７）の信号を選択してアドレスセッター３４
に送る。

【００３８】また、当該アドレスセッター３４は、同じ
くアドレスストローブ（ＡＳ）信号のグランド（ＧＮ
Ｄ）レベルから電源電圧（Ｖｃｃ）レベルへの変化に応
じてアドレス側になり、上記セレクタ３３からのアドレ
ス（Ａ０〜Ａ７）及び端子２２のアドレス（Ａ８〜Ａ１
１）の信号によって設定されたブロック番号を、カウン
タ３１に記録（セット）する。

【００３９】なお、このリード時も、上記アドレススト
ローブ（ＡＳ）信号がセレクタ３３とアドレスセッター
３４に送られるのは、上述した図２の（ａ）のようにア
ドレスとデータは同じピンを使用しているためであり、
当該アドレスストローブ（ＡＳ）信号のグランド（ＧＮ
Ｄ）レベルから電源電圧（Ｖｃｃ）レベルへの変化によ
って、これらセレクタ３３とアドレスセッター３４の動
作がアドレス側になされている。

【００４０】上記カウンタ３１では、ライト時同様に上
記アドレスセッター３４によって設定されたブロック番
号から、メモリ３２の実アドレスを計算し、さらに端子
２３からのデータストローブ（ＤＳ）信号に同期して、
そのアドレスからカウントをアップしていく。

【００４１】また、上記セレクタ３３は、上記アドレス
ストローブ（ＡＳ）が電源電圧（Ｖｃｃ）からグランド
（ＧＮＤ）レベルに変化すると、上記ライト時同様にデ
ータセレクト側になる。

【００４２】ここで、当該リード時には、上記リード／
ライト（Ｒ／Ｗ）の信号は電源電圧（Ｖｃｃ）レベルと
なされ、したがって、当該リード時のメモリ３２から
は、上記カウンタ３１から供給される上記データストロ
ーブ（ＤＳ）に同期したカウント値に応じたアドレスか
ら、１ワード毎のデータが読み出されて、バッファ３５
に送られる。

【００４３】当該バッファ３５は、上記リード／ライト
（Ｒ／Ｗ）の信号が電源電圧（Ｖｃｃ）レベルのときに
は、上記ライト時同様にワード単位で蓄積したデータ
（上記メモリ３２からのデータ）をセレクタ３３側に送
る。

【００４４】当該リード時のセレクタ３３は、上記バッ
ファ３５からのデータを、端子２０を介して出力する。

【００４５】なお、本実施例では、８ビットを１ワード
しているが、本発明はこれに限らず、使用の用途によっ
て変えても、同様な操作は可能である。また、本発明
は、信号の形態、例えば、正論理／負論理や、信号名称
などには拘束されず、したがって、本実施例ではこの信
号形態を特定していない。

【００４６】さらに、本発明の半導体メモリ素子（本実
施例のブロックアクセスメモリ）の使用用途としては、
ブロック単位でしかアクセスしないにも関わらず、汎用
のランダムアクセスメモリ素子を使用している装置であ
ればどのようなものにも適応できる。

【００４７】例えば、いわゆる半導体ディスク装置に使
用される記録用メモリ素子を本発明の半導体メモリ素子
に置き換えることができる。

【００４８】また、例えば、コンピュータの拡張用メモ
リのうち、仮想ディスクとしている領域で使用する半導
体メモリを本発明の半導体メモリ素子と置き換えること
も可能である。

【００４９】さらに、例えば、いわゆるキャッシュメモ
リを有するコンピュータにおける主記憶メモリを本発明
の半導体メモリ素子で置き換えることができる。なお、
キャッシュメモリとは、コンピュータにおいて中央処理
装置（ＣＰＵ）と主記憶装置（メインメモリ）との間に
置かれる半導体高速メモリをいう。プログラムを実行す
るときに、プログラムをすべて主記憶装置に記憶するの
ではなく、一部分をこのキャッシュメモリに読み込み、
そこで命令を高速に実行する。これは大型コンピュータ
の高速化を狙ったものであり、バッファ記憶とも呼ばれ
ている。

【００５０】その他、例えばビデオデータのように、大
きなデータを扱う装置における記憶半導体を本発明の半
導体メモリ素子で置き換えることも可能である。

【００５１】上述のように、本実施例の半導体メモリＬ
ＳＩにおいては、データのアクセスの際に、メモリ３２
内に記録されたデータをブロック単位で管理するように
し、データの読み出し／書き込み時のアドレスの指定を
ブロック番号により行い、そしてブロックに含まれるデ
ータをブロック番号に続くタイミング信号であるデータ
ストローブ信号（ＤＳ）に同期して１ワード毎に連続的
にアクセスすることで、半導体メモリ素子の物理的な大
きさを縮小できると共に、データのアクセス速度を速く
することが可能となる。すなわち、このアクセス方法を
使用することにより、半導体メモリＬＳＩには、アクセ
スを指定するための物理的なピン数が少なくて済む他、
データ毎にアドレスを指定しないので、アクセススピー
ドを速くすることが可能となる。

【００５２】言い換えれば、本発明実施例の半導体メモ
リＬＳＩにおいては、データをブロック単位で扱えるよ
うにすることで、データの指定で使用するアドレスピン
を削減でき、ＬＳＩのパッケージを小型化でき、したが
って、本発明の半導体メモリ素子を組み込む装置を小型
化できるようになる。また、本発明実施例の半導体メモ
リＬＳＩにおいては、アドレスを指定するために必要な
いわゆるオーバーヘッドを省略することができ、したが
って、データのアドレススピードを速くすることができ
る。なお、ここでのオーバーヘッドとは、コンピュータ
システムの実行で費やされたシステム資源の時間や容量
からジョブやタスクの実行に直接要した部分を除いたも
の、すなわち、オペレーティングシステムの実行によっ
て費やされたシステムの資源の時間や容量のことをい
う。オーバーヘッドが大きくなると、目的の仕事を達成
するためのプログラムの実働時間が少なくなり、効率が
悪くなる。通常はパーセントや比で表される。

【００５３】

【発明の効果】本発明の半導体メモリ素子及びそのアク
セス方法においては、メモリ内に記録されたデータをブ
ロック単位で管理するようにし、データの読み出し／書
き込み時のアドレスの指定をブロック番号により行い、
そしてブロックに含まれるデータをブロック番号に続く
タイミング信号に同期して連続的にアクセスすること
で、アクセス毎にアドレスを指定しなくてもよく、アド
レス用のピンとデータ用のピンとを共用することがで
き、したがって、半導体メモリ素子の物理的な大きさを
縮小できると共に、データのアクセス速度も速くするこ
とが可能である。すなわち、本発明の半導体メモリ素子
は、アクセスを指定するための物理的なピン数を少なく
できて、パッケージを小型化できると共に、データ毎に
アドレスを指定しないために、アクセススピードを速く
することが可能である。

【図面の簡単な説明】

【図１】本発明実施例の半導体メモリＬＳＩ（ブロック
アクセスメモリ）の内部構成を示すブロック回路図であ
る。

【図２】本発明実施例の半導体メモリＬＳＩのパッケー
ジのピン配列と、比較のための従来のスタティックＲＡ
Ｍ及びダイナミックＲＡＭのＬＳＩパッケージのピン配
列とを説明するための図である。

【図３】本実施例の半導体メモリＬＳＩのライト時のア
クセスのタイミングを示すタイミングチャートである。

【図４】本実施例の半導体メモリＬＳＩのリード時のア
クセスのタイミングを示すタイミングチャートである。

【図５】従来のスタティックＲＡＭのアクセスタイミン
グを示すタイミングチャートである。

【図６】従来のダイナミックＲＡＭのアクセスタイミン
グを示すタイミングチャートである。

【符号の説明】

３１ カウンタ ３２ メモリ ３３ セレクタ ３４ アドレスセッター ３５ バッファ

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３６２ Ｃ 17/00 ３０９ Ｊ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ブロック単位でデータを扱う装置に使用
   される半導体メモリ素子のアクセス方法において、 メモリへのデータの書き込み／読み出し時のアドレス指
   定をブロック番号により行い、 当該ブロックに含まれるデータをブロック番号に続くタ
   イミング信号に同期して連続的にアクセスすることを特
   徴とする半導体メモリ素子のアクセス方法。
2. 【請求項２】 ブロック単位でデータを扱う装置に使用
   される半導体メモリ素子において、 データの書き込み／読み出しがなされるメモリ手段と、 上記メモリ手段へのデータの書き込み／読み出し時のア
   ドレス指定をブロック番号により行うブロックアドレス
   指定手段と、 上記指定されたブロックに含まれるデータをブロック番
   号に続くタイミング信号に同期して連続的にアクセスす
   るアクセス手段とを有することを特徴とする半導体メモ
   リ素子。
3. 【請求項３】 上記ブロックアドレス指定手段は、アド
   レスストローブ信号によってアドレス情報とデータの切
   換選択を行う選択手段と、アドレスストローブ信号によ
   ってアドレス情報に対応するブロック番号を設定するア
   ドレス設定手段とを有してなり、 上記アクセス手段は、上記アドレス設定手段で設定した
   アドレス番号から、メモリ手段の実アドレスを計算し、
   データストローブ信号に同期して上記メモリ手段に対し
   て１単位毎にデータをアクセスするカウント手段からな
   ることを特徴とする請求項２記載の半導体メモリ素子。