JPH0935478A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力で高速な読み出し動作が可能な半
導体記憶装置を得る。 【解決手段】 複数のイコライズ手段ＥＱ１及びＥＱ２
のそれぞれは対応のビット線対ＢＬ１，／ＢＬ１（又は
ＢＬ２，／ＢＬ２）の電位を第１の電位に設定し、複数
の読み出し用データ伝達手段ＯＧ１及びＯＧ２のそれぞ
れは、一方がそのゲートに対応のビット線ＢＬ１（又は
ＢＬ２）が接続され、ドレインに列選択手段４により制
御されるスイッチング素子１０３（又は２０３）を介し
て読み出し用データ線ＲＩＯが接続されるとともに、他
方がそのゲートに対応の相補ビット線／ＢＬ１（又は／
ＢＬ２）が接続され、ドレインに列選択手段４により制
御されるスイッチング素子１０５（又は２０５）を介し
て読み出し用相補データ線／ＲＩＯが接続され、それら
両方のソースに第１の電位の２倍より大きな電位が印加
される２つのＰ型ＭＯＳトランジスタ１１５，１１６
（又は２１５，２１６）を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、高速読み出し可
能なＩ／Ｏ分離型の半導体記憶装置、例えばダイナミッ
クランダムアクセスメモリ（以下、ＤＲＡＭと称す。）
に係り、特に、低消費電力のＤＲＡＭに関するものであ
る。

【０００２】

【従来の技術】近年、低消費電力で高速のＤＲＡＭの需
要が大きくなってきており、例えば、１９９１ Ｄｉｇ
ｅｓｔ ｏｆ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ
Ｃｉｒｃｕｉｔｓ ｐ１３１−１３２にてＩ／Ｏ分離型
のＤＲＡＭが提案されている。

【０００３】

【発明が解決しようとする課題】しかるに、上記の様に
Ｉ／Ｏ分離型のＤＲＡＭが提案されているものの、高性
能な電池駆動のパーソナルコンピュータの普及に伴い、
なお一層の低消費電力化を図った上で高速動作可能な半
導体記憶装置が要望され始めている。

【０００４】本発明は、上記した点に鑑みてなされたも
のであり低消費電力化を図った上で高速かつ精度の良い
読み出し動作ができる半導体記憶装置を得ることを目的
とする。

【０００５】

【課題を解決するための手段】この発明の第１の発明
は、Ｉ／Ｏ分離型の半導体記憶装置において、それぞれ
が対応のビット線対のビット線の電位を第１の電位に設
定するための複数のイコライズ手段と、対応のビット線
対の一方のビット線と上記第１の電位より低い第２の電
位が印加される低電位ノードとの間に接続されるととも
にゲート電極が対応のビット線対の他方のビット線に接
続される第１のＮ型ＭＯＳトランジスタと、対応のビッ
ト線対の他方のビット線と上記低電位ノードとの間に接
続されるとともにゲート電極が対応のビット線対の一方
のビット線に接続され、上記第１のＮ型ＭＯＳトランジ
スタのしきい値電圧と同じしきい値電圧である第２のＮ
型ＭＯＳトランジスタをそれぞれが有する複数のセンス
アンプと、上記低電位ノードと第１のノードとの間に接
続されるとともにゲート電極が対応のビット線対の一方
のビット線に接続される第３のＮ型ＭＯＳトランジスタ
と、上記第１のノードと読み出し用データ線対の一方の
読み出し用データ線の間に接続され、列選択手段により
制御される第１のスイッチング素子と、上記低電位ノー
ドと第２のノードの間に接続されるとともにゲート電極
が対応のビット線対の他方のビット線に接続される第４
のＮ型ＭＯＳトランジスタと、上記第２のノードと上記
読み出し用データ線対の他方の読み出し用データ線との
間に接続され、上記列選択手段により制御される第２の
スイッチング素子をそれぞれが有し、上記第３及び第４
の２つのＮ型ＭＯＳトランジスタのしきい値電圧が、対
応のビット線対に接続するセンスアンプのそれぞれが有
する上記第１のＮ型ＭＯＳトランジスタのしきい値電圧
より低いことを特徴とする複数の読み出し用データ伝達
手段とを設けたものである。

【０００６】この発明の第２の発明は、Ｉ／Ｏ分離型の
半導体記憶装置において、それぞれが対応のビット線対
のビット線の電位を第１の電位に設定するための複数の
イコライズ手段と、上記第１の電位より高い電位が印加
される高電位ノードと第１のノードとの間に接続される
とともにゲート電極が対応のビット線対の一方のビット
線に接続される第１のＰ型ＭＯＳトランジスタと、上記
第１のノードと読み出し用データ線対の一方の読み出し
用データ線の間に接続され、列選択手段により制御され
る第１のスイッチング素子と、上記高電位ノードと第２
のノードの間に接続されるとともにゲート電極が対応の
ビット線対の他方のビット線に接続される第２のＰ型Ｍ
ＯＳトランジスタと、上記第２のノードと上記読み出し
用データ線対の他方の読み出し用データ線との間に接続
され、上記列選択手段により制御される第２のスイッチ
ング素子をそれぞれが有する複数の読み出し用データ伝
達手段とを設けたものである。

【０００７】この発明の第３の発明は、Ｉ／Ｏ分離型の
半導体記憶装置において、それぞれが対応のビット線対
のビット線の電位を第１の電位に設定するための複数の
イコライズ手段と、上記第１の電位の２倍より高い第３
の電位が印加される高電位ノードと第１のノードとの間
に接続されるとともにゲート電極が対応のビット線対の
一方のビット線に接続される第１のＭＯＳトランジスタ
と、上記第１のノードと読み出し用データ線対の一方の
読み出し用データ線の間に接続され、列選択手段により
制御される第１のスイッチング素子と、上記高電位ノー
ドと第２のノードの間に接続されるとともにゲート電極
が対応のビット線対の他方のビット線に接続される第２
のＭＯＳトランジスタと、上記第２のノードと上記読み
出し用データ線対の他方の読み出し用データ線との間に
接続され、上記列選択手段により制御される第２のスイ
ッチング素子をそれぞれが有する複数の読み出し用デー
タ伝達手段とを設けたものである。

【０００８】

【作用】この発明の第１の発明においては、データ伝達
手段の第３及び第４のＮ型ＭＯＳトランジスタが、その
しきい値電圧をセンスアンプを構成する第１及び第２の
Ｎ型ＭＯＳトランジスタのしきい値電圧より低く設定さ
れているため、センスアンプを構成する第１及び第２の
Ｎ型ＭＯＳトランジスタのサブスレッシュホールド特性
に基づくリーク電流を抑えた上で、ビット線対における
ビット線の読み出し前の電位である第１の電位を低い電
位に設定しても、読み出し期間における早いタイミング
でのビット線対の電位に基づくデータを読み出し用デー
タ線対に伝達可能ならしめる。

【０００９】この発明の第２の発明においては、データ
伝達手段の第１及び第２のＰ型ＭＯＳトランジスタが、
ビット線対におけるビット線の読み出し前の電位より高
い電位にて電位が与えられるため、ビット線対における
ビット線の読み出し前の電位である第１の電位を低い電
位に設定しても、読み出し期間における早いタイミング
でのビット線対の電位に基づくデータを読み出し用デー
タ線対に伝達可能ならしめる。

【００１０】この発明の第３の発明においては、データ
伝達手段における第１及び第２のＭＯＳトランジスタ
が、ビット線対におけるビット線の読み出し前の電位の
２倍の電位より高い電位にて電位が与えられるため、ビ
ット線対におけるビット線の読み出し前の電位である第
１の電位を低く設定しても、読み出し期間における早い
タイミングでのビット線対の電位に基づくデータを読み
出し用データ線対に伝達可能ならしめる。

【００１１】

【発明の実施の形態】

発明の実施の形態１．図１はこの発明の実施の形態１を
示す回路図であり、図１において１は、複数行および複
数列（説明の都合上２行、２列分だけ図にて示す）にマ
トリックス状に配設されたメモリセルＭＣ１ないしＭＣ
４と、複数行に配設され各々に１行のメモリセルが接続
される複数のワード線ＷＬ１及びＷＬ２（説明の都合上
２行だけ図にて示す）と、複数列に配設され各々に１列
のメモリセルが接続されるとともに、それぞれが互いに
相補なデータを伝達するビット線及び相補ビット線を有
する複数のビット線対ＢＬ１，／ＢＬ１及びＢＬ２，／
ＢＬ２（説明の都合上２列だけ図にて示す）を備えたメ
モリセルアレイである。

【００１２】上記各メモリセルＭＣは、図２に示すよう
に、対応の列のビット線対ＢＬ，／ＢＬの一方のビット
線にそのソース又はドレイン電極の一方が接続され、対
応の行のワード線ＷＬにそのゲート電極が接続されたＮ
型ＭＯＳトランジスタより成るトランスファーゲートＴ
ｒと、セルプレート電位Ｖｃｐ（一般に電源電位の１／
２の電位）が印加される電位ノードとトランスファーゲ
ートＴｒのソース又はドレイン電極の他方の間に接続さ
れ、情報を電荷の形態で格納する容量性素子Ｃとを備え
たものである。

【００１３】図１において２は行アドレス信号に応答し
て上記複数のワード線ＷＬ１，ＷＬ２から１本のワード
線を選択するための行デコーダからなる行選択手段、３
は上記複数のビット線対ＢＬ１，／ＢＬ１又はＢＬ２，
／ＢＬ２のそれぞれに対応の書き込み用列選択信号線Ｗ
Ｙ１又はＷＹ２及び読み出し用列選択信号線ＲＹ１又は
ＲＹ２が接続され、これら書き込み用列選択信号線に書
き込み用列選択信号、又は、読み出し用列選択信号線に
読み出し用列選択信号を伝達することにより対応の列の
選択を行う列デコーダからなる列選択手段である。

【００１４】４は、各々に１つのビット線対が接続され
る複数の入出力回路１００，２００（説明の都合上２列
だけ図にて示す）からなる入出力回路部である。

【００１５】入出力回路１００，２００のそれぞれは、
読み出し用データ伝達手段ＯＧ１又はＯＧ２と、書き込
み用データ伝達手段ＩＧ１又はＩＧ２と、センスアンプ
ＳＡ１又はＳＡ２と、イコライズ手段ＥＱ１又はＥＱ２
とを備えたものである。

【００１６】以下に上記入出力回路の構成要素のそれぞ
れをさらに詳しく説明する。説明を簡単にするため入出
力回路１００について説明するが他の入出力回路につい
て、例えば２００も同様の構成要素を備えている。

【００１７】書き込み用データ伝達手段ＩＧ１は、ビッ
ト線ＢＬ１とデータ線ＷＩＯの間に接続され、ゲートが
上記書き込み用列選択信号線ＷＹ１に接続される、例え
ばしきい値電圧が０．８ＶのＮ型ＭＯＳトランジスタか
らなるスイッチング素子１０１と、相補ビット線／ＢＬ
１と相補データ線／ＷＩＯの間に接続され、ゲートが上
記書き込み用列選択信号線ＷＹ１に接続される、例えば
しきい値電圧が０．８ＶのＮ型ＭＯＳトランジスタから
なるスイッチング素子１０２を備えたものである。

【００１８】この書き込み用データ伝達手段ＩＧ１は、
に対応の列のビット線対、例えばＢＬ１，／ＢＬ１を選
択することを意味する書き込み用列選択信号が列選択手
段３により書き込み用列選択信号線ＷＹ１を介して伝達
された場合、スイッチング素子１０１が導通状態となっ
てビット線ＢＬ１に書き込み用データ線ＷＩＯの電位に
基づくデータを与えるとともに、スイッチング素子１０
２が導通状態となって対応の相補ビット線／ＢＬ１に書
き込み用相補データ線／ＷＩＯの電位に基づくデータを
与えるように働く。

【００１９】読み出し用データ伝達手段ＯＧ１は、ゲー
トが読み出し用列選択信号線ＲＹ１に接続され、ドレイ
ンが読み出し用データ線ＲＩＯに接続される、例えばし
きい値電圧が０．８ＶのＮ型ＭＯＳトランジスタからな
るスイッチング素子１０３と、ドレインが上記Ｎ型ＭＯ
Ｓトランジスタからなるスイッチング素子１０３のソー
スに接続され、ゲートにビット線ＢＬ１が接続され、ソ
ースが第１の電位（１／２ＶDLであり、例えば０．４
Ｖ）より低い第２の電位（ＶSSであり、実質的には接地
電位０Ｖ）を示す電位供給線Ｌ１に接続され、そのしき
い値電圧が第１の電位（１／２ＶDLであり、例えば０．
４Ｖ）より低い例えば０．３ＶのＮ型ＭＯＳトランジス
タ１０４と、ゲートが読み出し用列選択信号線ＲＹ１に
接続され、ドレインが読み出し用相補データ線／ＲＩＯ
１に接続される、例えばしきい値電圧が０．８ＶのＮ型
ＭＯＳトランジスタからなるスイッチング素子１０５
と、ドレインが上記Ｎ型ＭＯＳトランジスタからなるス
イッチング素子１０５のソースに接続され、ゲートに相
補ビット線／ＢＬが接続され、ソースが第１の電位（１
／２ＶDLであり、例えば０．４Ｖ）より低い第２の電位
（ＶSSであり、実質的には接地電位０Ｖ）を示す電位供
給線Ｌ１に接続され、しきい値電圧が第１の電位（１／
２ＶDLであり、例えば０．４Ｖ）より低い例えば０．３
ＶのＮ型ＭＯＳトランジスタ１０６を備えたものであ
る。

【００２０】この読み出し用データ伝達手段ＯＧ１は、
外部アドレスに対応の行、例えばＷＬ１、及び、外部ア
ドレスに対応の列、例えばＢＬ１，／ＢＬ１が選択さ
れ、読み出し用列選択信号が読み出し用データ伝達手段
ＯＧ１に伝達された場合、スイッチング素子１０３およ
びＮ型ＭＯＳトランジスタ１０４により、対応のビット
線ＢＬ１に現れた選択メモリセルＭＣ１が記憶していた
データに基づく電位を読み出し用データ線ＲＩＯに与
え、スイッチング素子１０５およびＮ型ＭＯＳトランジ
スタ１０６により、対応の相補ビット線／ＢＬ１に現れ
た第１の電位（１／２ＶDLであり、例えば０．４Ｖ）に
基づく電位を読み出し用相補データ線ＲＩＯに与えるよ
うに働く。

【００２１】センスアンプＳＡ１は、Ｎ型ＭＯＳトラン
ジスタにより構成されるセンス部ＳＡＮ１とＰ型ＭＯＳ
トランジスタにより構成されるリストア部ＳＡＰ１を備
え、対応するビット線対ＢＬ１，／ＢＬ１の電位を検知
し増幅するものである。

【００２２】上記センス部ＳＡＮ１は、一方がそのゲー
トに相補ビット線／ＢＬ１が接続され、ドレインがビッ
ト線ＢＬ１に接続されるとともに、他方がそのゲートに
ビット線ＢＬ１が接続され、ドレインが相補ビット線／
ＢＬ１に接続され、それらのしきい値電圧がサブスレッ
シュホールド特性に基づくリーク電流が流れない程度に
高い例えば０．８Ｖの２つのＮ型ＭＯＳトランジスタ８
及び９と、ゲートがセンスアンプ活性化信号φN を受け
るとともに、ドレインがこれら２つのＮ型ＭＯＳトラン
ジスタ１０７と１０８のソース間に接続される接続線に
接続され、ソースが第２の電位（ＶSSであり、実質的に
は接地電位０Ｖ）を示す電位供給線Ｌ１に接続される、
例えばしきい値電圧が０．８ＶのＮ型ＭＯＳトランジス
タ１０９を備えたものである。

【００２３】上記リストア部ＳＡＰ１は、一方がそのゲ
ートに相補ビット線／ＢＬ１が接続され、ドレインがビ
ット線ＢＬ１に接続されるとともに、他方がそのゲート
にビット線ＢＬ１が接続され、ドレインが相補ビット線
／ＢＬ１に接続される、例えばしきい値電圧が−０．８
Ｖの２つのＰ型ＭＯＳトランジスタ１１０及び１１１
と、ゲートがセンスアンプ活性化信号φP を受けるとと
もに、ドレインが２つのＰ型ＭＯＳトランジスタ２０と
２１のソース間の接続線にさらに接続され、ソースが電
位供給線Ｌ２に接続される、例えばしきい値電圧が−
０．８ＶＰ型ＭＯＳトランジスタ１１２を備えたもので
ある。

【００２４】ここで、上記電位供給線Ｌ２には、ゲート
に信号φ0 を受け、ソースに第１の電位（１／２ＶDLで
あり、例えば０．４Ｖ）の２倍より大きな第３の電位
（ＶCHであり、例えば３．３Ｖ）が印加される、例えば
しきい値電圧が−０．８ＶのＰ型ＭＯＳトランジスタ５
と、ゲートに信号φD を受け、ソースに第１の電位の２
倍の電位（ＶDLであり、例えば０．８Ｖ）が印加される
Ｐ型ＭＯＳトランジスタ６とが接続される。

【００２５】イコライズ手段ＥＱ１は、ビット線ＢＬ１
と相補ビット線／ＢＬ１の間に接続され、それぞれのゲ
ートがイコライズ信号φE を受けるとともに、一方のソ
ースまたはドレインのどちらか一方がビット線ＢＬ１に
接続され、他方のソースまたはドレインのどちらか一方
が相補ビット線／ＢＬ１に接続され、それぞれのソース
またはドレインの他方が第１の電位（１／２ＶDLであ
り、例えば０．４Ｖ）が印加される電位供給線Ｌ３に接
続される、例えばしきい値電圧が０．８Ｖの２つのＮ型
ＭＯＳトランジスタ１１３及び１１４からなり、ビット
線対ＢＬ１、／ＢＬ１の電位を第１の電位（１／２ＶDL
であり、例えば０．４Ｖ）に保持するように働く。

【００２６】次に、ＩＯは読み出し用データ線対ＲＩ
Ｏ，／ＲＩＯ及び書き込み用データ線対ＷＩＯ，／ＷＩ
Ｏが接続され、選択メモリセル（例えばＭＣ１）に対応
のビット線対（例えば、この場合ＢＬ１，／ＢＬ１）に
接続される入出力回路（例えば１００）が有する書き込
み用データ伝達手段（例えばＩＧ１）および読み出し用
データ伝達手段（例えばＯＧ１）を介して、選択メモリ
セル（例えばＭＣ１）と外部とのデータの受け渡しを行
う入出力コントロール部である。

【００２７】上記入出力コントロール部ＩＯは、読み出
し用データ線対ＲＩＯ、／ＲＩＯの電位差を検知し増幅
し外部にデータを出力する差動増幅器７と、それぞれが
第一の電位の２倍の電位（ＶDLであり、例えば０．８
Ｖ）が印加される電源電位ノードと読み出し用データ線
ＲＩＯまたは／ＲＩＯの間に接続され、そのゲートに第
１の電位の２倍の電位（ＶDLであり、例えば０．８Ｖ）
が印加される、例えばしきい値電圧が０．８Ｖの２つの
Ｎ型ＭＯＳトランジスタからなる読み出し用データ線負
荷トランジスタ９および１０と、外部からの書き込みデ
ータに対応した電位を書き込み用データ線対ＷＩＯ，／
ＷＩＯに印加する書き込みドライバ８を備えたものであ
る。

【００２８】ここで、上記差動増幅器７は、図３に示す
ように、読み出し用データ線対ＲＩＯ、／ＲＩＯに現れ
た電位差を検知、増幅して出力するカレントミラー回路
により構成されており、第１の電位の２倍の電位（ＶDL
であり、例えば０．８Ｖ）が印加される電源電位ノード
と出力ノードＮ１との間に接続され、ゲートがノードＮ
２に接続された、例えばしきい値電圧が−０．８ＶのＰ
型ＭＯＳトランジスタＴ１と、出力ノードＮ１と第２の
電位（ＶSSであり、実質的には接地電位０Ｖ）が印加さ
れる電位ノードとの間に接続され、ゲートが読み出し用
データ線ＲＩＯに接続された、例えばしきい値電圧が
０．８ＶのＮ型ＭＯＳトランジスタＴ２と、第１の電位
の２倍の電位（ＶDLであり、例えば０．８Ｖ）が印加さ
れる電源電位ノードとノードＮ２との間に接続され、ゲ
ートがノードＮ２に接続された、例えばしきい値電圧が
−０．８ＶのＰ型ＭＯＳトランジスタＴ３と、ノードＮ
２と第２の電位（ＶSSであり、実質的には接地電位０
Ｖ）が印加される電位ノードとの間に接続され、ゲート
が読み出し用相補データ線／ＲＩＯに接続された、例え
ばしきい値電圧が０．８ＶのＮ型ＭＯＳトランジスタＴ
４とを備えたものである。

【００２９】図４は図１に示されるＤＲＡＭの動作波形
を示す図であり、選択されたメモリセル、例えばＭＣ１
が“Ｈ”情報を有している場合の読み出し動作を一例と
して示す図である。以下、図４を参照して従来のＩ／Ｏ
分離型のＤＲＡＭのデータ読み出し原理について説明す
る。

【００３０】読み出し動作に入る前はイコライズ信号φ
E が“Ｈ”（ＶDLであり、例えば０．８Ｖ）となってお
り、各ビット線対ＢＬ１，／ＢＬ１及びＢＬ２，／ＢＬ
２はイコライズ手段ＥＱ１及びＥＱ２により第１の電位
（１／２ＶDLであり、例えば０．４Ｖ）にそれぞれ保持
されている。

【００３１】まず、読み出し動作に入る直前の時刻ｔ１
に、イコライズ信号φE が“Ｌ”（第２の電位ＶSSであ
り、実質的には接地電位０Ｖ）に立ち下がり、各ビット
線対ＢＬ１、／ＢＬ１及びＢＬ２，／ＢＬ２はそれぞれ
プリチャージ状態からフローティング状態となる。

【００３２】次に、各ビット線対ＢＬ１、／ＢＬ１及び
ＢＬ２，／ＢＬ２がフローティング状態になった後の時
刻ｔ２に、行選択手段２はワード線（今回の場合ＷＬ
１）を選択し、選択されたワード線ＷＬ１の電位を
“Ｈ”（第３の電位ＶCHであり、例えば３．３Ｖ）に立
ち上げる。ここで、選択されたワード線ＷＬ１の電位の
上昇により、この選択ワード線ＷＬ１に接続されるすべ
てのメモリセルＭＣ１及びＭＣ３の各トランスファーゲ
ートＴｒが導通状態となる。そのため、選択ワード線Ｗ
Ｌ１に接続される各メモリセルＭＣ１及びＭＣ３の記憶
情報に対応した電荷がそれぞれの接続されたビット線Ｂ
Ｌ１及びＢＬ２に流出し、ビット線ＢＬ１及びＢＬ２の
電位が変化する。図４においては、メモリセルＭＣ１が
情報“Ｈ”（ＶDLであり、例えば０．８Ｖ）を、メモリ
セルＭＣ３が情報“Ｌ”（第２の電位ＶSSであり、実質
的には接地電位０Ｖ）をそれぞれ記憶しており、ビット
線ＢＬ１の電位が微小電位（ΔＶBL1 であり、例えば
０．１Ｖ）だけ上昇し、ビット線ＢＬ２の電位が微小電
位（ΔＶBL2 であり、例えば０．１Ｖ）だけ降下した状
態を示している。ここで、相補ビット線／ＢＬ１及び／
ＢＬ２は、電荷の流入がないため第１の電位（１／２Ｖ
DLであり、例えば０．４Ｖ）を保持している。

【００３３】次いで、メモリセルＭＣ１及びＭＣ３の電
荷がそれぞれに接続されたビット線ＢＬ１、ＢＬ２に流
出した後の時刻ｔ３に、列選択手段３が選択ビット線Ｂ
Ｌ１に対応の読み出し用列選択信号線ＲＹ１の電位を
“Ｈ”（ＶDLであり、例えば０．８Ｖ）に立ち上げる。
この時、非選択ビット線に対応の読み出し用列選択信号
線（例えばＲＹ２）の電位は“Ｌ”（ＶSSであり、実質
的には接地電位０Ｖ）に保持されたままである。

【００３４】上記読み出し用列選択信号線ＲＹ１により
読み出し用列選択信号がスイッチング素子１０３のゲー
トに伝達されると、選択ビット線ＢＬ１に現れた選択メ
モリセルＭＣ１が記憶していたデータに基づく電位（例
えば今回の場合、０．５Ｖ）と電位供給線Ｌ１に印加さ
れる第２の電位（例えば接地電位０Ｖ）の差（Ｖgs1で
あり、例えば今回の場合０．５Ｖ）に応じた電流が、Ｎ
型ＭＯＳトランジスタ１０４のしきい値電圧（例えば
０．３Ｖ）がそのゲートにかかる電位からソースにかか
る電位を引いた値（例えば今回の場合、０．５Ｖ）より
低く設定されているため、読み出し用データ線ＲＩＯ、
スイッチング素子１０３、Ｎ型ＭＯＳトランジスタ１０
４および電位供給線Ｌ１の経路に基づき流れる。

【００３５】また、同様に、同時刻（ｔ３）に、上記読
み出し用列選択信号線ＲＹ１により読み出し用列選択信
号がスイッチング素子１０５のゲートに伝達されるた
め、対応の相補ビット線／ＢＬ１が示す第１の電位（例
えば０．４Ｖ）と電位供給線Ｌ１に印加される第２の電
位（例えば接地電位０Ｖ）の差（Ｖgs2 であり、例えば
今回の場合０．４Ｖ）に応じた電流が、Ｎ型ＭＯＳトラ
ンジスタ１０６のしきい値電圧（例えば０．３Ｖ）がそ
のゲートにかかる電位からソースにかかる電位を引いた
値（例えば今回の場合、０．４Ｖ）より低く設定されて
いるため、読み出し用相補データ線／ＲＩＯ、スイッチ
ング素子１０５、Ｎ型ＭＯＳトランジスタ１０６および
電位供給線Ｌ１の経路に基づき流れる。

【００３６】上記それぞれの電流に基づき、読み出し用
データ線対ＲＩＯ，／ＲＩＯそれぞれの電位が低下す
る。図４においてはＶgs1 がＶgs2 に比べ大きいため、
電流がより多く流れるため、読み出し用データ線ＲＩＯ
の電位が読み出し用相補データ線／ＲＩＯよりも低くな
る。この読み出し用データ線ＲＩＯと読み出し用相補デ
ータ線／ＲＩＯの電位差（図４中のΔＶIO）を上記差動
アンプ７が検出および増幅し、データ“Ｈ”（ＶDLであ
り、例えば０．８Ｖ）を出力ピンＤＱに出力する。

【００３７】次いで、選択ワード線ＷＬ１の電位が上昇
し所定時間が経過した時刻ｔ４に、信号φ0 が“Ｌ”
（ＶSSであり、実質的には接地電位０Ｖ）に、センスア
ンプ活性化信号φP が“Ｌ”（ＶSSであり、実質的には
接地電位０Ｖ）に、センスアンプ活性化信号φN が
“Ｈ”（ＶDLであり、例えば０．８Ｖ）にそれぞれ変化
し、Ｐ型ＭＯＳトランジスタ５及び１１２、２１２及び
Ｎ型ＭＯＳトランジスタ１０９、２０９のゲートにそれ
ぞれの信号が伝達されることにより、各トランジスタが
導通状態となる。これにより、複数のビット線対ＢＬ
１，／ＢＬ１及びＢＬ２，／ＢＬ２に接続されるそれぞ
れのセンスアンプＳＡ１及びＳＡ２が作動し、それぞれ
に接続されるビット線対の高い電位を示す方（今回の場
合ＢＬ１及び／ＢＬ２）の電位を第２の電源電位（例え
ば３．３Ｖ）に、低い電位を示す方（今回の場合／ＢＬ
１及びＢＬ２）の電位を第３の電源電位（実質的には接
地電位０Ｖ）に向かって高速に変移させる。

【００３８】次に、ビット線電位が上昇し所定時間が経
過した時刻ｔ５に、信号φ0 が“Ｈ”（ＶDLであり、例
えば０．８Ｖ）に、信号φD が“Ｌ”（ＶSSであり、実
質的には接地電位０Ｖ）にそれぞれ変化し、Ｐ型ＭＯＳ
トランジスタ５が非導通状態となり、Ｐ型ＭＯＳトラン
ジスタ６が導通状態となるので、上記電位供給線Ｌ２に
印加される電位は第１の電位の２倍の電位（ＶDLであ
り、例えば今回の場合０．８Ｖ）となることから、各セ
ンスアンプＳＡ１及びＳＡ２はそれぞれに接続されるビ
ット線対の高い電位を示す方（今回の場合ＢＬ１及び／
ＢＬ２）の電位を上記第１の電位の２倍の電位（例えば
今回の場合０．８Ｖ）に、低い電位を示す方（今回の場
合／ＢＬ１及びＢＬ２）の電位を第２の電位（実質的に
は接地電位０Ｖ）に向け変移させる。

【００３９】ここで、選択ワード線ＷＬ１の電位（ＶCH
であり、例えば３．３Ｖ）は、メモリセルＭＣ１及びＭ
Ｃ３の記憶情報“Ｈ”に対応する電位（ＶDLであり、例
えば０．８Ｖ）に比べトランスファーゲートＴｒのしき
い値電圧分（例えば０．８Ｖ）以上に高い電位に設定し
てあるので、センスアンプＳＡ１によりビット線ＢＬ１
の電位が上記ＶDL（例えば０．８Ｖ）に安定した時点で
は、すでに、メモリセルＭＣ１の容量性素子１９のトラ
ンスファーゲートＴｒに接続されている側の電位は上記
ＶDL（例えば０．８Ｖ）になっており、これによりメモ
リセルＭＣ１には情報“Ｈ”が再書き込みされる。

【００４０】また、同様に、選択ワード線ＷＬ１に接続
される非選択メモリセルＭＣ３にも、対応のセンスアン
プＳＡ２により、読み出し動作の直前に記憶していた情
報“Ｌ”が再書き込みされる。

【００４１】次に、出力ピンＤＱにデータが出力された
後の時刻ｔ６に、列選択手段３が選択ビット線ＢＬ１に
対応の読み出し用列選択信号線ＲＹ１の電位を“Ｌ”
（ＶSSであり、実質的には接地電位０Ｖ）に立ち下げ
る。その後、読み出し用データ線ＲＩＯと読み出し用相
補データ線／ＲＩＯが第１の電位（例えば０．４Ｖ）に
プリチャージされることに対応してデータの外部への出
力が終了する。

【００４２】次に、情報の再書き込みが完了した後の時
刻ｔ７に、選択されたワード線ＷＬ１は“Ｌ”（ＶSSで
あり、実質的には接地電位０Ｖ）に立ち下がり、該ワー
ド線ＷＬ１に接続されていた全てのメモリセルＭＣ１及
びＭＣ３は上記の再書き込みされた情報を保持すること
となる。

【００４３】次に、選択されたワード線ＷＬ１が“Ｌ”
（ＶSSであり、実質的には接地電位０Ｖ）に立ち下がっ
た後の時刻ｔ８に、信号φD が“Ｌ”（ＶSSであり、実
質的には接地電位０Ｖ）に、センスアンプ活性化信号φ
P が“Ｈ”（ＶDLであり、例えば０．８Ｖ）に、センス
アンプ活性化信号φN が“Ｌ”（ＶSSであり、実質的に
は接地電位０Ｖ）にそれぞれ変化するため、上記センス
アンプＳＡ１及びＳＡ２が非活性状態となる。

【００４４】次に、センスアンプＳＡ１及びＳＡ２が非
活性状態となった後の時刻ｔ９に、イコライズ信号φE
が“Ｈ”（ＶDLであり、例えば０．８Ｖ）に立ち上がる
ことにより各ビット線対ＢＬ１，／ＢＬ１及びＢＬ２，
／ＢＬ２がそれぞれ短絡され、電位供給線Ｌ３に印加さ
れる第１の電位（１／２ＶDLであり、例えば０．４Ｖ）
に保持され、その後の動作に備えることとなる。

【００４５】ここで上述のように、複数の読み出し用デ
ータ伝達手段ＯＧ１及びＯＧ２のそれぞれが第１の電位
（１／２ＶDLであり、例えば０．４Ｖ）より低いしきい
値電圧（例えば０．３Ｖ）を有する２個づつのＮ型ＭＯ
Ｓトランジスタ１０４，１０６及び２０４，２０６を備
えているので、センスアンプＳＡ１及びＳＡ２を構成す
る第１及び第２のＮ型ＭＯＳトランジスタ１０７、１０
８及び２０７、２０８のサブスレッシュホールド特性に
基づくリーク電流を抑えた上で、ビット線対ＢＬ１，／
ＢＬ１及びＢＬ２，／ＢＬ２の読み出し前の電位である
第１の電位を低い電位に設定しても、読み出し期間にお
ける早いタイミングでの選択ビット線対、例えばＢＬ
１，／ＢＬ１の電位に基づくデータを読み出し用データ
線対ＲＩＯ，／ＲＩＯに伝達可能となるため、低消費電
力で高速かつ精度の良い読み出し動作が可能となる。

【００４６】発明の実施の形態２．図５はこの発明の実
施の形態２を示すものであり、上記した発明の実施の形
態１に対し、それぞれのゲートがビット線ＢＬ１（又は
ＢＬ２）及び相補ビット線／ＢＬ１（又は／ＢＬ２）に
各々接続される２つのＰ型ＭＯＳトランジスタ１１５，
１１６（又は２１５、２１６）、これらのＰ型ＭＯＳト
ランジスタのソースに接続される電位供給線Ｌ４、読み
出し用データ線負荷トランジスタ１１，１２について相
違するだけであり、その他の点については上記した発明
の実施の形態１と同様である。

【００４７】すなわち、図５はこの発明の実施の形態２
を示す回路図であり、図５において上記発明の実施の形
態１を示す図１に示した符号と同一の符号は同一又は相
当部分を示すものであり、１１５，１１６（又は２１
５，２１６））は読み出し用データ伝達手段ＯＧ１（又
はＯＧ２）が有している、一方がそのゲートに対応のビ
ット線ＢＬ１（又はＢＬ２）が接続され、ドレインに上
記列選択手段３により制御されるスイッチング素子１０
３（又は２０３）を介して読み出し用データ線ＲＩＯが
接続されるとともに、他方がそのゲートに対応の相補ビ
ット線／ＢＬ１（又は／ＢＬ２）が接続され、ドレイン
に上記列選択手段３により制御されるスイッチング素子
１０５（又は２０５）を介して読み出し用相補データ線
／ＲＩＯが接続され、それら両方のソースに第１の電位
（１／２ＶDLであり、例えば０．４Ｖ）の２倍より大き
な第３の電位（ＶCHであり、例えば３．３Ｖ）が印加さ
れる接続線Ｌ４に接続される、例えばしきい値電圧が−
０．８Ｖの２つのＰ型ＭＯＳトランジスタである。

【００４８】１１及び１２のそれぞれは第２の電位（Ｖ
SSであり、実質的には接地電位０Ｖ）が印加される電源
電位ノードと読み出し用データ線ＲＩＯまたは読み出し
用相補データ線／ＲＩＯとの間に接続された、例えばし
きい値電圧が０．８Ｖの２つのＮ型ＭＯＳトランジスタ
からなる読み出し用データ線負荷トランジスタである。

【００４９】図６は図５に示されるこの発明の実施の形
態２における半導体記憶装置の動作波形を示す図であ
り、選択されたメモリセル、例えばＭＣ１が“Ｈ”情報
を有している場合の読み出し動作を一例として示す図で
ある。以下、図６を参照してこの発明の一実施の形態で
ある半導体記憶装置のデータ読み出し原理について説明
する。

【００５０】読み出し動作に入る前はイコライズ信号φ
E が“Ｈ”（ＶDLであり、例えば０．８Ｖ）となってお
り、各ビット線対ＢＬ１，／ＢＬ１及びＢＬ２，／ＢＬ
２はイコライズ手段ＥＱ１及びＥＱ２により第１の電位
（１／２ＶDLであり、例えば０．４Ｖ）にそれぞれ保持
されている。

【００５１】まず、読み出し動作に入る直前の時刻ｔ１
に、イコライズ信号φE が“Ｌ”（第２の電位ＶSSであ
り、実質的には接地電位０Ｖ）に立ち下がり、各ビット
線対ＢＬ１、／ＢＬ１及びＢＬ２，／ＢＬ２はそれぞれ
プリチャージ状態からフローティング状態となる。

【００５２】次に、各ビット線対ＢＬ１、／ＢＬ１及び
ＢＬ２，／ＢＬ２がフローティング状態になった後の時
刻ｔ２に、行選択手段２はワード線（今回の場合ＷＬ
１）を選択し、選択されたワード線ＷＬ１の電位を
“Ｈ”（第３の電位ＶCHであり、例えば３．３Ｖ）に立
ち上げる。ここで、選択されたワード線ＷＬ１の電位の
上昇により、この選択ワード線ＷＬ１に接続されるすべ
てのメモリセルＭＣ１及びＭＣ３の各トランスファーゲ
ートＴｒが導通状態となる。そのため、選択ワード線Ｗ
Ｌ１に接続される各メモリセルＭＣ１及びＭＣ３の記憶
情報に対応した電荷がそれぞれの接続されたビット線Ｂ
Ｌ１及びＢＬ２に流出し、ビット線ＢＬ１及びＢＬ２の
電位が変化する。図４においては、メモリセルＭＣ１が
情報“Ｈ”（ＶDLであり、例えば０．８Ｖ）を、メモリ
セルＭＣ３が情報“Ｌ”（第２の電位ＶSSであり、実質
的には接地電位０Ｖ）をそれぞれ記憶しており、ビット
線ＢＬ１の電位が微小電位（ΔＶBL1 であり、例えば
０．１Ｖ）だけ上昇し、ビット線ＢＬ２の電位が微小電
位（ΔＶBL2 であり、例えば０．１Ｖ）だけ降下した状
態を示している。ここで、相補ビット線／ＢＬ１及び／
ＢＬ２は、電荷の流入がないため第１の電位（１／２Ｖ
DLであり、例えば０．４Ｖ）を保持している。

【００５３】次いで、メモリセルＭＣ１及びＭＣ３の電
荷がそれぞれに接続されたビット線ＢＬ１、ＢＬ２に流
出した後の時刻ｔ３に、列選択手段３が選択ビット線Ｂ
Ｌ１に対応の読み出し用列選択信号線ＲＹ１の電位を
“Ｈ”（ＶDLであり、例えば０．８Ｖ）に立ち上げる。
この時、非選択ビット線に対応の読み出し用列選択信号
線（例えばＲＹ２）の電位は“Ｌ”（ＶSSであり、実質
的には接地電位０Ｖ）に保持されたままである。

【００５４】上記読み出し用列選択信号線ＲＹ１により
読み出し用列選択信号がスイッチング素子１０３のゲー
トに伝達されると、選択ビット線ＢＬ１に現れた選択メ
モリセルＭＣ１が記憶していたデータに基づく電位（例
えば今回の場合、０．５Ｖ）と電位供給線Ｌ４に印加さ
れる第３の電位（例えば３．３Ｖ）の差（Ｖgs1 であ
り、例えば今回の場合−２．８Ｖ）の絶対値に応じた電
流が、Ｐ型ＭＯＳトランジスタ１１５のしきい値電圧
（例えば−０．８Ｖ）の絶対値がそのゲートにかかる電
位からソースにかかる電位を引いた値（例えば今回の場
合、−２．８Ｖ）の絶対値より低く設定されているた
め、電位供給線Ｌ４、Ｐ型ＭＯＳトランジスタ１１５、
スイッチング素子１０３および読み出し用データ線ＲＩ
Ｏの経路に基づき流れる。

【００５５】また、同様に、同時刻（ｔ３）に上記読み
出し用列選択信号線ＲＹ１により読み出し用列選択信号
がスイッチング素子１０５のゲートに伝達されるため、
対応の相補ビット線／ＢＬ１が示す第１の電位（例えば
０．４Ｖ）と電位供給線Ｌ４に印加される第３の電位
（例えば３．３Ｖ）の差（Ｖgs2 であり、例えば今回の
場合−２．９Ｖ）の絶対値に応じた電流が、Ｐ型ＭＯＳ
トランジスタ２９のしきい値電圧（例えば−０．８Ｖ）
の絶対値がそのゲートにかかる電位からソースにかかる
電位を引いた値（例えば今回の場合、−２．９Ｖ）の絶
対値より低く設定されているため、電位供給線Ｌ４、Ｐ
型ＭＯＳトランジスタ１１６、スイッチング素子１０５
および読み出し用相補データ線／ＲＩＯの経路に基づき
流れる。

【００５６】上記それぞれの電流に基づき、読み出し用
データ線対ＲＩＯ，／ＲＩＯそれぞれの電位が上昇す
る。図４においてはＶgs1 の絶対値がＶgs2 の絶対値に
比べ小さいため、電流がより少ししか流れ込まないた
め、読み出し用データ線ＲＩＯの電位が読み出し用相補
データ線／ＲＩＯよりも低くなる。この読み出し用デー
タ線ＲＩＯと読み出し用相補データ線／ＲＩＯの電位差
（図４中のΔＶIO）を差動アンプ７が検出および増幅
し、データ“Ｈ”（ＶDLであり、例えば０．８Ｖ）を出
力ピンＤＱに出力する。

【００５７】次いで、選択ワード線ＷＬ１の電位が上昇
し所定時間が経過した時刻ｔ４に、信号φ0 が“Ｌ”
（ＶSSであり、実質的には接地電位０Ｖ）に、センスア
ンプ活性化信号φP が“Ｌ”（ＶSSであり、実質的には
接地電位０Ｖ）に、センスアンプ活性化信号φN が
“Ｈ”（ＶDLであり、例えば０．８Ｖ）にそれぞれ変化
し、Ｐ型ＭＯＳトランジスタ５及び１１２、２１２及び
Ｎ型ＭＯＳトランジスタ１０９、２０９のゲートにそれ
ぞれの信号が伝達されることにより、各トランジスタが
導通状態となる。これにより、複数のビット線対ＢＬ
１，／ＢＬ１及びＢＬ２，／ＢＬ２に接続されるそれぞ
れのセンスアンプＳＡ１及びＳＡ２が作動し、それぞれ
に接続されるビット線対の高い電位を示す方（今回の場
合ＢＬ１及び／ＢＬ２）の電位を第２の電源電位（例え
ば３．３Ｖ）に、低い電位を示す方（今回の場合／ＢＬ
１及びＢＬ２）の電位を第３の電源電位（実質的には接
地電位０Ｖ）に向かって高速に変移させる。

【００５８】次に、ビット線電位が上昇し所定時間が経
過した時刻ｔ５に、信号φ0 が“Ｈ”（ＶDLであり、例
えば０．８Ｖ）に、信号φD が“Ｌ”（ＶSSであり、実
質的には接地電位０Ｖ）にそれぞれ変化し、Ｐ型ＭＯＳ
トランジスタ５が非導通状態となり、Ｐ型ＭＯＳトラン
ジスタ６が導通状態となるので、上記電位供給線Ｌ２に
印加される電位は第１の電位の２倍の電位（ＶDLであ
り、例えば今回の場合０．８Ｖ）となることから、各セ
ンスアンプＳＡ１及びＳＡ２はそれぞれに接続されるビ
ット線対の高い電位を示す方（今回の場合ＢＬ１及び／
ＢＬ２）の電位を上記第１の電位の２倍の電位（例えば
今回の場合０．８Ｖ）に、低い電位を示す方（今回の場
合／ＢＬ１及びＢＬ２）の電位を第２の電位（実質的に
は接地電位０Ｖ）に向け変移させる。

【００５９】ここで、選択ワード線ＷＬ１の電位（ＶCH
であり、例えば３．３Ｖ）は、メモリセルＭＣ１及びＭ
Ｃ３の記憶情報“Ｈ”に対応する電位（ＶDLであり、例
えば０．８Ｖ）に比べトランスファーゲートＴｒのしき
い値電圧分（例えば０．８Ｖ）以上に高い電位に設定し
てあるので、センスアンプＳＡ１によりビット線ＢＬ１
の電位が上記ＶDL（例えば０．８Ｖ）に安定した時点で
は、すでに、メモリセルＭＣ１の容量性素子１９のトラ
ンスファーゲートＴｒに接続されている側の電位は上記
ＶDL（例えば０．８Ｖ）になっており、これによりメモ
リセルＭＣ１には情報“Ｈ”が再書き込みされる。

【００６０】また、同様に、選択ワード線ＷＬ１に接続
される非選択メモリセルＭＣ３にも、対応のセンスアン
プＳＡ２により、読み出し動作の直前に記憶していた情
報“Ｌ”が再書き込みされる。

【００６１】次に、出力ピンＤＱにデータが出力された
後の時刻ｔ６に、列選択手段３が選択ビット線ＢＬ１に
対応の読み出し用列選択信号線ＲＹ１の電位を“Ｌ”
（ＶSSであり、実質的には接地電位０Ｖ）に立ち下げ
る。その後、読み出し用データ線ＲＩＯと読み出し用相
補データ線／ＲＩＯが第１の電位（例えば０．４Ｖ）に
プリチャージされることに対応してデータの外部への出
力が終了する。

【００６２】次に、情報の再書き込みが完了した後の時
刻ｔ７に、選択されたワード線ＷＬ１は“Ｌ”（ＶSSで
あり、実質的には接地電位０Ｖ）に立ち下がり、該ワー
ド線ＷＬ１に接続されていた全てのメモリセルＭＣ１及
びＭＣ３は上記の再書き込みされた情報を保持すること
となる。

【００６３】次に、選択されたワード線ＷＬ１が“Ｌ”
（ＶSSであり、実質的には接地電位０Ｖ）に立ち下がっ
た後の時刻ｔ８に、信号φD が“Ｌ”（ＶSSであり、実
質的には接地電位０Ｖ）に、センスアンプ活性化信号φ
P が“Ｈ”（ＶDLであり、例えば０．８Ｖ）に、センス
アンプ活性化信号φN が“Ｌ”（ＶSSであり、実質的に
は接地電位０Ｖ）にそれぞれ変化するため、上記センス
アンプＳＡ１及びＳＡ２が非活性状態となる。

【００６４】次に、センスアンプＳＡ１及びＳＡ２が非
活性状態となった後の時刻ｔ９に、イコライズ信号φE
が“Ｈ”（ＶDLであり、例えば０．８Ｖ）に立ち上がる
ことにより各ビット線対ＢＬ１，／ＢＬ１及びＢＬ２，
／ＢＬ２がそれぞれ短絡され、電位供給線Ｌ３に印加さ
れる第１の電位（１／２ＶDLであり、例えば０．４Ｖ）
に保持され、その後の動作に備えることとなる。

【００６５】ここで上述のように、一方がそのゲートに
対応のビット線ＢＬ１（又はＢＬ２）が接続され、ドレ
インに列選択手段３により制御されるスイッチング素子
１０３（又は２０３）を介して読み出し用データ線ＲＩ
Ｏが接続されるとともに、他方がそのゲートに対応の相
補ビット線／ＢＬ１（又は／ＢＬ２）が接続され、ドレ
インに列選択手段４により制御されるスイッチング素子
１０５（又は２０５）を介して読み出し用相補データ線
／ＲＩＯが接続され、それら両方のソースに第１の電位
（１／２ＶDL）の２倍より大きな第３の電位（ＶCH）が
印加される２つのＰ型ＭＯＳトランジスタ１１５，１１
６（又は２１５，２１６）を複数の読み出し用データ伝
達手段ＯＧ１及びＯＧ２のそれぞれが有することとした
ので、ビット線対ＢＬ１，／ＢＬ１（又はＢＬ２，／Ｂ
Ｌ２）の読み出し前の電位である第１の電位を低い電位
に設定しても、読み出し期間における早いタイミングで
の選択ビット線対、例えばＢＬ１，／ＢＬ１の電位に基
づくデータを読み出し用データ線対ＲＩＯ，／ＲＩＯに
伝達可能となるため、低消費電力で高速かつ精度の良い
読み出し動作が可能となる。

【００６６】

【発明の効果】この発明の第１の発明は、Ｉ／Ｏ分離型
の半導体記憶装置において、それぞれが対応のビット線
対のビット線の電位を第１の電位に設定するための複数
のイコライズ手段と、対応のビット線対の一方のビット
線と上記第１の電位より低い第２の電位が印加される低
電位ノードとの間に接続されるとともにゲート電極が対
応のビット線対の他方のビット線に接続される第１のＮ
型ＭＯＳトランジスタと、対応のビット線対の他方のビ
ット線と上記低電位ノードとの間に接続されるとともに
ゲート電極が対応のビット線対の一方のビット線に接続
され、上記第１のＮ型ＭＯＳトランジスタのしきい値電
圧と同じしきい値電圧である第２のＮ型ＭＯＳトランジ
スタをそれぞれが有する複数のセンスアンプと、上記低
電位ノードと第１のノードとの間に接続されるとともに
ゲート電極が対応のビット線対の一方のビット線に接続
される第３のＮ型ＭＯＳトランジスタと、上記第１のノ
ードと読み出し用データ線対の一方の読み出し用データ
線の間に接続され、列選択手段により制御される第１の
スイッチング素子と、上記低電位ノードと第２のノード
の間に接続されるとともにゲート電極が対応のビット線
対の他方のビット線に接続される第４のＮ型ＭＯＳトラ
ンジスタと、上記第２のノードと上記読み出し用データ
線対の他方の読み出し用データ線との間に接続され、上
記列選択手段により制御される第２のスイッチング素子
をそれぞれが有し、上記第３及び第４の２つのＮ型ＭＯ
Ｓトランジスタのしきい値電圧が、対応のビット線対に
接続するセンスアンプのそれぞれが有する上記第１のＮ
型ＭＯＳトランジスタのしきい値電圧より低いことを特
徴とする複数の読み出し用データ伝達手段とを設けたの
で、上記第１の電位を低く設定することができ、低消費
電力化を図った上で高速かつ精度の良い読み出し動作を
実現することが可能となる。

【００６７】この発明の第２の発明は、Ｉ／Ｏ分離型の
半導体記憶装置において、それぞれが対応のビット線対
のビット線の電位を第１の電位に設定するための複数の
イコライズ手段と、上記第１の電位より高い電位が印加
される高電位ノードと第１のノードとの間に接続される
とともにゲート電極が対応のビット線対の一方のビット
線に接続される第１のＰ型ＭＯＳトランジスタと、上記
第１のノードと読み出し用データ線対の一方の読み出し
用データ線の間に接続され、列選択手段により制御され
る第１のスイッチング素子と、上記高電位ノードと第２
のノードの間に接続されるとともにゲート電極が対応の
ビット線対の他方のビット線に接続される第２のＰ型Ｍ
ＯＳトランジスタと、上記第２のノードと上記読み出し
用データ線対の他方の読み出し用データ線との間に接続
され、上記列選択手段により制御される第２のスイッチ
ング素子をそれぞれが有する複数の読み出し用データ伝
達手段とを設けたので、上記第１の電位を低く設定する
ことができ、低消費電力化を図った上で高速かつ精度の
良い読み出し動作を実現することが可能となる。

【００６８】この発明の第３の発明は、Ｉ／Ｏ分離型の
半導体記憶装置において、それぞれが対応のビット線対
のビット線の電位を第１の電位に設定するための複数の
イコライズ手段と、上記第１の電位の２倍より高い第３
の電位が印加される高電位ノードと第１のノードとの間
に接続されるとともにゲート電極が対応のビット線対の
一方のビット線に接続される第１のＭＯＳトランジスタ
と、上記第１のノードと読み出し用データ線対の一方の
読み出し用データ線の間に接続され、列選択手段により
制御される第１のスイッチング素子と、上記高電位ノー
ドと第２のノードの間に接続されるとともにゲート電極
が対応のビット線対の他方のビット線に接続される第２
のＭＯＳトランジスタと、上記第２のノードと上記読み
出し用データ線対の他方の読み出し用データ線との間に
接続され、上記列選択手段により制御される第２のスイ
ッチング素子をそれぞれが有する複数の読み出し用デー
タ伝達手段とを設けたので、上記第１の電位を低く設定
することができ、低消費電力化を図った上で高速かつ精
度の良い読み出し動作を実現することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１を示す回路図であ
る。

【図２】 図１に示した半導体記憶装置のデータ“Ｈ”
の読み出し時における各部の電位を示す波形図である。

【図３】 この発明の実施の形態１におけるメモリセル
を示す回路図である。

【図４】 この発明の実施の形態１における差動増幅器
を示す回路図である。

【図５】 この発明の実施の形態２を示す回路図であ
る。

【図６】 図５に示した半導体記憶装置のデータ“Ｈ”
の読み出し時における各部の電位を示す波形図である。

【符号の説明】

３ 列選択手段 １０４、１０６、１０７、１０８、 ２０４、２０６、２０７、２０８ Ｎ型ＭＯＳトランジ
スタ １１５、１１６、２１５、２１６ Ｐ型ＭＯＳトランジ
スタ ＭＣ１〜ＭＣ４ メモリセル ＷＬ１、ＷＬ２ ワー
ド線 ＢＬ１、／ＢＬ１、ＢＬ２、／ＢＬ２ ビット線 ＥＱ１、ＥＱ２ イコライズ手段 ＳＡ１、ＳＡ２ センスアンプ ＲＩＯ、ＲＩＯ 読み出し用データ線 ＯＧ１、ＯＧ２ 読み出し用データ伝達手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数行および複数列のマトリックス状に
   配設された複数のメモリセルと、 複数行に配設され、それぞれが対応の行に配設された上
   記複数のメモリセルに接続される複数のワード線と、 複数列に配設され、それぞれが対応の列に配設された上
   記複数のメモリセルに接続される複数のビット線対と、 複数列に配設され、それぞれが対応のビット線対のビッ
   ト線の電位を第１の電位に設定するための複数のイコラ
   イズ手段と、 複数列に配設され、それぞれが、対応のビット線対の一
   方のビット線と上記第１の電位より低い第２の電位が印
   加される低電位ノードとの間に接続されるとともにゲー
   ト電極が対応のビット線対の他方のビット線に接続され
   る第１のＮ型ＭＯＳトランジスタと、対応のビット線対
   の他方のビット線と上記低電位ノードとの間に接続され
   るとともにゲート電極が対応のビット線対の一方のビッ
   ト線に接続され、上記第１のＮ型ＭＯＳトランジスタの
   しきい値電圧と同じしきい値電圧である第２のＮ型ＭＯ
   Ｓトランジスタとを有する複数のセンスアンプと、 読み出し用データ線対と、 複数列に配設され、それぞれが、上記低電位ノードと第
   １のノードとの間に接続されるとともにゲート電極が対
   応のビット線対の一方のビット線に接続され、上記第１
   のＮ型ＭＯＳトランジスタのしきい値電圧より低いしき
   い値電圧である第３のＮ型ＭＯＳトランジスタと、上記
   第１のノードと上記読み出し用データ線対の一方の読み
   出し用データ線との間に接続され、列選択手段によって
   導通、非道通状態が制御される第１のスイッチング素子
   と、上記低電位ノードと第２のノードの間に接続される
   とともにゲート電極が対応のビット線対の他方のビット
   線に接続され、上記第１のＮ型ＭＯＳトランジスタのし
   きい値電圧より低いしきい値電圧である第４のＮ型ＭＯ
   Ｓトランジスタと、上記第２のノードと上記読み出し用
   データ線対の他方の読み出し用データ線との間に接続さ
   れ、上記列選択手段によって導通、非道通状態が制御さ
   れる第２のスイッチング素子とを有する複数の読み出し
   用データ伝達手段とを備えた半導体記憶装置。
2. 【請求項２】 第２の電位は接地電位であることを特徴
   とする請求項１記載の半導体記憶装置。
3. 【請求項３】 複数行および複数列のマトリックス状に
   配設された複数のメモリセルと、 複数行に配設され、それぞれが対応の行に配設された上
   記複数のメモリセルに接続される複数のワード線と、 複数列に配設され、それぞれが対応の列に配設された上
   記複数のメモリセルに接続される複数のビット線対と、 複数列に配設され、それぞれが対応のビット線対のビッ
   ト線の電位を第１の電位に設定するための複数のイコラ
   イズ手段と、 複数列に配設され、それぞれが対応のビット線対の電位
   差を検知、増幅する複数のセンスアンプと、 複数列に配設され、それぞれが、上記第１の電位より高
   い電位が印加される高電位ノードと第１のノードとの間
   に接続されるとともにゲート電極が対応のビット線対の
   一方のビット線に接続される第１のＰ型ＭＯＳトランジ
   スタと、上記第１のノードと上記読み出し用データ線対
   の一方の読み出し用データ線との間に接続され、列選択
   手段によって導通、非道通状態が制御される第１のスイ
   ッチング素子と、上記高電位ノードと第２のノードの間
   に接続されるとともにゲート電極が対応のビット線対の
   他方のビット線に接続される第２のＰ型ＭＯＳトランジ
   スタと、上記第２のノードと上記読み出し用データ線対
   の他方の読み出し用データ線との間に接続され、上記列
   選択手段によって導通、非道通状態が制御される第２の
   スイッチング素子とを有する複数の読み出し用データ伝
   達手段とを備えた半導体記憶装置。
4. 【請求項４】 複数行および複数列のマトリックス状に
   配設された複数のメモリセルと、 複数行に配設され、それぞれが対応の行に配設された上
   記複数のメモリセルに接続される複数のワード線と、 複数列に配設され、それぞれが対応の列に配設された上
   記複数のメモリセルに接続される複数のビット線対と、 複数列に配設され、それぞれが対応のビット線対のビッ
   ト線の電位を第１の電位に設定するための複数のイコラ
   イズ手段と、 複数列に配設され、それぞれが対応のビット線対の電位
   差を検知、増幅する複数のセンスアンプと、 複数列に配設され、それぞれが、上記第１の電位の２倍
   より高い第３の電位が印加される高電位ノードと第１の
   ノードとの間に接続されるとともにゲート電極が対応の
   ビット線対の一方のビット線に接続される第１のＭＯＳ
   トランジスタと、上記第１のノードと上記読み出し用デ
   ータ線対の一方の読み出し用データ線との間に接続さ
   れ、列選択手段によって導通、非道通状態が制御される
   第１のスイッチング素子と、上記高電位ノードと第２の
   ノードの間に接続されるとともにゲート電極が対応のビ
   ット線対の他方のビット線に接続される第２のＭＯＳト
   ランジスタと、上記第２のノードと上記読み出し用デー
   タ線対の他方の読み出し用データ線との間に接続され、
   上記列選択手段によって導通、非道通状態が制御される
   第２のスイッチング素子とを有する複数の読み出し用デ
   ータ伝達手段とを備えた半導体記憶装置。