CN1659660A - 非易失性存储电路及其驱动方法和使用该存储电路的半导体装置 - Google Patents

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Abstract

本发明涉及一种非易失性存储电路，其特征在于，具有：各自的栅极和漏极连接而构成第一逆变器的第一和第二晶体管(101、102)；各自的栅极和漏极相互连接而构成第二逆变器的第三和第四晶体管(103、104)；字码线(107)连接栅极、且连接在第一比特线(108)和第二逆变器的输入端子之间的第五晶体管(105)；字码线(107)连接栅极、且连接在第二比特线(109)和第一逆变器的输入端子之间的第六晶体管(106)；和分别和第一及第二逆变器串联连接的第一及第二电阻元件(114、115)，第一逆变器的输入和输出端子分别和第二逆变器的输入和输出端子连接，与接地线(111)连接的第一及第二电阻元件(114、115)的电阻值可电气变化。

Description

非易失性存储电路及其驱动方法和使用该存储电路的半导体装置
技术领域
本发明是涉及非易失性存储电路及其驱动方法以及使用该存储电路的半导体装置，特别是涉及作为制造后可重写电路连接信息，且切断电源后仍能够保持电路连接信息的作为可重构(Reconfigurable)LSI的重要元件的非易失性存储电路及其驱动方法以及使用该存储电路的半导体装置。
背景技术
近几年随着电子领域新产品开发的加速，占领电子产品中心位置的LSI的开发周期也缩短了。此外，在所开发的新产品中，因为要求LSI功能扩大以及性能改善，各种LSI的寿命也变短了。提高了对适用于产品的新功能的要求，LSI的设计完成后，即使是在已进入生产步骤也会有变更规格的要求。另一方面，由于在这样的环境下，LSI设计后没有充分的时间验证，所以也存在有带有缺陷(不适当)的硬件或软件直接进入生产步骤的可能性，这种情况下也需要变更。
鉴于这些要求，制作后可变更电路连接信息的现场可编程门阵列FPGA(Field Programmable Gate Array：现场可编程门阵列)等的可重构LSI受到关注。在可编程门阵列FPGA中，电路连接信息或LUT(查找表：look-up-table)内的设定信息、即参数等收纳在SRAM内。SRAM若切断电源停止供电后，存储内容会消失。因此，使用可编程门阵列FPGA构成系统时，要具备与可编程门阵列FPGA不同的EEPROM等非易失性存储器，每当接通电源开始供电时，都要从非易失性存储器中下载电路连接信息或LUT参数。类似这样的构成，由于系统在接通电源后从非易失性存储器中下载完电路连接信息或LUT参数之前不会运作，因此不适用于接通电源后要求马上运作的系统。此外为了降低消耗的电力，希望对LSI内的各区域进行供电管理，但如上述若在断开电源后再次开始供电每次都需要下载电路连接信息或LUT参数，则不能进行各区域的断电，很难实现降低消耗的电力。
因此，作为电路连接信息或LUT参数在断电后仍能保持的可编程门阵列FPGA，开发了EEPROM内藏型的装置。但是，要使EEPROM内藏在可编程门阵列FPGA芯片内，存在有制造过程复杂，成本高的问题。此外，EEPROM的重写动作慢，即还有重写数据需要很长时间的问题。
近几年为了克服这些问题，如图19所示，在由6晶体管构成的现有的SRAM上附加两个铁电体电容器实现非易失性。提出了如图20所示的电路(T.Miwa et al.Proceedings of Symposium on VLSICircuits(2001))。如图20所示的电路，具有：作为构成现有SRAM的N型晶体管的第一、第三、第五、第六晶体管951、953、955、956，作为P型晶体管的第二及第四晶体管952、954的6个晶体管，以及第一及第二铁电体电容器964、965。这些电容器分别插入作为SRAM的存储节点的第一节点962以及第二节点963和铁电体极化控制线966之间。在切断如图20所示的电源之前，向铁电体极化控制线966施加规定的脉冲电压，两个铁电体电容器964、965的极化方向相反。接通电源时，以μs级或亚μs级使电源线960的电压缓慢地上升。此时随着电源线960的电压上升，第一节点962以及第二节点963的电压慢慢上升。铁电体电容器964、965的任意一方，因为铁电体电容器的反向比另一方需要更多的电荷，因此第一节点962和第二节点963的电压上升速度不同。一旦第一节点962和第二节点963的电压不相同，电压快速上升一方的节点上升到与电源线960的电源电压相同的电压，其他节点下降到接地线961的接地电压，保持稳定。即在电源断开前，通过向铁电体极化控制线966施加规定的脉冲电压，在该时刻存储在SRAM的内容作为第一及第二的铁电体电容器964、965的极化状态保存。由此接通电源后可将电源断开前的存储内容再现到SRAM中。之后如图20所示的电路，进行与通常的SRAM同样的运作，第一及第二铁电体电容器964、965与存储器的读取、写入控制无直接关系。
但是所述的现有技术存在有如下问题。第一是存储单元待机时的泄漏电流增大的问题。一般铁电体易流过泄漏电流。电源接通时，由于SRAM的特征，第一及第二节点962、963有一方成为电源电压，另一方成为接地电压。因此通过铁电体极化控制线966串联连接的两个铁电体电容器964、965的两端，即第一及第二节点962、963之间一直施加电源电压。这成为存储单元在待机时泄漏电流增大的原因。SRAM的特征是待机时泄漏电流少，但在图20的电路中，该特征有可能受到损害。
第二是存储单元的写入·读取时消耗电力增大的问题。如上所述，两个铁电体电容器964、965通过铁电体极化控制线966连接于第二及第二节点962、963之间。所以，这些铁电体电容器964、965，在通过第一比特线955、以及是第一比特线955的相反的电压水平的第二比特线956向存储单元进行数据的存储·读取时，会作为寄生电容器而作用，必需多余的电荷，因而存储单元的存储·读取时消耗的电量增大。
发明内容
本发明是为了解决上述问题而提出，其目的在于，提供一种在待机时漏泄电流或写入·读取时消耗的电量不会增大，电路连接信息或LUT参数等的设定状态在切断电源后仍能保存的非易失性存储电路及其驱动方法以及使用该存储电路的半导体装置。
为了达到上述目的，本发明的非易失性存储电路，具有：由各栅极相互连接、且各漏极将第一节点夹于其间而连接的第一晶体管与第二晶体管构成的第一逆变器；由各栅极相互连接、且各漏极将第二节点夹于其间而连接的第三晶体管与第四晶体管构成的第二逆变器；字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；以及所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，所述第一节点连接于所述第三晶体管的栅极及第四晶体管的栅极，所述第二节点连接于所述第一晶体管的栅极和第二晶体管的栅极，所述第一晶体管的源极及所述第三晶体管的源极连接于接地线上，所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，还具有电阻值可电变换的第一电阻元件和第二电阻元件，所述第一电阻元件以及所述第二电阻元件是指满足由以下位置关系中选出的从第一至第四的任一位置关系：所述第一电阻元件连接于所述第一晶体管的源极和所述接地线之间，所述第二电阻元件连接于所述第三晶体管的源极和所述接地线之间的第一位置关系；所述第一电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第二电阻元件连接于所述第四晶体管的源极和所述电源线之间的第二位置关系；所述第一电阻元件连接于所述第一节点和所述第一晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第三晶体管的漏极之间的第三位置关系；以及所述第一电阻元件连接于所述第一节点和所述第二晶体管的漏极，所述第二电阻元件连接于所述第二节点和所述第四晶体管的漏极之间的第四位置关系。这里的连接不是仅限于直接连接，还包括中间有间接物的间接连接。
为了达到所述目的，本发明的非易失性存储电路的驱动方法，是关于所述本发明的非易失性电路的驱动方法，包括：存储步骤，该存储步骤具有在停止向所述非易失性存储电路供电前使所述第一及第二电阻元件为低电阻状态的第一步骤，及在所述第一步骤之后将所述第一以及第二电阻元件的任一方为高电阻状态的第二步骤；和调用步骤，其中，在开始向所述非易失性存储电路供电后，向所述字码线、所述第一及第二比特线，以及在所述电源线在规定的时刻施加电压。
为了达到所述目的，第一方面的使用了本发明的非易失性存储电路的半导体装置，在查找表的参数用存储器使用上述本发明的非易失存储电路。
为了达到所述目的，第二方面的使用了本发明的非易失性存储电路的半导体装置，在电路连接信息控制用存储器中使用有关所述本发明的非易失存储电路。
为了达到所述目的，第三方面的使用了本发明的非易失性存储电路的半导体装置，具有所述本发明的非易失存储电路，使用于加密处理用。
附图说明
图1是表示本发明实施方式的非易失性存储电路的电路图。
图2是为了说明图1所示的非易失性存储电路的驱动方法的电路图。
图3是表示使用于图1所示的非易失性存储电路的晶体管的电流电压特性的图。
图4是图1所示的非易失性存储电路的存储控制的第一步骤的时序图。
图5是表示图1所示的非易失性存储电路的存储控制的第一步骤中电阻元件中流动的电流的模拟结果的图。
图6是图1所示的非易失性存储电路的存储控制的第二步骤的时序图。
图7是表示图1所示的非易失性存储电路的存储控制的第二步骤中电阻元件中流动的电流的模拟结果的图。
图8是图1所示的非易失性存储电路的调用控制的时序图。
图9是表示图1所示有关非易失性存储电路的调用控制的存储节点电压的模拟结果的图。
图10是图1所示的非易失性存储电路中变更电阻元件位置的电路图。
图11是图1所示非易失性存储电路中进而附加电阻元件的电路图。
图12的(a)、(b)是图1所示的非易失性存储电路中再次变更电阻元件位置的电路图。
图13(a)是图1所示非易失性存储电路中使用TMR元件作为电阻元件的电路图，(b)是表示电阻元件部分概略结构的立体图。
图14是表示如图13(a)中所示的非易失性存储电路中还附加有磁场控制线的电阻元件部分的概略结构的立体图。
图15是图1所示的非易失性存储电路中将串联连接的N型晶体管及电阻元件由有浮游栅极的N型晶体管置换的电路图。
图16是图1所示的非易失性存储电路中将串联连接的N型晶体管及电阻元件用有铁电体电容器的N型晶体管置换的电路图。
图17是应用了本发明的实施方式的非易失性存储电路的LUT的电路图。
图18(a)是将本发明的实施方式的非易失性存储电路应用于配线间的连接控制的电路图，(b)是将本发明的实施方式的非易失性存储电路应用于三态缓冲器的电路图。
图19是表示现有的SRAM电路图。
图20是表示具有铁电体的现有的SRAM电路图。
具体实施方式
以下参照附图详细说明有关本发明的半导体装置的实施方式。图1是有关本发明实施方式的所示的非易失性存储电路的电路图。本发明的实施方式的非易失性存储电路，具有：构成第一逆变器的第一晶体管101以及第二晶体管102；构成第二的逆变器的第三晶体管103以及第四晶体管104；作为旁路晶体管的第五晶体管105以及第六晶体管106；字码线107；第一比特线108及第二比特线109；电源线110；接地线111；以及第一电阻元件114和第二电阻元件115。在此，构成第一逆变器的第一及第二晶体管101、102，以及构成第二逆变器的第三及第四晶体管103、104，分别为互补型晶体管。以下对第一、第三、第五以及第六晶体管101、103、105、106为N型晶体管，第二及第四晶体管102、104为P型晶体管的情况加以说明。第三晶体管103以及第四晶体管104相互连接的栅极(第二逆变器的输入端子)，连接于相互连接第一晶体管101以及第二晶体管102的漏极的第一节点112(第一交换器的输出端子)上。第一晶体管101以及第二晶体管102的相互连接的栅极(第一逆变器的输入端子)，连接于相互连接第三晶体管103以及第四晶体管104的漏极的第二节点113(第二的逆变器的输出端子)，这些构成触发电路。图1所示的电路与现有的SRAM(图19)不同的是，第一及第二电阻元件114、115分别配置在第一晶体管101的源极和地线111之间、以及第三晶体管103的源极和地线111之间。这里，第一及第二电阻元件114、115是作为电阻元件形成后成为其电阻值可变化的可变电阻元件，例如，使用GeSbTe等的硫族化合物的相变材料的可变电阻元件，或根据施加的磁场而使电阻值变化的GMR(巨磁电阻：Giant Magnetic Resistance)元件、TMR(隧道磁性电阻：TunnelingMagnetic Resistance)元件等可变电阻元件。
接着，对图1所示的非易失性存储电路的非易失性，即切断电源后仍保存存储内容功能进行说明。详细内容后叙，在此仅说明其概要。如图1所示的非易失性存储电路的非易失功能，通过在切断电源前将存储内容保存在电阻元件中(以下记为存储(Store)控制)，通过接通电源后再现原有的存储内容(以下记为调用(Recall)控制)来实现。首先在存储控制中，使用与作为第一及第二电阻元件114、115而用的可变电阻元件相应的规定的部件，将第一及第二电阻元件114、115任一方的电阻值改变为大于其他电阻值，该变化后的电阻值分别由各电阻变换元件保存。例如假设将第二电阻元件115的电阻值变为第一电阻元件114电阻值的2倍。接着，在调用控制中，将字码线107的电压设为低电平(通常为0V)而去除来自第一及第二比特线108、109的影响，之后，电源线110的电压由0V逐渐变大。此时由于第一及第二电阻元件114、115分别连接于第一晶体管101的源极和接地线111之间，以及第三晶体管103的源极和接地线111之间，所以在第一及第三晶体管101、103开始流入电流时，由于第一及第二电阻元件114、115会产生电压下降，第一及第三晶体管101、103的源极电压上升。这样第一及第三晶体管101、103的阈值(Vt)看上去上升。由于假设了第二电阻元件115的电阻值为第一电阻元件114的电阻值的2倍，所以第三晶体管103的源极电位比第一晶体管101的源极电位还要上升，第三晶体管103与第一晶体管101相比电流变得不易流动。因此，根据流入第一晶体管101的电流，第一节点112的电压接近接地电压。由于第一节点112与第三晶体管103栅极是电气连接，所以第三晶体管103电流就更不易流动，最终第一节点112达到接地电压，相反第二节点113达到电源电压而稳定。这样若第二电阻元件115的电阻值比第一电阻元件114的电阻值大，则第一节点112达到接地电压，反之，由于第二节点113达到电源电压，在切断电源前若根据规定的大小关系设定第一及第二电阻元件114、115的电阻值，电源接通后存储单元的数据可再次回到规定的值。即图1所示的非易失性存储电路具有非易失性功能。
所述存储控制根据第一及第二电阻元件114、115所使用的可变电阻元件的种类而不同。作为一例，用图2、3说明第一及第二电阻元件114、115使用具有GeSbTe等相变材料的电阻元件时的情况。图2是在图1中所示的非易失性存储电路的电路图中，在存储控制时记载了电压、电流的一部分。图3(a)所示的是第一及第三晶体管101、103的漏极电流-漏极电压(Id-Vd)特征的一部分，(b)是表示存储控制时对字码线107的脉冲电压Vword的施加时刻，以及第一及第三晶体管101、103的漏极电流Ia、Ib的大小的图。首先，为了去除第二晶体管102和第四晶体管104的影响，切断电源线110的电源供电，字码线107的电压为低电平(通常为0V)。接着，对第一比特线108加电压Va，同时给第二比特线109加电压Vb，字码线107为高电平。这样第一及第三晶体管101、103栅极电压Vg分别为Va、Vb。也可使加于字码线107的电压与电源电压相同，为了避免以字码线107为栅极电极的第五、第六晶体管105、106的基板偏压效果，也可施加比第一及第二比特线108、109的电压Va、Vb的大的一方还大的电压。字码线107为高电平时，向第一节点112施加电压Va，向第二节点113施加电压Vb。这样第一晶体管101中栅极电压Vg＝Vb，漏极电压Vd＝Va。另一方面，第三晶体管103中，栅极电压Vg＝Va，漏极电压Vd＝Vb。图3(a)中所示Id-Vd的特征是向第一晶体管101中流入电流Ia，向第三晶体管103中流入电流Ib。此时，由于第一及第二电阻元件114、115由GeSbTe等的相变材料所形成，电阻值随施加的电流值和其变化模式而变化。即，相变材料施加复位电流Iy以上的电流，迅速切断电流急冷却后为非晶体状态，成为高电阻。另一方面，由于施加设定电流Ix以上且小于复位电流Iy的电流，逐渐减少电流缓慢冷却而结晶化，成为低电阻。而且，相变材料保持该状态。所以，向第一晶体管101流入比复位电流Iy还要大的电流Ia而设定电压Va，向第三晶体管103流入设定电流Ix以上且小于复位电流Iy的电流Ib而设定电压Vb，若向字码线107施加电压脉冲Vword，第一电阻元件114可为高电阻，第二电阻元件115可为低电阻。
下面详细说明图1所示的非易失性存储电路的驱动方法。如上所述，本驱动方法包括存储控制及调用控制。以下假定第一及第二电阻元件114、115由GeSbTe等的硫族化合物的相变材料构成。
(存储控制)
首先详细说明存储控制。存储控制包括两步骤。存储控制的第一步骤中，第一及第二电阻元件114、115均为晶体状态，低电阻。第二步骤中，第一或第二电阻元件114、115中仅一方为非晶体状态，高电阻。根据所述两个步骤，存储在非易失性存储电路的信息，即是将作为存储节点的第一及第二节点112、113的电压状态保存为第一及第二电阻元件114、115的电阻值。
(第一步骤)
图4是在存储控制的第一步骤中，向图1所示的非易失性存储电路的各线施加电压的时序图。WT、B1、B2、DD分别表示字码线107、第一比特线108、第二比特线109、电源线110的电压。在向第一比特线108、第二比特线109、电源线110施加电源电压Vdd的状态下，向字码线107施加使第五及第六晶体管105、106为接通的高电平电压Vbt(WT＝Vbt)。在此，电压Vbt也可以比电源电压Vdd大。在维持该状态为时间Ta期间之后，字码线107的电压Wt＝Vbt急速回到第五及第六晶体管105、106为断开的低电压，例如急速回到0V。这样，第五及第六晶体管105、106为导通状态，第一及第二节点112、113的电压增加到电源电压Vdd附近。因此第一及第三晶体管101、103为导通状态，第一及第二电阻元件114、115中流入电流。
如上所述，如果给予相变材料某一规定以上的焦耳热后缓慢冷却，成为晶体状态而为低电阻。例如，已知的有，要使使用SiO2作为绝缘膜的直径φ190nm的相变材料成为晶体状态，单位体积需要的焦耳热为1.6pJ(S.Tyson et al.，Aerospace Conference Proceedings、2000IEEE vol.5 pp385-390)。
关于图1所示的非易失性存储电路，举一例，分析了第一步骤：在向字码线107施加的电压WT＝Vbt为3.9V，施加时间Ta为100ns，第一及第二电阻元件114、115的直径为φ190nm，使用SiO2作为绝缘膜，在初期状态下第二电阻元件115的电阻值为第一电阻元件114的10倍，在按照图4所示的时序图施加电压的条件下进行模拟。
图5是表示向各个第一及第二电阻元件114、115流入电流Ia、Ib的模拟结果的图。图5中时间轴(横坐标)是以向字码线107施加的脉冲电压(WT＝Vbt)的开始时刻为0。如图5所示可知，流入第一电阻元件114及第二电阻元件115的电流分别为Ia＝100(μA)、Ib＝17(μA)。由此，发生在第一及第二电阻元件114、115的焦耳热分别为11pJ、1.6pJ，任何一个如果缓慢冷却则成为晶体状态的充分的热量(参照S.Tyson etal.的所述文献)。
如上所述，在存储控制的第一步骤中，通过向第一比特线108、第二比特线109、电源线110施加电源电压Vdd的状态下，通过向字码线107施加高电平的电压Vbt，能够使非易失性存储电路的第一及第三晶体管101、103为导通状态，给予为了使第一及第二电阻元件114、115为晶体状态(低电阻)所需要的焦耳热。
(第二步骤)
图6是在存储控制的第二步骤中，如图1所示向非易失性存储电路的各线施加电压的时序图。符号的含义与图4相同。假设第一及第二电阻元件114、115均在第一步骤形成晶体状态(低电阻)，其电阻值基本相等。向第一比特线108及电源线110施加电源电压Vdd，向第二比特线109施加比电源电压Vdd小的电压Vbb2的状态下，向字码线107施加高电平的电压Vbt(WT＝Vbt)。此时电压Vbt比电源电压Vdd大。在时间Tb期间内维持该状态，之后将字码线107的电压WT急速回到低电平，例如急速回到0V。由此，在时间Tb期间，第五及第六晶体管105、106为导通状态，第一节点112的电压增大到施加给第一比特线108的电源电压Vdd附近的电压Va，第二节点113的电压增大到施加给第二比特线109的电源电压Vbb2附近的电压Vb。由此，第一及第三晶体管101、103为导通状态，第一及第二电阻元件114、115分别流入电流Ia、Ib。时间Tb之后如果WT＝0时，则Ia＝Ib＝0。如上所述，给予构成第一及第二电阻元件114、115的相变材料一定的焦耳热达到融点以上后，如急速冷却，成为非晶体状态、高电阻。为了使在绝缘膜中使用SiO2的直径为φ190nm的相变材料成为非晶体状态，单位体积需要的焦耳热为约3.6pJ(参照S.Tyson et al.的所述文献)。因此，为了使电流Ia大于等于非晶体状态需要的复位电流Iy，电流Ib小于等于结晶状态需要的设定电流Ix，设定产生在第一及第二节点112、113的电压Va、Vb，即设定施加给第一及第二比特线108、109的电压为适当值，之后将电流Ia、Ib急速变为0。这样，可保持仅第一电阻元件114为非晶状态，即高电阻，第二电阻元件115为晶体状态极，即保持低电阻状态。
关于图1所示的非易失性存储电路，作为一例，分析了第二步骤，其中，在向字码线107施加的电压WT＝Vbt为3.9V，施加时间Tb为30ns，第一比特线108的电压B1为电源电压Vdd，第二比特线109的电压B2＝Vbb2为1.5V，第一步骤后的第一及第二电阻元件114、115的电阻值均为10kΩ，按照图6所示的时序图施加电压的条件下进行模拟。
图7是流入第一及第二电阻元件114、115电流Ia、Ib的模拟结果，是与图5所示同样的图。如图7所示可知，在稳定状态下，流入第一电阻元件114及第二电阻元件115的电流分别为Ia＝109(μA)、Ib＝31(μA)。由此发生在第一及第二电阻元件114、115的焦耳热分别为3.7pJ、0.35pJ。因此，在电流急剧变为0，急速冷却的情况下，可维持第一电阻元件114为非晶状态(高电阻)，而第二电阻元件115为晶体状态(低电阻)(参照S.Tyson et al.的上述文献)。
以上，在存储控制的第二步骤，向第一比特线108施加电源电压Vdd，向第二比特线109施加1.5V电压的状态下，通过向字码线110施加高电平的电压，非易失性存储电路的N型MOS晶体管101、103为导通状态，可施加仅使第一电阻元件114成为非晶状态(低电阻)所需要的焦耳热。
与上述相反，若维持第一电阻元件114为低电阻(晶体状态)，第二电阻元件115为高电阻(非晶体状态)，则施加给第一比特线108、第二比特线109的电压也与上述相反，即设定为B1＝Vbb2、B2＝Vdd，向字码线107施加高电平脉冲电压Vbt即可。
这样，通过存储控制的第一及第二步骤，可将存储在非易失性存储电路中的信息，作为第一及第二电阻元件114、115的电阻值保存。
(调用控制)
接着，使用图8、9说明调用控制。这里，所述存储控制的结果，假设第一电阻元件114的电阻值为第二电阻元件115的电阻值的10倍。图8是在调用控制中，对图1所示的非易失性存储电路的各线施加电压的时序图。将施加于电源线110的电压DD由0V缓慢上升，从上升开始到时间Tc后成为Vdd之后，保持该状态。分别施加于第一及第二比特线108、109的电压B1、B2也与电压DD在同一时刻，在时间Tc内由0V上升到Vdd。在时间Tc内，向字码线107施加高电平的电压Vdd。这样第五及第六的MOS晶体管105、106为导通状态，第一及第二节点112、113的电压上升到电源电压附近。因此，第一及第三晶体管101、103为导通状态，第一及第二电阻元件114、115中流入电流。由于此时第一电阻元件114的电阻值是第二电阻元件115的电阻值的10倍，所以第一及第三晶体管101、103的源极电压产生差异，第一晶体管101的源极电压大于第三晶体管103的源极电压。因为第一及第三晶体管101、103的基板连接接地线111，所以第一及第三晶体管101、103产生基板偏压效果。由于源极电压大的一方因基板偏压效果而晶体管的实效阈值也大，所以在这样的条件下，第一晶体管101比第三晶体管103的阈值要大。因此第一晶体管101不易接通，第三晶体管103容易接通，保持第一节点112为高电平，第二节点113为低电平。
作为一例，以图1中MOS晶体管101～106的最小栅极长为0.35μm，电源电压Vdd为3.3V，电源恢复时施加给电源线110的电压DD的上升时间Tc为100ns，第二电阻元件115的电阻值与MOS晶体管的接通电阻值为同程度的10kΩ，第一电阻元件114的电阻值是第二电阻元件115的电阻值10倍的100kΩ，在按照图8所示的时序图施加电压的条件下进行模拟，分析了调用控制。
图9是在第一及第二节点112、113产生的电压Va、Vb的模拟结果图。如图9所示，第一及第二节点112、113的电压Va、Vb，从开始控制至一段时间，均同样上升，但上升到2V之后，第一及第二节点112、113的电压Va、Vb产生压差。从开始控制到约100ns之后的稳定状态，第一节点112的电压Va成为电源电压Vdd(3.3V)，第二节点113的电压Vb下降到0V。这样根据模拟，第一及第二电阻元件114、115的电阻值若有差异，则第一及第三晶体管101、103内，连接更小电阻值的电阻元件的一方先接通，这样可确认第一及第二节点112、113的电压已分别决定。在上述中，表示了第一电阻元件114的电阻值为第二电阻元件115的电阻值的10倍的模拟结果，但即使以2倍左右的条件进行模拟，也得到了与图9所示的同样的结果。该结果是，在如图1所示的非易失性存储电路中，第一及第二电阻元件114、115的电阻比至少为2倍～10倍，若设定在较广的范围内，所述调用控制是可能的，即意味着关于所述调用控制，第一及第二电阻元件114、115的电阻比的界限非常大。
如上所述，有关本实施方式的非易失性存储电路的调用控制，通过使第五及第六晶体管105、106为接通状态，向电阻值不同的第一及第二电阻元件114、115流入电流，使第一及第三晶体管101、103的阈值产生差异，可将作为第一及第二电阻元件114、115的电阻值的不同而保存的信息，可作为第一及第二节点112、113的电压而再现。此外在调用控制中，第一及第二电阻元件114、115的电阻比的界限非常大，只要第一及第二电阻元件114、115的电阻值的大小关系不反向，就可进行正常的调用控制，即使有电阻值的偏差或变动，其动作也稳定。
在所述调用控制中，说明了第一及第二比特线108、109，电源线110的电压B1、B2、DD缓慢上升的情况，但并不仅限于此，在非易失性存储电路开始动作的电源电压附近，只要使第一及第三晶体管101、103的阈值有充分差异即可。也可将第一及第二比特线108、109的电压B1、B2固定在规定的电压，仅使电源线110的电压DD缓慢上升，或者，也可以使字码线107的电压WT及电源线110的电压DD缓慢上升。此外，调用A控制中的时间Tc不仅限于100ns，也可以是约1ns左右的短时间。
如图1所示的非易失性存储电路，在提供有电源电压Vdd的通常动作时，进行读取存储器的存储信息的读(READ)动作及向存储器中写入信息的写(WRITE)动作。在读(READ)动作中，使作为分流晶体管的第五及第六晶体管105、106为接通状态，通过作为存储节点的第一及第二节点112、113的电压通过第一及第二比特线108、109而检测。而且，在写(WRITE)动作中，通过第一及第二比特线108、109设定作为存储节点的第一及第二节点112、113为规定电压。此时，由于第一及第二电阻元件114、115分别连接于第一及第三晶体管101、103的源极，在读(READ)动作及写(WRITE)动作中不作为寄生电阻运作。因此，消耗的电量几乎不会增大。
而且，作为存储节点的第一及第二节点112、113分别保持为0V或电源电压Vdd，两个逆变器(第一晶体管101及第二晶体管102，以及第三晶体管103及第四晶体管104)中几乎不会有贯通电流。因此在待机时几乎不会有泄漏电流。
在读(READ)动作时，根据1pF的负荷电容的放电，将电流由第一晶体管101流入第一电阻元件114时的焦耳热，与所述模拟相同条件进行模拟，第一电阻元件114的电阻值为低电阻(晶体状态)时约为2.3pJ，高电阻(非晶体状态)时约为0.015pJ。该结果与产生相变的所述焦耳热(晶体状态约为1.6pJ，非晶体状态约为3.6pJ)相比可知，第一及第二电阻元件114、115的电阻值无论是高电阻或是低电阻，根据读(READ)动作，第一及第二电阻元件114、115的状态不会变化，即第一及第二电阻元件114、115的电阻值不会因读(READ)动作而发生变化。
如上所述，根据本发明实施方式的非易失性存储电路，通过使用了相变材料的两个电阻元件，在存储控制的第一步骤成为晶体状态，在第二步骤仅一方电阻元件成为非晶体状态，可将存储信息作为两个电阻元件的电阻值保持，这样可实现非易失性。此外，本发明实施方式的非易失性存储电路，在待机时几乎无泄漏电流，与现有的SRAM相比，在写(WRITE)运作、读(READ)运作中消耗的电量几乎不增大。此外在调用控制中，通过向存储节点施加比特线电压，可实现非常稳定的运作。晶体管的数量与现有的SRAM同样是6个，由于没有增加，所以不会产生因增加新晶体管而增大消耗电量。
以上说明了第一及第二电阻元件114、115分别连接于第一晶体管101的源极和接地线111，以及第三晶体管103的源极和接地线111之间的非易失性存储电路(参照图1)，但并不限于此。例如，也可以如图10所示，第一及第二电阻元件114、115分别连接于第二晶体管102的源极和电源线110之间、以及第四晶体管104的源极和电源线110之间。这样结构情况与如上述同样，第一及第二电阻元件114、115，开始向第二及第四晶体管102、104流入电流后，由各电阻产生电压下降，使源极电压下降。由此，P型晶体管阈值(Vt)看上去上升，根据第一电阻元件114和第二电阻元件115的电阻值的不同，第一节点112和第二节点113的电压上升速度也不同。例如，假定第二电阻元件115的电阻值是第一电阻元件114的电阻值的2倍，则第四晶体管104的源极电压比第二晶体管102的源极电压低(P型与N型为相反方向)，第四晶体管104与第二晶体管102相比，电流不易流动。这样，根据流入第二晶体管102的电流，第一节点112的电压成为接近电源电压的值。由于第一节点112与第四晶体管104的栅极电连接，所以第四晶体管104电流更难流动，最终第一节点112达到电源电压，相反第二节点113达到接地电压而稳定。这样，如图1所示的电路同样，通过控制第一及第二电阻元件114、115的电阻值，可决定接通电源后的非易失性存储电路的数据。即如图10所示在非易失性存储电路中有非易失性功能。在图10所示的电路的情况下，如上所述，将根据第一及第二电阻元件114、115的电阻值不同而第一及第二节点112、113的电压上升速度也不同作为动作原理而使用。这样即使在第一及第二电阻元件114、115的电阻值有差距，但只要第一电阻元件114的电阻值与第二电阻元件115的电阻值的大小关系不颠倒，就能够正常发挥上述非易失性功能。这样，如图10所示的非易失性电路，构成不易受第一及第二电阻元件114、115的电阻值偏差或变动影响的电路。
如图10所示的非易失性存储电路的驱动方法，与上述图1中所示的非易失性存储电路的驱动方法相同，但施加于第一比特线108、第二比特线109的电压不同。即在存储控制的第一步骤中，第一及第二比特线108、109均维持0V的状态下，向字码线107施加高电平脉冲电压，在第二步骤中第一及第二比特线108、109的任一方为0V，另一方为比0V高的电压状态下，向字码线107施加高电平脉冲电压即可。调用控制的时序图与图8同样。
在图1、图10所示的非易失性电路中，是仅第一及第三晶体管101、103的源极或第二及第四晶体管102、104的源极中的任一方与第一及第二电阻元件114、115连接，但也可以是如图11所示，第一及第三晶体管101、103的源极以及第二及第四晶体管102、104的源极，与第一～第四电阻元件114～117连接。图11所示的非易失性电路，电源电压低，且电阻元件的电阻值的可变范围小，但要想确保动作界限大时，或晶体管特性的差别大时有效。在这种情况下，第一及第二电阻元件114、115的电阻值的大小关系，需要设定为与第三及第四电阻元件116、117的电阻值的大小关系相反。例如，在第二电阻元件115的电阻值设定为比第一电阻元件114的电阻值大的情况下，第三电阻元件116的电阻值需要设定为大与第四电阻元件117的电阻值。
图11所示的非易失性存储电路驱动方法的调用控制，与所述图1所是的非易失性存储电路调用控制相同，但在存储控制中，可进行将图1及图10的非易失性存储电路的存储控制加以组合的控制。即在关于说明有关图1的非易失性存储电路的存储控制中，设定第一及第二电阻元件114、115的电阻值，在关于说明有关图10的非易失性存储电路的存储控制中，设定第三及第四电阻元件116、117的电阻值。
而且，图1、图10、图11所示的电路是使用了N型晶体管和P型晶体管双方的CMOS型的非易失性存储电路，但并不仅限于此。例如也可使用耗尽型的N型晶体管或由非搀杂多晶硅等所形成的高电阻元件，取代作为P型晶体管的第二晶体管102及第四晶体管104。此外，也可以将构成非易失性存储电路的N型晶体管全部替换为P型晶体管。
而且，以上说明了第一及第三晶体管101、103在将仅比接地线111高基于第一及第二电阻元件114、115而产生的电压下降部分的电压作为源极电压运作的情况，但并不仅限于此。只要在第一及第二电阻元件114、115的任何一方流入大于复位电流Iy的电流，另一方流入设定电流Ix以上且小于复位电流Iy的条件下，任意的电压组合均可。例如考虑到有通过组合第一及第二电阻元件114、115的特性与第一及3晶体管101、103的特性而不能适当进行向如图1所示的非易失性存储电路中的数据写入、即存储控制的情况。在这种情况下，如图12(a)所示，将第一及第二电阻元件114、115分别连接于第一晶体管101和第一节点112之间、和第三晶体管103和第二节点113之间是有效的。根据这样的连接，在地线111作为源极而动作时，由于源极电压不受第一及第二电阻元件114、115的影响，所以电流Ia及电流Ib也不受第一及第二电阻元件114、115的影响。图12的(a)所示的非易失性存储电路的驱动方法，与图1所示的非易失性存储电路的驱动方法相同。而且，如图12的(b)所示，第一及第二电阻元件114、115分别连接于第一节点112和第二晶体管102之间、和第二节点113和第四晶体管104之间同样有效。图12的(b)所示的非易失性存储电路的驱动方法，与图10所示的非易失性存储电路的驱动方法相同。
而且，以上说明了作为第一及第二电阻元件114、115使用GeSbTe等的相变材料的情况，但并不仅限于此。也可以使用含有As等的其他硫族化合物等的相变材料，也可以使用钙钛矿系的强关联电子材料。还可以使用施加磁场以变化电阻值的元件、例如GMR元件、TMR元件等。
图13(a)是使用TMR元件的非易失性存储电路的电路图。图13(b)是第一及第二电阻元件114、115，以及第一及第二的磁场控制线154、155附近的三维结构的立体模式图。图13(b)是(a)所示电路图的上下反向的图。在图13(b)中，第一及第二电阻元件114、115具有由选旋转方向可变更的自由磁性体层、以及旋转在固定在规定的方向固定磁性体层的两个磁场体层夹持绝缘层的3层构造(均未图示)。这里，作为TMR元件的第一及第二电阻元件114、115的自由磁性体层，根据施加的磁场的方向而变化旋转的方向，根据两个磁性体层(自由磁性体层及固定磁性体层)的旋转是平行或反平行而变化电阻值。更进一步具体说明，例如在接地线111和第一磁场控制线154中分别流入一定方向的电流，根据这些电流发生的磁场的合成磁场，可设定第一电阻元件114的自由磁性体层的旋转方向。此时，设定的第一电阻元件114的自由磁性体层的旋转方向与固定磁性体层的旋转方向平行时，第一电阻元件114的电阻值变小。如果流入接地线111和第一磁场控制线154的电流的方向相反，则第一电阻元件114的自由磁性体层的旋转方向与固定磁性体层的旋转方向平行，第一电阻元件114的电阻值变大。同样，如果使用接地线111及第二的磁场控制线155，可设定第二电阻元件115的电阻值。因此通过控制流入设置线111、第一及第二的磁场控制线154、155的各电流的方向，可将第一及第二电阻元件114、115的电阻值设定为规定的大小关系。
图13(b)所示的非易失性存储电路中，设置有第一及第二的磁场控制线154、155，在磁场控制中使用与这些交叉的接地线111，但也可以如图14所示，具有与接地线111平行的第三的磁场控制线156。如果由图14所示的非易失性存储电路中构成存储单元阵列，向某存储单元中的数据输入可使用利用了第一～第三的磁场控制线154～156的磁场控制来实现，同时可通过字码线107、第一及第二比特线108、109从其他存储单元中读取数据。
以上是设置有第一及第二电阻元件114、115，通过控制这些电阻值，在接通电源后再现非易失性存储电路的数据，但并不仅限于此。如果能做出由图1的第一晶体管101及第二晶体管102构成的第一逆变器和由第三晶体管103及第四晶体管104构成的第二逆变器的特性差，在接通电源后可实现数据的再现。例如，也可以是图15所示的构成的存储电路。图15所示的存储电路是将图1中的第一晶体管101及第一电阻元件114、以及第三及晶体管103及第二电阻元件115，分别变更为各有浮游栅极的第一及第三晶体管201、203的非易失性存储电路。该非易失性存储电路与现有的SRAM的电路构成相同，是由具有浮游栅极的第一及第三晶体管201、203与第五及第六晶体管105、106和第二及第四晶体管102、104所构成，与由具有浮游栅极的第一晶体管201及第二晶体管102构成的逆变器和由具有浮游栅极的第三晶体管203及第四晶体管104构成的逆变器的两个逆变器有关，该两个逆变器构成为各个输入端子与其他输出端子相连接。有浮游栅极的第一及第三晶体管201、203通过FN(Fowler Nordheim：弗劳尔)电流或隧道热电子(CHE：Channel Hot Electron)等向各浮游栅极注入电子，有效地变换阈值。例如，在仅向有浮游栅极的第一晶体管201的浮游栅极中注入电子有效地提高了阈值的情况下，由于有浮游栅极的第一晶体管201的在电源接通时流入的漏极电流，与具有浮游栅极的第三晶体管203相比要小，所以第一节点112保持比第二节点113高的电压，达到电源电压而稳定。结果是，如果有浮游栅极的第一晶体管201的阈值，比有浮游栅极的第三晶体管203的阈值大，则第二节点113达到接地电压，另一方面，为了使第一节点112达到电源电压，通过控制有浮游栅极的第一及第三晶体管201、203的阈值，接通电源后可再现切断电源前的数据。这意味着图15所示的存储电路有非易失性功能。这时，浮游栅极的形状可以是现有的平板状，也可是圆点状。浮游栅极配置也可以在上部控制栅极的整个下面配置，也可以仅局部地配置在源极、漏极近旁的与阈值控制相关而必要的部分。
而且，如图16所示，即使是图1的非易失性存储电路中第一晶体管101及第一电阻元件114、与第三晶体管103及第二电阻元件115，分别用在栅极上部有铁电体电容器的第一及第三MFIS型晶体管301、303置换构成的存储电路，也可得到与上述同样的结果。进而，第一及第三MFIS型晶体管301、303也可以是MFMIS型晶体管。
关于本发明的非易失性存储电路，有各种应用的可能。图17是将本发明的非易失性存储电路作为查找表的存储器使用时的电路图。在图17所示的查找表中，与4比特的输入信号In0～In3相比，根据设定在存储单元SRAM中的各个值，可决定输出信号Out。这时，通过在存储单元SRAM中使用本发明的非易失性存储电路，可使查找表具有非易失性功能。有关本发明的非易失性存储电路，如图18(a)所示，根据设定在配线A、B之间的分流晶体管的接通、断开，在进行配线A、B的连接、非连接的切换电路中，也可作为控制分流晶体管的栅极电极的电路连接信息控制用的存储器使用。进而，关于本发明的非易失性存储电路，如图18(b)所示，也可作为用于双方向的数据流控制的三态缓冲器控制用的存储。因此，将本发明的非易失性存储电路作为查找表或电路连接信息控制用的存储器的半导体装置，可电气改变电路连接信息及任何数据，且从外部观察中不能辨别出电路构成(布线间连接的有无)或存储内容，所以可作为高度加密处理用半导体装置来使用。
还有，在图1、图10、图11、图12(a)及图12(b)中所示的非易失性存储电路中，第一晶体管101与接地线111之间，第三晶体管103和接地线111之间，均不存在由晶体管等形成的开关元件。
产业上利用的可能性
本发明可实现一种非易失性存储电路，可将存储内容作为两个电阻变化元件的电阻值的差异保存，接通电源后可再现存储内容，不会产生待机时泄漏电流、或写入·读取时消耗的电量增大，可提供一种半导体装置，电路连接信息或查找表的参数设定在切断电源后仍可保存。

Claims (22)

1.一种非易失性存储电路，其特征在于，包括：
由相互连接各自的栅极、且将第一节点夹在其间而连接各自的漏极的第一晶体管与第二晶体管构成的第一逆变器；
由相互连接各自的栅极、且将第二节点夹于其间而连接各自的漏极的第三晶体管与第四晶体管构成的第二逆变器；
字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；和
所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，
所述第一节点与所述第三晶体管的栅极及第四晶体管的栅极连接，
所述第二节点与所述第一晶体管的栅极和第二晶体管的栅极连接，
所述第一晶体管的源极及所述第三晶体管的源极连接于接地线，
所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，
还具有电阻值可电气变更的第一电阻元件和第二电阻元件，
所谓所述第一电阻元件以及所述第二电阻元件是指满足从以下位置关系中选出的第一至第四位置关系中任意一个：
第一位置关系，其中，所述第一电阻元件连接于所述第一晶体管的源极和所述接地线之间，所述第二电阻元件连接于所述第三晶体管的源极和所述接地线之间；
第二位置关系，其中，所述第一电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第二电阻元件连接于所述第四晶体管的源极和所述电源线之间；
第三位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第一晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第三晶体管的漏极之间；和
第四位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第二晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第四晶体管的漏极之间。
2.根据权利要求1所述的非易失性存储电路，其特征在于：
所述位置关系满足所述第一位置关系。
3.根据权利要求1所述的非易失性存储电路，其特征在于：
所述位置关系满足所述第二位置关系。
4.根据权利要求1所述的非易失性存储电路，其特征在于：
所述位置关系满足所述第三位置关系。
5.根据权利要求1所述的非易失性存储电路，其特征在于：
所述位置关系满足所述第四位置关系。
6.根据权利要求1所述的非易失性存储电路，其特征在于：
所述位置关系满足所述第一位置关系，
还具有第三电阻元件以及第四电阻元件，
所述第三电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第四电阻元件连接于所述第四晶体管的源极和所述电源线之间。
7.根据权利要求1所述的非易失性存储电路，其特征在于：
所述第一及第三晶体管为N型晶体管，
所述第二及第四晶体管为P型晶体管。
8.根据权利要求1所述的非易失性存储电路，其特征在于：
所述第一及第二晶体管为阈值相互不同的N型晶体管或阈值相互不同的P型晶体管，
所述第三及第四晶体管为阈值相互不同的N型晶体管或阈值相互不同的P型晶体管。
9.根据权利要求1所述的非易失性存储电路，其特征在于：
所述第一及第二电阻元件是由因基于电流的发热而改变电阻值的材料所构成。
10.根据权利要求9所述的非易失性存储电路，其特征在于：
所述第一及第二电阻元件是由硫族化合物的相变材料或钙钛矿系的强关联电子材料所形成。
11.根据权利要求1所述的非易失性存储电路，其特征在于：
所述第一及第二电阻元件，是由通过施加磁场而改变电阻值的磁性材料所形成，
具有：通过电流的流入而使所述第一电阻元件的磁性材料的磁化方向变化的第一磁场控制线、和使所述第二电阻元件的磁性材料的磁化方向变化的第二磁场控制线。
12.根据权利要求11所述的非易失性存储电路，其特征在于：
所述第一及第二电阻元件，是由根据TMR效应或GMR效应而变化电阻值的材料所形成。
13.一种非易失性存储电路的驱动电路的驱动方法，其特征为，具有：
由相互连接各自的栅极、且将第一节点夹在其间而连接各自的漏极的第一晶体管与第二晶体管构成的第一逆变器；
由相互连接各自的栅极、且将第二节点夹于其间而连接各自的漏极的第三晶体管与第四晶体管构成的第二逆变器；
字码线连接于栅极，连接于第一比特线和所述第一节点之间的第五晶体管；和
所述字码线连接于栅极，连接于第二比特线和所述第二节点之间的第六晶体管，
所述第一节点与所述第三晶体管的栅极及第四晶体管的栅极连接，
所述第二节点与所述第一晶体管的栅极和第二晶体管的栅极连接，
所述第一晶体管的源极及所述第三晶体管的源极连接于接地线，
所述第二晶体管的源极及所述第四晶体管的源极连接于电源线，
还具有电阻值可电气变更的第一电阻元件和第二电阻元件，
所谓所述第一电阻元件以及所述第二电阻元件是指满足从以下位置关系中选出的第一至第四位置关系中任意一个：
第一位置关系，其中，所述第一电阻元件连接于所述第一晶体管的源极和所述接地线之间，所述第二电阻元件连接于所述第三晶体管的源极和所述接地线之间；
第二位置关系，其中，所述第一电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第二电阻元件连接于所述第四晶体管的源极和所述电源线之间；
第三位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第一晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第三晶体管的漏极之间；和
第四位置关系，其中，所述第一电阻元件连接于所述第一节点和所述第二晶体管的漏极之间，所述第二电阻元件连接于所述第二节点和所述第四晶体管的漏极之间，
该驱动方法包括以下的步骤：
存储步骤，其中，该步骤具有：在停止向所述非易失性存储电路供电前，所述第一及第二电阻元件为低电阻状态的第一步骤；和在该第一步骤后使所述第一及第二电阻元件的任一方为高电阻状态的第二步骤；和
调用步骤，其中，向所述非易失性存储电路开始供电后，对所述字码线、所述第一及第二比特线、以及所述电源线在规定的时间施加电压。
14.根据权利要求13所述的非易失性存储电路的驱动方法，其特征在于：
所述调用步骤包括设定所述字码线为高电平，使施加给所述电源线、所述第一比特线以及所述第二比特线的电压缓慢上升到电源电压的步骤。
15.根据权利要求13所述的非易失性存储电路的驱动方法，其特征在于：
所述调用步骤包括在分别向所述第一及第二比特线施加规定电压的状态下，将所述字码线设定为高电平，使施加于所述电源线的电压缓慢地上升到电源电压的步骤。
16.根据权利要求13所述的非易失性存储电路的驱动方法，其特征在于：
所述调用步骤包括在分别向所述第一及第二比特线施加规定电压的状态下，使施加给所述字码线的电压缓慢地上升到高电平的电压，且使施加给所述电源线的电压缓慢地上升到电源电压的步骤。
17.根据权力要求13中所述的非易失性存储电路的驱动方法，其特征在于：
所述位置关系是所述第一位置关系或所述第三位置关系的任一个，
所述第一及第二电阻元件是由因基于电流的发热而改变电阻值的材料所形成，
所述第一步骤包括在向所述第一及第二比特线施加电源电压后的状态下，使所述字码线由低电平变为高电平，在第一时间后使所述字码线由高电平变为低电平的第三步骤，
所述第二步骤包括在向所述第一比特线施加电源电压、向所述第二比特线施加比电源电压低的电压后的状态下，使所述字码线由低电平变为高电平，在第二时间后使所述字码线由高电平变为低电平的第四步骤。
18.根据权力要求13中所述的非易失性存储电路的驱动方法，其特征在于：
所述位置关系是所述第二位置关系或所述第四位置关系的任一个，
所述第一及第二电阻元件是由因基于电流的发热而改变电阻值的材料所形成，
所述第一步骤包括在向所述第一及第二比特线施加接地电压后的状态下，使所述字码线由低电平变为高电平，在第一时间后使所述字码线由高电平变为低电平的第三步骤，
所述第二步骤包括在向所述一比特线施加接地电压、向所述第二比特线施加比接地电压高的电压后的状态下，使所述字码线由低电平变为高电平，在第二时间后使所述字码线由高电平变为低电平的第四步骤。
19.根据权力要求13中所述的非易失性存储电路的驱动方法，其特征在于：
所述位置关系是所述第一位置关系，
还具有第三电阻元件和第四电阻元件，
所述第三电阻元件连接于所述第二晶体管的源极和所述电源线之间，所述第四电阻元件连接于第四晶体管的源极和所述电源线之间，
所述第一～第四电阻元件是由因基于电流的发热而改变电阻值的材料所形成，
所述第一步骤包括：
在向所述第一及第二比特线施加电源电压后的状态下，使所述字码线由低电平变为高电平，在第一时间后使所述字码线由高电平变为低电平的第三步骤；和
在向所述第一及第二比特线施加接地电压后的状态下，使所述字码线由低电平变为高电平，在第二时间后使所述字码线由高电平变为低电平的第四步骤，
所述第二步骤包括：
在向所述第二比特线施加电源电压、向所述第一比特线施加比电源电压低的电压后的状态下，将所述字码线由低电平变为高电平，在第三时间后使所述字码线由高电平变为低电平的第五步骤；和
在向所述第一比特线施加接地电压、向所述第二比特线施加比接地电压高的电压后的状态下，使所述字码线由低电平变为高电平，在第四时间后使所述字码线由高电平变为低电平的第六步骤。
20.一种半导体装置，其特征在于，
在查找表的参数用存储器中使用权利要求1所述的非易失性存储电路。
21.一种半导体装置，其特征在于，
在配线连接信息控制用存储器中使用权利要求1所述的非易失性存储电路。
22.一种加密处理用半导体装置，其特征在于，
具有权利要求1所述的非易失性存储电路。
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