TWI805219B - 非揮發性靜態隨機存取記憶體 - Google Patents

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Abstract

本發明提出了一種非揮發性靜態隨機存取記憶體，包含一第一通過閘電晶體、一第二通過閘電晶體、一第一上拉電晶體、一第二上拉電晶體、一第一下拉電晶體以及一第二下拉電晶體，共同構成了兩個交叉耦合的反相器與儲存節點，其中第一儲存節點與第一上拉電晶體以及第一下拉電晶體之間設有可變電阻式記憶體，第二儲存節點與第二上拉電晶體以及第二下拉電晶體之間設有可變電阻式記憶體。

Description

非揮發性靜態隨機存取記憶體
本發明大體上與一種非揮發性(non-volatile)靜態隨機存取記憶體(nvSRAM)有關，更具體言之，其係關於一種使用可變電阻式記憶體(RRAM)的非揮發性靜態隨機存取記憶體。
靜態隨機存取記憶體(Static Random Access Memory,SRAM)是隨機存取記憶體的一種。所謂的「靜態」，是指這種記憶體只要持續通電，裡面儲存的資料就可以恆常保持。相對之下，動態隨機存取記憶體(dynamic Random Access Memory,DRAM)裡面所儲存的資料就需要週期性地更新才可以保持。然而，SRAM也是一種揮發性(volatile)記憶體，即當電力供應停止時，其所儲存的資料會消失，此特性與斷電後還能留住儲存資料的唯讀記憶體(ROM)或快閃記憶體(flash)不同。
SRAM具有讀取電壓小(VDD<1V)、存取速度快(<10ns)等優點，但是揮發性的特性注定了其無法用在需要在斷電環境下長時間儲存的應用中。在一些網路、航天、醫療等關鍵場合中，其對於記憶體有上述所有優點的需求，非揮發性的SRAM(nvSRAM)由此應運而生。非揮發性SRAM的應用層面很廣，因為其不僅解決了SRAM無法永久保存資料的缺點，而透過使用非揮發性SRAM也可以達到低功耗、高速存取之目的。
要做出非揮發性SRAM的方法有很多種，其中一種方法是在記憶體的整個區塊或整個模組要斷電之前將非揮發性SRAM內部的值藉由儲存動作轉移到其他的非揮發性記憶體上，如flash、磁性記憶體(MRAM)、相變化記憶體(PCM)等，之後可再藉由回復(restore)動作把之前存入的值提取出來，達到非揮發性儲存的效果。儘管如此，目前上述的做法仍無法讓非揮發性SRAM同時具備高速存取、低工作電壓、低功耗等各項優點，本領域中的技術人員仍須對現今的非揮發性SRAM架構做進一步的開發與改良。
有鑑於前述習知技術的現況，本發明於此提出了一種新穎的非揮發性靜態隨機存取記憶體(nvSRAM)，其特點在於在標準的SRAM儲存節點與上拉電晶體以及下拉電晶體之間設置可變電阻式記憶體，這些可變電阻式記憶體會設置在原本設置接觸件的位置且與該些電晶體的汲極重疊，如此不會增加佈局所需面積又可同時達到高速存取、低工作電壓、低功耗等各項優點。
本發明的面向之一在於提出一種非揮發性靜態隨機存取記憶體，其結構包含：一第一通過閘電晶體，具有第一閘極、第一源極以及第一汲極，其中該第一源極與一位元線連接，該第一閘極與一字元線連接；一第二通過閘電晶體，具有第二閘極、第二源極以及第二汲極，其中該第二源極與一互補位元線連接，該第二閘極與該字元線連接；一第一上拉電晶體，具有第三閘極、第三源極以及第三汲極，其中該第三源極連接到一共同第一電源線；一第二上拉電晶體，具有第四閘極、第四源極以及第四汲極，其中該第四源極連接到該共同第一電源線；一第一 下拉電晶體，具有第五閘極、第五源極以及第五汲極，其中該第五源極連接到一共同第二電源線；以及一第二下拉電晶體，具有第六閘極、第六源極以及第六汲極，其中該第六源極連接到該共同第二電源線；其中該第一汲極、該第四閘極以及該第六閘極連接到一第一儲存節點，該第二汲極、該第三閘極以及該第五閘極連接到一第二儲存節點，且該第一儲存節點與該第三汲極之間設有一第一可變電阻式記憶體，該第一儲存節點與該第五汲極之間設有一第二可變電阻式記憶體，該第二儲存節點與該第四汲極之間設有一第三可變電阻式記憶體，該第二儲存節點與該第六汲極之間設有一第四可變電阻式記憶體。
本發明的另一面向在於提出一種運作上述非揮發性靜態隨機存取記憶體的方法，其中包含了初始化運作、清除運作、寫入運作以及讀取運作。
本發明的這類目的與其他目的在閱者讀過下文中以多種圖示與繪圖來描述的較佳實施例之細節說明後應可變得更為明瞭顯見。
100:基底
102:摻雜區
103:多晶矽圖案
104:接觸件
106:導孔件
110:下電極
112:電容介電層
114:鈦層
116:氮化鈦層
BL:位元線
BL':互補位元線
D1~D6:汲極
G1~G6:閘極
M1,M1a,M1b:第一金屬層
PD1,PD2:下拉電晶體
PG1,PG2:通過閘電晶體
PU1,PU2:上拉電晶體
R1~R4:可變電阻式記憶體
S:第一電源線
S':第二電源線
S1~S6:源極
SN1,SN2:儲存節點
Vdd:工作電壓值
WL:字元線
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1圖為根據本發明較佳實施例中一非揮發性靜態隨機存取記憶體的電路示意圖；第2圖為根據本發明較佳實施例中一非揮發性靜態隨機存取記憶體的電路的立體示意圖； 第3圖為根據本發明較佳實施例中一非揮發性靜態隨機存取記憶體中的一可變電阻式記憶體與一電晶體的連接關係的立體示意圖；第4圖至第6圖為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在初始化(forming)運作時各步驟的電路示意圖；第7圖至第9圖為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在清除(clear)運作時各步驟的電路示意圖；第10圖至第11圖為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在寫入(write)運作時各步驟的電路示意圖；以及第12圖至第13圖為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在讀取(read)運作時各步驟的電路示意圖。
須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
現在下文將詳細說明本發明的示例性實施例，其會參照附圖示出所描述之特徵以便閱者理解並實現技術效果。閱者將可理解文中之描述僅透過例示之方式來進行，而非意欲要限制本案。本案的各種實施例和實施例中彼此不衝突的各種特徵可以以各種方式來加以組合或重新設置。在不脫離本發明的精神與範疇的情況下，對本案的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本案的範圍內。
閱者應能容易理解，本案中的「在…上」、「在…之上」和「在… 上方」的含義應當以廣義的方式來解讀，以使得「在…上」不僅表示「直接在」某物「上」而且還包括在某物「上」且其間有居間特徵或層的含義，並且「在…之上」或「在…上方」不僅表示「在」某物「之上」或「上方」的含義，而且還可以包括其「在」某物「之上」或「上方」且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的關係，如在附圖中示出的。
閱者通常可以至少部分地從上下文中的用法理解術語。例如，至少部分地取決於上下文，本文所使用的術語「一或多個」可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「一」、「一個」、「該」或「所述」之類的術語同樣可以被理解為傳達單數用法或者傳達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確地描述的額外因素，這同樣至少部分地取決於上下文。
閱者更能了解到，當「包含」與/或「含有」等詞用於本說明書時，其明定了所陳述特徵、區域、整體、步驟、操作、要素以及/或部件的存在，但並不排除一或多個其他的特徵、區域、整體、步驟、操作、要素、部件以及/或其組合的存在或添加的可能性。
首先請參照第1圖，其為根據本發明較佳實施例中一非揮發性靜態隨機存取記憶體(non-volatile static random access memory,nvSRAM)的電路示意圖。本發明的非揮發性靜態隨機存取記憶體包含了6個場效電晶體與4個電容(6T4C架構)，其中的4個場效電晶體(第一與第二上 拉電晶體PU1,PU2以及第一與第二下拉電晶體PD1,PD2)構成了兩個交叉耦合的反相器，兩個反向器互相對稱且閂鎖“0”與“1”的資料，達到資料儲存的效果。4個電容則是分別設置在儲存節點與該4個場效電晶體之間，以作為非揮發性的記憶單元。另外兩個場效電晶體(第一與第二通過閘電晶體PG1,PG2)則是作為用於讀取、寫入、抹除等運作的位元線(Bit Line)的控制開關。
如第1圖所示，非揮發性靜態隨機存取記憶體中的6個場效電晶體都是由閘極、源極以及汲極三個部位所構成，其中，第一通過閘(pass gate)電晶體PG1與第二通過閘電晶體PG2的源極S1,S2分別與一位元線BL以及一互補位元線BL'連接，汲極D1,D2分別與一第一儲存節點(storage node)SN1以及一第二儲存節點SN2連接，閘極G1,G2則連接至一共同的字元線(word line)WL。第一上拉(pull up)電晶體PU1與第二上拉電晶體PU2的源極S3,S4連接到一共同的第一電源線S，汲極D3,D4分別與第一儲存節點SN1以及第二儲存節點SN2連接。在本發明較佳實施例中，第一上拉電晶體PU1的汲極D3與第一儲存節點SN1之間會設置有一第一可變電阻式記憶體(resistive random access memory,RRAM)R1，第二上拉電晶體PU2的汲極D4與第二儲存節點SN2之間會設置有一第三可變電阻式記憶體R3。類似的方式，第一下拉(pull down)電晶體PD1與第二下拉電晶體PD2的源極S5,S6連接到一共同的第二電源線S'，汲極D5,D6分別與第一儲存節點SN1以及第二儲存節點SN2連接，第一下拉電晶體PD1的汲極D5與第一儲存節點SN1之間會設置有一第二可變電阻式記憶體R2，第二下拉電晶體PD2的汲極D6與第二儲存節點SN2之間會設置有一第四可變電阻式記憶體R4。如此，本發明的非揮發性靜態隨機存取記憶體中一共設置有四個可變電阻式記憶體R1~R4，其分別位於儲存節點與各上拉與下拉電晶 體之間，來達到非揮發性儲存效果。再者，第一儲存節點SN1除了與第一通過閘電晶體PG1的汲極D1、第一可變電阻式記憶體R1以及第二可變電阻式記憶體R2等部位連接，還會與第二上拉電晶體PU2的閘極G4以及第二下拉電晶體PD2的閘極G6連接。第二儲存節點SN2除了與第二通過閘電晶體PG2的汲極D2、第三可變電阻式記憶體R3以及第四可變電阻式記憶體R4等部位連接，還會與第一上拉電晶體PU1的閘極G3以及第一下拉電晶體PD1的閘極G5連接，以此來達到互相閂鎖的效果。在本發明實施例中，兩個上拉電晶體PU1與PU2可為PMOS電晶體，兩個下拉電晶體PD1與PD2可為NMOS電晶體。
現在請參照第2圖，其為上述非揮發性靜態隨機存取記憶體的電路的立體示意圖，以此來更詳細地說明本發明非揮發性靜態隨機存取記憶體的各個部件的相對位置及其連接關係。如第2圖所示，本發明的非揮發性靜態隨機存取記憶體係設置在一基底100上。基底100可以是任何具有承載功能的部件，例如一半導體基底，包括含矽基板、覆矽絕緣基板(silicon on insulator,SOI)、或藍寶石基板等，但並不以此為限。基底100中以離子佈植方式形成有多個互不相連的N型摻雜區102 a以及P型摻雜區102b，來作為各電晶體的源極、汲極以及通道，形成在基底100上的多個條狀多晶矽圖案103則會分別跨過該些摻雜區來作為該些電晶體的閘極。以第一通過閘電晶體PG1為例，其閘極G1為跨過N型摻雜區102a的多晶矽圖案103a，該閘極G1兩側的N型摻雜區102a則分別為其源極S1與汲極D1。多晶矽圖案103a的上方設置有字元線WL，其會透過接觸件(未示出)與閘極G1連接來控制第一通過閘電晶體PG1的開關。第一通過閘電晶體PG1的源極S1則透過導孔件106等互連結構連接到上方的位元線BL。在此實施例中，字元線WL可位於第一金屬層M1的層級中，位元 線BL可位於第二金屬層M2的層級中。
復參照第2圖。在本發明實施例中，第一下拉電晶體PD1位於第一通過閘電晶體PG1旁邊並使用不同的N型摻雜區102a。第一下拉電晶體PD1的汲極D5會經由接觸件以及第一金屬層M1a來與第一通過閘電晶體PG1的汲極D1連接。同樣地，多晶矽圖案103b跨過N型摻雜區102a作為第一下拉電晶體PD1的閘極G5，閘極G5的另一側為第一下拉電晶體PD1的源極S5。在此實施例中，第一下拉電晶體PD1的源極S5依序透過接觸件、第一金屬層M1以及導孔件106等互連電路連接到上方第二電源線S'。第二電源線S'可位於第二金屬層M2的層級中。
復參照第2圖。在本發明實施例中，第一上拉電晶體PU1的位置與第一下拉電晶體PD1隔開一段距離，使用獨立的P型摻雜區102b。第一上拉電晶體PU1的閘極G3可與第一下拉電晶體PD1的閘極G5共用多晶矽圖案103b，亦即兩者的閘極是連接的。第一上拉電晶體PU1的源極S3透過接觸件連接到上方的第一電源線S的金屬線，第一上拉電晶體PU1的汲極D3則透過接觸件以及第一金屬層M1a來與第一下拉電晶體PD1的汲極D5以及第一通過閘電晶體PG1的汲極D1連接。第一電源線S可位於第一金屬層M1的層級中。
在此實施例中，第二通過閘電晶體PG2、第二下拉電晶體PD2、第二上拉電晶體PU2是以完全鏡像對稱的方式設置在第一通過閘電晶體PG1、第一下拉電晶體PD1、第一上拉電晶體PU1的對向位置，其具有與前述完全相同的部件與結構。須注意的是，如圖所示，第一上拉電晶體PU1與第一下拉電晶體PD1共用的閘極多晶矽圖案103b還會具有分支往第二下拉電晶體PD2的方向延伸，並透過接觸件以及第一金屬層M1b來與第二下拉電晶體PD2的汲極D6、第二上拉電晶體PU2的汲極D4以 及第二通過閘電晶體PG2的汲極D2連接。同樣地，第二上拉電晶體PU2與第二下拉電晶體PD2共用的閘極多晶矽圖案103c也具有分支往第一下拉電晶體PD1的方向延伸，並透過接觸件以及第一金屬層M1a來與第一下拉電晶體PD1的汲極D5、第一上拉電晶體PU1的汲極D3以及第一通過閘電晶體PG1的汲極D1連接，如此來達到兩反向器互相閂鎖的效果。多晶矽圖案103b的延伸分支與第一金屬層M1b在第二上拉電晶體PU2的汲極D4以及第二下拉電晶體PD2的汲極D6之間相交的位置即為SRAM的第二儲存節點SN2。另一多晶矽圖案103c的延伸分支與第一金屬層M1a在第一上拉電晶體PU1的汲極D3以及第一下拉電晶體PD1的汲極D5之間相交的位置即為SRAM的第一儲存節點SN1。第一下拉電晶體PD1的源極S5與第二下拉電晶體PD2的源極S6所連接的第二電源線S'可為一共同電源線，第一上拉電晶體PU1的源極S3與第二上拉電晶體PU2的源極S4所連接的第一電源線S可為共同的電源線。然而，第一通過閘電晶體PG1的源極S1與第二通過閘電晶體PG2的源極S2係分別連接到一位元線BL與一互補位元線BL'。
本發明的特點在於使用可變電阻式記憶體(RRAM)來讓揮發性的靜態隨機存取記憶體(SRAM)達到非揮發性的儲存功能。其做法是在兩儲存節點SN1,SN2以及其各自相接的電晶體汲極之間設置可變電阻式記憶體(RRAM)。這些可變電阻式記憶體會設置在原本設置接觸件的位置且與會與其所連接的汲極重疊，如此不會增加佈局所需的面積。如第2圖所示，第一可變電阻式記憶體R1設置在第一上拉電晶體PU1的汲極D3與第一金屬層M1a之間的接觸件位置，第二可變電阻式記憶體R2設置在第一下拉電晶體PD1的汲極D5與第一金屬層M1a之間的接觸件位置，並且第一儲存節點SN1藉由第一金屬層M1a與第一可變電阻式記憶體R1的上 電極以及與第二可變電阻式記憶體R2的上電極連接。第三可變電阻式記憶體R3設置在第二上拉電晶體PU2的汲極D4與第一金屬層M1b之間的接觸件位置，第四可變電阻式記憶體R4設置在第二下拉電晶體PD1的汲極D6與第一金屬層M1b之間的接觸件位置，並且第二儲存節點SN2藉由第一金屬層M1b與第三可變電阻式記憶體R3的上電極以及與第四可變電阻式記憶體R4的上電極連接。
現在請參照第3圖，為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體中的可變電阻式記憶體與電晶體的連接關係的立體示意圖，以更清楚表達本發明可變電阻式記憶體在靜態隨機存取記憶體中的設置態樣。以第一上拉電晶體PU1為例，如第3圖所示，第一可變電阻式記憶體R1的下電極係透過一接觸件104(比一般的接觸件短)連接在第一上拉電晶體PU1的汲極D3的正上方，第一可變電阻式記憶體R1的上電極可再透過另一較短的接觸件與上方的第一金屬層M1a連接。由於第一可變電阻式記憶體R1所在的位置為原本設置正常接觸件的位置且又與第一上拉電晶體PU1的汲極D3重疊，故不會增加佈局所需的面積。在本發明實施例中，可變電阻式記憶體係為一單極性(unipolar)可變電阻式記憶體，並且可由一上電極、一下電極以及介於該上電極與該下電極之間的一電容介電層所構成，其中電容介電層會隨著所施加偏壓而產生不同的阻值。舉例來說，上電極可為氮化鈦層116/鈦層114的複合層，下電極110可為一氮化鈦層，電容介電層112可為一二氧化鉿(HfO2)層、氧化鎳(NiO)層等，或者上、下電極可為鉑(Pt)金屬層，並且電容介電層可為矽氧化物層或金屬氧化物層。
在說明完本發明非揮發性靜態隨機存取記憶體的結構特徵後，接下來的實施例將要說明本發明非揮發性靜態隨機存取記憶體的運 作方式。第4圖至第6圖為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在初始化(forming)運作時各步驟的電路示意圖。首先請參照第4圖，在初始化的第一步驟，從位元線BL施加一初始化電壓VF，以及從互補位元線BL'、第一電源線S以及第二電源線S'分別施加0伏特的電壓。須注意，此處所述的初始化電壓VF在本發明較佳實施例中係設定成是可讓靜態隨機存取記憶體中的可變電阻式記憶體中的電容介電層(即第3圖中的112)從原本的絕緣性質阻絲成形轉變為可變電阻性質的臨界電壓。在字元線WL開啟兩通過閘電晶體PG1,PG2的情況下，第一儲存節點SN1處的電壓也會等於初始化電壓VF，第二儲存節點SN2處的電壓為0V，進而使得其所連接的電晶體PU1,PD2呈開啟態(on)而電晶體PD1,PU2呈關閉態(off)(須注意在此實施例中上拉電晶體PU1,PU2為PMOS，下拉電晶體PD1,PD2為NMOS)。如此，處於開啟態的第一上拉電晶體PU1的汲極與第一儲存節點SN1之間會有一等於初始化電壓值VF的壓差，導致位於該處的第一可變電阻式記憶體R1中的電容介電層的阻值改變，從原本的高位態轉變為低位態(H→L)。其他的可變電阻式記憶體則因為兩端壓差不足或是所連接的電晶體未開啟而儲存態不變。
接著參照第5圖，在初始化的第二步驟，從互補位元線BL'施加初始化電壓VF，以及從位元線BL、第一電源線S以及第二電源線S'分別施加0伏特的電壓。在字元線WL開啟通過閘電晶體PG1,PG2的情況下，第一儲存節點SN1處的電壓為0V，第二儲存節點SN2處的電壓會等於初始化電壓VF，進而使得電晶體PU2,PD1呈開啟態(on)，電晶體PD2,PU1呈關閉態(off)。如此，處於開啟態的第二上拉電晶體PU2的汲極與第二儲存節點SN2之間會有一等於初始化電壓值VF的壓差，導致位於該處的第一可變電阻式記憶體R3中的電容介電層的阻值改變，從原本的高位態 轉變為低位態(H→L)。其他的可變電阻式記憶體則因為兩端壓差不足或是所連接的電晶體未開啟而儲存態不變。
接著參照第6圖，在初始化的第三步驟，從位元線BL、互補位元線BL'以及第一電源線S分別施加等於初始化電壓值的電壓VF，以及從共同第二電源線S'施加0伏特的電壓。在字元線WL開啟通過閘電晶體PG1,PG2的情況下，第一儲存節點SN1處與第二儲存節點SN2處的電壓都會等於初始化電壓VF，進而使得電晶體PD1,PD2呈開啟態(on)，電晶體PU1,PU2呈關閉態(off)。如此，處於開啟態的第一下拉電晶體PD1以及第二下拉電晶體PD2的汲極與其連接的第一儲存節點SN1以及第二儲存節點SN2之間會有一等於初始化電壓值VF的壓差，導致位於該處的第二可變電阻式記憶體R2以及第四可變電阻式記憶體R4中的電容介電層的阻值改變，從原本的高位態轉變為低位態(H→L)。
透過上述第4圖至第6圖的三個步驟，靜態隨機存取記憶體中的四個可變電阻式記憶體R1~R4都可從其原本的高位態轉變為低位態(H→L)，即其中的電容介電層從原本的絕緣性質阻絲成形轉變為可變電阻性質的初始化動作。
接下來第7圖至第9圖，其為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在清除(clear)運作時各步驟的電路示意圖。基本上本發明非揮發性靜態隨機存取記憶體的清除動作與前述的初始化動作大同小異，差別在於清除動作的目的是要將所有非揮發性靜態隨機存取記憶體中的可變電阻式記憶體單元的儲存態(不論之前是被寫成高位態H還是低位態L)全部重置同整為低位態L，以方便後續在靜態隨機存取記憶體架構下的寫入運作。本發明實施例中，初始化運作與清除運作的操作相同，差異在於清除運作需施加之清除電壓VS係低於初始化電壓 VF。這兩種運作其他的特徵都相同，故此處不再多加贅述。
接下來第10圖至第11圖，其為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在寫入(write)運作時各步驟的電路示意圖。靜態隨機存取記憶體的寫入動作有兩種模式，都是從其中的可變電阻式記憶體單元處於已進行初始化與清除動作後的低位態L情況下開始寫入。首先請參照第10圖，從位元線BL以及第二電源線S'分別施加一寫入電壓VR，以及從互補位元線BL'與第一電源線S分別施加0伏特的電壓。在字元線WL開啟通過閘電晶體PG1,PG2的情況下，第一儲存節點SN1處的電壓為VR，第二儲存節點SN2處的電壓為0V，進而使得電晶體PU1,PD2呈開啟態(on)，電晶體PD1,PU2呈關閉態(off)。如此，處於開啟態的第一上拉電晶體PU1的汲極與第一儲存節點SN1之間會有一寫入電壓值VR的壓差，使得位於該處的第一可變電阻式記憶體R1中的電容介電層的阻值改變，從原本的低位態轉變為高位態(L→H)。同樣地，處於開啟態的第二下拉電晶體PD2的汲極與第二儲存節點SN2之間會有一寫入電壓值VR的壓差，使得位於該處的第四可變電阻式記憶體R4中的電容介電層的阻值改變，從原本的低位態轉變為高位態(L→H)。如此靜態隨機存取記憶體中第一可變電阻式記憶體R1與第四可變電阻式記憶體R4處於高位態而第二可變電阻式記憶體R2與第三可變電阻式記憶體R3處於低位態的狀態可被定義為“0”的邏輯態。
請參照第11圖。與第10圖不同的是，從互補位元線BL'以及第二電源線S'分別施加一寫入電壓VR，以及從位元線BL與第一電源線S分別施加0伏特的電壓。在字元線WL開啟通過閘電晶體PG1,PG2的情況下，第一儲存節點SN1處的電壓為0V，第二儲存節點SN2處的電壓為VR，進而使得電晶體PU2,PD1呈開啟態(on)，電晶體PD2,PU1呈關閉態(off)。 如此，處於開啟態的第二上拉電晶體PU2的汲極與第二儲存節點SN2之間會有一寫入電壓值VR的壓差，使得位於該處的第三可變電阻式記憶體R3中的電容介電層的阻值改變，從原本的低位態轉變為高位態(L→H)。同樣地，處於開啟態的第一下拉電晶體PD1的汲極與第一儲存節點SN1之間會有一寫入電壓值VR的壓差，使得位於該處的第二可變電阻式記憶體R2中的電容介電層的阻值改變，從原本的低位態轉變為高位態(L→H)。如此靜態隨機存取記憶體中第二可變電阻式記憶體R2與第三可變電阻式記憶體R3處於高位態而第一可變電阻式記憶體R1與第四可變電阻式記憶體R4處於低位態的狀態可被定義為“1”的邏輯態。
上述初始化電壓VF、清除電壓VS、以及寫入電壓VR之數值與電容介電層的材料有關，但是三者之間大小關係均符合VF>VS>VR且均大於工作電壓Vdd。以二氧化鉿層為例，其初始化電壓VF約為3V，清除電壓VS約為2.4V，寫入電壓VR約為1.8V。
接下來請參照第12圖至第13圖，其為根據本發明較佳實施例中非揮發性靜態隨機存取記憶體在讀取(read)運作時各步驟的電路示意圖。靜態隨機存取記憶體在讀取運作中會從位元線BL與互補位元線BL'施加預充(pre-charge)電壓，並經由該電壓的變化來判別靜態隨機存取記憶的邏輯態。首先請參照第12圖，其為讀取前述定義的“0”邏輯態電路的情況。如第12圖所示，從位元線BL以及互補位元線BL'分別施加一等於工作電壓值的預充電壓(Vdd)，也從第一電源線S施加一等於工作電壓值的的電壓(Vdd)，從第二電源線S'施加0V的電壓。在字元線WL開啟通過閘電晶體PG1,PG2的情況下，由於第一可變電阻式記憶體R1與第四可變電阻式記憶體R4處於高阻態(H)，第一上拉電晶體PU1的電壓會與第一儲存節點SN1處的電壓分開，第二下拉電晶體PD2的電壓會與第二儲存節點 SN2處的電壓分開。而由於第二可變電阻式記憶體R2與第三可變電阻式記憶體R3處於低阻態(L)，第一下拉電晶體PD1的電壓會與第一儲存節點SN1處的電壓經由第二可變電阻式記憶體R2導通，第二上拉電晶體PU2的電壓會與第二儲存節點SN2處的電壓經由第三可變電阻式記憶體R3導通，如此導致從位元線BL施加到第一儲存節點SN1處的預充電壓經由第一下拉電晶體PD1接地而變為0，從互補位元線BL'施加到第二儲存節點SN2處的預充電壓則經由第二上拉電晶體PU2接到電壓為Vdd的第一電源線S而保持不變。如此可以定義在讀取運作中位元線BL的電壓變為0V而互補位元線BL'的電壓維持在Vdd的結果為讀取到靜態隨機存取記憶體的邏輯態“0”。
另一方面，如第13圖所示，在讀取前述定義的“1”邏輯態電路的情況時，同樣從位元線BL以及互補位元線BL'分別施加一等於工作電壓值的預充電壓(Vdd)，也從第一電源線S施加一等於工作電壓值的的電壓(Vdd)，從第二電源線S'施加0V的電壓。在字元線WL開啟通過閘電晶體PG1,PG2的情況下，由於第二可變電阻式記憶體R2與第三可變電阻式記憶體R3處於高阻態(H)，第二上拉電晶體PU2的電壓會與第二儲存節點SN2處的電壓分開，第一下拉電晶體PD1的電壓會與第一儲存節點SN1處的電壓分開。而由於第一可變電阻式記憶體R1與第四可變電阻式記憶體R4處於低阻態(L)，第一上拉電晶體PU1的電壓會與第一儲存節點SN1處的電壓會經由第一可變電阻式記憶體R1導通，第二下拉電晶體PD2的電壓會與第二儲存節點SN2處的電壓會經由第四可變電阻式記憶體R4導通，如此導致從位元線BL施加到第一儲存節點SN1處的預充電壓則經由第一上拉電晶體PU1接到電壓為Vdd的第一電源線S而保持不變，而從互補位元線BL'施加到第二儲存節點SN2處的預充電壓經由第二下拉電晶體 PD2接地而變為0。如此可以定義在讀取運作中位元線BL的電壓保持為Vdd而互補位元線BL'的電壓變為0V的結果為讀取到邏輯態“1”。
除了前述可以達到非揮發性儲存功效以及不需要額外的佈局面積的優點外，本發明上述的電路設計還可以增強記憶體可靠度。舉例來說，請參考第12圖，假設第四可變電阻式記憶體R4因為製程變異的緣故而可變電阻性質異常，致使其在寫入運作時無法轉變成完全的高位態，如此在讀取運作時，從互補位元線BL'施加到第二儲存節點SN2處的預充電壓有可能會經由第四可變電阻式記憶體R4而接地，導致互補位元線BL'的電壓下降，有可能發生讀取錯誤的情況。在本發明實施例中，如果這樣的情形發生，互補位元線BL'處下降的預充電壓可以被所導通連接的第一電源線S的電壓(Vdd)補償，使其維持在原本的預充電壓(Vdd)附近，不至於發生讀取錯誤的情況，是為其一優點所在。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
BL:位元線
BL':互補位元線
D1~D6:汲極
G1~G6:閘極
PD1,PD2:下拉電晶體
PG1,PG2:通過閘電晶體
PU1,PU2:上拉電晶體
R1~R4:可變電阻式記憶體
S:第一電源線
S’:第二電源線
S1~S6:源極
SN1,SN2:儲存節點
WL:字元線

Claims (14)

  1. 一種非揮發性靜態隨機存取記憶體，包含：一第一通過閘電晶體，具有第一閘極、第一源極以及第一汲極，其中該第一源極與一位元線連接，該第一閘極與一字元線連接；一第二通過閘電晶體，具有第二閘極、第二源極以及第二汲極，其中該第二源極與一互補位元線連接，該第二閘極與該字元線連接；一第一上拉電晶體，具有第三閘極、第三源極以及第三汲極，其中該第三源極連接到一共同第一電源線；一第二上拉電晶體，具有第四閘極、第四源極以及第四汲極，其中該第四源極連接到該共同第一電源線；一第一下拉電晶體，具有第五閘極、第五源極以及第五汲極，其中該第五源極連接到一共同第二電源線；以及一第二下拉電晶體，具有第六閘極、第六源極以及第六汲極，其中該第六源極連接到該共同第二電源線；其中該第一汲極、該第四閘極以及該第六閘極連接到一第一儲存節點，該第二汲極、該第三閘極以及該第五閘極連接到一第二儲存節點，且該第一儲存節點與該第三汲極之間設有一第一可變電阻式記憶體，該第一儲存節點與該第五汲極之間設有一第二可變電阻式記憶體，該第二儲存節點與該第四汲極之間設有一第三可變電阻式記憶體，該第二儲存節點與該第六汲極之間設有一第四可變電阻式記憶體，且該共同第一電源線以及該共同第二電源線在進行初始化運作、清除運作、寫入運作以及讀取運作時分別施加一初始化電壓、一清除電壓、一寫入電壓以及一工作電壓，並且該初始化電壓、該清除電壓以及該寫入電壓都大於該工作電壓，該初始化電壓大於該清除電壓復又大於該寫入電壓。
  2. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第一可變電阻式記憶體、該第二可變電阻式記憶體、該第三可變電阻式記憶體以及該第四可變電阻式記憶體設置在所連接的汲極與一第一金屬層之間，該第一可變電阻式記憶體與該第三汲極重疊，該第二可變電阻式記憶體與該第五汲極重疊，該第三可變電阻式記憶體與該第四汲極重疊，該第四可變電阻式記憶體與該第六汲極重疊。
  3. 如申請專利範圍第2項所述之非揮發性靜態隨機存取記憶體，其中各該可變電阻式記憶體分別包含一上電極、一下電極以及介於該上電極與該下電極之間的一電容介電層，該第一可變電阻式記憶體與該第二可變電阻式記憶體的上電極藉由該第一金屬層連接該第一儲存節點，該第三可變電阻式記憶體與該第四可變電阻式記憶體的上電極藉由該第一金屬層連接該第二儲存節點。
  4. 如申請專利範圍第3項所述之非揮發性靜態隨機存取記憶體，其中該上電極為氮化鈦/鈦複合層，該下電極為一氮化鈦層，該電容介電層為一二氧化鉿層。
  5. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第三閘極與該第五閘極為同一多晶矽圖案並分別透過該第三可變電阻式記憶體與該第四可變電阻式記憶體連接到該第四汲極與該第六汲極，該第四閘極與該第六閘極為同一多晶矽圖案並分別透過該第一可變電阻式記憶體與該第二可變電阻式記憶體連接到該第三汲極與 該第五汲極。
  6. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第一閘極與該第二閘極為同一多晶矽圖案並連接到該字元線，該字元線位於一第一金屬層中。
  7. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該第一通過閘電晶體、該第一下拉電晶體、該第二通過閘電晶體以及該第二下拉電晶體的主動區域具有第一摻雜型，該第一上拉電晶體與該第二上拉電晶體的主動區域具有第二摻雜型。
  8. 如申請專利範圍第7項所述之非揮發性靜態隨機存取記憶體，其中該些主動區域係各別獨立互不相連。
  9. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該位元線與該互補位元線位於一第二金屬層中。
  10. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該非揮發性靜態隨機存取記憶體的該初始化運作包含：從該位元線施加該初始化電壓、從該互補位元線施加0伏特的電壓、以及從該共同第一電源線與該共同第二電源線分別施加0伏特的電壓，如此使得該第一可變電阻式記憶體從高位態轉為低位態；從該位元線施加0伏特的電壓、從該互補位元線施加該初始化電壓、以及從該共同第一電源線與該共同第二電源線分別施加0伏特的電 壓，如此使得該第三可變電阻式記憶體從高位態轉為低位態；以及從該位元線、該互補位元線以及該共同第一電源線分別施加該初始化電壓，以及從該共同第二電源線施加0伏特的電壓，如此使得該第二可變電阻式記憶體與該第四可變電阻式記憶體從高位態轉為低位態。
  11. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該非揮發性靜態隨機存取記憶體的該清除運作包含：從該位元線施加該清除電壓、從該互補位元線施加0伏特的電壓、以及從該共同第一電源線與該共同第二電源線分別施加0伏特的電壓，如此使得該第一可變電阻式記憶體從高位態轉為低位態；從該位元線施加0伏特的電壓、從該互補位元線施加該清除電壓、以及從該共同第一電源線與該共同第二電源線分別施加0伏特的電壓，如此使得該第三可變電阻式記憶體從高位態轉為低位態；以及從該位元線、該互補位元線以及該共同第一電源線分別施加該清除電壓，以及從該共同第二電源線施加0伏特的電壓，如此使得該第二可變電阻式記憶體與該第四可變電阻式記憶體從高位態轉為低位態。
  12. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該非揮發性靜態隨機存取記憶體的該寫入運作包含：從該位元線施加該寫入電壓、從該互補位元線施加0伏特的電壓、從該共同第一電源線施加0伏特的電壓、以及從該共同第二電源線施加該寫入電壓，如此使得該第一可變電阻式記憶體與該第四可變電阻式記憶體從低位態轉為高位態。
  13. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該非揮發性靜態隨機存取記憶體的該寫入運作包含：從該位元線施加0伏特的電壓、從該互補位元線施加該寫入電壓、從該共同第一電源線施加0伏特的電壓、以及從該共同第二電源線施加該寫入電壓，如此使得該第二可變電阻式記憶體與該第三可變電阻式記憶體從低位態轉為高位態。
  14. 如申請專利範圍第1項所述之非揮發性靜態隨機存取記憶體，其中該非揮發性靜態隨機存取記憶體的該讀取運作包含：從該位元線與該互補位元線分別施加一預充電壓、從該共同第一電源線施加該工作電壓、以及從該第二電源線施加0伏特的電壓。
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