JP2014002827A - 記憶素子の駆動方法 - Google Patents

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Abstract

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶素子を提供する。また、記憶素子の短時間の電源供給停止の実現を容易とし、消費電力を低減する効果を高める。
【解決手段】論理回路内のノードに保持されているデータ（電位）を、記憶回路が有するトランジスタのソースまたはドレインの一方と容量素子の一方の電極が接続されたノードに退避する動作において、トランジスタをオン状態とする前に容量素子の他方の電極の電位を下げることで、データを早く退避させることができる。また、トランジスタをオン状態とした時の容量素子の他方の電極の電位よりも、トランジスタをオフ状態とした時の容量素子の他方の電極の電位を高くすることにより、電源の供給を停止しても、容量素子の一方の電極が接続されたノードの電位を確実に保持することができる。
【選択図】図１

Description

本発明は、記憶素子または該記憶素子を利用した記憶装置、及びその作製方法並びに駆動方法に関する。また、該記憶素子または該記憶装置を有する信号処理回路に関する。また、該記憶素子または該記憶装置を有する半導体装置に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、例えば、電気光学装置、表示装置、記憶装置、信号処理回路、半導体回路及び電子機器は全て半導体装置である。
近年、パーソナルコンピュータ、携帯電話等の電子機器の普及に伴い、電子機器の高性能化の要求が高まっている。このような電子機器の高性能化を実現するためには、メモリの高性能化、インターフェイスの高速化、外部機器の処理性能の向上などが挙げられるが、とりわけメモリの高性能化が求められている。
ここでいうメモリ（記憶装置）とは、データやプログラムを記憶するためのメインメモリの他に、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の信号処理回路に含まれるレジスタやキャッシュメモリなども含まれる。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持するために設けられている。また、キャッシュメモリは、演算回路とメインメモリとの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速に行うために設けられている。レジスタやキャッシュメモリ等の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性の記憶回路が用いられる。
ところで、消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データをその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理回路において電源供給を停止する間も、レジスタ、キャッシュメモリ等に記憶されたデータ信号は保持される（例えば、特許文献１参照）。
また、信号処理回路において長時間の電源供給停止を行う際には、電源供給停止の前に、揮発性の記憶回路内のデータをハードディスク、フラッシュメモリ等の外部の記憶装置に移すことで、データの消失を防ぐこともできる。
特開平１０−０７８８３６号公報
特許文献１に開示されたような信号処理回路において、電源の供給を停止する間、外部の記憶装置に揮発性の記憶回路のデータを記憶させる方法では、電源の供給を再開した後、外部の記憶装置から揮発性の記憶回路にデータを戻すための時間を要する。よって、このような信号処理回路は、消費電力の低減を目的とした短時間の電源の供給停止には適さない。
上述の課題に鑑み、本発明の一態様は、電源の供給を停止しても、記憶している論理状態が消えない記憶素子または該記憶素子を利用した記憶装置を提供することを目的の一つとする。
本発明の一態様は、短時間の電源の供給の停止を容易とした記憶素子または該記憶素子を利用した記憶装置を提供することを目的の一つとする。
また、上記記憶素子または上記記憶装置を用いることにより、消費電力が低減された半導体装置を提供することを目的の一とする。
本発明の一態様に係る記憶素子は、論理回路と、記憶回路を有する。また、記憶回路はトランジスタと容量素子を有する。
非選択状態の論理回路が有する論理値を記憶回路に保持し、非選択状態の論理回路の電源の供給を停止することで、記憶素子の電力消費を低減することができる。
なお、本明細書における「電源の供給を停止する」とは、電源から電力を半導体装置に供給するための配線の一部または全部を電気的に遮断して、電源から当該半導体装置へ電力供給が行われない状態とする場合に限らず、電源から電力を半導体装置へ供給するための全ての配線を実質的に同電位として、当該半導体装置になんらかの信号が入力されても、実質的に電力消費が生じない状態とする場合も含む。
本発明の一態様は、第１のノードと第２のノードに異なる電位を保持する論理回路と、第１のトランジスタ及び第１の容量素子を有する第１の記憶回路と、第２のトランジスタ及び第２の容量素子を有する第２の記憶回路と、を有し、第１のトランジスタのソースまたはドレインの一方は第１のノードに接続され、第１のトランジスタのソースまたはドレインの他方と第１の容量素子の一方の電極は第３のノードに接続され、第２のトランジスタのソースまたはドレインの一方は第２のノードに接続され、第２のトランジスタのソースまたはドレインの他方と第２の容量素子の一方の電極は第４のノードに接続され、第１のトランジスタのゲートと第２のトランジスタのゲートは第１の配線に接続され、第１の容量素子の他方の電極と第２の容量素子の他方の電極は第２の配線に接続されることを特徴とする記憶素子である。
また、第１の期間において、第１の配線に第１のトランジスタと第２のトランジスタをオン状態とする電位を供給し、第３のノードに第１のノードの電位を供給し、第４のノードに第２のノードの電位を供給し、第２の配線に第１のバイアス電位を供給し、第２の期間において、第１の配線に第１のトランジスタと第２のトランジスタをオフ状態とする電位を供給した後に、第２の配線に第２のバイアス電位を供給し、第３の期間において、論理回路への電源の供給を停止することを特徴とする。
また、第１のバイアス電位は、第２のバイアス電位よりも低い電位とすることが好ましい。
第１のノードの電位を第３のノードに供給する際に、第１の容量素子の他方の電極の電位を第１のバイアス電位としておき、第１のトランジスタをオフ状態とした後に、第１の容量素子の他方の電極の電位を第２のバイアス電位とすることで、第３のノードに保持された電位（電荷）が、第１のノードに漏れ出す現象を抑制することができる。よって、第１の記憶回路に書き込まれた情報を、長期間保持することが可能となる。
第２のノードの電位を第４のノードに供給する際に、第２の容量素子の他方の電極の電位を第１のバイアス電位としておき、第２のトランジスタをオフ状態とした後に、第２の容量素子の他方の電極の電位を第２のバイアス電位とすることで、第４のノードに保持された電位（電荷）が、第２のノードに漏れ出す現象を抑制することができる。よって、第２の記憶回路に書き込まれた情報を、長期間保持することが可能となる。
すなわち、第１の記憶回路が有する第３のノードと、第２の記憶回路が有する第４のノードの電位差を長期間保持することが可能となる。記憶回路に保持されたデータを論理回路に戻すときに、記憶回路中の第３のノードと第４のノードの電位差が小さいと、論理回路へのデータの復帰がされにくくなるが、本発明の一態様によれば、電源供給停止前に記憶回路に書き込まれたデータを確実に論理回路へ戻すことを可能とし、記憶素子の信頼性を高めることができる。
本発明の一態様は、第２の配線に第２のバイアス電位が供給され、論理回路への電源の供給が停止されている状態で、第４の期間において、第２の配線に第３のバイアス電位を供給した後、第１の配線に第１のトランジスタと第２のトランジスタをオン状態とする電位を供給し、第１のノードに第３のノードの電位を供給し、第２のノードに第４のノードの電位を供給し、第５の期間において、論理回路の電源の供給を開始することを特徴とする。
記憶回路が有するトランジスタのチャネルが形成される半導体層には、酸化物半導体を用いることが好ましい。また、第１のバイアス電位は、第２のバイアス電位よりも低い電位であり、第２のバイアス電位は第３のバイアス電位よりも低い電位であることが好ましい。
また、第４の期間の前に、第１のノードと第２のノードにプリチャージ電位を供給する期間を設けることが好ましい。言い換えると、第４の期間で前記第１のトランジスタと前記第２のトランジスタをオン状態とする前に、第１のノードと第２のノードにプリチャージ電位を供給することが好ましい。プリチャージ電位に特に限定はないが、例えば、論理回路の電源として後にＶＤＤとＶＳＳを供給する場合は、ＶＤＤとＶＳＳの中間の電位（（ＶＤＤ＋ＶＳＳ）／２）とすることが好ましい。
また、第１の記憶回路が有する第１のトランジスタは、エンハンスメント型のトランジスタであることが好ましい。また、第２の記憶回路が有する第２のトランジスタは、エンハンスメント型のトランジスタであることが好ましい。
また、本発明の一態様に係る記憶素子は、電源の供給を停止する動作、及び電源の供給を再開する動作が速いため、短時間の電源の供給停止も容易に行うことができる。よって、該記憶素子を用いた半導体装置の消費電力を効率よく低減することができる。
本発明の一態様により、電源の供給を停止しても記憶している論理状態が消えない記憶素子または該記憶素子を利用した記憶装置を提供することができる。
本発明の一態様により、記憶素子の電源の供給を停止する動作を速くする駆動方法を提供することができる。また、記憶素子の電源の供給を再開する動作を速くする駆動方法を提供することができる。よって、短時間の電源の供給の停止を容易とした記憶素子または該記憶素子を利用した記憶装置を提供することができる。
上記記憶素子または上記記憶装置を用いることにより、消費電力が低減された半導体装置を提供することができる。
記憶装置の回路図。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 トランジスタの電気特性を説明する図。 メモリセルアレイの回路図。 メモリセルアレイの回路図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 トランジスタの構成を説明する断面図。 信号処理装置を説明する図。 電子機器を説明する図。
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
また、電圧は、ある電位と基準の電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、本明細書において、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
（実施の形態１）
本発明の一態様に係る記憶素子１１０について、図１を参照して説明する。図１（Ａ）及び図１（Ｂ）は、記憶素子１１０の回路構成を示す回路図である。図１（Ａ）は、図１（Ｂ）の一部を論理記号に置き換えて示している。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略）を併記する場合がある。
図１に示す記憶素子１１０は、論理回路１０１、記憶回路１０２、記憶回路１０３、スイッチ１０６、及びスイッチ１０７を有する。また、論理回路１０１は、第１のインバータ回路１０４と、第２のインバータ回路１０５を有する。第１のインバータ回路１０４は、ｐチャネル型のトランジスタ１１１と、ｎチャネル型のトランジスタ１１３を含んで構成され、第２のインバータ回路１０５は、ｐチャネル型のトランジスタ１１２と、ｎチャネル型のトランジスタ１１４を含んで構成される。
本実施の形態に例示する論理回路１０１は、第１のインバータ回路１０４の出力信号を第２のインバータ回路１０５に入力し、第２のインバータ回路１０５の出力信号を第１のインバータ回路１０４に入力して、２つの安定状態をもつフリップフロップとして機能する。
第１のインバータ回路１０４の出力端子と、第２のインバータ回路１０５の入力端子が電気的に接続される節点をノードＯとし、第１のインバータ回路の入力端子と、第２のインバータ回路の出力端子が電気的に接続される節点をノードＰとする。また、トランジスタ１１３のソースまたはドレインの一方と、トランジスタ１１４のソースまたはドレインの一方が電気的に接続される節点をノードＱとし、トランジスタ１１１のソースまたはドレインの一方と、トランジスタ１１２のソースまたはドレインの一方が電気的に接続される節点をノードＲとする。また、ノードＱには、第２の電位Ｖ２が入力され、ノードＲには、第３の電位Ｖ３が入力される。
例えば、第２の電位Ｖ２として低電位側電源電位である電位ＶＳＳ（以下、単に「ＶＳＳ」ともいう）を入力し、第３の電位Ｖ３として高電位側電源電位である電位ＶＤＤ（以下、単に「ＶＤＤ」ともいう）を入力すればよい。また、接地電位をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
スイッチ１０６は、トランジスタ１２３で構成される。スイッチ１０６の第１の端子は、トランジスタ１２３のソースまたはドレインの一方に相当し、第２の端子は、トランジスタ１２３のソースまたはドレインの他方に相当し、第３の端子（図示せず）は、トランジスタ１２３のゲートに相当する。スイッチ１０６の第１の端子は、論理回路１０１のノードＯと接続される。また、スイッチ１０６の第２の端子には、データＤが入力される。
スイッチ１０７は、トランジスタ１２４で構成される。スイッチ１０７の第１の端子は、トランジスタ１２４のソースまたはドレインの一方に相当し、第２の端子は、トランジスタ１２４のソースまたはドレインの他方に相当し、第３の端子（図示せず）は、トランジスタ１２４のゲートに相当する。スイッチ１０７の第１の端子は、論理回路１０１のノードＰと接続される。また、スイッチ１０７の第２の端子には、データＤＢが入力される。
本実施の形態では、スイッチ１０６及びスイッチ１０７として、ｎチャネル型トランジスタを用いる場合について説明するが、スイッチ１０６及びスイッチ１０７のどちらか一方または両方にｐチャネル型トランジスタを用いてもよい。また、スイッチ１０６及びスイッチ１０７は、それぞれにｎチャネル型トランジスタとｐチャネル型トランジスタとを組み合わせて用いてもよい。例えば、スイッチ１０６に、ｎチャネル型トランジスタとｐチャネル型トランジスタを組み合わせたアナログスイッチを適用してもよい。スイッチ１０７も同様である。
また、スイッチ１０６の第３の端子及びスイッチ１０７の第３の端子には、制御信号Ｓ１が入力される。スイッチ１０６の第３の端子に入力される制御信号Ｓ１によって、スイッチ１０６の第１の端子と第２の端子の間の導通または非導通（トランジスタ１２３のオン状態またはオフ状態）が選択される。同様に、スイッチ１０７の第３の端子に入力される制御信号Ｓ１によって、スイッチ１０７の第１の端子と第２の端子の間の導通または非導通（トランジスタ１２４のオン状態またはオフ状態）が選択される。
記憶回路１０２は、トランジスタ１１５及び容量素子１１６を有する。ここで、トランジスタ１１５のソースまたはドレインの一方は、論理回路１０１のノードＰと接続され、トランジスタ１１５のソースまたはドレインの他方は、容量素子１１６が有する一対の電極のうち、一方の電極と接続される。また、トランジスタ１１５と容量素子１１６の節点をノードＭとする。
記憶回路１０３は、トランジスタ１１７及び容量素子１１８を有する。ここで、トランジスタ１１７のソースまたはドレインの一方は、論理回路１０１のノードＯと接続され、トランジスタ１１７のソースまたはドレインの他方は、容量素子１１８が有する一対の電極のうち、一方の電極と接続される。また、トランジスタ１１７及び容量素子１１８の節点をノードＮとする。
また、トランジスタ１１５及びトランジスタ１１７のゲートには、制御信号Ｓ２が入力される。また、容量素子１１６及び容量素子１１８がそれぞれ有する一対の電極のうち、他方の電極には第４の電位Ｖ４が入力される。
トランジスタ１１５のゲートに入力される制御信号Ｓ２によって、トランジスタ１１５のソースとドレイン間の導通または非導通（トランジスタ１１５のオン状態またはオフ状態）が選択される。同様に、トランジスタ１１７のゲートに入力される制御信号Ｓ２によって、トランジスタ１１７のソースとドレイン間の導通または非導通（トランジスタ１１７のオン状態またはオフ状態）が選択される。
ここで、トランジスタ１１５及びトランジスタ１１７は、オフ電流が低いことが好ましい。具体的に、チャネル幅１μｍあたりのオフ電流を、１００ｚＡ以下、好ましくは１０ｚＡ以下とすることが好ましい。オフ電流が低いトランジスタとして、シリコンのバンドギャップよりも大きい半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることが好ましい。バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である半導体として、例えば、酸化物半導体が挙げられる。チャネルが酸化物半導体に形成されるトランジスタはオフ電流が極めて小さいという特徴を有している。
本実施の形態では、トランジスタ１１５及びトランジスタ１１７として、チャネルが酸化物半導体に形成されるトランジスタを用いる。トランジスタ１１５に、チャネルが酸化物半導体に形成されるトランジスタを用いることにより、トランジスタ１１５がオフ状態である場合、ノードＭの電位を長期間にわたり保持することが可能となる。同様に、トランジスタ１１７に、チャネルが酸化物半導体に形成されるトランジスタを用いることにより、トランジスタ１１７がオフ状態である場合、ノードＮの電位を長期間にわたり保持することが可能となる。
また、酸化物半導体材料として、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を用いると、トランジスタの電界効果移動度を、３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とすることができるため、記憶回路１０２及び記憶回路１０３を高速動作させることが可能となる。
本実施の形態では、トランジスタ１１１、トランジスタ１１２を、ｐチャネル型トランジスタとし、トランジスタ１１３、トランジスタ１１４、トランジスタ１１５、トランジスタ１１７、トランジスタ１２３、トランジスタ１２４を、ｎチャネル型トランジスタとして説明するが、これに限定されず、トランジスタの導電型は適宜設定することができる。
〈記憶素子の駆動方法〉
次に、図１に示す記憶素子１１０の駆動方法の一について、図２乃至図４に示すタイミングチャートを参照して説明する。なお、記憶素子１１０を用いて構成される記憶装置１００の主電源電位を第１の電位Ｖ１とする。
図２乃至図４に示すタイミングチャートにおいて、Ｖ１は第１の電位Ｖ１であり、Ｖ２は第２の電位Ｖ２であり、Ｖ３は第３の電位Ｖ３であり、Ｖ４は第４の電位Ｖ４であり、Ｓ１は制御信号Ｓ１の電位であり、Ｓ２は制御信号Ｓ２の電位であり、Ｏは論理回路１０１のノードＯの電位であり、Ｐは論理回路１０１のノードＰの電位であり、ＱはノードＱの電位であり、ＲはノードＲの電位であり、ＭはノードＭの電位であり、ＮはノードＮの電位であり、ＤはデータＤの電位であり、ＤＢはデータＤＢの電位である。
本実施の形態では、データＤとして論理回路１０１にハイレベル電位を与え、データＤＢとして論理回路１０１にローレベル電位を与える場合について説明するが、データＤとして論理回路１０１にローレベル電位を与え、データＤＢとして論理回路１０１にハイレベル電位を与えることもできる。
また、本実施の形態では、データＤまたはデータＤＢとして論理回路１０１に与えるハイレベル電位をＶＤＤとし、ローレベル電位をＶＳＳとする。なお、ハイレベル電位はローレベル電位よりも高い電位のことを示し、必ずしもＶＤＤに限定されるものではない。また、ローレベル電位はハイレベル電位よりも低い電位のことを示し、必ずしもＶＳＳに限定されるものではない。
また、本実施の形態では、プリチャージ電位ＶＰＲＥをＶＤＤとＶＳＳの中間の電位（（ＶＤＤ＋ＶＳＳ）／２）として説明するが、必ずしもこれに限定されない。例えば、プリチャージ電位ＶＰＲＥを、ＶＳＳ以上ＶＤＤ以下の電位としても構わない。また、プリチャージ電位ＶＰＲＥを、ＶＳＳより低い電位、またはＶＤＤより高い電位としてもよい。
期間７０１は、論理回路１０１にデータを書き込む期間である。第１の電位Ｖ１としてＶＤＤが供給され、第２の電位Ｖ２としてＶＳＳが供給され、第３の電位Ｖ３としてＶＤＤが供給された状態で、制御信号Ｓ１としてハイレベル電位Ｓ１Ｈを供給する（図２参照）。
ハイレベル電位Ｓ１Ｈは、トランジスタ１２３及びトランジスタ１２４をオン状態とするための電位である。本実施の形態では、トランジスタ１２３及びトランジスタ１２４はｎチャネル型トランジスタであるため、ハイレベル電位Ｓ１Ｈは、トランジスタ１２３及びトランジスタ１２４のしきい値電圧Ｖｔｈ（以下、単に「Ｖｔｈ」ともいう。）よりも十分に高い電位とすればよい。例えば、ハイレベル電位Ｓ１ＨをＶＤＤとしてもよい。
なお、ローレベル電位Ｓ１Ｌは、トランジスタ１２３及びトランジスタ１２４をオフ状態とするための電位である。本実施の形態では、トランジスタ１２３及びトランジスタ１２４はｎチャネル型トランジスタであるため、ローレベル電位Ｓ１Ｌは、トランジスタ１２３及びトランジスタ１２４のＶｔｈよりも十分に低い電位とすればよい。例えば、ローレベル電位Ｓ１ＬをＶＳＳとしてもよい。
制御信号Ｓ１にハイレベル電位Ｓ１Ｈが供給されると、スイッチ１０６の第１の端子及び第２の端子が導通状態となり、データＤの電位がノードＯに供給される。また、スイッチ１０７の第１の端子及び第２の端子が導通状態となり、データＤＢの電位がノードＰに供給される。この時、ＶＤＤを供給するデータＤの電位とハイレベル電位Ｓ１Ｈの電位差がＶｔｈよりも小さいと、ノードＯにＶＤＤよりも低い電位が供給される場合がある。ただし、ノードＰにＶＳＳが供給されると、第１のインバータ回路１０４からＶＤＤが出力されるため、ノードＯの電位はすぐにＶＤＤとなる。
上記第１のインバータ回路１０４の動作は次のように説明できる。第１のインバータ回路１０４の入力端子（ノードＰ）にＶＳＳが供給されると、ｐチャネル型のトランジスタ１１１とｎチャネル型のトランジスタ１１３のゲートにもＶＳＳが供給される。この時、トランジスタ１１３のソースと同電位であるノードＱの電位はＶＳＳであるため、トランジスタ１１３のゲートソース間に電位差が生じず、トランジスタ１１３はオフ状態となる。また、トランジスタ１１１のソースと同電位であるノードＲの電位はＶＤＤであるため、相対的にトランジスタ１１１のゲートに負の電圧が印加されることとなり、トランジスタ１１１がオン状態となる。よって、ノードＲとノードＯが導通し、第１のインバータ回路１０４からＶＤＤが出力される。なお、第１のインバータ回路１０４の入力端子にＶＤＤが供給されると、トランジスタ１１１がオフ状態となり、トランジスタ１１３がオン状態となり、ＶＳＳが出力される。また、第２のインバータ回路１０５の動作も、第１のインバータ回路１０４と同様に説明することが可能である。
また、期間７０１において、制御信号Ｓ２はハイレベル電位Ｓ２Ｈでもよいし、ローレベル電位Ｓ２Ｌでもよい。
ハイレベル電位Ｓ２Ｈは、トランジスタ１１５及びトランジスタ１１７をオン状態とするための電位である。本実施の形態では、トランジスタ１１５及びトランジスタ１１７はｎチャネル型トランジスタであるため、ハイレベル電位Ｓ２Ｈは、トランジスタ１１５及びトランジスタ１１７のＶｔｈよりも十分に高い電位とすればよい。また、ハイレベル電位Ｓ２Ｈは、ノードＯまたはノードＰに供給されるハイレベル電位に、トランジスタ１１７のＶｔｈまたはトランジスタ１１５のＶｔｈのうち、高いほうのＶｔｈを加算した電位以上とすることが好ましい
ローレベル電位Ｓ２Ｌは、トランジスタ１１５及びトランジスタ１１７をオフ状態とするための電位である。本実施の形態では、トランジスタ１１５及びトランジスタ１１７はｎチャネル型トランジスタであるため、ローレベル電位Ｓ２Ｌは、トランジスタ１１５及びトランジスタ１１７のＶｔｈよりも十分に低い電位とすればよい。本実施の形態では、ローレベル電位Ｓ２ＬをＶＳＳとする。
ただし、期間７０１は論理回路１０１へデータを書き込む期間であり、また、論理回路１０１が保持しているデータを書き換える期間でもある。このような期間は高速動作が要求される。記憶素子１１０に制御信号Ｓ２としてハイレベル電位Ｓ２Ｈを供給すると、記憶回路１０２と記憶回路１０３にもデータＤ及びデータＤＢの電位（ノードＯ及びノードＰの電位）が供給されるため、書き込み動作が遅くなり、消費電力も増加する。よって、期間７０１では制御信号Ｓ２としてローレベル電位Ｓ２Ｌを供給し、記憶回路１０２と記憶回路１０３に電位が供給されないようにすることが好ましい。本実施の形態では、期間７０１中の制御信号Ｓ２をローレベル電位Ｓ２Ｌとする。
なお、期間７０１中の第４の電位Ｖ４はどのような電位でも構わない。図２では、期間７０１中の第４の電位Ｖ４をＶＳＳとして示している。
期間７０２は、論理回路１０１に書き込まれたデータをノードＯ及びノードＰに保持する期間である。データの保持は、制御信号Ｓ１としてローレベル電位Ｓ１Ｌをトランジスタ１２３のゲートとトランジスタ１２４のゲートに供給し、トランジスタ１２３とトランジスタ１２４をオフ状態とすることにより行う。トランジスタ１２３がオフ状態になると、スイッチ１０６の第１の端子及び第２の端子が非導通状態となる。また、トランジスタ１２４がオフ状態になると、スイッチ１０７の第１の端子及び第２の端子が非導通状態となる（図２参照）。
期間７０２では、論理回路１０１に電源が供給されたままノードＯ及びノードＰにデータが保持される。このため、論理回路１０１に保持するデータの書き換えや、論理回路１０１に保持されているデータの読み出しが必要となった場合に、それらの動作を迅速に行うことができる。
期間７０３は、論理回路１０１への電源供給を停止する前に、ノードＯ及びノードＰに書き込まれたデータを、記憶回路１０３及び記憶回路１０２に退避させる期間である。期間７０３では、制御信号Ｓ２としてハイレベル電位Ｓ２Ｈをトランジスタ１１７及びトランジスタ１１５のゲートに与えることにより、トランジスタ１１７及びトランジスタ１１５をオン状態とする。これにより、論理回路１０１のノードＯ及びノードＰに保持されたデータが、ノードＮ及びノードＭにそれぞれ与えられる。なお、第４の電位Ｖ４としては、ハイレベル電位Ｖ４Ｈ、ローレベル電位Ｖ４Ｌ、又はＶＳＳを供給する（図２参照）。
ハイレベル電位Ｖ４ＨはＶＳＳよりも高い電位のことを示し、ローレベル電位Ｖ４ＬはＶＳＳよりも低い電位のことを示す。また、ハイレベル電位Ｖ４Ｈは、ＶＳＳにトランジスタ１１７のＶｔｈまたはトランジスタ１１５のＶｔｈのうち、大きい方のＶｔｈを加算した電位以上とすることが好ましい。また、ローレベル電位Ｖ４Ｌは、ＶＳＳからトランジスタ１１７のＶｔｈまたはトランジスタ１１５のＶｔｈのうち、大きい方のＶｔｈを減算した電位とすることが好ましい。
本実施の形態では、第４の電位Ｖ４としてローレベル電位Ｖ４Ｌを供給する。また、ローレベル電位Ｖ４Ｌは、ハイレベル電位Ｓ２Ｈを供給する前に供給することが好ましい。ハイレベル電位Ｓ２Ｈを供給する前にローレベル電位Ｖ４Ｌを供給すると、ノードＮ及びノードＭの電位をそれぞれノードＯ及びノードＰよりも低くすることが可能となる。よって、ノードＯとノードＮの電位差及びノードＰとノードＭの電位差が大きくなり、ノードＮ及びノードＭへのデータの書き込みを迅速に行うことができる。
本実施の形態では、ノードＭにＶＤＤが書き込まれ、ノードＮにＶＳＳが書き込まれる。
また、期間７０３を、期間７０２と同時に行っても構わない。論理回路１０１に書き込まれたデータをノードＯ及びノードＰに保持する期間７０２中に、ノードＯ及びノードＰに保持されたデータを記憶回路１０３及び記憶回路１０２に退避させる動作を行うことで、実質的に期間７０３を省略することができ、記憶素子１１０の動作速度を高めることができる。
期間７０４は、記憶回路１０３及び記憶回路１０２に書き込まれたデータを保持するための動作を行う期間である。期間７０４では、制御信号Ｓ２としてローレベル電位Ｓ２Ｌをトランジスタ１１７及びトランジスタ１１５のゲートに与えることにより、トランジスタ１１７及びトランジスタ１１５をオフ状態とし、その後、ノードＭまたはノードＮの電位変化を防ぐため、第４の電位Ｖ４をＶＳＳとする（図２参照）。
ここで、期間７０４の動作について、図４及び図５を用いて詳述しておく。図４（Ａ１）は、期間７０４で制御信号Ｓ２をローレベル電位Ｓ２Ｌとした後に、第４の電位Ｖ４をローレベル電位Ｖ４Ｌのままとした場合のタイミングチャートであり、図４（Ａ２）は、図４（Ａ１）中の部位７２１として示した領域の、ノードＭとノードＮの電位変化を示した図である。図４（Ｂ１）は、期間７０４で制御信号Ｓ２をローレベル電位Ｓ２Ｌとした後に、第４の電位Ｖ４をＶＳＳとした場合のタイミングチャートであり、図４（Ｂ２）は、図４（Ｂ１）中の部位７２２として示した領域の、ノードＭとノードＮの電位変化を示した図である。また、図４（Ａ１）及び図４（Ｂ１）に示す「Ｖｔｈ」は、トランジスタ１１５及びトランジスタ１１７のＶｔｈを示している。なお、説明を簡単にするため、トランジスタ１１５とトランジスタ１１７のＶｔｈは等しいものとする。
図５は、電界効果型トランジスタの電気特性について説明する図である。図５では、ｎチャネル型のトランジスタ３３０を例示して説明しておく。図５（Ａ）に、トランジスタ３３０の回路記号を示す。一般に、電界効果型トランジスタは、ゲートＧ、ソースＳ、ドレインＤの３つの端子を有し、ゲートＧに印加する電圧によりソースＳとドレインＤ間の導通、非導通を制御することができる。
図５（Ｂ）は、トランジスタ３３０のソースＳを基準としたゲートＧとソースＳ間の電圧（以下、「Ｖｇｓ」ともいう。）を変化させた時の、ソースＳとドレインＤ間に流れる電流（以下、「Ｉｄｓ」ともいう。）の変化を示している。図５（Ｂ）の横軸は、Ｖｇｓの変化を示し、縦軸はＩｄｓの変化を対数軸で示している。曲線３３１はＶｇｓとＩｄｓの関係を示す曲線であり、一般に、「Ｖ−Ｉ曲線」や、「Ｖｇ−Ｉｄ曲線」などとも呼ばれる。なお、曲線３３１は、エンハンスメント型（ノーマリーオフ型）のトランジスタのＶｇ−Ｉｄ曲線を例示している。
ｎチャネル型のトランジスタ３３０は、ＶｇｓがＶｔｈを超えると、急激にＩｄｓが増加する。また、ＶｇｓがＶｔｈを下回ると、Ｉｄｓが急激に減少し（図５（Ｂ）の縦軸は対数軸であることに留意。）、Ｖｇｓが０Ｖ以下になるとＩｄｓがほとんど流れなくなる。よって、Ｖｔｈを境界として、ソースＳとドレインＤ間の導通（トランジスタのオン状態）、非導通（トランジスタのオフ状態）を制御することができる。
ただし、図５（Ｂ）に例示するように、ＶｇｓがＶｔｈより小さくても、Ｖｇｓが０Ｖ以下であるときのＩｄｓよりも多くのＩｄｓが流れる領域が存在する。一般に、この領域は「サブスレッショルド領域」と呼ばれる。
なお、ｐチャネル型のトランジスタのＶｇ−Ｉｄ曲線は、横軸の０Ｖを通る縦軸を中心軸として、曲線３３１の左右を反転させて示すことができる。
期間７０４において、制御信号Ｓ２の電位をハイレベル電位Ｓ２Ｈからローレベル電位Ｓ２Ｌに変化させる。この時、制御信号Ｓ２の電位がＶｔｈより大きい間（期間７０４ａ）は、トランジスタ１１５及びトランジスタ１１７がオン状態であるため、ノードＭ及びノードＮに電位が供給されるが、制御信号Ｓ２の電位が、Ｖｔｈより低くなると、トランジスタ１１５及びトランジスタ１１７がオフ状態となり、ノードＭ及びノードＮへの電位供給が停止する。その後、制御信号Ｓ２の電位はさらに低下し、最終的にローレベル電位Ｓ２Ｌとなるが、トランジスタ１１５とトランジスタ１１７はオフ状態であるため、ノードＭ及びノードＮの電位は、制御信号Ｓ２の電位変化に応じて変化し、最終的に数式１で示される電位となる（期間７０４ｂ）。なお、実際にはＶｔｈからローレベル電位Ｓ２Ｌに至るまでにサブスレッショルド領域を通過するため、サブスレッショルド領域でのノードＭ及びノードＮへの電位供給が存在する。しかしながら、Ｖｔｈからローレベル電位Ｓ２Ｌへの変化は、極めて短時間で行われるため、サブスレッショルド領域を無視して考えることができる。
Figure 2014002827
数式１において、Ｖｍｎは、トランジスタ１１５がオン状態の時のノードＭの電位、または、トランジスタ１１７がオン状態の時のノードＮの電位を示し、Ｃｐは、トランジスタ１１５のゲートとノードＭの間に生じる寄生容量、または、トランジスタ１１７のゲートとノードＮの間に生じる寄生容量を示し、Ｃｓは、容量素子１１６または容量素子１１８の容量値を示す。
例えば、ＶＤＤを３Ｖ、ＶＳＳを０Ｖとし、Ｖｔｈを１Ｖとし、トランジスタ１１７がオン状態の時のノードＮの電位をＶＳＳとし、ローレベル電位Ｓ２ＬをＶＳＳとし、ＣｐとＣｓの容量比をＣｐ：Ｃｓ＝１：４とすると、制御信号Ｓ２の電位がローレベル電位Ｓ２Ｌ（０Ｖ）となった時のノードＮの電位は、０−（１−０）×１／（１＋４）＝−０．２Ｖとなる。
ここで、ノードＯの電位はＶＳＳ（０Ｖ）であり、ノードＮの電位は−０．２Ｖであるため、トランジスタ１１７のノードＮと接続する端子がソースとなる。また、トランジスタ１１７のゲート電位はＶＳＳ（０Ｖ）であるため、相対的にゲートに０．２Ｖが印加されることとなり、トランジスタ１１７のソースとドレインの間が僅かに導通状態となる可能性がある（図５（Ｂ）中のＩｌｅａｋを参照）。よって、ノードＮの電位がＶＳＳ（０Ｖ）に向かって変化する（期間７０４ｃ）。
一方で、トランジスタ１１５がオン状態の時のノードＭの電位はＶＤＤ（３Ｖ）であり、制御信号Ｓ２の電位がローレベル電位Ｓ２Ｌ（０Ｖ）となった時のノードＭの電位は、３−（１−０）×１／（１＋４）＝２．８Ｖとなる。
また、ノードＰの電位はＶＤＤ（３Ｖ）であり、ノードＭの電位は２．８Ｖであるため、トランジスタ１１５のノードＭと接続する端子がソースとなる。また、トランジスタ１１５のゲート電位はＶＳＳ（０Ｖ）であるため、相対的にゲートに−２．８Ｖが印加されることとなり、トランジスタ１１５のソースとドレインの間は非導通状態となる。よって、期間７０４ｃ中もノードＭの電位は２．８Ｖのまま保持される。
本実施の形態において、期間７０３終了時点のノードＭとノードＮの電位差ｄＶ（以下、単に「ｄＶ」ともいう）は３Ｖであるが、期間７０４において、制御信号Ｓ２をローレベル電位Ｓ２Ｌとした後に、第４の電位Ｖ４をローレベル電位Ｖ４Ｌのままとすると、ノードＭとノードＮの電位差ｄＶが期間７０４ｃにおいて小さくなる恐れがある。ノードＭとノードＮの電位差ｄＶが小さくなると、記憶回路１０２及び記憶回路１０３から論理回路１０１にデータを書き込む際のマージンが減少し、記憶素子１１０の動作が不安定となり、信頼性が低下する一因となりやすい。
特にｄＶの減少は、半導体装置の微細化や高集積化が進み、Ｃｐが増大またはＣｓが減少し、ＣｐとＣｓの容量比（Ｃｓ／Ｃｐ）が小さくなるほど顕著となる。加えて、ｄＶの減少は、低消費電力化のために動作電圧を小さくするほど顕著となる。
続いて、期間７０４で制御信号Ｓ２をローレベル電位Ｓ２Ｌとした後に、第４の電位Ｖ４をＶＳＳとした場合のノードＭ及びノードＮの電位変化について、図４（Ｂ１）及び図４（Ｂ２）を用いて説明する。
なお、図４（Ｂ１）及び図４（Ｂ２）における、期間７０４ａ、期間７０４ｂは、図４（Ａ１）及び図４（Ａ２）と同様であるため、その説明は省略する。期間７０４ｂの後、期間７０４ｃにおいて第４の電位Ｖ４をＶＳＳ（０Ｖ）とする。ローレベル電位Ｖ４Ｌを−１Ｖとすると、期間７０４ｃに第４の電位Ｖ４をＶＳＳとすると、ノードＮの電位は−０．２＋１＝０．８Ｖとなり、ノードＭの電位は２．８＋１＝３．８Ｖとなる。
ノードＮの電位が０．８Ｖとなると、トランジスタ１１７のノードＯと接続する端子がソースとなり、ゲートソース間電圧は０Ｖとなる。よって、期間７０４ｃ中においてもトランジスタ１１５のソースとドレインの間は非導通状態が維持され、ノードＮの電位は０．８Ｖのまま保持される。ノードＭの電位も同様の理由により３．８Ｖのまま保持される。
この時のｄＶは、３．８−０．８＝３Ｖであるため、期間７０４においても期間７０３終了時点でのｄＶを維持することが可能となり、記憶素子１１０の動作を安定させ、半導体装置の信頼性を向上させることができる。
本実施の形態では、期間７０３で第４の電位Ｖ４をローレベル電位Ｖ４Ｌとし、期間７０４で第４の電位Ｖ４をＶＳＳとするとして説明したが、これに限定されない。期間７０４の時の第４の電位Ｖ４を、期間７０３の時の第４の電位Ｖ４よりも高くすることが肝要であり、例えば、期間７０３で第４の電位Ｖ４をＶＳＳとし、期間７０４で第４の電位Ｖ４をハイレベル電位Ｖ４Ｈとしてもよい。
期間７０５は、電源の供給を停止する期間である。期間７０５では、第１の電位Ｖ１をＶＳＳとすることにより、記憶装置１００に与えられる電源の供給を停止する。同時に、第３の電位Ｖ３をＶＳＳとする。期間７０５では、第１の電位Ｖ１乃至第４の電位Ｖ４、制御信号Ｓ１、及び制御信号Ｓ２が全て同電位となるため、記憶装置１００の電力消費を停止することができる（図２参照）。
電源の供給を停止することにより、トランジスタ１２３、トランジスタ１２４がオフ状態となり、論理回路１０１のノードＯ及びノードＰの電位を保持することができなくなる。
また、トランジスタ１１５及びトランジスタ１１７もオフ状態となる。しかし、本発明の一態様では、トランジスタ１１５及びトランジスタ１１７としてチャネルが酸化物半導体に形成されるトランジスタを用いるため、トランジスタ１１５及びトランジスタ１１７がオフ状態となっても、容量素子１１６によって保持された電位（ノードＭの電位）及び容量素子１１８によって保持された電位（ノードＮの電位）を長期間保持することが可能となる。つまり、電源の供給が停止した後においても、論理回路１０１のノードＯ及びノードＰに書き込まれたデータ（電位）を、ノードＭ及びノードＮに保持することが可能となる。
期間７０６は、電源の供給を再開する期間である。第１の電源電位Ｖ１をＶＤＤとすることにより、記憶装置１００に入力される電源の供給を開始する。また、制御信号Ｓ１としてハイレベル電位Ｓ１Ｈを供給し、トランジスタ１２３、トランジスタ１２４をオン状態とし、第２の電位Ｖ２、第３の電位Ｖ３、データＤ、及びデータＤＢとしてプリチャージ電位ＶＰＲＥを供給する。すると、ノードＯ、ノードＰ、ノードＱ、ノードＲがプリチャージ電位ＶＰＲＥとなる（図３参照）。
なお、期間７０６において、第２の電位Ｖ２と第３の電位Ｖ３は同電位であるため、論理回路１０１で電力は消費されない。
期間７０７は、記憶回路１０２、記憶回路１０３に保持されたデータを論理回路１０１に戻す（書き込む）期間である。期間７０７では、第４の電位Ｖ４をハイレベル電位Ｖ４Ｈとする。すると、ノードＮの電位がＶ４ＨとＶＳＳの電位差分上昇し、本実施の形態では電位ＶＳＳＢとなる。また、ノードＭの電位がＶ４ＨとＶＳＳの電位差分上昇し、本実施の形態では電位ＶＤＤＢとなる。
また、制御信号Ｓ１としてローレベル電位Ｓ１Ｌを供給し、トランジスタ１２３、トランジスタ１２４をオフ状態とする。データＤ及びデータＤＢの電位は、ローレベル電位Ｓ１Ｌが供給されるまでプリチャージ電位ＶＰＲＥとしておくことが好ましい。
トランジスタ１２３及びトランジスタ１２４をオフ状態とした後に、制御信号Ｓ２としてハイレベル電位Ｓ２Ｈを供給し、トランジスタ１１５、トランジスタ１１７をオン状態とする。すると、ノードＭ及びノードＮの電位が、ノードＰ及びノードＯにそれぞれ供給される（図３参照）。
なお、期間７０７において、第４の電位Ｖ４をローレベル電位Ｖ４Ｌとすると、期間７０３でノードＮとノードＭに書き込まれた電位をそのままノードＯとノードＰに戻すことができるが、本実施の形態では、第４の電位Ｖ４をハイレベル電位Ｖ４Ｈとしている。前述したように、第４の電位Ｖ４をハイレベル電位Ｖ４Ｈとすると、ノードＭ及びノードＮの電位がハイレベル電位Ｖ４Ｈの分だけ上昇する。すると、トランジスタ１１５及びトランジスタ１１７をオン状態とする前の、ノードＯとノードＮの電位差及びノードＰとノードＭの電位差が大きくなり、論理回路１０１へのデータの書き込み（データの復帰）を短時間で行うことができる。すなわち、記憶素子１１０の動作速度を高めることができる。
この場合、ノードＯとノードＰには期間７０３と異なる電位が書き込まれる。ただし、ノードＯとノードＰの電位差ｄＶは、ノードＮとノードＭの電位差ｄＶと実質的に同じとすることができる。すなわち、本実施の形態に開示する記憶素子１１０は、電源の供給を停止する直前の、論理回路１０１のノードＯとノードＰの電位差を、記憶回路１０２及び記憶回路１０３に保持している。
本実施の形態では、期間７０７において、ノードＰに、ノードＯよりもｄＶだけ高い電位が書き込まれることとなる。なお、期間７０６中に、第４の電位Ｖ４をハイレベル電位Ｖ４Ｈとしても構わない。
期間７０８は、論理回路１０１への電源の供給を再開する期間である。期間７０８では、第２の電位Ｖ２としてＶＳＳをノードＱに供給し、第３の電位Ｖ３としてＶＤＤをノードＲに供給する。すると、インバータ回路１０４とインバータ回路１０５が動作し、ノードＰの電位がＶＤＤとなり、ノードＯがＶＳＳとなる。また、ノードＭの電位がＶＤＤとなり、ノードＮの電位がＶＳＳとなる（図３参照）。
なお、記憶回路１０２及び記憶回路１０３を用いて保持される電位差ｄＶは、電源の供給を停止する直前の論理回路１０１のノードＯとノードＰの電位差ｄＶと同じである必要はなく、ノードＯとノードＰに保持されていた電位の高低関係がわかればよい。例えば、本実施の形態では、ノードＯよりもノードＰの方が高い電位を保持していたことがわかればよい。
以上のように、論理回路１０１への電源の供給を再開し、ノードＯ及びノードＰに、再びデータＤ及びデータＤＢを保持した状態とすることができる。その後、制御信号Ｓ２としてローレベル電位Ｓ２Ｌをトランジスタ１１５及びトランジスタ１１７のゲートに与えることにより、トランジスタ１１５及びトランジスタ１１７をオフ状態とする。
期間７０９は、論理回路１０１のノードＯ及びノードＰに保持されたデータを読み出す期間である。期間７０９では、制御信号Ｓ１としてハイレベル電位Ｓ１Ｈを、スイッチ１０６及びスイッチ１０７の第３の端子（トランジスタ１２３及びトランジスタ１２４のゲート）に与えることにより、スイッチ１０６及びスイッチ１０７の第１の端子及び第２の端子を導通状態とする。スイッチ１０６を介して論理回路１０１のノードＯに保持されたデータＤを読み出すことができ、スイッチ１０７を介して論理回路１０１のノードＰに保持されたデータＤＢを読み出すことができる。読み出しが終了したら、制御信号Ｓ１としてローレベル電位Ｓ１Ｌをスイッチ１０６及びスイッチ１０７の第３の端子に与えることにより、スイッチ１０６及びスイッチ１０７の第１の端子及び第２の端子を非導通状態とする（図３参照）。
なお、本実施の形態では、期間７０９において制御信号Ｓ２をローレベル電位Ｓ２Ｌとしているが、期間７０９では制御信号Ｓ２をハイレベル電位Ｓ２Ｈとしてもかまわない。
上記のようにして、記憶素子１１０または記憶素子１１０を用いた半導体装置を動作させることができる。
本発明の一態様に示す半導体装置では、記憶素子内に、オフ電流が小さいトランジスタを有する記憶回路を設ける構成としている。オフ電流が小さいトランジスタの一例として、チャネルが酸化物半導体に形成されるトランジスタが挙げられる。該トランジスタは、オフ電流が極めて小さいという特徴を有している。そのため、該トランジスタがオフ状態である場合、該トランジスタに接続された容量素子によって、長期間にわたり電位を保持することが可能である。したがって、電源の供給を停止した場合であっても、記憶素子が有する論理回路の論理状態を保持することが可能である。このような記憶素子を用いることで、電源を切っても記憶している論理状態が消えない半導体装置を提供することができる。
また、本発明の一態様に係る半導体装置では、電源の供給を停止する前に、論理回路１０１に保持されたデータＤ及びデータＤＢを、論理回路１０１に接続された記憶回路１０２及び記憶回路１０３にそれぞれ保持する。これにより、電源の供給を停止する前に、半導体装置に保持されたデータを別の半導体装置に移す必要がなくなるため、短時間で、電源の供給を停止することができる。
また、本発明の一態様に係る半導体装置では、第４の電位Ｖ４を、期間７０３よりも、期間７０４乃至期間７０６の方が高くなるようにする。これにより、記憶回路１０２及び記憶回路１０３にそれぞれ保持されているデータ間の電位差ｄＶの減少を防ぎ、論理回路１０１へのデータ復帰動作を安定して行うことができる。よって、記憶素子１１０の動作を安定させ、半導体装置の信頼性を向上させることができる。
また、本発明の一態様に係る記憶素子１１０では、記憶回路１０２及び記憶回路１０３から論理回路１０１へのデータを戻す際に、第４の電位Ｖ４を上昇させる。これにより、短時間で記憶回路１０２及び記憶回路１０３から論理回路１０１へのデータを戻すことができる。すなわち、記憶素子１１０の動作速度を高めることができ、記憶素子１１０を用いた半導体装置の動作速度を高めることができる。本発明の一態様に係る記憶素子１１０を用いた半導体装置は、必要に応じて電源の供給を停止することが可能となり、消費電力を低減することができる。また、本発明の一態様に係る記憶素子１１０は電源供給の停止動作及び電源供給の再開動作が速いため、短時間の電源供給停止も容易に行うことができる。よって、電源供給の停止を頻繁に行うことが可能であり、半導体装置の消費電力をさらに低減することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、図１に示す記憶素子１１０を複数用いてメモリセルアレイを構成する例を、図６及び図７を用いて説明する。図６は、（ｍ×ｎ）個の記憶素子１１０を有する半導体装置のブロック図の一例である。
図６に示す記憶装置２００は、ｍ本（ｍは２以上の整数）の信号線ＳＬ１と、ｍ本の信号線ＳＬ２と、ｎ本（ｎは２以上の整数）のビット線ＢＬ、ｎ本の反転ビット線ＢＬＢと、第１の配線２２１（図示せず）と、第２の配線２２２と、第３の配線２２３と、ｍ本の第４の配線２２４と、記憶素子１１０が縦ｍ個（行）×横ｎ個（列）がマトリクス状に配置されたメモリセルアレイ２１０と、第１の駆動回路２１１及び第２の駆動回路２１２と、を有する。第１の駆動回路２１１は、ｎ本のビット線ＢＬ及び反転ビット線ＢＬＢと接続されており、第２の駆動回路２１２は、ｍ本の信号線ＳＬ１、信号線ＳＬ２及び第４の配線２２４と接続されている。また、第１の配線２２１は、記憶装置２００に電源を供給し（図示せず）、第２の配線２２２及び第３の配線２２３は、記憶素子１１０（１，１）〜記憶素子１１０（ｍ，ｎ）のそれぞれに接続されている。
信号線ＳＬ１には制御信号Ｓ１が供給され、信号線ＳＬ２には制御信号Ｓ２が入力される。また、ビット線ＢＬにはデータＤが供給され、反転ビット線ＢＬＢにはデータＤＢが供給される。また、第１の配線２２１には第１の電位Ｖ１が供給され、第２の配線２２２には第２の電位Ｖ２が供給され、第３の配線２２３には第３の電位Ｖ３が供給され、第４の配線２２４には第４の電位Ｖ４が供給される。
記憶素子１１０（１，１）〜記憶素子１１０（ｍ，ｎ）へのアクセスは信号線ＳＬ１と信号線ＳＬ２で行われ、ビット線ＢＬ及び反転ビット線ＢＬＢは接続されたメモリセルに対して、データの読み出しや書き込みを行う。
第１の駆動回路２１１は、ビット線ＢＬ及び反転ビット線ＢＬＢが列方向のメモリセルにアクセスするのを制御する。一方、第２の駆動回路２１２は、信号線ＳＬ１及び信号線ＳＬ２が行方向のメモリセルにアクセスするのを制御する。
図６に示す記憶装置２００は、実施の形態１に示した記憶素子１１０の駆動方法を適用することが可能である。また、メモリセルアレイ２１０内の記憶素子１１０に行単位でアクセスすることが可能である。また、メモリセルアレイ２１０内の記憶素子１１０にランダムアクセスすることも可能である。
図７に示す記憶装置２０１は、図６に示した記憶装置２００が有する第３の配線２２３をｍ本とし、行単位で記憶素子１１０に接続する例を示している。なお、図７では第３の配線２２３を第２の駆動回路２１２に接続する構成を例示しているが、第３の配線２２３を第１の駆動回路２１１に接続する構成としてもよい。また、第１の駆動回路２１１及び第２の駆動回路２１２以外に、第３の配線２２３と接続する駆動回路を設けてもよい。
第３の配線２２３を行単位で設けることで、記憶素子１１０への電力の供給を行単位で制御することができ、消費電力を低減する効果を高めることが可能となる。また、第３の配線２２３は列単位で設けてもよい。また、第２の配線２２２を行単位もしくは列単位で設けてもよい。また、ｎ本の第２の配線２２２と、ｍ本の第３の配線２２３をマトリクス状に設け、記憶素子１１０への電力の供給をランダムに制御することも可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示す記憶装置の作製方法の一例について図８乃至図１１を参照して説明する。はじめに、記憶装置の下部に形成されるトランジスタの作製方法について説明し、その後、上部に形成されるトランジスタ及び容量素子の作製方法について説明する。なお、作製工程を示す断面図において、Ａ１−Ａ２はｎチャネル型のトランジスタを作製する工程を示し、Ｂ１−Ｂ２はｐチャネル型のトランジスタを作製する工程を示す。
〈下部のトランジスタの作製方法〉
まず、絶縁層３０２を介して半導体層３０４が設けられた基板３００を用意する（図８（Ａ）参照）。
基板３００として、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような各種ガラス基板、石英基板、セラミック基板、サファイア基板なども挙げられる。
絶縁層３０２は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含む単層構造又は積層構造とする。なお、絶縁層３０２の形成方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。絶縁層３０２の膜厚は、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とする。
また、半導体層３０４は、シリコンや炭化シリコンなどの単結晶半導体材料、多結晶半導体材料、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体材料を適用することができる。なお、半導体層３０４は、酸化物半導体材料を含まないため、酸化物半導体以外の半導体材料とも記す。
半導体層３０４として、シリコンなどの単結晶半導体材料を用いると、実施の形態１に示す論理回路１０１、スイッチ１０６、スイッチ１０７などの動作を高速化することができるため好ましい。
また、絶縁層３０２を介して半導体層３０４が設けられた基板３００として、ＳＯＩ基板も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成も含む。本実施の形態では、絶縁層３０２を介して半導体層３０４が設けられた基板３００として、単結晶シリコン基板上に酸化シリコン層を介してシリコン層が設けられたＳＯＩ基板を用いる場合について説明する。
次に、半導体層３０４を島状に加工して、半導体層３０４ａ、半導体層３０４ｂを形成する（図８（Ｂ）参照）。当該加工方法として、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体層３０４ａ、半導体層３０４ｂを覆うように、ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂを形成する（図８（Ｂ）参照）。ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂは、例えば、半導体層３０４ａ、半導体層３０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、例えば、酸素、窒素、酸化窒素、アンモニアなどの酸素または窒素を含むガスや、これらの混合ガスを用いて行うことができる。また、酸素または窒素を含むガスに、水素や希ガスを混合したガスを用いることもできる。
また、ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂは、ＣＶＤ法やスパッタリング法等を用いて形成しても良い。ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂは、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて形成することができる。また、ゲート絶縁層として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の高誘電率（ｈｉｇｈ−ｋ）材料を用いてもよい。ゲート絶縁層は、上述の材料及び方法を用いて、単層構造又は積層構造で形成することができる。また、ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂの膜厚は、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
なお、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層に、上述したｈｉｇｈ−ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む層と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む層との積層構造としてもよい。
本実施の形態では、熱酸化処理を用いて、半導体層３０４ａ、及び半導体層３０４ｂ上に酸化シリコンを形成することによって、ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂを形成する。
次に、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂを介して半導体層３０４ａ、半導体層３０４ｂに添加する（図８（Ｃ）参照）。半導体層３０４ａ、半導体層３０４ｂがシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。本実施の形態では、しきい値電圧を制御するために、ゲート絶縁層３０６ａを介して半導体層３０４ａに硼素を添加することで半導体層３０８を形成し、ゲート絶縁層３０６ｂを介して半導体層３０４ｂにリンを添加することで半導体層３１０を形成する。
次に、ゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂ上に、ゲート電極（これと同じ層で形成される他の電極または配線を含む）を形成するための導電層３１２（図示せず）を形成し、当該導電層を加工して、ゲート電極３１２ａ、ゲート電極３１２ｂ、電極３１３を形成する（図８（Ｄ）参照）。
ゲート電極３１２ａ、ゲート電極３１２ｂ、電極３１３を形成するための導電層としては、アルミニウム、銅、チタン、タンタル、タングステン等の金属材料を用いることができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。導電層の形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。本実施の形態では、スパッタリング法を用いて、窒化タンタルとタングステンとを積層し、加工することによってゲート電極３１２ａ、ゲート電極３１２ｂ、電極３１３を形成する。
次に、ゲート電極３１２ａをマスクとして、ｎ型の導電型を付与する不純物元素を、ゲート絶縁層３０６ａを介して半導体層３０８に添加する。また、ゲート電極３１２ｂをマスクとして、ｐ型の導電性を付与する不純物元素を、ゲート絶縁層３０６ｂを介して半導体層３１０に添加する（図８（Ｅ）参照）。本実施の形態では、ゲート絶縁層３０６ａを介して半導体層３０８にリンを添加することで不純物領域３１４ａ、不純物領域３１４ｂを形成し、ゲート絶縁層３０６ｂを介して半導体層３１０に硼素を添加することで不純物領域３１６ａ、不純物領域３１６ｂを形成する。
次に、ゲート電極３１２ａ、ゲート電極３１２ｂの側面にサイドウォール３１８ａ、サイドウォール３１８ｂ、サイドウォール３１８ｃ、サイドウォール３１８ｄを形成する（図９（Ａ）参照）。サイドウォール３１８ａ乃至サイドウォール３１８ｄは、ゲート電極３１２ａ、ゲート電極３１２ｂを覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって絶縁層を加工し、ゲート電極３１２ａ、ゲート電極３１２ｂの側壁に自己整合的に形成すればよい。
サイドウォール３１８ａ乃至サイドウォール３１８ｄを形成するための絶縁層について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）またはシラン等と、酸素または亜酸化窒素等を反応させて形成した段差被覆性のよい酸化シリコンを用いることができる。また、低温酸化（ＬＴＯ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコンを用いてもよい。絶縁層は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ、スパッタリング等の方法によって形成することができる。
なお、サイドウォール３１８ａ乃至サイドウォール３１８ｄの形成と同時に、電極３１３の側面にもサイドウォールが形成される。
次に、ゲート電極３１２ａ、ゲート電極３１２ｂ、及びサイドウォール３１８ａ乃至３１８ｄをマスクとして、ｎ型の導電型を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲート絶縁層３０６ａ、ゲート絶縁層３０６ｂを介して半導体層３０８、半導体層３１０に添加する（図９（Ｂ）参照）。本実施の形態では、ゲート絶縁層３０６ａを介して半導体層３０８にリンを添加することで不純物領域３２０ａ、不純物領域３２０ｂを形成し、ゲート絶縁層３０６ｂを介して半導体層３１０に硼素を添加することで不純物領域３２２ａ、不純物領域３２２ｂを形成する。なお、不純物領域３２０ａ、不純物領域３２０ｂが、不純物領域３１４ａ、不純物領域３１４ｂよりも高濃度となるように、不純物元素を添加することが好ましく、不純物領域３２２ａ、不純物領域３２２ｂが、不純物領域３１６ａ、不純物領域３１６ｂよりも高濃度となるように、不純物元素を添加することが好ましい。
以上により、酸化物半導体以外の半導体材料を含む基板３００を用いて、ｎチャネル型のトランジスタ１１３及びｐチャネル型のトランジスタ１１１を作製することができる（図９（Ｂ）参照）。このようなトランジスタは、高速動作が可能であるという特徴を有する。このため、トランジスタを論理回路１０１、スイッチ１０６、スイッチ１０７、プリチャージ回路１０８、等に適用することにより、これらの動作を高速化することができるため好適である。
次に、トランジスタ１１３及びトランジスタ１１１を覆うように、絶縁層３２４を形成する（図９（Ｃ）参照）。絶縁層３２４は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁層３２４として、誘電率の低い（ｌｏｗ−ｋ）材料を用いると、各種電極や配線の重なりに起因する容量を十分に低減することができるため好ましい。なお、絶縁層３２４として、上述の材料を用いた多孔性の絶縁材料を用いてもよい。多孔性の絶縁材料は、密度の高い絶縁材料と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層３２４として、ポリイミド、アクリル等の有機絶縁材料を用いて形成してもよい。本実施の形態では、酸化窒化シリコンを用いて絶縁層３２４を形成する場合について説明する。
次に、絶縁層３２４を形成した後、半導体層３０８、半導体層３１０添加された不純物元素を活性化するための熱処理を行う。熱処理はファーネスアニール炉を用いて行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱処理は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で１〜４時間として行う。この熱処理により、不純物元素の活性化と同時に絶縁層３２４の酸化窒化シリコン中の水素が半導体層３０８及び半導体層３１０に拡散する。半導体層３０８及び半導体層３１０に拡散した水素により、ゲート絶縁層３０６ａと半導体層３０８の界面、及びゲート絶縁層３０６ｂと半導体層３１０の界面に存在する欠陥を低減することができる。また、半導体層３０８中及び半導体層３１０中に存在する欠陥を低減することができる。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程も含んでいてもよい。例えば、下部のトランジスタと、上部のトランジスタを接続するための電極や配線などを形成してもよい。また、配線の構造として、絶縁層及び導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、絶縁層３２４上にトランジスタ１１５及び容量素子１１６を形成するための作製方法の一例を説明する。まず、絶縁層３２４の表面凹凸を軽減するため、絶縁層３２４の表面に平坦化処理を行う（図９（Ｄ）参照）。平坦化処理としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰ処理という）などの研磨処理の他に、エッチング処理などを適用することも可能である。また、ＣＭＰ処理とエッチング処理を組み合わせて行ってもよい。絶縁層３２４の表面は、トランジスタ１１５の特性を向上させるために、可能な限り平坦にしておくことが望ましい。
なお、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。
次に、平坦化された絶縁層３２４の表面に酸化物半導体層３４２を形成する（図１０（Ａ）参照）。
酸化物半導体層３４２を形成するための材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）のいずれか一または複数を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、非晶質でも、多結晶でもよい。また、非晶質と結晶質が混在する部分を含む構造でもよい。
非晶質状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば非晶質状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。なお、Ｒａは、ＪＩＳ Ｂ ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（２）にて定義される。
Figure 2014002827
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，Ｆ（ｘ１，ｙ１））（ｘ１，ｙ２，Ｆ（ｘ１，ｙ２））（ｘ２，ｙ１，Ｆ（ｘ２，ｙ１））（ｘ２，ｙ２，Ｆ（ｘ２，ｙ２））で表される４点により囲まれる四角形の領域とし、指定面をｘｙ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
また、酸化物半導体層３４２としてＩｎ−Ｚｎ系酸化物を用いる場合、用いるターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体層３４２としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットを用いる。
また、酸化物半導体層３４２としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲットを用いる。
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層３４２を緻密な膜とすることができる。
酸化物半導体層３４２は、スパッタリング法、分子線エピタキシー法、原子層堆積法またはパルスレーザー蒸着法により成膜することができる。また、酸化物半導体層３４２の厚さは、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。
また、酸化物半導体層３４２は、非晶質であってもよく、結晶性を有していてもよい。酸化物半導体層３４２は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
酸化物半導体層３４２は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない。
酸化物半導体層３４２は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
酸化物半導体層３４２は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が不規則であり、結晶成分を有さない。または、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
なお、酸化物半導体層３４２は、例えば、単結晶を有してもよい。
酸化物半導体層３４２は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。そのような酸化物半導体層の一例としては、ＣＡＡＣ−ＯＳ膜がある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、または成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃う。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
次に、酸化物半導体層３４２をＣＡＡＣ−ＯＳとする方法について説明する。酸化物半導体層３４２をＣＡＡＣ−ＯＳとする方法として、例えば以下の２種類の方法によって行うことができる。１つの方法は、酸化物半導体層３４２の成膜を、基板を加熱しながら行う方法であり、もう１つの方法は、酸化物半導体層３４２の成膜を２回に分け、１度目の成膜の後、２度目の成膜の後のそれぞれに熱処理を行う方法である。
基板を加熱しながら酸化物半導体層３４２の成膜を１回で行う場合には、基板温度は、１００℃以上６００℃以下とすればよく、好ましくは基板温度が２００℃以上５００℃以下とする。なお、酸化物半導体層３４２の成膜時に、基板を加熱する温度を高くすることで、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳとすることができる。
また、酸化物半導体層３４２の成膜を２回に分ける場合には、基板を基板温度１００℃以上４５０℃以下に保ちながら、絶縁層３２４の上に１層目の酸化物半導体層３４２を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板の歪み点未満の熱処理を行う。該熱処理によって、１層目の酸化物半導体層３４２の表面を含む領域に結晶領域（板状結晶を含む）が形成される。そして、２層目の酸化物半導体層３４２を１層目の酸化物半導体層３４２よりも厚く形成する。その後、再び５５０℃以上基板の歪み点未満の熱処理を行い、表面を含む領域に、結晶領域（板状結晶を含む）が形成された１層目の酸化物半導体層３４２を結晶成長の種として、上方に結晶成長させ、２層目の酸化物半導体層３４２の全体を結晶化させる。なお、１層目の酸化物半導体層３４２は１ｎｍ以上１０ｎｍ以下で成膜することが好ましい。
上述の成膜方法によれば、酸化物半導体層３４２が、５ｎｍ程度の膜厚であっても、短チャネル効果を抑制することができるため、好ましい。
なお、ＣＡＡＣ−ＯＳに含まれる結晶部分の結晶性は、被形成面の粗さの影響を受けるため、上述したように絶縁層３２４の表面は可能な限り平坦にしておくことが望ましい。また、絶縁層３２４の表面の平均面粗さは、例えば、０．１ｎｍ以上０．５ｎｍ未満とすることが好ましい。絶縁層３２４表面を平坦化させることにより、ＣＡＡＣ−ＯＳに含まれる結晶部分の連続性を向上させることができる。また、絶縁層３２４の表面を平坦化させることにより、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳとすることができる。
スパッタリング法により成膜される酸化物半導体層３４２中には、水素又は水、水酸基を含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、酸化物半導体層３４２を成膜する際、できる限り酸化物半導体層３４２に含まれる水素濃度を低減させることが好ましい。
水素濃度を低減させるためには、酸化物半導体層３４２の成膜時に、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体層３４２中へ、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば、クライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体層に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体層中の、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁層が酸化物である場合、当該絶縁層中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
スパッタリング装置の処理室内に供給するスパッタリングガスとして、水素、水、水酸基を含む化合物、水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。例えば、アルゴンの純度を、９Ｎ（９９．９９９９９９９％）以上（Ｈ２Ｏは、０．１ｐｐｂ、Ｈ２は、０．５ｐｐｂ）とし、露点−１２１℃とする。また、酸素の濃度は、８Ｎ（９９．９９９９９９％）以上（Ｈ２Ｏは、１ｐｐｂ、Ｈ２は、１ｐｐｂ）とし、露点−１１２℃とする。また、希ガスと酸素の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好ましい。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源電力０．５ｋＷ、スパッタリングガスとして酸素（酸素流量比率１００％）を用いる条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
上記のようにすることで、水素の混入が低減された酸化物半導体層３４２を成膜することができる。なお、上記スパッタリング装置を用いても、酸化物半導体層３４２には少なからず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体層３４２の窒素濃度は、５×１０１８ｃｍ−３未満となる。
酸化物半導体層３４２中の水分又は水素などの不純物をさらに低減（脱水化または脱水素化）するために、酸化物半導体層３４２に対して、熱処理を行うことが好ましい。例えば、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層３４２に熱処理を施す。なお、酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。
熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
熱処理を行うことによって、酸化物半導体層３４２から水素（水、水酸基を含む化合物）などの不純物を放出させることができる。これにより、酸化物半導体層３４２中の不純物を低減することができる。
また、熱処理を行うことによって、酸化物半導体層３４２から不安定なキャリア源である水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動することを抑制させることができる。さらに、トランジスタの信頼性を向上させることができる。
なお、酸化物半導体層３４２は、複数の酸化物半導体層が積層された構造としてもよい。例えば、酸化物半導体層３４２を、第１の酸化物半導体層と第２の酸化物半導体層の積層として、第１の酸化物半導体層と第２の酸化物半導体層に異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体層に三元系金属の酸化物を用い、第２の酸化物半導体層に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体層と第２の酸化物半導体層を、どちらも三元系金属の酸化物としてもよい。
また、第１の酸化物半導体層と第２の酸化物半導体層の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体層の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
この時、第１の酸化物半導体層と第２の酸化物半導体層のうち、ゲート電極に近い側（チャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体層のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度及び信頼性をさらに高めることが可能となる。
また、第１の酸化物半導体層と第２の酸化物半導体層に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。
第１の酸化物半導体層と第２の酸化物半導体層の少なくともどちらか一方に非晶質酸化物半導体を適用すると、酸化物半導体層３４２の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体層は、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物半導体を適用することが好ましい。
また、トランジスタとしてボトムゲート構造のチャネルエッチング型のトランジスタを用いる場合、バックチャネル側に非晶質酸化物半導体を用いると、ソース電極及びドレイン電極形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。このため、チャネルエッチング型のトランジスタを用いる場合は、バックチャネル側の酸化物半導体層に結晶性を有する酸化物半導体を適用することが好ましい。
また、酸化物半導体層３４２を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体層で非晶質酸化物半導体層を挟む構造としてもよい。また、結晶性を有する酸化物半導体層と非晶質酸化物半導体層を交互に積層する構造としてもよい。
酸化物半導体層３４２を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
次に、フォトリソグラフィ法により酸化物半導体層３４２上にレジストマスクを形成し、該レジストマスクを用いて、酸化物半導体層３４２を所望の形状にエッチングし、島状の酸化物半導体層３４２ａを形成する（図１０（Ｂ）参照）。
なお、フォトリソグラフィ法を用いて導電層や絶縁層上に任意形状のレジストマスクを形成する工程をフォトリソグラフィ工程というが、一般にレジストマスク形成後には、エッチング工程とレジストマスクの剥離工程が行われることが多い。このため、特段の説明が無い限り、本明細書でいうフォトリソグラフィ工程には、レジストマスクの形成工程と、導電層または絶縁層のエッチング工程と、レジストマスクの剥離工程が含まれているものとする。
酸化物半導体層３４２のエッチングは、ドライエッチング法でもウェットエッチング法でもよく、両方を用いてもよい。ウェットエッチング法により、酸化物半導体層３４２のエッチングを行う場合は、エッチング液として、燐酸と酢酸と硝酸を混ぜた溶液や、シュウ酸を含む溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ドライエッチング法で酸化物半導体層３４２のエッチングを行う場合は、例えば、ＥＣＲまたはＩＣＰなどの高密度プラズマ源を用いたドライエッチング法を用いることができる。
また、島状の酸化物半導体層３４２ａを形成するための酸化物半導体層３４２のエッチングは、島状の酸化物半導体層３４２ａの端部がテーパー形状となるようにエッチングすることが好ましい。島状の酸化物半導体層３４２ａの端部をテーパー形状とすることで、酸化物半導体層３４２ａの端部を越えて形成される層の段切れを防止し、酸化物半導体層３４２ａ上に形成される層の被覆性を向上させることができる。
なお、本実施の形態では、酸化物半導体層３４２を成膜した直後に熱処理を行う場合について説明したが、酸化物半導体層３４２を島状の酸化物半導体層３４２ａに加工した後に熱処理を行っても良い。
次に、フォトリソグラフィ工程を用いて絶縁層３２４の一部を選択的に除去し、電極３１３に達する開口３２５を形成する。
次に、酸化物半導体層３４２ａなどの上に導電層３４３（図示せず）を形成した後、フォトリソグラフィ工程により導電層３４３を所望の形状にエッチングして、ソース電極３４４ａ、ドレイン電極３４４ｂを形成する（図１０（Ｃ）参照）。ここで、ソース電極３４４ａは、容量素子の一対の電極のうちの、一方の電極として機能する。また、ドレイン電極３４４ｂは、開口３２５を介して電極３１３と電気的に接続する。
導電層３４３は、スパッタリング法、真空蒸着法、またはメッキ法を用いて形成することができる。また、導電層３４３は、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた金属材料、上述した金属元素を成分とする合金材料、上述した金属元素の窒化物材料などを用いて形成することができる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）のいずれか一または複数から選択された金属元素を含む材料用いてもよい。
また、ソース電極３４４ａ、ドレイン電極３４４ｂとなる導電層は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上に銅を積層する二層構造、窒化チタン上に銅を積層し、さらにその上にタングステンを形成する三層構造、タングステン上に銅を積層し、さらにその上に窒化タンタルを形成する三層構造などがある。電極となる導電層に銅を用いることにより、電極の配線抵抗を低減することができる。また、銅を、タングステン、モリブデン、タンタルなどの高融点金属や、該金属の窒化物と積層することで、銅の他の層への拡散を防止できる。なお、導電層３４３を、チタンや窒化チタンの単層構造とする場合には、ソース電極３４４ａ、ドレイン電極３４４ｂの端部にテーパー形状を付加する加工が容易であるというメリットがある。
また、導電層３４３として、酸化インジウム、酸化インジウム酸化スズ（ＩＴＯともいう）、酸化インジウム酸化亜鉛、酸化亜鉛、ガリウムを添加した酸化亜鉛、グラフェンなどを用いることもできる。導電層３４３のエッチングは、ドライエッチング法またはウェットエッチング法により行うことができる。また、ドライエッチング法とウェットエッチング法の両方を組み合わせて行ってもよい。
導電層３４３のエッチングをドライエッチング法で行う場合は、エッチングガスとしてハロゲン元素を含むガスを用いることができる。ハロゲン元素を含むガスの一例としては、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）もしくは四塩化炭素（ＣＣｌ４）などを代表とする塩素系ガス、四フッ化炭素（ＣＦ４）、六フッ化硫黄（ＳＦ６）、三フッ化窒素（ＮＦ３）もしくはトリフルオロメタン（ＣＨＦ３）などを代表とするフッ素系ガス、臭化水素（ＨＢｒ）または酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。また、ドライエッチング法としては、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いることができる。
また、プラズマ源として、容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）、電子サイクロトロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）プラズマ、ヘリコン波励起プラズマ（ＨＷＰ：Ｈｅｌｉｃｏｎ Ｗａｖｅ Ｐｌａｓｍａ）、マイクロ波励起表面波プラズマ（ＳＷＰ：Ｓｕｒｆａｃｅ Ｗａｖｅ Ｐｌａｓｍａ）などを用いることができる。特に、ＩＣＰ、ＥＣＲ、ＨＷＰ、及びＳＷＰは、高密度のプラズマを生成することができる。ドライエッチング法で行うエッチング（以下、「ドライエッチング処理」ともいう。）は、所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節して行う。
導電層３４３の一部を選択的にエッチングして形成されるソース電極３４４ａ及びドレイン電極３４４ｂ（これと同じ層で形成される他の電極または配線を含む）は、その端部をテーパー形状とすることが好ましい。具体的には、端部のテーパー角θ（図１０（Ｃ）参照）を、８０°以下、好ましくは６０°以下、さらに好ましくは４５°以下とする。なお、テーパー角θとは、テーパー形状を有する層を、その断面（基板の表面と直交する面）方向から観察した際に、当該層の側面と底面がなす当該層内の角度を示す。また、テーパー角が９０°未満である場合を順テーパーといい、テーパー角が９０°以上である場合を逆テーパーという。
また、ソース電極３４４ａ及びドレイン電極３４４ｂの端部の断面形状を複数段の階段形状とすることで、その上に被覆する層の被覆性を向上させることもできる。なお、ソース電極３４４ａ及びドレイン電極３４４ｂに限らず、各層の端部の断面形状を順テーパー形状または階段形状とすることで、その上に被覆する層が途切れてしまう現象（段切れ）を防ぎ、被覆性を良好なものとすることができる。
次に、ソース電極３４４ａ、ドレイン電極３４４ｂ、及び酸化物半導体層３４２ａを覆うように、ゲート絶縁層３４６を形成する（図１０（Ｄ）参照）。
ゲート絶縁層３４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層３４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタルなどを用いることができる。また、ゲート絶縁層３４６として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用いることもできる。ゲート絶縁層３４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化する場合には、トランジスタの動作を確保するために薄くすることが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
また、ゲート絶縁層３４６は、酸化物半導体層３４２ａと同種の成分を含む材料を用いると好ましい。このような材料は酸化物半導体との相性が良く、これを酸化物半導体と接する層に用いることで、半導体層と該層の界面状態を良好に保つことができる。ここで、「酸化物半導体と同種の成分」とは、酸化物半導体の構成元素から選択される一または複数の元素を含むことを意味する。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、同種の成分を含む絶縁材料としては、酸化ガリウムや酸化ガリウム亜鉛などがある。
また、ゲート絶縁層３４６を積層構造とする場合には、酸化物半導体と同種の成分でなる絶縁材料で形成された層ａと、層ａと異なる材料を含む層ｂとの積層構造としてもよい。例えば、酸化物半導体がＩｎ−Ｇａ−Ｚｎ系の酸化物半導体材料によって構成される場合、酸化物半導体と接する層ａを酸化ガリウムで形成し、層ｂを酸化窒化シリコンで形成してもよい。
なお、ゲート絶縁層３４６に酸化物半導体層３４２ａの成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いてゲート絶縁層３４６を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
なお、酸化物半導体層３４２（または酸化物半導体層３４２ａ）に熱処理を行うと、水素などが放出されるとともに、酸化物半導体層３４２に含まれる酸素も放出されてしまう。酸素が放出されることにより、酸化物半導体層３４２には、酸素欠損が生じてしまう。酸素欠損の一部はドナーとなるため、酸化物半導体層３４２にキャリアを発生させる原因となり、トランジスタの特性に影響を与えるおそれがある。
そこで、酸化物半導体層３４２ａに接するゲート絶縁層３４６として、熱処理により酸素が脱離する絶縁層を用いることが好ましい。
本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３以上、好ましくは３．０×１０２０ｃｍ−３以上であることをいう。また、「熱処理により酸素が脱離しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３未満であることをいう。
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、絶縁層のイオン強度の積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁層のＴＤＳ分析結果から、絶縁層の酸素分子の脱離量（ＮＯ２）は、下記の数式３で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 2014002827
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁層をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上述の式の詳細に関しては、特開平６−２７５６９７号公報を参照できる。なお、上記した酸素の脱離量の数値は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値である。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量についても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁層においては、酸素原子に換算したときの酸素の脱離量は、酸素分子の脱離量の２倍となる。
熱処理により酸素が脱離する膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
酸化物半導体層３４２ａに接する絶縁層（例えば、絶縁層３２４やゲート絶縁層３４６）として、熱処理により酸素が脱離する絶縁層を用い、ゲート絶縁層３４６の成膜後のいずれかの工程の後に、熱処理を行うことにより、絶縁層３２４やゲート絶縁層３４６から酸素が脱離し、酸化物半導体層３４２ａに酸素を供給することができる。これにより、酸化物半導体層３４２ａに生じた酸素欠損を補償し、酸素欠損を低減することができる。よって、酸化物半導体層３４２ａにキャリアの生成を抑制することができるため、トランジスタの特性の変動を抑制することができる。
次に、ゲート絶縁層３４６上に、導電層３４８（図示せず）を成膜した後、フォトリソグラフィ工程により導電層３４８を所望の形状にエッチングして、ゲート電極３４８ａ、電極３４８ｂ（これと同じ層で形成される他の電極または配線を含む）を形成する（図１０（Ｄ）参照）。電極３４８ｂは、容量素子の電極として機能する。
導電層３４８は、導電層３４３と同様の材料及び方法で形成することができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、導電層３４８は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの酸素を含む導電性材料を適用することもできる。また、上記酸素を含む導電性材料と、他の金属元素を含む材料の積層構造とすることもできる。
また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ以上の仕事関数を有する材料をゲート電極３４８ａとなる導電層３４８に用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０−１〜１×１０−４Ω・ｃｍ、好ましくは固有抵抗が５×１０−２〜１×１０−４Ω・ｃｍを有する材料を導電層３４８として用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物や、窒素を含むＩｎ−Ｓｎ系酸化物や、窒素を含むＩｎ−Ｇａ系酸化物や、窒素を含むＩｎ−Ｚｎ系酸化物や、窒素を含むＩｎ系酸化物や、金属窒化物（ＩｎＮなど）などが挙げられる。導電層３４８のエッチングは、ドライエッチング法またはウェットエッチング法により行うことができる。また、ドライエッチング法とウェットエッチング法の両方を組み合わせて行ってもよい。
次に、ゲート電極３４８ａ及び電極３４８ｂが形成された後に、ゲート電極３４８ａ、ソース電極３４４ａ、ドレイン電極３４４ｂをマスクとして、酸化物半導体層３４２ａに、ｎ型の導電性を付与するドーパントを添加し、一対のドーパント領域３４９ａ、３４９ｂを形成する（図１１（Ａ）参照）。なお、酸化物半導体層３４２ａのうち、ドーパント領域３４９ａとドーパント領域３４９ｂとの間に挟まれた領域が、チャネル形成領域となる。
また、チャネル形成領域は、酸化物半導体層３４２ａにおいて、ゲート絶縁層３４６を介してゲート電極３４８ａと重なる領域に形成される。よって、トランジスタのチャネル長（Ｌ）は、ゲート電極３４８ａのソースドレイン方向の長さによって決定される（図１１（Ａ）参照）。なお、チャネル長（Ｌ）が３０ｎｍ未満のトランジスタを形成する場合に用いるレジストマスク形成のための露光を行う際には、数ｎｍ〜数十ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、トランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
また、チャネル長（Ｌ）が３０ｎｍ未満のトランジスタを形成する場合には、電子線描画装置（ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）露光機ともいう。）を用いてレジストマスクを形成することもできる。ＥＢ露光機を用いると、極めて微細なレジストマスクを形成できるため、微細化したトランジスタを作製するために好適である。
ドーパント領域３４９ａ、ドーパント領域３４９ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、ドーパント領域３４９ａ、ドーパント領域３４９ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されているドーパント領域３４９ａ、ドーパント領域３４９ｂは、酸化物半導体層３４２ａ中の他の領域に比べて導電性が高くなる。よって、ドーパント領域３４９ａ、ドーパント領域３４９ｂを酸化物半導体層３４２ａに設けることで、ソース電極３４４ａ、ドレイン電極３４４ｂの間の抵抗を下げることができる。
次に、ゲート絶縁層３４６、ゲート電極３４８ａ、および電極３４８ｂ上に、絶縁層３５０及び絶縁層３５２を形成する（図１１（Ａ）参照）。絶縁層３５０及び絶縁層３５２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成することができる。なお、絶縁層３５０及び絶縁層３５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層３５０及び絶縁層３５２の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。例えば、絶縁層３５０に、無機材料を含む材料を用い、絶縁層３５２に有機材料を含む材料を用いることもできる。
また、酸化アルミニウムは、水素や水などに対するブロッキング性を有するため、絶縁層３５０として用いることで、半導体装置の外部から混入する水素や水などが、酸化物半導体層３４２ａに混入することを防止することができるため、好ましい。また、酸化アルミニウムは、酸素に対するブロッキング性も有するため、酸化物半導体層３４２ａに含まれる酸素が外方拡散されてしまうことを抑制することもできる。絶縁層３５０として、酸化アルミニウムを用いることにより、水素や水などが酸化物半導体層３４２ａに混入することを防止するとともに、酸化物半導体層３４２ａに含まれる酸素が外方拡散されてしまうことを抑制することができるため、トランジスタの電気的特性の変動を抑制することができる。
次に、ゲート絶縁層３４６、絶縁層３５０、及び絶縁層３５２に、ドレイン電極３４４ｂにまで達する開口３５５を形成する。開口３５５の形成は、フォトリソグラフィ工程により行うことができる。その後、ドレイン電極３４４ｂに接する導電層を形成する。次に、導電層に、エッチング処理又はＣＭＰ処理を行うことにより、電極３５４を形成する（図１１（Ｂ）参照）。
次に、絶縁層３５２上に、電極３５４と接するように、配線３５６を形成する（図１１（Ｂ）参照）。電極３５４及び配線３５６は、ゲート電極３４８ａ、ソース電極３４４ａ等と同様の材料及び方法を用いて形成することができる。
また、電極３５４を設けず、開口３５５を介して配線３５６とドレイン電極３４４ｂを接続させてもよい。また、電極３５４の形成前に開口３２５を含む領域にＰＶＤ法によりチタンを薄く形成し、その後に、電極３５４またはドレイン電極３４４ｂを形成してもよい。ここで、ＰＶＤ法により形成されるチタンは、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは、ドレイン電極３４４ｂ）との接触抵抗を低減させる機能を有する。また、チタンとアルミニウムを積層することで、アルミニウム層のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア層を形成した後に、メッキ法により銅を形成してもよい。
トランジスタ１１３のゲート電極３１２ａ、トランジスタ１１１のゲート電極３１２ｂ及び電極３１３は電気的に接続されている。よって、トランジスタ１１３のゲート電極３１２ａ及びトランジスタ１１１のゲート電極３１２ｂは、トランジスタ１１５のドレイン電極３４４ｂと電気的に接続されている。なお、配線３５６を介して、トランジスタ１１１、トランジスタ１１３、及びトランジスタ１１５を図示しない他のトランジスタや端子と接続することもできる。
上述の作製方法を用いることにより、記憶素子１１０が有するトランジスタ１１１、トランジスタ１１３、及びトランジスタ１１５を形成することができる（図１１（Ｂ）参照）。なお、記憶素子１１０が有するトランジスタ１１２、トランジスタ１１４、及びトランジスタ１１７も同様に作製することができ、また、トランジスタ１１１、トランジスタ１１３、及びトランジスタ１１５等と同時に作製することができる。
また、上述の作製方法を用いることにより、酸化物半導体以外の半導体材料を用いたトランジスタ上に、酸化物半導体材料を用いたトランジスタが形成された半導体装置を作製することができる。
また、上述の作製方法を用いることにより、水素やアルカリ金属の不純物が極めて低減された酸化物半導体層３４２ａを得ることができる。このように酸化物半導体層３４２ａに含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。また、酸化物半導体層３４２ａ中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及びＣａなどのアルカリ土類金属などの不純物濃度は、具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とすることができる。
このような酸化物半導体層３４２ａをチャネルが形成される半導体層に用いたトランジスタは、オフ電流を極めて小さくすることが可能となる。具体的には、チャネル幅１μｍあたりのオフ電流を１００ｚＡ以下、さらには１０ｚＡ以下とすることができる。このオフ電流は、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタのオフ電流と比較して、極めて低い値である。このように、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ１１５は、オフ電流を極めて小さいため、図１に示す記憶素子１１０が有する記憶回路１０２及び記憶回路１０３に退避させたデータを、長期にわたり保持することができる。
また、本実施の形態に係るトランジスタは、比較的高い電界効果移動度を有するため、図１に示すトランジスタ１１５及びトランジスタ１１７に用いることにより、記憶回路１０２及び記憶回路１０３を高速動作させることが可能となる。したがって、図１に示す半導体装置において、電源の供給を停止する前に、論理回路１０１から記憶回路１０２及び記憶回路１０３へ短時間でデータを移すことができる。また、電源の供給を再開した後、記憶回路１０２及び記憶回路１０３から論理回路１０１へ短時間でデータを戻すことができる。
本発明の一態様に係る記憶素子は、チャネルが形成される半導体層に酸化物半導体以外の半導体を用いたトランジスタで構成される論理回路１０１上に、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ１１５で構成される記憶回路１０２、及びトランジスタ１１７で構成される記憶回路１０３を形成することができる。このように、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタ１１５及びトランジスタ１１７は、チャネルが形成される半導体層に酸化物半導体以外の半導体を用いたトランジスタの上に積層することが可能であるため、３次元的に記憶素子を構成することができる。したがって、記憶素子の占有面積を削減することができる。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）素子）が知られている。ＭＴＪ素子は、絶縁層を介して上下に配置している磁性体のスピンの向きが並行であれば低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したがって、本発明の一態様に係る記憶素子とは原理が全く異なっている。表１はＭＴＪ素子と、本発明の一態様に係る記憶素子との対比を示す。
Figure 2014002827
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタの、他の構成例について説明する。
図１２（Ａ）に示すトランジスタ４１１は、下地層４１２上に形成されたソース電極４１４ａ及びドレイン電極４１４ｂと、ソース電極４１４ａ及びドレイン電極４１４ｂ上に形成された酸化物半導体層４１３と、酸化物半導体層４１３、ソース電極４１４ａ、及びドレイン電極４１４ｂ上のゲート絶縁層４１５と、ゲート絶縁層４１５上において酸化物半導体層４１３と重なる位置に設けられたゲート電極４１６と、ゲート電極４１６上において酸化物半導体層４１３を覆う保護絶縁層４１７とを有する。
図１２（Ａ）に示すトランジスタ４１１は、ゲート電極４１６が酸化物半導体層４１３の上に形成されているトップゲート型であり、かつ、ソース電極４１４ａ及びドレイン電極４１４ｂが酸化物半導体層４１３の下に形成されているボトムコンタクト型である。そして、トランジスタ４１１は、ソース電極４１４ａ及びドレイン電極４１４ｂと、ゲート電極４１６とが重なっていないので、ソース電極４１４ａ及びドレイン電極４１４ｂとゲート電極４１６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層４１３は、ゲート電極４１６が形成された後に酸化物半導体層４１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対のドーパント領域４１８ａ及びドーパント領域４１８ｂを有する。また、酸化物半導体層４１３のうち、ゲート絶縁層４１５を間に挟んでゲート電極４１６と重なる領域がチャネル形成領域４１９である。酸化物半導体層４１３では、一対のドーパント領域４１８ａ及びドーパント領域４１８ｂの間にチャネル形成領域４１９が設けられている。ドーパント領域４１８ａ及びドーパント領域４１８ｂを形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモン、ホウ素などを用いることができる。
例えば、窒素をドーパントとして用いた場合、ドーパント領域４１８ａ及びドーパント領域４１８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されているドーパント領域４１８ａ及びドーパント領域４１８ｂは、酸化物半導体層４１３中の他の領域に比べて導電性が高くなる。よって、ドーパント領域４１８ａ及びドーパント領域４１８ｂを酸化物半導体層４１３に設けることで、ソース電極４１４ａ及びドレイン電極４１４ｂの間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層４１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、ドーパント領域４１８ａ及びドーパント領域４１８ｂ中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。ドーパント領域４１８ａ及びドーパント領域４１８ｂ中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらにドーパント領域４１８ａ及びドーパント領域４１８ｂの導電性を高め、ソース電極４１４ａ及びドレイン電極４１４ｂの間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極４１４ａ及びドレイン電極４１４ｂの間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、ドーパント領域４１８ａ及びドーパント領域４１８ｂ中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層４１３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層４１３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層４１３の導電率を高めることができるので、ソース電極４１４ａ及びドレイン電極４１４ｂの間の抵抗を下げることができる。
そして、ソース電極４１４ａ及びドレイン電極４１４ｂの間の抵抗を下げることで、トランジスタ４１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４１１の微細化により、当該トランジスタを用いた半導体装置の占有面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
図１２（Ｂ）に示すトランジスタ４２１は、下地層４２２上に形成された、酸化物半導体層４２３と、酸化物半導体層４２３上に形成されたソース電極４２４ａ及びドレイン電極４２４ｂと、酸化物半導体層４２３、ソース電極４２４ａ及びドレイン電極４２４ｂ上のゲート絶縁層４２５と、ゲート絶縁層４２５上において酸化物半導体層４２３と重なる位置に設けられたゲート電極４２６と、ゲート電極４２６上において酸化物半導体層４２３を覆う保護絶縁層４２７を有する。さらに、トランジスタ４２１は、ゲート電極４２６の側面に設けられた、絶縁層で形成されたサイドウォール４２０ａ、サイドウォール４２０ｂを有する。
図１２（Ｂ）に示すトランジスタ４２１は、ゲート電極４２６が酸化物半導体層４２３の上に形成されているトップゲート型であり、かつ、ソース電極４２４ａ及びドレイン電極４２４ｂが酸化物半導体層４２３の上に形成されているトップコンタクト型である。そして、トランジスタ４２１は、トランジスタ４１１と同様に、ソース電極４２４ａまたはドレイン電極４２４ｂと、ゲート電極４２６とが重なっていないので、ソース電極４２４ａまたはドレイン電極４２４ｂと、ゲート電極４２６との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層４２３は、ゲート電極４２６が形成された後に酸化物半導体層４２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂと、一対の低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂとを有する。また、酸化物半導体層４２３のうち、ゲート絶縁層４２５を間に挟んでゲート電極４２６と重なる領域がチャネル形成領域４５１である。酸化物半導体層４２３では、一対の高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂの間に、一対の低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂが設けられ、一対の低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂの間にチャネル形成領域４５１が設けられている。そして、一対の低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂは、酸化物半導体層４２３中の、ゲート絶縁層４２５を間に挟んでサイドウォール４２０ａ、サイドウォール４２０ｂと重なる領域に設けられている。
高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂ及び低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂは、上述した、トランジスタ４１１が有するドーパント領域４１８ａ及びドーパント領域４１８ｂの場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂを形成するためのドーパントの種類については、ドーパント領域４１８ａ及びドーパント領域４１８ｂの場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂは、酸化物半導体層４２３中の他の領域に比べて導電性が高くなる。よって、高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂを酸化物半導体層４２３に設けることで、ソース電極４２４ａとドレイン電極４２４ｂの間の抵抗を下げることができる。また、低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂをチャネル形成領域４５１と高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂの間に設けることで、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層４２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂ中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度ドーパント領域４２９ａ及び低濃度ドーパント領域４２９ｂも、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂ中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂの導電性を高め、ソース電極４２４ａとドレイン電極４２４ｂの間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極４２４ａとドレイン電極４２４ｂの間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度ドーパント領域４２８ａ及び高濃度ドーパント領域４２８ｂ中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層４２３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層４２３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層４２３の導電率を高めることができるので、ソース電極４２４ａとドレイン電極４２４ｂの間の抵抗を下げることができる。
そして、ソース電極４２４ａとドレイン電極４２４ｂの間の抵抗を下げることで、トランジスタ４２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図１２（Ｃ）に示すトランジスタ４３１は、下地層４３２上に形成されたソース電極４３４ａ及びドレイン電極４３４ｂと、ソース電極４３４ａ及びドレイン電極４３４ｂ上に形成された活性層として機能する酸化物半導体層４３３と、酸化物半導体層４３３、ソース電極４３４ａ、及びドレイン電極４３４ｂ上のゲート絶縁層４３５と、ゲート絶縁層４３５上において酸化物半導体層４３３と重なる位置に設けられたゲート電極４３６と、ゲート電極４３６上において酸化物半導体層４３３を覆う保護絶縁層４３７とを有する。さらに、トランジスタ４３１は、ゲート電極４３６の側面に設けられた、絶縁層で形成されたサイドウォール４３０ａ及びサイドウォール４３０ｂを有する。
図１２（Ｃ）に示すトランジスタ４３１は、ゲート電極４３６が酸化物半導体層４３３の上に形成されているトップゲート型であり、なおかつ、ソース電極４３４ａ及びドレイン電極４３４ｂが酸化物半導体層４３３の下に形成されているボトムコンタクト型である。そして、トランジスタ４３１は、トランジスタ４１１と同様に、ソース電極４３４ａ及びドレイン電極４３４ｂと、ゲート電極４３６とが重なっていないので、ソース電極４３４ａとゲート電極４３６の間、またはドレイン電極４３４ｂとゲート電極４３６の間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層４３３は、ゲート電極４３６が形成された後に酸化物半導体層４３３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂと、一対の低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂとを有する。また、酸化物半導体層４３３のうち、ゲート絶縁層４３５を間に挟んでゲート電極４３６と重なる領域がチャネル形成領域４６１である。酸化物半導体層４３３では、一対の高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂの間に、一対の低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂが設けられ、一対の低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂの間に、チャネル形成領域４６１が設けられている。そして、一対の低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂは、酸化物半導体層４３３中の、ゲート絶縁層４３５を間に挟んでサイドウォール４３０ａ及びサイドウォール４３０ｂと重なる領域に設けられている。
高濃度ドーパント領域４３８ａ、高濃度ドーパント領域４３８ｂ、低濃度ドーパント領域４３９ａ、及び低濃度ドーパント領域４３９ｂは、上述した、トランジスタ４１１が有するドーパント領域４１８ａ及びドーパント領域４１８ｂの場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂを形成するためのドーパントの種類については、ドーパント領域４１８ａ及びドーパント領域４１８ｂの場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂ中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂは、酸化物半導体層４３３中の他の領域に比べて導電性が高くなる。よって、高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂを酸化物半導体層４３３に設けることで、ソース電極４３４ａとドレイン電極４３４ｂの間の抵抗を下げることができる。また、低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂをチャネル形成領域４６１と高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂの間に設けることで、短チャネル効果によるしきい値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ系酸化物を酸化物半導体層４３３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂ中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度ドーパント領域４３９ａ及び低濃度ドーパント領域４３９ｂも、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂ中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂの導電性を高め、ソース電極４３４ａとドレイン電極４３４ｂの間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極４３４ａとドレイン電極４３４ｂの間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度ドーパント領域４３８ａ及び高濃度ドーパント領域４３８ｂ中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層４３３は、ＣＡＡＣ−ＯＳで構成されていても良い。酸化物半導体層４３３がＣＡＡＣ−ＯＳで構成されている場合、非晶質の場合に比べて酸化物半導体層４３３の導電率を高めることができるので、ソース電極４３４ａとドレイン電極４３４ｂの間の抵抗を下げることができる。
そして、ソース電極４３４ａとドレイン電極４３４ｂの間の抵抗を下げることで、トランジスタ４３１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ４３１の微細化により、当該トランジスタを用いた半導体装置の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度ドーパント領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４―５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
また、酸化物半導体層より下層に位置する下地層や、上層に位置する保護絶縁層は、アルカリ金属や、水素及び酸素に対するバリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁層として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、又は窒化酸化アルミニウムなどを用いることができる。下地層及び保護絶縁層をバリア性の高い絶縁層の単層または積層、もしくは、バリア性の高い絶縁層と、バリア性の低い絶縁層の積層としてもよい。
酸化物半導体層をバリア性の高い絶縁層で覆うことにより、外部からの不純物の侵入を防ぐとともに、酸化物半導体層中からの酸素脱離を防ぐことができる。よって、トランジスタの信頼性を向上させることができる。
図１２（Ｄ）に示すトランジスタ４４１は、絶縁層４４２中にゲート電極４４６、電極４７７、電極４７８が埋め込まれた構成を有する。このような構成は、ゲート電極４４６、電極４７７、電極４７８上に絶縁層４４２を形成した後、ＣＭＰ処理やエッチング処理によりゲート電極４４６、電極４７７、電極４７８の上面を露出させることで実現することができる。また、ＣＭＰ処理とエッチング処理を組み合わせてゲート電極４４６、電極４７７、電極４７８の上面を露出させてもよい。
また、トランジスタ４４１は、ゲート電極４４６上に形成されたゲート絶縁層４４５と、ゲート絶縁層４４５上に形成された酸化物半導体層４４３と、酸化物半導体層４４３上に形成されたソース電極４４４ａ及びドレイン電極４４４ｂを有する。ソース電極４４４ａ及びドレイン電極４４４ｂの端部は、階段形状に加工されている。また、ソース電極４４４ａ及びドレイン電極４４４ｂ上に、酸化物半導体層４４３の一部と接して形成された絶縁層４４９を有し、絶縁層４４９上に形成された電極４７６と、電極４７６上に形成された保護絶縁層４４７を有する。
図１２（Ｄ）に示すトランジスタ４４１は、ゲート電極４４６が酸化物半導体層４４３の下に形成されているボトムゲート型であり、なおかつ、ソース電極４４４ａ及びドレイン電極４４４ｂが酸化物半導体層４４３の下に形成されているボトムコンタクト型である。トランジスタ４４１のチャネル長（Ｌ）は、酸化物半導体層４４３と接するソース電極４４４ａ及びドレイン電極４４４ｂの間隔によって決定される。
また、酸化物半導体層４４３と接するゲート絶縁層４４５と絶縁層４４９は、酸素を多く含む絶縁層とすることが好ましい。
電極４７６は、ゲート電極４４６、ソース電極４４４ａ、及びドレイン電極４４４ｂと同様の材料及び方法で形成することができる。電極４７６は、ゲート電極４４６と電極４７６で酸化物半導体層４４３のチャネル形成領域を挟むように配置される。電極４７６は、ソース電極４４４ａまたはドレイン電極４４４ｂのどちらか一方に電気的に接続しても良いし、ゲート電極４４６に電気的に接続してもよい。また、どこにも接続せず電気的に浮遊した状態（フローティング）としても良い。電極４７６を設けると、複数のトランジスタを形成した時のトランジスタ間の特性ばらつきが低減し、半導体装置の動作が安定する効果が得られる。
また、電極４７６は、バックゲート電極として機能させることができる。一般に、バックゲート電極は、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。バックゲート電極は導電層で形成され、ゲート電極と同様に機能させることができる。電極４７６は、ゲート電極４４６と電極４７６で酸化物半導体層４４３のチャネル形成領域を挟むように配置されるため、バックゲート電極として機能させることができる。よって、電極４７６は、ゲート電極４４６と同様に機能させることができる。また、ゲート電極４４６の電位とは別に、電極４７６の電位を変化させることで、トランジスタのしきい値電圧を変化させることができる。また、電極４７６をゲート電極として用いて、ゲート電極４４６をバックゲート電極として用いることも可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態で示した記憶装置を用いた信号処理回路の構成について説明する。
図１３に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図１３に示す信号処理回路５００は、演算回路５０１、演算回路５０２、記憶装置５０３、記憶装置５０４、記憶装置５０５、制御装置５０６、電源制御回路５０７、記憶装置５０８を有する。
演算回路５０１、演算回路５０２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶装置５０３は、演算回路５０１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置５０４は、演算回路５０２における演算処理の際に、データを一時的に保持するレジスタとして機能する。
また、記憶装置５０５はメインメモリとして用いることができ、制御装置５０６が実行するプログラムをデータとして記憶する、或いは演算回路５０１、演算回路５０２からのデータを記憶することができる。
制御装置５０６は、信号処理回路５００が有する演算回路５０１、演算回路５０２、記憶装置５０３、記憶装置５０４、記憶装置５０５、記憶装置５０８の動作を統括的に制御する回路である。なお、図１３では、制御装置５０６が信号処理回路５００の一部である構成を示しているが、制御装置５０６は信号処理回路５００の外部に設けられていても良い。
また、記憶装置への電源の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源の供給を停止するようにしても良い。例えば、演算回路５０１と記憶装置５０３において、動作が行われない場合、演算回路５０１及び記憶装置５０３への電源の供給を停止するようにしても良い。
また、電源制御回路５０７は、信号処理回路５００が有する演算回路５０１、演算回路５０２、記憶装置５０３、記憶装置５０４、記憶装置５０５、制御装置５０６、記憶装置５０８へ供給する電源の大きさを制御する。そして、電源の供給を停止する場合、電源の供給を停止するためのスイッチング素子は、電源制御回路５０７に設けられていても良いし、演算回路５０１、演算回路５０２、記憶装置５０３、記憶装置５０４、記憶装置５０５、制御装置５０６、記憶装置５０８のそれぞれに設けられていても良い。後者の場合、電源制御回路５０７は、必ずしも本発明の一態様に係る信号処理回路に設ける必要はない。
また、メインメモリである記憶装置５０５と、制御装置５０６との間に、キャッシュメモリとして機能する記憶装置５０８を設けることが好ましい。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。
記憶装置５０３、記憶装置５０４、記憶装置５０８のそれぞれに、本発明の一態様に係る記憶装置を用いることで、短時間、電源の供給を停止しても記憶装置のデータを保持することができる。また、記憶装置に保持されたデータを外部の不揮発性記憶装置にデータを移す必要がなくなるため、短時間で電源の供給を停止することができる。また、電源の供給を開始した後も、記憶装置に保持されたデータを短時間で電源供給停止前の状態に復元することができる。このような記憶装置５０３、記憶装置５０４、記憶装置５０８を信号処理回路５００に用いることで、短時間の電源供給停止も容易に行うことができ、消費電力を低減することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本発明の一態様に係る記憶素子、記憶装置または信号処理回路は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した記憶素子、記憶装置または信号処理回路が搭載された電子機器の例について説明する。
図１４（Ａ）は、ノート型のパーソナルコンピュータであり、本体３００１、筐体３００２、表示部３００３、キーボード３００４などによって構成されている。筐体３００２の内部には、本発明の一態様に係る記憶素子、記憶装置または信号処理回路が搭載されている。そのため、必要に応じて電力の供給を停止することができる。また、本発明の一態様に係る記憶装置または信号処理回路は、電源の供給の停止動作、及び電源の供給の再開動作が速いため、短時間の電源供給停止が容易であり、ノート型のパーソナルコンピュータの消費電力を効率よく低減することができる。
図１４（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体３０２１には表示部３０２３と、外部インターフェイス３０２５と、操作ボタン３０２４等が設けられている。また操作用の付属品としてスタイラス３０２２がある。本体３０２１内部には、本発明の一態様に係る記憶素子、記憶装置または信号処理回路が搭載されている。そのため、必要に応じて電力の供給を停止することができる。また、本発明の一態様に係る記憶装置または信号処理回路は、電源の供給の停止動作、及び電源の供給の再開動作が速いため、短時間の電源供給停止が容易であり、携帯情報端末の消費電力を効率よく低減することができる。
図１４（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍は、筐体２７０６および筐体２７０４の２つの筐体で構成されている。筐体２７０６および筐体２７０４は、軸部２７１２により一体とされており、該軸部２７１２を軸として開閉動作を行うことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０６には表示部２７０５が組み込まれ、筐体２７０４には表示部２７０７が組み込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図１４（Ｃ）では表示部２７０５）に文章を表示し、左側の表示部（図１４（Ｃ）では表示部２７０７）に画像を表示することができる。筐体２７０４及び筐体２７０６の少なくとも一方の内部には、本発明の一態様に係る記憶素子、記憶装置または信号処理回路が搭載されている。そのため、必要に応じて電力の供給を停止することができる。また、本発明の一態様に係る記憶装置または信号処理回路は、電源の供給の停止動作、及び電源の供給の再開動作が速いため、短時間の電源供給停止が容易であり、電子書籍の消費電力を効率よく低減することができる。
また、図１４（Ｃ）では、筐体２７０６に操作部などを備えた例を示している。例えば、筐体２７０６において、電源端子２７２１、操作キー２７２３、スピーカー２７２５などを備えている。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
図１４（Ｄ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯電話の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。
筐体２８００及び筐体２８０１の少なくとも一方の内部には、本発明の一態様に係る記憶素子、記憶装置または信号処理回路が搭載されている。そのため、必要に応じて電力の供給を停止することができる。また、本発明の一態様に係る記憶装置または信号処理回路は、電源の供給の停止動作、及び電源の供給の再開動作が速いため、短時間の電源供給停止が容易であり、携帯電話の消費電力を効率よく低減することができる。
また、表示パネル２８０２はタッチパネルを備えており、図１４（Ｄ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１４（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図１４（Ｅ）は、デジタルビデオカメラであり、本体３０５１、表示部（Ａ）３０５７、接眼部３０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６などによって構成されている。本体３０５１の内部には、本発明の一態様に係る記憶素子、記憶装置または信号処理回路が搭載されている。そのため、必要に応じて電力の供給を停止することができる。また、本発明の一態様に係る記憶装置または信号処理回路は、電源の供給の停止動作、及び電源の供給の再開動作が速いため、短時間の電源供給停止が容易であり、デジタルビデオカメラの消費電力を効率よく低減することができる。
図１４（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持した構成を示している。筐体９６０１の内部には、本発明の一態様に係る記憶素子、記憶装置または信号処理回路が搭載されている。そのため、必要に応じて電力の供給を停止することができる。また、本発明の一態様に係る記憶装置または信号処理回路は、電源の供給の停止動作、及び電源の供給の再開動作が速いため、短時間の電源供給停止が容易であり、テレビジョン装置の消費電力を効率よく低減することができる。
テレビジョン装置の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 記憶装置
１０１ 論理回路
１０２ 記憶回路
１０３ 記憶回路
１０４ インバータ回路
１０５ インバータ回路
１０６ スイッチ
１０７ スイッチ
１０８ プリチャージ回路
１１０ 記憶素子
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ 容量素子
１１７ トランジスタ
１１８ 容量素子
１２３ トランジスタ
１２４ トランジスタ
２００ 記憶装置
２０１ 記憶装置
２１０ メモリセルアレイ
２１１ 駆動回路
２１２ 駆動回路
２２１ 配線
２２２ 配線
２２３ 配線
２２４ 配線
３００ 基板
３０２ 絶縁層
３０４ 半導体層
３０８ 半導体層
３１０ 半導体層
３１２ 導電層
３１３ 電極
３２４ 絶縁層
３２５ 開口
３３０ トランジスタ
３３１ 曲線
３４２ 酸化物半導体層
３４３ 導電層
３４６ ゲート絶縁層
３４８ 導電層
３５０ 絶縁層
３５２ 絶縁層
３５４ 電極
３５５ 開口
３５６ 配線
４１１ トランジスタ
４１２ 下地層
４１３ 酸化物半導体層
４１５ ゲート絶縁層
４１６ ゲート電極
４１７ 保護絶縁層
４１９ チャネル形成領域
４２１ トランジスタ
４２２ 下地層
４２３ 酸化物半導体層
４２５ ゲート絶縁層
４２６ ゲート電極
４２７ 保護絶縁層
４３１ トランジスタ
４３２ 下地層
４３３ 酸化物半導体層
４３５ ゲート絶縁層
４３６ ゲート電極
４３７ 保護絶縁層
４４１ トランジスタ
４４２ 絶縁層
４４３ 酸化物半導体層
４４５ ゲート絶縁層
４４６ ゲート電極
４４７ 保護絶縁層
４４９ 絶縁層
４５１ チャネル形成領域
４６１ チャネル形成領域
４７６ 電極
４７７ 電極
４７８ 電極
５００ 信号処理回路
５０１ 演算回路
５０２ 演算回路
５０３ 記憶装置
５０４ 記憶装置
５０５ 記憶装置
５０６ 制御装置
５０７ 電源制御回路
５０８ 記憶装置
７０１ 期間
７０２ 期間
７０３ 期間
７０４ 期間
７０５ 期間
７０６ 期間
７０７ 期間
７０８ 期間
７０９ 期間
７２１ 部位
７２２ 部位
２７０４ 筐体
２７０５ 表示部
２７０６ 筐体
２７０７ 表示部
２７１２ 軸部
２７２１ 電源端子
２７２３ 操作キー
２７２５ スピーカー
２８００ 筐体
２８０１ 筐体
２８０２ 表示パネル
２８０３ スピーカー
２８０４ マイクロフォン
２８０５ 操作キー
２８０６ ポインティングデバイス
２８０７ カメラ用レンズ
２８０８ 外部接続端子
２８１０ 太陽電池セル
２８１１ 外部メモリスロット
３００１ 本体
３００２ 筐体
３００３ 表示部
３００４ キーボード
３０２１ 本体
３０２２ スタイラス
３０２３ 表示部
３０２４ 操作ボタン
３０２５ 外部インターフェイス
３０５１ 本体
３０５３ 接眼部
３０５４ 操作スイッチ
３０５６ バッテリー
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
３０４ａ 半導体層
３０４ｂ 半導体層
３０６ａ ゲート絶縁層
３０６ｂ ゲート絶縁層
３１２ａ ゲート電極
３１２ｂ ゲート電極
３１４ａ 不純物領域
３１４ｂ 不純物領域
３１６ａ 不純物領域
３１６ｂ 不純物領域
３１８ａ サイドウォール
３１８ｂ サイドウォール
３１８ｃ サイドウォール
３１８ｄ サイドウォール
３２０ａ 不純物領域
３２０ｂ 不純物領域
３２２ａ 不純物領域
３２２ｂ 不純物領域
３４２ａ 酸化物半導体層
３４４ａ ソース電極
３４４ｂ ドレイン電極
３４８ａ ゲート電極
３４８ｂ 電極
３４９ａ ドーパント領域
３４９ｂ ドーパント領域
４１４ａ ソース電極
４１４ｂ ドレイン電極
４１８ａ ドーパント領域
４１８ｂ ドーパント領域
４２０ａ サイドウォール
４２０ｂ サイドウォール
４２４ａ ソース電極
４２４ｂ ドレイン電極
４２８ａ 高濃度ドーパント領域
４２８ｂ 高濃度ドーパント領域
４２９ａ 低濃度ドーパント領域
４２９ｂ 低濃度ドーパント領域
４３０ａ サイドウォール
４３０ｂ サイドウォール
４３４ａ ソース電極
４３４ｂ ドレイン電極
４３８ａ 高濃度ドーパント領域
４３８ｂ 高濃度ドーパント領域
４３９ａ 低濃度ドーパント領域
４３９ｂ 低濃度ドーパント領域
４４４ａ ソース電極
４４４ｂ ドレイン電極
７０４ａ 期間
７０４ｂ 期間
７０４ｃ 期間

Claims (13)

  1. 第１のノードと第２のノードに異なる電位を保持する論理回路と、
    第１のトランジスタ及び第１の容量素子を有する第１の記憶回路と、
    第２のトランジスタ及び第２の容量素子を有する第２の記憶回路と、
    を有し、
    前記第１のトランジスタのソースまたはドレインの一方は前記第１のノードに接続され、
    前記第１のトランジスタのソースまたはドレインの他方と前記第１の容量素子の一方の電極は第３のノードに接続され、
    前記第２のトランジスタのソースまたはドレインの一方は前記第２のノードに接続され、
    前記第２のトランジスタのソースまたはドレインの他方と前記第２の容量素子の一方の電極は第４のノードに接続され、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートは第１の配線に接続され、
    前記第１の容量素子の他方の電極と前記第２の容量素子の他方の電極は第２の配線に接続される記憶素子の駆動方法であって、
    第１の期間において、
    前記第２の配線に第１のバイアス電位を供給し、
    前記第１の配線に前記第１のトランジスタと前記第２のトランジスタをオン状態とする電位を供給して、前記第３のノードに前記第１のノードの電位を供給し、前記第４のノードに前記第２のノードの電位を供給し、
    第２の期間において、
    前記第１の配線に前記第１のトランジスタと前記第２のトランジスタをオフ状態とする電位を供給した後に、前記第２の配線に第２のバイアス電位を供給し、
    第３の期間において、
    前記論理回路への電源の供給を停止することを特徴とする記憶素子の駆動方法。
  2. 請求項１において、
    前記第１のトランジスタと前記第２のトランジスタは、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタであることを特徴とする記憶素子の駆動方法。
  3. 請求項１または請求項２において、
    前記第１のバイアス電位は、前記第２のバイアス電位よりも低い電位であることを特徴とする記憶素子の駆動方法。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記論理回路は、インバータ回路を有することを特徴とする記憶素子の駆動方法。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第１の期間と前記第２の期間中に、
    前記論理回路に第１の電源電位と第２の電源電位が供給されることを特徴とする記憶素子の駆動方法。
  6. 請求項５において、
    前記第３の期間中に、
    前記第１の電源電位と前記第２の電源電位を同電位とすることで、
    前記論理回路への電源の供給を停止することを特徴とする記憶素子の駆動方法。
  7. 請求項６において、
    前記第３の期間中に、
    前記第１の電源電位と、前記第２の電源電位と、前記第１の配線の電位と、前記第２の配線の電位が、同電位であることを特徴とする記憶素子の駆動方法。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記第１のトランジスタと前記第２のトランジスタは、
    エンハンスメント型のトランジスタであることを特徴とする記憶素子の駆動方法。
  9. 第１のノードと第２のノードに異なる電位を保持する論理回路と、
    第１のトランジスタ及び第１の容量素子を有する第１の記憶回路と、
    第２のトランジスタ及び第２の容量素子を有する第２の記憶回路と、
    を有し、
    前記第１のトランジスタのソースまたはドレインの一方は前記第１のノードに接続され、
    前記第１のトランジスタのソースまたはドレインの他方と前記第１の容量素子の一方の電極は第３のノードに接続され、
    前記第２のトランジスタのソースまたはドレインの一方は前記第２のノードに接続され、
    前記第２のトランジスタのソースまたはドレインの他方と前記第２の容量素子の一方の電極は第４のノードに接続され、
    前記第１のトランジスタのゲートと前記第２のトランジスタのゲートは第１の配線に接続され、
    前記第１の容量素子の他方の電極と前記第２の容量素子の他方の電極は第２の配線に接続される記憶素子の駆動方法であって、
    前記第２の配線に第２のバイアス電位が供給され、
    前記論理回路への電源の供給が停止されている状態で、
    第４の期間において、
    前記第２の配線に第３のバイアス電位を供給した後、
    前記第１の配線に前記第１のトランジスタと前記第２のトランジスタをオン状態とする電位を供給し、前記第１のノードに前記第３のノードの電位を供給し、前記第２のノードに前記第４のノードの電位を供給し、
    第５の期間において、
    前記論理回路の電源の供給を開始することを特徴とする記憶素子の駆動方法。
  10. 請求項９において、
    前記第１のトランジスタと前記第２のトランジスタは、チャネルが形成される半導体層に酸化物半導体を用いたトランジスタであることを特徴とする記憶素子の駆動方法。
  11. 請求項９または請求項１０において、
    前記第３のバイアス電位は、前記第２のバイアス電位よりも高い電位であることを特徴とする記憶素子の駆動方法。
  12. 請求項９乃至請求項１１のいずれか一項において、
    前記第１のトランジスタと前記第２のトランジスタをオン状態とする前に、
    前記第１のノードと前記第２のノードにプリチャージ電位を供給することを特徴とする記憶素子の駆動方法。
  13. 請求項９乃至請求項１２のいずれか一項において、
    前記第１のトランジスタと前記第２のトランジスタは、
    エンハンスメント型のトランジスタであることを特徴とする記憶素子の駆動方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0654289A (ja) * 1992-07-28 1994-02-25 Hitachi Ltd 映像信号記録装置及び再生装置
JP2015180994A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2016018938A (ja) * 2014-07-10 2016-02-01 株式会社東芝 半導体装置およびその製造方法
WO2016067585A1 (ja) * 2014-10-29 2016-05-06 株式会社Ｊｏｌｅｄ 薄膜半導体装置、有機ｅｌ表示装置及び薄膜半導体装置の製造方法
JP2019200834A (ja) * 2014-06-20 2019-11-21 株式会社半導体エネルギー研究所 半導体装置
JP2021121024A (ja) * 2014-01-16 2021-08-19 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI616873B (zh) * 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP2014195241A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP2015118724A (ja) 2013-11-13 2015-06-25 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
KR102329066B1 (ko) * 2014-02-28 2021-11-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법, 및 전자 기기
JP6442321B2 (ja) * 2014-03-07 2018-12-19 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法、並びに電子機器
JP6495698B2 (ja) * 2014-03-20 2019-04-03 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
TWI791952B (zh) 2014-12-18 2023-02-11 日商半導體能源研究所股份有限公司 半導體裝置、感測裝置和電子裝置
WO2017009738A1 (ja) * 2015-07-14 2017-01-19 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102687427B1 (ko) * 2015-12-28 2024-07-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 포함하는 표시 장치
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
JP2022135619A (ja) * 2021-03-05 2022-09-15 シャープディスプレイテクノロジー株式会社 アクティブマトリクス基板およびその製造方法
US11723187B2 (en) 2021-03-16 2023-08-08 Tokyo Electron Limited Three-dimensional memory cell structure
US20230008349A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Sram device for fpga application

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002304889A (ja) * 2001-04-10 2002-10-18 Foundation For The Promotion Of Industrial Science 半導体メモリ
WO2004040582A1 (ja) * 2002-11-01 2004-05-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法
US20080225590A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within sram devices
WO2009028298A1 (ja) * 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
JP2011076079A (ja) * 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 表示装置、および電子機器
JP2011142314A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011171723A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 信号処理回路、及び信号処理回路の駆動方法

Family Cites Families (115)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH1078836A (ja) 1996-09-05 1998-03-24 Hitachi Ltd データ処理装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000077982A (ja) 1998-08-27 2000-03-14 Kobe Steel Ltd 半導体集積回路
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP2000293989A (ja) * 1999-04-07 2000-10-20 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (fr) 2001-11-05 2003-05-15 Japan Science And Technology Agency Film mince monocristallin homologue a super-reseau naturel, procede de preparation et dispositif dans lequel est utilise ledit film mince monocristallin
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005092922A (ja) 2003-09-12 2005-04-07 Fujitsu Ltd 強誘電体メモリ
US20050190597A1 (en) 2004-02-27 2005-09-01 Yoshihisa Kato Semiconductor device
JP3907664B2 (ja) 2004-02-27 2007-04-18 松下電器産業株式会社 半導体記憶装置
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
EP2226847B1 (en) 2004-03-12 2017-02-08 Japan Science And Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
JP2005276253A (ja) 2004-03-23 2005-10-06 Matsushita Electric Ind Co Ltd 半導体装置及びその駆動方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011114866A1 (en) 2010-03-17 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP5846789B2 (ja) 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
WO2012029638A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
TWI616873B (zh) 2011-05-20 2018-03-01 半導體能源研究所股份有限公司 儲存裝置及信號處理電路
JP6082189B2 (ja) 2011-05-20 2017-02-15 株式会社半導体エネルギー研究所 記憶装置及び信号処理回路
US8946821B2 (en) * 2012-01-11 2015-02-03 GlobalFoundries, Inc. SRAM integrated circuits and methods for their fabrication

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002304889A (ja) * 2001-04-10 2002-10-18 Foundation For The Promotion Of Industrial Science 半導体メモリ
WO2004040582A1 (ja) * 2002-11-01 2004-05-13 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法
US20080225590A1 (en) * 2007-03-12 2008-09-18 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within sram devices
WO2009028298A1 (ja) * 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
JP2011076079A (ja) * 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 表示装置、および電子機器
JP2011142314A (ja) * 2009-12-11 2011-07-21 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011171723A (ja) * 2010-01-20 2011-09-01 Semiconductor Energy Lab Co Ltd 信号処理回路、及び信号処理回路の駆動方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0654289A (ja) * 1992-07-28 1994-02-25 Hitachi Ltd 映像信号記録装置及び再生装置
JP2021121024A (ja) * 2014-01-16 2021-08-19 株式会社半導体エネルギー研究所 半導体装置
JP7171813B2 (ja) 2014-01-16 2022-11-15 株式会社半導体エネルギー研究所 半導体装置
JP2015180994A (ja) * 2014-03-06 2015-10-15 株式会社半導体エネルギー研究所 半導体装置
JP2019200834A (ja) * 2014-06-20 2019-11-21 株式会社半導体エネルギー研究所 半導体装置
JP2016018938A (ja) * 2014-07-10 2016-02-01 株式会社東芝 半導体装置およびその製造方法
WO2016067585A1 (ja) * 2014-10-29 2016-05-06 株式会社Ｊｏｌｅｄ 薄膜半導体装置、有機ｅｌ表示装置及び薄膜半導体装置の製造方法

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