JP6415647B2 - 半導体装置 - Google Patents

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Description

本発明は、記憶素子を利用した記憶装置及びその作製方法、並びに駆動方法に関する。ま
た、該記憶装置を有する信号処理回路に関する。
近年、パーソナルコンピュータ、携帯電話等の電子機器の普及に伴い、電子機器の高性能
化の要求が高まっている。このような電子機器の高性能化を実現するためには、メモリの
高性能化、インターフェイスの高速化、外部機器の処理性能の向上などが挙げられるが、
とりわけメモリの高性能化が求められている。
ここでいうメモリとは、データやプログラムを記憶するためのメインメモリの他に、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の信号処理回路に含まれるレ
ジスタやキャッシュメモリなども含まれる。レジスタは、演算処理やプログラムの実行状
態の保持などのために一時的にデータを保持するために設けられている。また、キャッシ
ュメモリは、演算回路とメインメモリとの間に介在し、低速なメインメモリへのアクセス
を減らして演算処理を高速に行うために設けられている。レジスタやキャッシュメモリ等
の記憶装置は、メインメモリよりも高速でデータの書き込みを行う必要がある。よって、
通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性の記憶回路が用いられ
る。
ところで、消費電力を抑えるため、データの入出力が行われない期間において信号処理回
路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、
レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し
、上記データをその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理回路
において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリ等に記憶されたデ
ータは保持される（例えば、特許文献１参照）。
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給
停止の前に、揮発性の記憶回路内のデータをハードディスク、フラッシュメモリ等の外部
の記憶装置に移すことで、データの消失を防ぐこともできる。
特開平１０−０７８８３６号公報
特許文献１に開示されたような信号処理回路において、電源の供給を停止する間、外部の
記憶装置に揮発性の記憶回路のデータを記憶させる方法では、電源の供給を再開した後、
外部の記憶装置から揮発性の記憶回路にデータを戻すための時間を要する。よって、この
ような信号処理回路は、消費電力の低減を目的とした短時間の電源供給停止には適さない
。
上述の課題に鑑み、本発明の一態様は、電源の供給を停止しても、記憶している論理状態
が消えない記憶装置を提供することを目的の一つとする。また、該記憶装置を用いること
で、電源の供給の停止により消費電力を抑えることができる信号処理回路を提供すること
を目的の一とする。
本発明の一態様に係る記憶装置は、論理回路と、第１の記憶回路と、第２の記憶回路と、
を有する記憶素子と、プリチャージ回路と、を有する。具体的な構成について以下に説明
する。
本発明の一態様に係る記憶装置は、第１及び第２のノードを有する論理回路と、第１のノ
ードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１
のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャー
ジ回路と、を有し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に
形成されるトランジスタ及び容量素子を有し、プリチャージ回路は、プリチャージ電位を
第１のノード及び第２のノードに出力する。
記憶装置に電源が供給されている間は、論理回路の第１のノード及び第２のノードに、デ
ータを保持する。電源の供給が停止される前に、論理回路の第１のノード及び第２のノー
ドに保持されたデータを、第１のノード及び第２のノードに接続された第１の記憶回路及
び第２の記憶回路にそれぞれ保持する。
第１の記憶回路及び第２の記憶回路が有するトランジスタは、オフ電流が低いことが好ま
しい。具体的に、オフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以
下とすることが好ましい。オフ電流が低いトランジスタとして、チャネルがシリコンのバ
ンドギャップよりも大きい半導体でなる層や基板中に形成されるトランジスタであること
が好ましい。バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは
３ｅＶ以上である半導体として、例えば、酸化物半導体が挙げられる。チャネルが酸化物
半導体に形成されるトランジスタはオフ電流が極めて小さいという特徴を有している。
したがって、該トランジスタを、第１の記憶回路及び第２の記憶回路に用いることにより
、該トランジスタがオフ状態である場合、該トランジスタに接続された容量素子によって
、長期間にわたり電位を保持することが可能である。また、電源の供給を停止した場合で
あっても、論理回路の論理状態を第１の記憶回路及び第２の記憶回路に保持することが可
能である。このような記憶素子を用いることで、電源を切っても記憶している論理状態が
消えない記憶装置を提供することができる。
また、電源の供給を停止する前に、記憶装置に保持されたデータを別の記憶装置に移す必
要がなくなるため、短時間で、電源の供給を停止することができる。
酸化物半導体膜は、インジウム、ガリウム、錫、及び亜鉛から選ばれた二種類以上の元素
を含んでいる。
本発明の一態様に係る記憶装置は、プリチャージ回路が設けられ、該プリチャージ回路に
論理回路、第１の記憶回路、及び第２の記憶回路がそれぞれ接続されている。記憶装置に
電源の供給を再開し、第１の記憶回路及び第２の記憶回路に保持されたデータを論理回路
に復元する際に、プリチャージ回路から出力されたプリチャージ電位を、論理回路と第１
の記憶回路とが接続された第１のノード、及び論理回路と第２の記憶回路とが接続された
第２のノードにそれぞれ与える。その後、第１の記憶回路及び第２の記憶回路が有するト
ランジスタをそれぞれオン状態とする。これにより、第１の記憶回路及び第２の記憶回路
に保持された電位に基づいて、論理回路の第１のノード及び第２のノードの電位が変動し
、電源の供給の停止前に保持されていた電位に確定させることができる。したがって、第
１の記憶回路及び第２の記憶回路から論理回路の第１のノード及び第２のノードへのデー
タの復元を短時間で行うことができる。
また、本発明の一態様に係る記憶装置を信号処理回路に用いることにより、短時間の電源
の供給の停止を行う場合に、消費電力を抑えることができる。
本発明の一態様により、電源の供給を停止しても記憶している論理状態が消えない記憶装
置を提供することができる。また、該記憶装置を用いることで、電源供給停止により消費
電力を抑えることができる信号処理回路を提供することができる。
記憶装置の回路図。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の回路図。 メモリセルアレイの回路図。 記憶装置の動作を示すタイミングチャート。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 記憶装置の作製方法を示す図。 トランジスタの断面図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 トランジスタの上面図及び断面図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 信号処理回路のブロック図。 電子機器の図。
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れかわることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることがで
きるものとする。
また、電圧は、ある電位と基準の電位（例えばグラウンド電位）との電位差のことを示す
場合が多い。よって、本明細書において、電圧、電位、電位差を、各々、電位、電圧、電
圧差と言い換えることが可能である。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限
定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート
絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位
置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも
、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すもの
である。
（実施の形態１）
本発明の一態様に係る記憶素子及び記憶装置について、図１を参照して説明する。図１に
、記憶装置１００の回路構成を示す。
〈記憶装置の構成〉
図１に示す記憶装置１００は、記憶素子１１０及びプリチャージ回路１０８を有する。
記憶素子１１０は、論理回路１０１、記憶回路１０２、及び記憶回路１０３を有する。ま
た、記憶素子１１０は、上述の回路に加えて、スイッチ１０６及びスイッチ１０７を有し
ていてもよい。また、主電源を第１の電源電位Ｖ１とする（図示せず）。なお、回路図に
おいては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号（Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略）を併記する場合がある。
論理回路１０１は、２個のｐチャネル型のトランジスタ１１１、トランジスタ１１２と、
２個のｎチャネル型のトランジスタ１１３、トランジスタ１１４の合計４つのトランジス
タで構成される。トランジスタ１１１及びトランジスタ１１３、並びにトランジスタ１１
２及びトランジスタ１１４は、それぞれインバータを構成し、互いの入出力端子は交叉接
続されて、２つの安定状態をもつフリップフロップを構成する。
本明細書等では、トランジスタ１１１及びトランジスタ１１３で構成されるインバータを
第１のインバータ回路と呼び、トランジスタ１１２及びトランジスタ１１４で構成される
インバータを第２のインバータ回路と呼ぶ。第２のインバータ回路の入力端子と、第１の
インバータ回路の出力端子と、スイッチ１０６の第１の端子とは互いに電気的に接続して
おり、その接続点を論理回路１０１のノードＯとし、第１のインバータ回路の入力端子と
、第２のインバータ回路の出力端子と、スイッチ１０７の第１の端子とは互いに電気的に
接続しており、その接続点を論理回路１０１のノードＰとする。また、トランジスタ１１
３のソース又はドレインの一方と、トランジスタ１１４のソース又はドレインの一方とで
構成されるノードを論理回路１０１のノードＱとし、トランジスタ１１１のソース又はド
レインの一方と、トランジスタ１１２のソース又はドレインの一方とで構成されるノード
を論理回路１０１のノードＲとする。また、ノードＱには、第２の電源電位Ｖ２（例えば
、ＶＳＳ）が入力され、ノードＲには、第３の電源電位Ｖ３（例えば、ＶＤＤ）が入力さ
れる。
記憶回路１０２は、トランジスタ１１５及び容量素子１１６を有する。ここで、トランジ
スタ１１５のソース又はドレインの一方は、論理回路１０１のノードＯと接続され、トラ
ンジスタ１１５のソース又はドレインの他方は、容量素子１１６の一対の電極のうち一方
と接続される。また、トランジスタ１１５と容量素子１１６の接続点をノードＭとする。
また、トランジスタ１１５のゲートには、制御信号Ｓ２が入力される。
記憶回路１０３は、トランジスタ１１７及び容量素子１１８を有する。ここで、トランジ
スタ１１７のソース又はドレインの一方は、論理回路１０１のノードＰと接続され、トラ
ンジスタ１１７のソース又はドレインの他方は、容量素子１１８の一対の電極のうち一方
と接続される。また、トランジスタ１１７及び容量素子１１８の接続点をノードＮとする
。また、トランジスタ１１７のゲートには、制御信号Ｓ２が入力される。
ここで、トランジスタ１１５及びトランジスタ１１７は、オフ電流が低いことが好ましい
。具体的に、オフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下と
することが好ましい。オフ電流が低いトランジスタとして、チャネルがシリコンのバンド
ギャップよりも大きい半導体でなる層や基板中に形成されるトランジスタであることが好
ましい。バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅ
Ｖ以上である半導体として、例えば、酸化物半導体が挙げられる。チャネルが酸化物半導
体に形成されるトランジスタはオフ電流が極めて小さいという特徴を有している。
したがって、トランジスタ１１５に、チャネルが酸化物半導体に形成されるトランジスタ
を用いることにより、トランジスタ１１５がオフ状態である場合、ノードＭの電位を長期
間にわたり保持することができる。同様に、トランジスタ１１７に、チャネルが酸化物半
導体に形成されるトランジスタを用いることにより、トランジスタ１１７がオフ状態であ
る場合、ノードＮの電位を長期間にわたり保持することができる。
また、酸化物半導体材料として、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、トランジ
スタの電界効果移動度を、３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ
以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とすることができるため、記憶回路１０
２及び記憶回路１０３を高速動作させることが可能となる。
スイッチ１０６は、トランジスタ１２３で構成される。スイッチ１０６の第１の端子は、
トランジスタ１２３のソース又はドレインの一方に相当し、第２の端子は、トランジスタ
１２３のソース又はドレインの他方に相当し、第３の端子は、トランジスタ１２３のゲー
トに相当する。スイッチ１０６の第１の端子は、論理回路１０１のノードＯと接続される
。また、スイッチ１０６の第２の端子には、データＤが入力される。スイッチ１０６とし
て、ｎチャネル型トランジスタを用いる場合について説明するが、ｐチャネル型トランジ
スタを用いてもよい。また、スイッチ１０６は、ｎチャネル型トランジスタとｐチャネル
型トランジスタとを組み合わせて用いてもよい。例えば、スイッチ１０６は、アナログス
イッチとしてもよい。
スイッチ１０７は、トランジスタ１２４で構成される。スイッチ１０７の第１の端子は、
トランジスタ１２４のソース又はドレインの一方に相当し、第２の端子は、トランジスタ
１２４のソース又はドレインの他方に相当し、第３の端子は、トランジスタ１２４のゲー
トに相当する。スイッチ１０７の第１の端子は、論理回路１０１のノードＰと接続される
。また、スイッチ１０７の第２の端子には、データＤＢが入力される。スイッチ１０７と
して、ｎチャネル型トランジスタを用いる場合について説明するが、ｐチャネル型トラン
ジスタを用いてもよい。また、スイッチ１０７は、ｎチャネル型トランジスタとｐチャネ
ル型トランジスタとを組み合わせて用いてもよい。例えば、スイッチ１０７は、アナログ
スイッチとしてもよい。
スイッチ１０６の第３の端子及びスイッチ１０７の第３の端子には、制御信号Ｓ１が入力
される。スイッチ１０６の第３の端子に制御信号Ｓ１が入力されることによって、第１の
端子と第２の端子の間の導通または非導通（トランジスタ１２３のオン状態またはオフ状
態）が選択される。同様に、スイッチ１０７の第３の端子に制御信号Ｓ１が入力されるこ
とによって、第１の端子と第２の端子の間の導通または非導通（トランジスタ１２４のオ
ン状態またはオフ状態）が選択される。
プリチャージ回路１０８は、トランジスタ１２５、トランジスタ１２６、及びトランジス
タ１２７を有する。トランジスタ１２５のソース又はドレインの一方、及びトランジスタ
１２６のソース又はドレインの一方は、論理回路１０１のノードＯと接続され、トランジ
スタ１２５のソース又はドレインの他方、及びトランジスタ１２７のソース又はドレイン
の一方は、論理回路１０１のノードＰと接続される。また、トランジスタ１２６のソース
又はドレインの他方、及びトランジスタ１２７のソース又はドレインの他方からプリチャ
ージ電位ＶＰＲＥ（例えば、ＶＤＤ／２）が与えられる。また、トランジスタ１２５、ト
ランジスタ１２６、およびトランジスタ１２７のゲートには、制御信号Ｓ３が入力される
。
本実施の形態では、トランジスタ１１１、トランジスタ１１２を、ｐチャネル型トランジ
スタとし、トランジスタ１１５、トランジスタ１１７、トランジスタ１２３〜１２７を、
ｎチャネル型トランジスタとして説明するが、これに限定されず、トランジスタの導電型
は適宜設定することができる。
〈記憶装置の駆動方法１〉
次に、図１に示す記憶装置１００の駆動方法の一について、図２に示すタイミングチャー
トを参照して説明する。
図２のタイミングチャートにおいて、Ｖ１は第１の電源電位（主電源を表す）であり、Ｓ
１は制御信号Ｓ１の電位であり、Ｓ２は制御信号Ｓ２の電位であり、Ｓ３は制御信号Ｓ３
の電位であり、Ｏは論理回路１０１のノードＯの電位であり、Ｐは論理回路１０１のノー
ドＰの電位であり、Ｖ２は第２の電源電位であり、Ｖ３は第３の電源電位であり、Ｍはノ
ードＭの電位であり、ＮはノードＮの電位であり、ＤはデータＤの電位であり、ＤＢはデ
ータＤＢの電位である。また、ローレベル電位（第１の電位とも呼ぶ）をＶＳＳ、プリチ
ャージ電位ＶＰＲＥを（ＶＤＤ／２）、ハイレベル電位（第２の電位とも呼ぶ）をＶＤＤ
、として説明する。また、データＤとしてハイレベル電位、データＤＢとしてローレベル
電位を与える場合について説明するが、データＤとしてローレベル電位、データＤＢとし
てハイレベル電位を与えてもよい。
期間１は、論理回路１０１へデータを書き込む期間である。期間１では、制御信号Ｓ１と
してハイレベル電位を、スイッチ１０６及びスイッチ１０７の第３の端子に与える。これ
により、スイッチ１０６及びスイッチ１０７の第１の端子及び第２の端子は、導通状態と
なる。スイッチ１０６を介して、データＤの電位（ハイレベル電位）が、第２のインバー
タ回路の入力端子へ与えられ、トランジスタ１１４がオン状態となる。また、スイッチ１
０７を介して、データＤＢの電位（ローレベル電位）が、第１のインバータ回路の入力端
子へ与えられ、トランジスタ１１１がオン状態となる。
また、ノードＱには、第２の電源電位Ｖ２として、ローレベル電位が与えられており、ノ
ードＲには、第３の電源電位Ｖ３として、ハイレベル電位が与えられている。
以上により、論理回路１０１を活性化することができ、ノードＯ及びノードＰに、データ
Ｄ及びデータＤＢを保持することができる。その後、制御信号Ｓ１としてローレベル電位
をスイッチ１０６及びスイッチ１０７の第３の端子に与えることにより、スイッチ１０６
及びスイッチ１０７の第１の端子及び第２の端子を非導通状態とする。
期間２は、論理回路１０１へ書き込まれたデータＤ及びデータＤＢを、記憶回路１０２及
び記憶回路１０３にそれぞれ書き込む期間である。期間２では、制御信号Ｓ２としてハイ
レベル電位をトランジスタ１１５及びトランジスタ１１７のゲートに与えることにより、
トランジスタ１１５及びトランジスタ１１７をオン状態とする。これにより、論理回路１
０１のノードＯ及びノードＰに保持されたデータＤ及びデータＤＢの電位が、ノードＭ及
びノードＮにそれぞれ与えられる。その後、トランジスタ１１５及びトランジスタ１１７
のゲートに、制御信号Ｓ２としてローレベル電位を与えることにより、トランジスタ１１
５及びトランジスタ１１７をオフ状態とする。
期間３は、電源の供給停止期間である。期間３では、第１の電源電位Ｖ１をローレベル電
位とすることにより、記憶装置１００に与えられる電源の供給を停止する。同時に、第３
の電源電位Ｖ３をローレベル電位とする。
電源の供給を停止することにより、論理回路１０１のノードＯ及びノードＰの電位は保持
することができなくなる。
しかし、本発明の一態様では、トランジスタ１１５及びトランジスタ１１７として、オフ
電流が小さいトランジスタが用いられている。オフ電流が小さいトランジスタとして、チ
ャネルが酸化物半導体膜に形成されるトランジスタが挙げられる。当該トランジスタは、
オフ電流が極めて低いという特徴を有している。したがって、トランジスタ１１５及びト
ランジスタ１１７がオフ状態となっても、容量素子１１６によって保持された電位（ノー
ドＭの電位）及び容量素子１１８によって保持された電位（ノードＮの電位）を長期間保
持することができる。つまり、電源の供給が停止した後において、論理回路１０１のノー
ドＯ及びノードＰが保持していた電位を、ノードＭ及びノードＮに保持することができる
。
その後、第１の電源電位Ｖ１をハイレベル電位とすることにより、記憶装置１００に入力
される電源の供給を再び開始する。同時に、第２の電源電位Ｖ２としてプリチャージ電位
ＶＰＲＥ（第１の電位と第２の電位の間の第３の電位（例えば、ＶＤＤ／２））をノード
Ｑに与え、第３の電源電位Ｖ３として第３の電位をノードＲに与える。
期間４は、記憶回路１０２及び記憶回路１０３に保持されたデータＤ及びデータＤＢを論
理回路１０１のノードＯ及びノードＰに復元する期間である。まず、制御信号Ｓ３として
ハイレベル電位を、トランジスタ１２５、１２６、１２７のゲートに与えることにより、
トランジスタ１２５、１２６、１２７をオン状態とする。これにより、プリチャージ電位
ＶＰＲＥ（第１の電位と第２の電位の間の第３の電位（例えば、ＶＤＤ／２））が、トラ
ンジスタ１２６のソース又はドレインの一方、及びトランジスタ１２７のソース又はドレ
インの一方から論理回路１０１のノードＯ及びノードＰに与えることにより、ノードＯ及
びノードＰの電位は、第３の電位（例えば、ＶＤＤ／２）となる。その後、制御信号Ｓ３
としてローレベル電位を、トランジスタ１２５、１２６、１２７のゲートに与えることに
より、トランジスタ１２５、１２６、１２７をオフ状態とする。
次に、制御信号Ｓ２としてハイレベル電位を、トランジスタ１１５及びトランジスタ１１
７のゲートに与えることにより、トランジスタ１１５及びトランジスタ１１７をオン状態
とする。これにより、論理回路１０１のノードＯ及びノードＰの電位が変動する。例えば
、記憶回路１０２にハイレベル電位が保持され、記憶回路１０３にローレベル電位が保持
されている場合、論理回路１０１のノードＯの電位は徐々に上昇し、論理回路１０１のノ
ードＰの電位は徐々に下降する。ノードＯの電位とノードＰの電位の差がΔＶとなってか
ら、第２の電源電位Ｖ２としてローレベル電位をノードＱに与え、第３の電源電位Ｖ３と
してハイレベル電位をノードＲに与える。具体的に、ΔＶは下記の式（１）で表される。
Ｖは記憶回路１０２または記憶回路１０３に保持されるハイレベル電位を表し、Ｃｓは、
容量素子１１６又は容量素子１１８の容量を表し、Ｃは、トランジスタ１２６とトランジ
スタ１１５とを接続する配線（ビット線ともいう）、又はトランジスタ１２７とトランジ
スタ１１７とを接続する配線（反転ビット線ともいう）の寄生容量を表す。なお、本実施
の形態では、ノードＭにハイレベル電位が保持されているため、Ｖは記憶回路１０２のノ
ードＭに保持されている電位を表し、Ｃｓは容量素子１１６の容量を表し、Ｃはトランジ
スタ１２６とトランジスタ１１５を接続する配線の寄生容量を表す。
ノードＯの電位とノードＰの電位の差がΔＶとなってから、第２の電源電位Ｖ２としてロ
ーレベル電位をノードＱに与え、第３の電源電位Ｖ３としてハイレベル電位をノードＲに
与えることにより、ノードＯ及びノードＰの電位を効果的に増幅させることができる。こ
れにより、論理回路１０１のノードＯの電位はハイレベル電位となり、ノードＰの電位は
ローレベル電位となる。
以上により、論理回路１０１を活性化することができ、ノードＯ及びノードＰは、再びデ
ータＤ及びデータＤＢを保持した状態となる。その後、制御信号Ｓ２としてローレベル電
位をトランジスタ１１５及びトランジスタ１１７のゲートに与えることにより、トランジ
スタ１１５及びトランジスタ１１７をオフ状態とする。
期間５は、論理回路１０１のノードＯ及びノードＰに保持されたデータを読み出す期間で
ある。期間５では、制御信号Ｓ１としてハイレベル電位を、スイッチ１０６及びスイッチ
１０７の第３の端子に与えることにより、スイッチ１０６及びスイッチ１０７の第１の端
子及び第２の端子は、導通状態となる。スイッチ１０６を介して論理回路１０１のノード
Ｏに保持されたデータＤを読み出すことができ、スイッチ１０７を介して論理回路１０１
のノードＰに保持されたデータＤＢを読み出すことができる。読み出しが終了したら、制
御信号Ｓ１としてローレベル電位をスイッチ１０６及びスイッチ１０７の第３の端子に与
えることにより、スイッチ１０６及びスイッチ１０７の第１の端子及び第２の端子を非導
通状態とする。
以上が、記憶装置１００の駆動方法の説明である。
本発明の一態様に示す記憶装置では、記憶素子内に、オフ電流が小さいトランジスタを有
する記憶回路を設ける構成としている。オフ電流が小さいトランジスタとして、チャネル
が酸化物半導体膜に形成されるトランジスタが挙げられる。該トランジスタは、オフ電流
が極めて小さいという特徴を有している。そのため、該トランジスタがオフ状態である場
合、該トランジスタに接続された容量素子によって、長期間にわたり電位を保持すること
が可能である。したがって、電源の供給を停止した場合であっても、記憶素子が有する論
理回路の論理状態を保持することが可能である。このような記憶素子を複数用いることで
、電源を切っても記憶している論理状態が消えない記憶装置を提供することができる。
また、本発明の一態様に係る記憶装置では、電源の供給を停止する前に、論理回路１０１
に保持されたデータＤ及びデータＤＢを、論理回路１０１に接続された記憶回路１０２及
び記憶回路１０３にそれぞれ保持する。これにより、電源の供給を停止する前に、記憶装
置に保持されたデータを別の記憶装置に移す必要がなくなるため、短時間で、電源の供給
を停止することができる。
また、本発明の一態様に係る記憶装置は、プリチャージ回路が設けられ、論理回路１０１
、記憶回路１０２、及び記憶回路１０３にそれぞれ接続されている。電源の供給を再開し
、記憶回路１０２及び記憶回路１０３に保持されたデータを論理回路１０１に復元する際
に、プリチャージ回路からプリチャージ電位ＶＰＲＥを、論理回路１０１と記憶回路１０
２とが接続されたノードＯ、及び論理回路１０１と記憶回路１０３とが接続されたノード
Ｐにそれぞれ与える。これにより、記憶回路１０２及び記憶回路１０３に保持された電位
に基づいて、論理回路１０１のノードＯ及びノードＰの電位が変動し、ノードＯ及びノー
ドＰの電位を電源の供給の停止前に保持されていた電位に確定させることができる。した
がって、記憶回路１０２及び記憶回路１０３から論理回路１０１のノードＯ及びノードＰ
へのデータの復元を短時間で行うことができる。
また、本発明の一態様に係る記憶装置を信号処理回路に用いることにより、短時間の電源
の供給の停止を行う場合に、消費電力を抑えることができる。
〈記憶装置の駆動方法２〉
次に、図１に示す記憶装置１００の他の駆動方法について、図３に示すタイミングチャー
トを参照して説明する。
期間１は、論理回路１０１、記憶回路１０２、及び記憶回路１０３へデータを書き込む期
間である。期間１では、制御信号Ｓ２としてハイレベル電位が、トランジスタ１１５及び
トランジスタ１１７のゲートに与えられている。これにより、トランジスタ１１５及びト
ランジスタ１１７はオン状態となっている。その後、制御信号Ｓ１としてハイレベル電位
を、スイッチ１０６及びスイッチ１０７の第３の端子に与える。これにより、スイッチ１
０６及びスイッチ１０７の第１の端子及び第２の端子は導通状態となる。スイッチ１０６
を介して、データＤの電位（ハイレベル電位）が、第２のインバータ回路の入力端子へ与
えられ、トランジスタ１１４がオン状態となる。また、スイッチ１０７を介して、データ
ＤＢの電位（ローレベル電位）が、第１のインバータ回路の入力端子へ与えられ、トラン
ジスタ１１１がオン状態となる。
また、ノードＱには、第２の電源電位Ｖ２として、ローレベル電位が与えられており、ノ
ードＲには、第３の電源電位Ｖ３として、ハイレベル電位が与えられている。
以上により、論理回路１０１を活性化することができ、ノードＯ及びノードＰに、データ
Ｄ及びデータＤＢを保持することができる。このとき、トランジスタ１１５及びトランジ
スタ１１７はオン状態であるため、論理回路１０１のノードＯ及びノードＰに保持された
データＤ及びデータＤＢの電位を、トランジスタ１１５及びトランジスタ１１７を介して
ノードＭ及びノードＮにそれぞれ与えることができる。
その後、制御信号Ｓ１としてローレベル電位を、スイッチ１０６及びスイッチ１０７の第
３の端子に与えることにより、スイッチ１０６及びスイッチ１０７の第１の端子及び第２
の端子を非導通状態とする。また、制御信号Ｓ２をローレベル電位とすることで、トラン
ジスタ１１５及びトランジスタ１１７をオフ状態とする。
図３に示す記憶装置の駆動方法により、論理回路１０１にデータＤ及びデータＤＢを保持
した後、記憶回路１０２及び記憶回路１０３のそれぞれにデータＤ及びデータＤＢを保持
する場合と比較して、記憶回路１０２及び記憶回路１０３に短時間でデータを保持するこ
とができる。
期間２は、電源の供給停止期間である。期間２では、第１の電源電位Ｖ１をローレベル電
位とすることにより、記憶装置１００に入力される電源の供給を停止する。同時に、第３
の電源電位Ｖ３をローレベル電位とする。
電源の供給を停止することにより、論理回路１０１のノードＯ及びノードＰの電位は保持
することができなくなる。
しかし、本発明の一態様では、トランジスタ１１５及びトランジスタ１１７として、オフ
電流が小さいトランジスタが用いられている。オフ電流が小さいトランジスタとして、チ
ャネルが酸化物半導体膜に形成されるトランジスタが挙げられる。当該トランジスタは、
オフ電流が極めて低いという特徴を有している。したがって、トランジスタ１１５及びト
ランジスタ１１７がオフ状態となっても、容量素子１１６によって保持された電位（ノー
ドＭの電位）及び容量素子１１８によって保持された電位（ノードＮの電位）を長期間保
持することができる。つまり、電源の供給が停止した後において、論理回路１０１のノー
ドＯ及びノードＰが保持していた電位を、ノードＭ及びノードＮに保持することができる
。
その後、第１の電源電位Ｖ１をハイレベル電位とすることにより、記憶装置１００に入力
される電源の供給を再び開始する。同時に、第２の電源電位Ｖ２としてプリチャージ電位
ＶＰＲＥ（第１の電位と第２の電位の間の第３の電位（例えば、ＶＤＤ／２））をノード
Ｑに与え、第３の電源電位Ｖ３として第３の電位をノードＲに与える。
期間３は、記憶回路１０２及び記憶回路１０３に保持されたデータＤ及びデータＤＢを論
理回路１０１のノードＯ及びノードＰに復元する期間である。まず、制御信号Ｓ３として
ハイレベル電位を、トランジスタ１２５、１２６、１２７のゲートに与えることにより、
トランジスタ１２５、１２６、１２７をオン状態とする。これにより、プリチャージ電位
ＶＰＲＥ（第１の電位と第２の電位の間の第３の電位（例えば、ＶＤＤ／２））が、トラ
ンジスタ１２６のソース又はドレインの一方、及びトランジスタ１２７のソース又はドレ
インの一方から、論理回路１０１のノードＯ及びノードＰに与えられることにより、ノー
ドＯ及びノードＰの電位は、第３の電位（例えば、ＶＤＤ／２）となる。その後、制御信
号Ｓ３としてローレベル電位を、トランジスタ１２５、１２６、１２７のゲートに与える
ことにより、トランジスタ１２５、１２６、１２７をオフ状態とする。
次に、制御信号Ｓ２としてハイレベル電位を、トランジスタ１１５及びトランジスタ１１
７のゲートに与えることにより、トランジスタ１１５及びトランジスタ１１７をオン状態
とする。これにより、論理回路１０１のノードＯ及びノードＰの電位が変動する。例えば
、記憶回路１０２にハイレベル電位が保持され、記憶回路１０３にローレベル電位が保持
されている場合、論理回路１０１のノードＯの電位は徐々に上昇し、論理回路１０１のノ
ードＰの電位は徐々に下降する。ノードＯの電位とノードＰの電位の差がΔＶとなってか
ら、第２の電源電位Ｖ２としてローレベル電位をノードＱに与え、第３の電源電位Ｖ３と
してハイレベル電位をノードＲに与える。ΔＶは、以下の式（１）で表される。
ノードＯの電位とノードＰの電位の差がΔＶとなってから、第２の電源電位Ｖ２としてロ
ーレベル電位をノードＱに与え、第３の電源電位Ｖ３としてハイレベル電位をノードＲに
与えることにより、ノードＯ及びノードＰの電位を効果的に増幅させることができる。こ
れにより、論理回路１０１のノードＯの電位はハイレベル電位となり、ノードＰの電位は
ローレベル電位となる。
以上により、論理回路１０１を活性化することができ、ノードＯ及びノードＰは、再びデ
ータＤ及びデータＤＢを保持した状態となる。その後、制御信号Ｓ２としてローレベル電
位をトランジスタ１１５及びトランジスタ１１７のゲートに与えることにより、トランジ
スタ１１５及びトランジスタ１１７をオフ状態とする。
期間４は、論理回路１０１のノードＯ及びノードＰに保持されたデータを読み出す期間で
ある。期間４では、制御信号Ｓ１としてハイレベル電位を、スイッチ１０６及びスイッチ
１０７の第３の端子に与えることにより、スイッチ１０６及びスイッチ１０７の第１の端
子及び第２の端子は、導通状態となる。スイッチ１０６を介して論理回路１０１のノード
Ｏに保持されたデータＤを読み出すことができ、スイッチ１０７を介して論理回路１０１
のノードＰに保持されたデータＤＢを読み出すことができる。読み出しが終了したら、制
御信号Ｓ１としてローレベル電位をスイッチ１０６及びスイッチ１０７の第３の端子に与
えることにより、スイッチ１０６及びスイッチ１０７の第１の端子及び第２の端子を非導
通状態とする。
以上が、記憶装置１００の駆動方法の説明である。
本発明の一態様に示す記憶装置では、記憶素子内に、オフ電流が小さいトランジスタを有
する記憶回路を設ける構成としている。オフ電流が小さいトランジスタとして、チャネル
が酸化物半導体膜に形成されるトランジスタが挙げられる。該トランジスタは、オフ電流
が極めて小さいという特徴を有している。そのため、該トランジスタがオフ状態である場
合、該トランジスタに接続された容量素子によって、長期間にわたり電位を保持すること
が可能である。したがって、電源の供給を停止した場合であっても、記憶素子が有する論
理回路の論理状態を保持することが可能である。このような記憶素子を複数用いることで
、電源を切っても記憶している論理状態が消えない記憶装置を提供することができる。
また、本発明の一態様に係る記憶装置では、電源の供給を停止する前に、論理回路１０１
に保持されたデータＤ及びデータＤＢを、論理回路１０１に接続された記憶回路１０２及
び記憶回路１０３にそれぞれ保持する。これにより、電源の供給を停止する前に、記憶装
置に保持されたデータを別の記憶装置に移す必要がなくなるため、短時間で、電源の供給
を停止することができる。
また、本発明の一態様に係る記憶装置は、プリチャージ回路が設けられ、論理回路１０１
、記憶回路１０２、及び記憶回路１０３にそれぞれ接続されている。電源の供給を再開し
、記憶回路１０２及び記憶回路１０３に保持されたデータを論理回路１０１に復元する際
に、プリチャージ回路からプリチャージ電位ＶＰＲＥを、論理回路１０１と記憶回路１０
２とが接続されたノードＯ、及び論理回路１０１と記憶回路１０３とが接続されたノード
Ｐにそれぞれ与える。これにより、記憶回路１０２及び記憶回路１０３に保持された電位
に基づいて、論理回路１０１のノードＯ及びノードＰの電位が変動し、ノードＯ及びノー
ドＰの電位を電源の供給の停止前に保持されていた電位に確定させることができる。した
がって、記憶回路１０２及び記憶回路１０３から論理回路１０１のノードＯ及びノードＰ
へのデータの復元を短時間で行うことができる。
また、本発明の一態様に係る記憶装置を信号処理回路に用いることにより、短時間の電源
の供給の停止を行う場合に、消費電力を抑えることができる。
〈記憶装置の構成〉
図４に、図１に示す記憶装置１００とは一部異なる記憶装置１５０について示す。記憶装
置１５０は、記憶素子１６０およびプリチャージ回路１０８を有する。また、記憶素子１
６０は、論理回路１０１、記憶回路１０２、記憶回路１０３、スイッチ１０６、及びスイ
ッチ１０７を有する。
図４に示す記憶装置１５０において、プリチャージ回路１０８が有するトランジスタ１２
５のソース又はドレインの一方、及びトランジスタ１２６のソース又はドレインの一方は
、スイッチ１０６の第２の端子と接続され、トランジスタ１２５のソース又はドレインの
他方、及びトランジスタ１２７のソース又はドレインの一方は、スイッチ１０７の第２の
端子と接続される。その他の構成については、図１に示す記憶装置１００と同様であるた
め、詳細な説明は省略する。
〈メモリセルアレイの構造〉
次に、図４に示す記憶素子１６０を、複数用いてメモリセルアレイを構成した場合につい
て、図５に示す。
図５は、（ｍ×ｎ）個の記憶素子１６０を有する記憶装置のブロック図の一例である。図
５中の記憶素子１６０の構成として、図４を用いる場合について説明する。
図５に示す記憶装置２００は、ｍ本（ｍは２以上の整数）の信号線Ｓ１と、ｍ本の信号線
Ｓ２と、ｎ本（ｎは２以上の整数）のビット線ＢＬ、ｎ本の反転ビット線（／ＢＬ）と、
第１の電源線Ｖ１と、第２の電源線Ｖ２と、第３の電源線Ｖ３と、記憶素子１６０が縦ｍ
個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ２１０と、第１の
駆動回路２１１及び第２の駆動回路２１２と、を有する。第１の駆動回路２１１は、ｎ本
のビット線ＢＬ及び反転ビット線（／ＢＬ）と接続されており、第２の駆動回路２１２は
、ｍ本の信号線Ｓ１及び信号線Ｓ２と接続されている。また、第１の電源線Ｖ１は、記憶
装置２００に電源を供給し（図示せず）、第２の電源線Ｖ２及び第３の電源線Ｖ３は、記
憶素子１６０（１，１）〜１６０（ｍ，ｎ）のそれぞれに接続されている。なお、第１の
駆動回路２１１には、プリチャージ回路１０８＿１〜１０８＿ｎが設けられている。
記憶素子１６０（１，１）〜１６０（ｍ，ｎ）へのアクセスは信号線Ｓ１と信号線Ｓ２で
行われ、ビット線ＢＬ及び反転ビット線（／ＢＬ）は接続されたメモリセルにデータの読
み出しや書き込みを行う。
第１の駆動回路２１１は、ビット線ＢＬ及び反転ビット線（／ＢＬ）が列方向のメモリセ
ルにアクセスするのを制御する。一方、第２の駆動回路２１２は、信号線Ｓ１及び信号線
Ｓ２が行方向のメモリセルにアクセスするのを制御する。
上記の動作により、図５中のメモリセルアレイ２１０にランダムアクセスすることが可能
である。
なお、図５においては、図４に示す記憶素子１６０を用いる場合について説明したが、図
１に示す記憶素子１１０も用いることができる。記憶装置に、記憶素子として図１に示す
記憶素子１１０を用いる場合には、第１の駆動回路２１１にプリチャージ回路を設けず、
各記憶素子１１０にプリチャージ回路を設けて、メモリセルアレイを構成するとよい。
〈記憶装置の駆動方法〉
次に、図５に示す記憶装置２００の駆動方法の一について、図６に示すタイミングチャー
トを参照して説明する。
本実施の形態では、図５に示すメモリセルアレイ２１０のｉ行目（ｉは１以上ｍ以下の自
然数）にデータを書き込んだ後、電源の供給を停止し、電源の供給を開始した後、ｉ行目
のデータを読み出す場合について説明する。図６に示すタイミングチャートは、ｉ行目の
記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）の動作を表す。
期間１は、ｉ行目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する論
理回路１０１へデータを書き込む期間である。期間１では、ｉ行目の制御信号Ｓ１＿ｉと
してハイレベル電位を、記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）が有するスイッチ
１０６及びスイッチ１０７の第３の端子に与える。これにより、スイッチ１０６及びスイ
ッチ１０７の第１の端子及び第２の端子は、導通状態となる。記憶素子１６０（ｉ，１）
〜１６０（ｉ，ｎ）のそれぞれにおいて、スイッチ１０６を介して、データＤの電位（ハ
イレベル電位）が、第２のインバータ回路の入力端子へ与えられ、トランジスタ１１４が
オン状態となる。また、スイッチ１０７を介して、データＤＢの電位（ローレベル電位）
が、第１のインバータ回路の入力端子へ与えられ、トランジスタ１１１がオン状態となる
。なお、論理回路１０１に書き込みが行われないｉ行目以外の制御信号Ｓ１はローレベル
電位とする。
また、記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれにおいて、ノードＱには
、第２の電源電位Ｖ２として、ローレベル電位が与えられており、ノードＲには、第３の
電源電位Ｖ３として、ハイレベル電位が与えられている。
以上により、記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する論理回路
１０１を活性化することができ、ノードＯ及びノードＰに、データＤ及びデータＤＢを保
持することができる。その後、ｉ行目の制御信号Ｓ１＿ｉとしてローレベル電位をスイッ
チ１０６及びスイッチ１０７の第３の端子に与えることにより、スイッチ１０６及びスイ
ッチ１０７の第１の端子及び第２の端子を非導通状態とする。
期間２は、ｉ行目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する論
理回路１０１へ書き込まれたデータＤ及びデータＤＢをそれぞれ、記憶回路１０２及び記
憶回路１０３にそれぞれ書き込む期間である。期間２では、トランジスタ１１５及びトラ
ンジスタ１１７のゲートに、ｉ行目の制御信号Ｓ２＿ｉとしてハイレベル電位を与えるこ
とにより、トランジスタ１１５及びトランジスタ１１７をオン状態とする。これにより、
論理回路１０１のノードＯ及びノードＰに保持されたデータＤ及びデータＤＢの電位が、
ノードＭ及びノードＮにそれぞれ与えられる。その後、ｉ行目の制御信号Ｓ２としてロー
レベル電位をトランジスタ１１５及びトランジスタ１１７のゲートに与えることにより、
トランジスタ１１５及びトランジスタ１１７をオフ状態とする。なお、論理回路１０１に
書き込みが行われていないｉ行目以外の制御信号Ｓ２はローレベル電位とする。
期間３は、電源の供給停止期間である。期間３では、第１の電源電位Ｖ１をローレベル電
位とすることにより、記憶装置２００に入力される電源の供給を停止する。同時に、第３
の電源電位Ｖ３をローレベル電位とする。
電源の供給を停止することにより、ｉ行目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ
）のそれぞれが有する論理回路１０１のノードＯ及びノードＰの電位は保持することがで
きなくなる。
しかし、本発明の一態様では、トランジスタ１１５及びトランジスタ１１７として、オフ
電流が小さいトランジスタが用いられている。オフ電流が小さいトランジスタとして、チ
ャネルが酸化物半導体膜に形成されるトランジスタが挙げられる。当該トランジスタは、
オフ電流が極めて低いという特徴を有している。したがって、トランジスタ１１５及びト
ランジスタ１１７がオフ状態となっても、容量素子１１６によって保持された電位（ノー
ドＭの電位）及び容量素子１１８によって保持された電位（ノードＮの電位）を長期間保
持することができる。つまり、電源の供給が停止した後において、論理回路１０１のノー
ドＯ及びノードＰが保持していた電位を、ノードＭ及びノードＮに保持することができる
。
その後、第１の電源電位Ｖ１をハイレベル電位とすることにより、記憶装置２００に入力
される電源の供給を再び開始する。同時に、第２の電源電位Ｖ２としてプリチャージ電位
ＶＰＲＥ（第１の電位と第２の電位の間の第３の電位（例えば、ＶＤＤ／２））を、ｉ行
目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する論理回路１０１の
ノードＱに与え、第３の電源電位Ｖ３として第３の電位をノードＲに与える。
期間４は、ｉ行目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する記
憶回路１０２及び記憶回路１０３に保持されたデータＤ及びデータＤＢを論理回路１０１
のノードＯ及びノードＰに復元する期間である。まず、１列目〜ｎ列目の制御信号Ｓ３と
してハイレベル電位を、１列目〜ｎ列目のトランジスタ１２５、１２６、１２７のゲート
に与えることにより、トランジスタ１２５、１２６、１２７をオン状態とする。これによ
り、プリチャージ電位ＶＰＲＥ（第１の電位と第２の電位の間の第３の電位（例えば、Ｖ
ＤＤ／２））が、トランジスタ１２６のソース又はドレインの一方、及びトランジスタ１
２７のソース又はドレインの一方から、論理回路１０１のノードＯ及びノードＰに与える
ことにより、ノードＯ及びノードＰの電位は、第３の電位（例えば、ＶＤＤ／２）となる
。その後、１列目〜ｎ列目の制御信号Ｓ３としてローレベル電位を、トランジスタ１２５
、１２６、１２７のゲートに与えることにより、トランジスタ１２５、１２６、１２７を
オフ状態とする。
次に、ｉ行目の制御信号Ｓ２＿ｉとしてハイレベル電位を、トランジスタ１１５及びトラ
ンジスタ１１７のゲートに与えることにより、トランジスタ１１５及びトランジスタ１１
７をオン状態とする。これにより、論理回路１０１のノードＯ及びノードＰの電位が変動
する。例えば、記憶回路１０２にハイレベル電位が保持され、記憶回路１０３にローレベ
ル電位が保持されている場合、論理回路１０１のノードＯの電位は徐々に上昇し、論理回
路１０１のノードＰの電位は徐々に下降する。ノードＯの電位とノードＰの電位の差がΔ
Ｖとなってから、第２の電源電位Ｖ２としてローレベル電位をノードＱに与え、第３の電
源電位Ｖ３としてハイレベル電位をノードＲに与える。具体的に、ΔＶは下記式（１）で
表される。
ノードＯの電位とノードＰの電位の差がΔＶとなってから、第２の電源電位Ｖ２としてロ
ーレベル電位をノードＱに与え、第３の電源電位Ｖ３としてハイレベル電位をノードＲに
与えることにより、ノードＯ及びノードＰの電位効果的に増幅させることができる。これ
により、論理回路１０１のノードＯの電位はハイレベル電位となり、ノードＰの電位はロ
ーレベル電位となる。
以上により、ｉ行目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する
論理回路１０１を活性化することができ、ノードＯ及びノードＰは、再びデータＤ及びデ
ータＤＢを保持した状態となる。その後、ｉ行目の制御信号Ｓ２＿ｉとしてローレベル電
位をトランジスタ１１５及びトランジスタ１１７のゲートに与えることにより、トランジ
スタ１１５及びトランジスタ１１７をオフ状態とする。
期間５は、ｉ行目の記憶素子１６０（ｉ，１）〜１６０（ｉ，ｎ）のそれぞれが有する論
理回路１０１のノードＯ及びノードＰに保持されたデータを読み出す期間である。期間５
では、ｉ行目の制御信号Ｓ１＿ｉとしてハイレベル電位を、スイッチ１０６及びスイッチ
１０７の第３の端子に与えることにより、スイッチ１０６及びスイッチ１０７の第１の端
子及び第２の端子は、導通状態となる。スイッチ１０６を介して論理回路１０１のノード
Ｏに保持されたデータＤを読み出すことができ、スイッチ１０７を介して論理回路１０１
のノードＰに保持されたデータＤＢを読み出すことができる。
本発明の一態様に示す記憶装置では、記憶素子内に、オフ電流が小さいトランジスタを有
する記憶回路を設ける構成としている。オフ電流が小さいトランジスタとして、チャネル
が酸化物半導体膜に形成されるトランジスタが挙げられる。該トランジスタは、オフ電流
が極めて小さいという特徴を有している。そのため、該トランジスタがオフ状態である場
合、該トランジスタに接続された容量素子によって、長期間にわたり電位を保持すること
が可能である。したがって、電源の供給を停止した場合であっても、記憶素子が有する論
理回路の論理状態を保持することが可能である。このような記憶素子を複数用いることで
、電源を切っても記憶している論理状態が消えない記憶装置を提供することができる。
また、本発明の一態様に係る記憶装置では、電源の供給を停止する前に、論理回路１０１
に保持されたデータＤ及びデータＤＢを、論理回路１０１に接続された記憶回路１０２及
び記憶回路１０３にそれぞれ保持する。これにより、電源の供給を停止する前に、記憶装
置に保持されたデータを別の記憶装置に移す必要がなくなるため、短時間で、電源の供給
を停止することができる。
また、本発明の一態様に係る記憶装置は、プリチャージ回路が設けられ、論理回路１０１
、記憶回路１０２、及び記憶回路１０３にそれぞれ接続されている。電源の供給を再開し
、記憶回路１０２及び記憶回路１０３に保持されたデータを論理回路１０１に復元する際
に、プリチャージ回路からプリチャージ電位ＶＰＲＥを、論理回路１０１と記憶回路１０
２とが接続されたノードＯ、及び論理回路１０１と記憶回路１０３とが接続されたノード
Ｐにそれぞれ与える。これにより、記憶回路１０２及び記憶回路１０３に保持された電位
に基づいて、論理回路１０１のノードＯ及びノードＰの電位が変動し、ノードＯ及びノー
ドＰの電位を電源の供給の停止前に保持されていた電位に確定させることができる。した
がって、記憶回路１０２及び記憶回路１０３から論理回路１０１のノードＯ及びノードＰ
へのデータの復元を短時間で行うことができる。
また、本発明の一態様に係る記憶装置を信号処理回路に用いることにより、短時間の電源
の供給の停止を行う場合に、消費電力を抑えることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
本実施の形態では、実施の形態１に示す記憶装置の作製方法の一例について図７乃至図１
０を参照して説明する。はじめに、記憶装置の下部に形成されるトランジスタの作製方法
について説明し、その後、上部に形成されるトランジスタ及び容量素子の作製方法につい
て説明する。なお、作製工程を示す断面図において、Ａ１−Ａ２はｎチャネル型のトラン
ジスタを作製する工程を示し、Ｂ１−Ｂ２はｐチャネル型のトランジスタを作製する工程
を示す。
〈下部のトランジスタの作製方法〉
まず、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００を用意する（図７（
Ａ）参照）。
基板３００として、例えば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半
導体基板、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体基
板を適用することができる。また、アルミノシリケートガラス、アルミノホウケイ酸ガラ
ス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板
、セラミック基板、サファイア基板なども挙げられる。
絶縁膜３０２は、酸化シリコン、酸化窒化シリコン、窒化シリコンなどを含む単層構造又
は積層構造とする。なお、絶縁膜３０２の形成方法としては、熱酸化法、ＣＶＤ法、スパ
ッタリング法などが挙げられる。絶縁膜３０２の膜厚は、１ｎｍ以上１００ｎｍ以下、好
ましくは１０ｎｍ以上５０ｎｍ以下とする。
また、半導体膜３０４は、シリコンや炭化シリコンなどの単結晶半導体材料、多結晶半導
体材料、シリコンゲルマニウム、ガリウムヒ素、インジウムリンなどの化合物半導体材料
を適用することができる。なお、半導体膜３０４は、酸化物半導体材料を含まないため、
酸化物半導体以外の半導体材料とも記す。
半導体膜３０４として、シリコンなどの単結晶半導体材料を用いる場合には、実施の形態
１に示す論理回路１０１、スイッチ１０６、スイッチ１０７などの動作を高速化すること
ができるため好ましい。
また、絶縁膜３０２を介して半導体膜３０４が設けられた基板３００として、ＳＯＩ基板
も適用することができる。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン層が設
けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料
からなる半導体膜が設けられた構成の基板も含む。つまり、「ＳＯＩ基板」が有する半導
体膜は、シリコン層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板
上に絶縁膜を介して半導体膜が設けられた構成も含む。本実施の形態では、絶縁膜３０２
を介して半導体膜３０４が設けられた基板３００として、単結晶シリコン基板上に酸化シ
リコン膜を介してシリコン膜が設けられたＳＯＩ基板を用いる場合について説明する。
次に、半導体膜３０４を島状に加工して、半導体膜３０４ａ、３０４ｂを形成する（図７
（Ｂ）参照）。当該加工方法として、ドライエッチングを用いることが好適であるが、ウ
ェットエッチングを用いてもよい。エッチングガスやエッチング液については被エッチン
グ材料に応じて適宜選択することができる。
次に、半導体膜３０４ａ、３０４ｂを覆うように、ゲート絶縁膜３０６ａ、３０６ｂを形
成する（図７（Ｂ）参照）。ゲート絶縁膜３０６ａ、３０６ｂは、例えば、半導体膜３０
４ａ、３０４ｂ表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することがで
きる。熱処理に代えて、高密度プラズマ処理を適用してもよい。高密度プラズマ処理は、
例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水
素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパ
ッタリング法等を用いてゲート絶縁膜を形成しても良い。
ゲート絶縁膜３０６ａ、３０６ｂは、酸化シリコン、酸化窒化シリコン、窒化シリコン、
酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いることができる。ま
た、ゲート絶縁膜として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（
ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳ
ｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート
（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の高誘電率（ｈｉｇｈ−ｋ）材料
を用いることもできる。ゲート絶縁膜は、上述の材料を用いて、単層構造又は積層構造で
形成する。また、ゲート絶縁膜３０６ａ、３０６ｂの膜厚は、例えば、１ｎｍ以上１００
ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁膜を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁膜に、上述したｈｉｇｈ−
ｋ材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いることで、電気的特性を
確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、
ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸
化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
本実施の形態では、熱酸化処理を用いて、酸化シリコン膜を形成することによって、ゲー
ト絶縁膜３０６ａ、３０６ｂを形成する。
次に、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元
素、及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して
半導体膜３０４ａ、３０４ｂに添加する（図７（Ｃ）参照）。半導体膜３０４ａ、３０４
ｂがシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素
などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば
、硼素、アルミニウム、ガリウムなどを用いることができる。本実施の形態では、ゲート
絶縁膜３０６ａを介して半導体膜３０４ａに硼素を添加することで不純物領域３０８を形
成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂにリンを添加することで不純物領
域３１０を形成する。
次に、ゲート絶縁膜３０６ａ、３０６ｂ上にゲート電極（これと同じ層で形成される配線
を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ゲート電極３１２ａ
、３１２ｂを形成する（図７（Ｄ）参照）。
ゲート電極３１２ａ、３１２ｂに用いる導電膜としては、アルミニウム、銅、チタン、タ
ンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコ
ンなどの半導体材料を用いて、導電膜を形成しても良い。導電膜の形成方法も特に限定さ
れず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用い
ることができる。また、導電膜の加工は、レジストマスクを用いたエッチングによって行
うことができる。本実施の形態では、スパッタリング法を用いて、窒化タンタル膜とタン
グステン膜とを積層し、加工することによってゲート電極３１２ａ、３１２ｂを形成する
。
次に、ゲート電極３１２ａ、３１２ｂをマスクとして、ｎ型の導電型を付与する不純物元
素及びｐ型の導電性を付与する不純物元素をゲート絶縁膜３０６ａ、３０６ｂを介して半
導体膜３０４ａ、３０４ｂに添加する（図７（Ｅ）参照）。本実施の形態では、ゲート絶
縁膜３０６ａを介して半導体膜３０４ａにリンを添加することで不純物領域３１４ａ、３
１４ｂを形成し、ゲート絶縁膜３０６ｂを介して半導体膜３０４ｂに硼素を添加すること
で不純物領域３１６ａ、３１６ｂを形成する。
次に、ゲート電極３１２ａ、３１２ｂの側面にサイドウォール構造の側壁絶縁膜３１８ａ
、３１８ｂ、３１８ｃ、３１８ｄを形成する（図８（Ａ）参照）。側壁絶縁膜３１８ａ〜
３１８ｄは、ゲート電極３１２ａ、３１２ｂを覆う絶縁膜を形成した後、これをＲＩＥ（
Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性
のエッチングによって絶縁膜を加工し、ゲート電極３１２ａ、３１２ｂの側壁に自己整合
的にサイドウォール構造の側壁絶縁膜３１８ａ〜３１８ｄを形成すればよい。ここで、絶
縁膜について特に限定はないが、例えば、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ
−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形
成した段差被覆性のよい酸化シリコンを用いることができる。また、低温酸化（ＬＴＯ：
Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔｉｏｎ）法により形成する酸化シリコン
を用いてもよい。絶縁膜は熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶ
Ｄ、スパッタリング等の方法によって形成することができる。
次に、ゲート電極３１２ａ、３１２ｂ、及び側壁絶縁膜３１８ａ〜３１８ｄをマスクとし
て、ｎ型の導電型を付与する不純物元素、及びｐ型の導電性を付与する不純物元素をゲー
ト絶縁膜３０６ａ、３０６ｂを介して半導体膜３０４ａ、３０４ｂに添加する（図８（Ｂ
）参照）。本実施の形態では、ゲート絶縁膜３０６ａを介して半導体膜３０４ａにリンを
添加することで不純物領域３２０ａ、３２０ｂを形成し、ゲート絶縁膜３０６ｂを介して
半導体膜３０４ｂに硼素を添加することで不純物領域３２２ａ、３２２ｂを形成する。不
純物領域３２０ａ、３２０ｂが、不純物領域３１４ａ、３１４ｂよりも高濃度となるよう
に、不純物元素を添加することが好ましく、不純物領域３２２ａ、３２２ｂが、不純物領
域３１６ａ、３１６ｂよりも高濃度となるように、不純物元素を添加することが好ましい
。
以上により、酸化物半導体以外の半導体材料を含む基板３００を用いて、ｎチャネル型ト
ランジスタ及びｐチャネル型トランジスタを作製することができる（図８（Ｂ）参照）。
このようなトランジスタは、高速動作が可能であるという特徴を有する。このため、トラ
ンジスタを論理回路１０１、スイッチ１０６、スイッチ１０７、プリチャージ回路１０８
、等に適用することにより、これらの動作を高速化することができるため好適である。
次に、トランジスタ１１３及びトランジスタ１１１を覆うように、絶縁膜３２４を形成す
る（図８（Ｃ）参照）。絶縁膜３２４は、酸化シリコン、酸化窒化シリコン、窒化シリコ
ン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。絶縁
膜３２４として、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重
なりに起因する容量を十分に低減することができるため好ましい。なお、絶縁膜３２４と
して、上述の材料を用いた多孔性の絶縁膜を適用してもよい。多孔性の絶縁膜では、密度
の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減
することが可能である。また、絶縁膜３２４として、ポリイミド、アクリル等の有機絶縁
材料を用いて形成することもできる。本実施の形態では、酸化窒化シリコンを用いて絶縁
膜３２４を形成する場合について説明する。
次に、絶縁膜３２４を形成した後、半導体膜３０４ａ、３０４ｂに添加された不純物元素
を活性化するための熱処理を行う。熱処理はファーネスアニール炉を用いて行う。その他
に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用するこ
とができる。熱処理は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で
１〜４時間として行う。この熱処理により、不純物元素の活性化と同時に絶縁膜３２４の
酸化窒化シリコン膜の水素が放出され、半導体膜３０４ａ、３０４ｂの水素化を行うこと
ができる。
なお、上記の各工程の前後には、さらに電極や配線、半導体膜、絶縁膜などを形成する工
程も含んでいてもよい。例えば、下部のトランジスタと、上部のトランジスタを接続する
ための電極や配線などを形成することが好ましい。また、配線の構造として、絶縁膜及び
導電層の積層構造でなる多層配線構造を採用して、高度に集積化した記憶装置を実現する
ことも可能である。
〈上部のトランジスタの作製方法〉
まず、トランジスタ１１５及び容量素子１１６の作製前の処理として、絶縁膜３２４の表
面を平坦化させる（図８（Ｄ）参照）。絶縁膜３２４の平坦化処理としては、化学的機械
研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下Ｃ
ＭＰ処理という）などの研磨処理の他にエッチング処理などを適用することも可能である
。また、ＣＭＰ処理とエッチング処理を組み合わせて行ってもよい。絶縁膜３２４の表面
は、トランジスタ１１５の特性を向上させるために、可能な限り平坦にしておくことが望
ましい。
ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機
械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨
布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステー
ジと被加工物とを各々回転または揺動させて、スラリーと被加工物との化学反応と、研磨
布の被加工物との機械研磨の作用により、被加工物の表面を研磨する方法である。
絶縁膜３２４の表面の平均面粗さ（Ｒａ）として、平均面粗さ（Ｒａ）が１ｎｍ以下、好
ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に酸化物半導体膜を形
成することが好ましい。なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均
粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面まで
の偏差の絶対値を平均した値」と表現でき、下記の式（２）にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１
）（ｘ２，ｙ２）の４点で表される四角形の領域）の面積を指し、Ｚ０は測定面の平均高
さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃ
ｏｐｅ）にて評価可能である。
次に、平坦化された絶縁膜３２４の表面に酸化物半導体膜３４２を成膜する。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含
むことが好ましい。特に、ＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用
いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに
加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）の
いずれか一または複数を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化
物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系
酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の
酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸
化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化
物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物
、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、
Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉ
ｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ
−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉ
ｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−
Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用
いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇ
ａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１
：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１
／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の
原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２
を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である
。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面
の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。
表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく
、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ま
しくは０．１ｎｍ以下の表面上に形成するとよい。
また、酸化物半導体膜３４２としてＩｎ−Ｚｎ系酸化物半導体材料を用いる場合、用いる
ターゲット中の金属元素の原子数比は、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算
するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１
：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましく
はＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５
：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲッ
トは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
酸化物半導体膜３４２としてＩｎ−Ｇａ−Ｚｎ系酸化物半導体材料をスパッタリング法で
成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３
：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ系酸
化物ターゲットを用いる。
また、酸化物半導体膜３４２としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体材料をスパッタリン
グ法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：
３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ系酸化物ターゲッ
トを用いる。
また、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９
％以下である。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体膜
３４２を緻密な膜とすることができる。
酸化物半導体膜３４２は、スパッタリング法、分子線エピタキシー法、原子層堆積法また
はパルスレーザー蒸着法により成膜することができる。また、酸化物半導体膜３４２の膜
厚は、５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とする。
また、酸化物半導体膜３４２は、非晶質であってもよく、結晶性を有していてもよい。例
えば、酸化物半導体膜は、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形
、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て
、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物である。な
お、本明細書等では、ｃ軸配向結晶を含む酸化物半導体膜をＣＡＡＣ−ＯＳ（Ｃ Ａｘｉ
ｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）膜と呼ぶ。
ＣＡＡＣ−ＯＳ膜は単結晶ではないが、非晶質のみから形成されているものでもない。ま
た、ＣＡＡＣ−ＯＳ膜は結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結
晶部分の境界を明確に判別できないこともある。
ＣＡＡＣ−ＯＳ膜に酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、
ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−Ｏ
Ｓ膜が形成される基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方向）に揃っていてもよ
い。または、ＣＡＡＣ−ＯＳ膜を構成する個々の結晶部分のａｂ面の法線は一定の方向（
例えば、ＣＡＡＣ−ＯＳ膜が形成される基板面、ＣＡＡＣ−ＯＳ膜の表面などに垂直な方
向）を向いていてもよい。
ＣＡＡＣ−ＯＳ膜は、その組成などに応じて、導体であったり、半導体であったり、絶縁
体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明
であったりする。
このようなＣＡＡＣ−ＯＳ膜に含まれる結晶部分の例として、膜状に形成され、膜表面ま
たはＣＡＡＣ−ＯＳ膜が形成される基板面に垂直な方向から観察すると三角形または六角
形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸
素原子（または窒素原子）の層状配列が認められる結晶部分を挙げることもできる。
次に、酸化物半導体膜３４２をＣＡＡＣ−ＯＳ膜とする方法について説明する。酸化物半
導体膜３４２をＣＡＡＣ−ＯＳ膜とする方法として、例えば以下の２種類の方法によって
行うことができる。１つの方法は、酸化物半導体膜３４２の成膜を、基板を加熱しながら
行う方法であり、もう１つの方法は、酸化物半導体膜３４２の成膜を２回に分け、１度目
の成膜の後、２度目の成膜の後のそれぞれに熱処理を行う方法である。
基板を加熱しながら酸化物半導体膜３４２の成膜を１回で行う場合には、基板温度は、１
００℃以上６００℃以下とすればよく、好ましくは基板温度が２００℃以上５００℃以下
とする。なお、酸化物半導体膜３４２の成膜時に、基板を加熱する温度を高くすることで
、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−ＯＳ膜とすることができ
る。
また、酸化物半導体膜３４２の成膜を２回に分ける場合には、基板を基板温度１００℃以
上４５０℃以下に保ちながら、絶縁膜３２４の上に１層目の酸化物半導体膜３４２を成膜
し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で、５５０℃以上基板の歪み点未満
の熱処理を行う。該熱処理によって、１層目の酸化物半導体膜３４２の表面を含む領域に
結晶領域（板状結晶を含む）が形成される。そして、２層目の酸化物半導体膜３４２を１
層目の酸化物半導体膜３４２よりも厚く形成する。その後、再び５５０℃以上基板の歪み
点未満の熱処理を行い、表面を含む領域に、結晶領域（板状結晶を含む）が形成された１
層目の酸化物半導体膜３４２を結晶成長の種として、上方に結晶成長させ、２層目の酸化
物半導体膜３４２の全体を結晶化させる。なお、１層目の酸化物半導体膜３４２は１ｎｍ
以上１０ｎｍ以下で成膜することが好ましい。
上述の成膜方法によれば、酸化物半導体膜３４２が、５ｎｍ程度の膜厚であっても、短チ
ャネル効果を抑制することができるため、好ましい。
なお、ＣＡＡＣ−ＯＳ膜に含まれる結晶部分の結晶性は、被形成面のラフネスの影響を受
けるため、上述したように絶縁膜３２４の表面は可能な限り平坦にしておくことが望まし
い。また、絶縁膜３２４の表面の平均面粗さは、例えば、０．１ｎｍ以上０．５ｎｍ未満
とすることが好ましい。絶縁膜３２４表面を平坦化させることにより、ＣＡＡＣ−ＯＳ膜
に含まれる結晶部分の連続性を向上させることができる。また、絶縁膜３２４の表面を平
坦化させることにより、非晶質な部分に対して結晶部分の占める割合の多いＣＡＡＣ−Ｏ
Ｓ膜とすることができる。
スパッタリング法により成膜される酸化物半導体膜３４２中には、水素又は水、水酸基を
含む化合物などが含まれていることがある。水素や水などは、ドナー準位を形成しやすい
ため、酸化物半導体にとっては不純物である。したがって、スパッタリング法を用いて、
酸化物半導体膜３４２を成膜する際、できる限り酸化物半導体膜３４２に含まれる水素濃
度を低減させることが好ましい。
水素濃度を低減させるためには、酸化物半導体膜３４２の成膜時に、スパッタリング装置
の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリ
ング法による成膜途中における酸化物半導体膜３４２中へ、アルカリ金属、水素化物等の
不純物の混入を低減することができる。また、排気系として吸着型の真空ポンプ（例えば
、クライオポンプなど）を用いることで、排気系からアルカリ金属、水素原子、水素分子
、水、水酸基を含む化合物、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入する
アルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することがで
きる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナト
リウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれ
ていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価な
ソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物
半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ
ｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物
半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体
を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは
、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋と
なる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の
結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナ
ス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性
の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトラ
ンジスタの特性の劣化と、特性のばらつきは、酸化物半導体膜中の水素濃度が十分に低い
場合において顕著に現れる。従って、酸化物半導体膜中の水素濃度が１×１０１８／ｃｍ
３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を
低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、
５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×
１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ
３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は
、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基を含む化
合物、水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素
、および希ガスと酸素との混合ガスを適宜用いる。例えば、アルゴンの純度を、９Ｎ（９
９．９９９９９９９％）以上（Ｈ２Ｏは、０．１ｐｐｂ、Ｈ２は、０．５ｐｐｂ）とし、
露点−１２１℃とする。また、酸素の濃度は、８Ｎ（９９．９９９９９９％）以上（Ｈ２
Ｏは、１ｐｐｂ、Ｈ２は、１ｐｐｂ）とし、露点−１１２℃とする。また、希ガスと酸素
の混合ガスを用いる場合には、酸素の流量比率を大きくすることが好ましい。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜
厚分布も均一となるために好ましい。
上記のようにすることで、水素の混入が低減された酸化物半導体膜３４２を成膜すること
ができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜３４２には少なか
らず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄ
ａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜３
４２の窒素濃度は、５×１０１８ｃｍ−３未満となる。
酸化物半導体膜３４２中の水分又は水素などの不純物をさらに低減（脱水化または脱水素
化）するために、酸化物半導体膜３４２に対して、熱処理を行うことが好ましい。例えば
、減圧雰囲気下、窒素や希ガスなどの不活性雰囲気下、酸化性雰囲気下、又は超乾燥エア
（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場
合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好まし
くは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜３４２に熱処理を施す。なお、
酸化性雰囲気とは、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上含有
する雰囲気をいう。また、不活性雰囲気とは、前述の酸化性ガスが１０ｐｐｍ未満であり
、その他、窒素または希ガスで充填された雰囲気をいう。
熱処理の温度は、例えば、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４
５０℃以下、さらに好ましくは３００℃以上４５０℃以下とする。処理時間は３分〜２４
時間とする。２４時間を超える熱処理は生産性の低下を招くため好ましくない。
熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱伝導また
は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気炉や、Ｌ
ＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａ
ｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ
、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウ
ムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物
を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。
熱処理を行うことによって、酸化物半導体膜３４２から水素（水、水酸基を含む化合物）
などの不純物を放出させることができる。これにより、酸化物半導体膜３４２中の不純物
を低減することができる。
また、熱処理を行うことによって、酸化物半導体膜３４２から不安定なキャリア源である
水素を脱離させることができるため、トランジスタのしきい値電圧がマイナス方向へ変動
することを抑制させることができる。さらに、トランジスタの信頼性を向上させることが
できる。
次に、フォトリソグラフィ工程により酸化物半導体膜３４２上にレジストマスクを形成し
、該レジストマスクを用いて、酸化物半導体膜３４２を所望の形状にエッチングし、島状
の酸化物半導体膜３４２ａを形成する（図９（Ｂ）参照）。なお、該レジストマスクは、
フォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。
該エッチングは、酸化物半導体膜３４２ａの端部がテーパ形状となるようにエッチングす
ることが好ましい。島状の酸化物半導体膜３４２ａの端部をテーパ形状とすることで、本
工程以降のトランジスタ１１５の作製において、形成される膜の被覆性を向上させること
ができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退
させつつエッチングすることで形成することができる。
なお、本実施の形態では、酸化物半導体膜３４２を成膜した直後に熱処理を行う場合につ
いて説明したが、島状の酸化物半導体膜３４２ａに加工した後に熱処理を行っても良い。
次に、酸化物半導体膜３４２ａなどの上に導電膜を形成した後、フォトリソグラフィ工程
により導電膜上にレジストマスクを形成し、該レジストマスクを用いて、導電膜を所望の
形状にエッチングして、ソース電極またはドレイン電極３４４ａ、３４４ｂを形成する（
図９（Ｃ）参照）。
導電膜は、後にソース電極およびドレイン電極となるものであり、アルミニウム、クロム
、銅、チタン、タンタル、モリブデン、タングステン等の金属材料を用いて形成すること
ができる。また、上述した金属材料を成分とする合金等を用いて形成することもできる。
さらに、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いて形成することもできる。
導電膜は、単層構造であってもよいし、２層以上の積層構造であってもよい。例えば、チ
タン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニ
ウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層
構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
なお、導電膜を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパ形状を有す
るソース電極またはドレイン電極３４４ａ、３４４ｂへの加工が容易であるというメリッ
トがある。
また、導電膜は、酸化インジウム、酸化インジウム酸化スズ（ＩＴＯともいう）、酸化イ
ンジウム酸化亜鉛、酸化亜鉛、ガリウムを添加した酸化亜鉛、グラフェンなどを用いるこ
とができる。
導電膜を選択的にエッチングしてソース電極またはドレイン電極３４４ａ、３４４ｂを形
成する（図９（Ｃ）参照）。ここで、ソース電極またはドレイン電極３４４ａは、容量素
子の一対の電極のうち一方として機能する。
導電膜のエッチングは、形成されるソース電極またはドレイン電極３４４ａ、３４４ｂの
端部がテーパ形状となるように行うことが好ましい。ここで、テーパ角は、例えば、３０
°以上６０°以下とすることが好ましい。ソース電極またはドレイン電極３４４ａ、３４
４ｂの端部がテーパ形状となるようにエッチングすることにより、後に形成されるゲート
絶縁膜の被覆性が向上し、段切れを防止することができる。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極３４４ａ、及びソー
ス電極またはドレイン電極３４４ｂの下端部の間隔によって決定される。なお、チャネル
長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う
際には、数ｎｍ〜数十ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌ
ｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。
従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ
（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。ま
た、微細化によって、記憶装置の消費電力を低減することも可能である。
次に、ソース電極またはドレイン電極３４４ａ、３４４ｂ、及び酸化物半導体膜３４２ａ
を覆うように、ゲート絶縁膜３４６を形成する（図９（Ｄ）参照）。
ゲート絶縁膜３４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。
また、ゲート絶縁膜３４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化ガ
リウム、酸化アルミニウム、酸化タンタルなどを用いることができる。また、ゲート絶縁
膜３４６として、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ
ｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ
Ｎｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡ
ｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））などの高誘電率（ｈｉｇｈ−ｋ）材料を用い
ることもできる。ゲート絶縁膜３４６は、単層構造としても良いし、上記の材料を組み合
わせて積層構造としても良い。また、その厚さは特に限定されないが、記憶装置を微細化
する場合には、トランジスタの動作を確保するために薄くすることが望ましい。例えば、
酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５
０ｎｍ以下とすることができる。
また、ゲート絶縁膜３４６は、第１３族元素および酸素を含む絶縁材料としてもよい。酸
化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化
物半導体材料との相性が良い。したがって、第１３族元素および酸素を含む絶縁材料を酸
化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保
つことができる。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含
むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化
アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここ
で、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含
有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（
原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体膜３４２ａに接してゲート絶縁膜３４６を形成
する場合に、ゲート絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜とゲ
ート絶縁膜の界面特性を良好に保つことができる。また、酸化物半導体膜と酸化ガリウム
を含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素
のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ
族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニ
ウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは
、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半
導体膜への水の侵入防止という点においても好ましい。
なお、酸化物半導体膜３４２（または酸化物半導体膜３４２ａ）に熱処理を行うと、水素
などが放出されるとともに、酸化物半導体膜３４２に含まれる酸素も放出されてしまう。
酸素が放出されることにより、酸化物半導体膜３４２には、酸素欠損が生じてしまう。酸
素欠損の一部はドナーとなるため、酸化物半導体膜３４２にキャリアを発生させる原因と
なり、トランジスタの特性に影響を与えるおそれがある。
そこで、酸化物半導体膜３４２ａに接するゲート絶縁膜３４６として、熱処理により酸素
が脱離する絶縁膜を用いることが好ましい。
本明細書等において、「熱処理により酸素が脱離する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ
Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸
素原子に換算した酸素の脱離量（又は放出量）が１．０×１０１８ｃｍ−３以上、好まし
くは３．０×１０２０ｃｍ−３以上であることをいう。また、「熱処理により酸素が脱離
しない」とは、ＴＤＳ分析にて、酸素原子に換算した酸素の脱離量（又は放出量）が１．
０×１０１８ｃｍ−３未満であることをいう。
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の脱離量は、イオン強度の積分値に比例する。このため、絶縁
膜のイオン強度の積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算
することができる。標準試料の基準値とは、所定の密度の原子を含む試料において、当該
原子に相当するイオン強度の積分値に対する当該原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の脱離量（ＮＯ２）は、下記の式（３
）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの
全てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する
可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７
の酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比
率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α （３）
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのイオン強度の積分値であ
る。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上述の式の詳細に関し
ては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の脱離量の数値は
、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料
として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値であ
る。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の脱離量を評価することで、酸素原子の脱離量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の脱離量である。絶縁膜においては、酸素原子に換算したときの
酸素の脱離量は、酸素分子の脱離量の２倍となる。
熱処理により酸素が脱離する膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ
＞２））がある。酸素が過剰な酸化シリコン（ＳｉＯｘ（ｘ＞２））とは、シリコン原子
数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコ
ン原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
酸化物半導体膜３４２ａに接する絶縁膜（例えば、絶縁膜３２４やゲート絶縁膜３４６）
として、熱処理により酸素が脱離する絶縁膜を用い、ゲート絶縁膜３４６の成膜後のいず
れかの工程の後に、熱処理を行うことにより、絶縁膜３２４やゲート絶縁膜３４６から酸
素が脱離し、酸化物半導体膜３４２ａに酸素を供給することができる。これにより、酸化
物半導体膜３４２ａに生じた酸素欠損を補償し、酸素欠損を低減することができる。よっ
て、酸化物半導体膜３４２ａにキャリアの生成を抑制することができるため、トランジス
タの特性の変動を抑制することができる。
次に、ゲート絶縁膜３４６上に、導電膜を成膜した後、フォトリソグラフィ工程により導
電膜上にレジストマスクを形成し、該レジストマスクを用いて導電膜を所望の形状にエッ
チングして、ゲート電極３４８ａ、電極３４８ｂを形成する（図９（Ｄ）参照）。このと
き形成される導電層は、容量素子の電極として機能する。導電膜は、モリブデン、チタン
、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料ま
たはこれらを主成分とする合金材料を用いて形成することができる。導電膜は、単層構造
としても良いし、積層構造としても良い。
次に、ゲート電極３４８ａ及び電極３４８ｂが形成された後に、ゲート電極３４８ａ、ソ
ース電極またはドレイン電極３４４ａ、３４４ｂをマスクとして、酸化物半導体膜３４２
ａに、ｎ型の導電性を付与するドーパントを添加し、一対のドーパント領域３４９ａ、３
４９ｂを形成する（図１０（Ａ）参照）。なお、酸化物半導体膜３４２ａのうち、ドーパ
ント領域３４９ａとドーパント領域３４９ｂとの間に挟まれた領域が、チャネル形成領域
となる。また、チャネル形成領域は、酸化物半導体膜３４２ａにおいて、ゲート絶縁膜３
４６を介してゲート電極３４８ａと重なる領域に形成される。
ドーパント領域３４９ａ、３４９ｂを形成するためのドーパントの添加は、イオン注入法
を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガ
スや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例え
ば、窒素をドーパントとして用いた場合、ドーパント領域３４９ａ、３４９ｂ中の窒素原
子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい
。ｎ型の導電性を付与するドーパントが添加されているドーパント領域３４９ａ、３４９
ｂは、酸化物半導体膜３４２ａ中の他の領域に比べて導電性が高くなる。よって、ドーパ
ント領域３４９ａ、３４９ｂを酸化物半導体膜３４２ａに設けることで、ソース電極また
はドレイン電極３４４ａ、３４４ｂの間の抵抗を下げることができる。
次に、ゲート絶縁膜３４６、ゲート電極３４８ａ、および電極３４８ｂ上に、絶縁膜３５
０及び絶縁膜３５２を形成する（図１０（Ａ）参照）。絶縁膜３５０及び絶縁膜３５２は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化
シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶
縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて形成すること
ができる。なお、絶縁膜３５０及び絶縁膜３５２には、誘電率の低い材料や、誘電率の低
い構造（多孔性の構造など）を用いることが望ましい。絶縁膜３５０及び絶縁膜３５２の
誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化
を図ることができるためである。例えば、絶縁膜３５０に、無機材料を含む材料を用い、
絶縁膜３５２に有機材料を含む材料を用いることもできる。
また、酸化アルミニウム膜は、水素や水などに対するブロッキング性を有するため、絶縁
膜３５０として用いることで、記憶装置の外部から混入する水素や水などが、酸化物半導
体膜３４２ａに混入することを防止することができるため、好ましい。また、酸化アルミ
ニウム膜は、酸素に対するブロッキング性も有するため、酸化物半導体膜３４２ａに含ま
れる酸素が外方拡散されてしまうことを抑制することもできる。絶縁膜３５０として、酸
化アルミニウム膜を用いることにより、水素や水などが酸化物半導体膜３４２ａに混入す
ることを防止するとともに、酸化物半導体膜３４２ａに含まれる酸素が外方拡散されてし
まうことを抑制することができるため、トランジスタの電気的特性が変動してしまうこと
を抑制することができる。
次に、ゲート絶縁膜３４６、絶縁膜３５０、及び絶縁膜３５２に、ソース電極またはドレ
イン電極３４４ｂにまで達する開口を形成する。当該開口の形成は、マスクなどを用いた
選択的なエッチングにより行われる。その後、ソース電極またはドレイン電極３４４ｂに
接する導電膜を形成する。次に、導電膜に、エッチング処理又はＣＭＰ処理を行うことに
より、電極３５４を形成する（図１０（Ｂ）参照）。
次に、絶縁膜３５２を覆い、電極３５４と接するように、配線３５６を形成する（図１０
（Ｂ）参照）。配線３５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該
導電膜を加工することによって形成される。また、導電膜は、アルミニウム、クロム、銅
、タンタル、チタン、モリブデン、タングステン等の金属材料や、上述した金属材料を成
分とする合金等を用いることができる。さらに、マンガン、マグネシウム、ジルコニウム
、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材
料を用いてもよい。
また、電極３５４を用いずに、配線３５６を形成してもよい。例えば、絶縁膜３５０の開
口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、その後に、開口に埋め込むように
アルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成さ
れるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここで
は、ソース電極またはドレイン電極３４４ｂ）との接触抵抗を低減させる機能を有する。
また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンな
どによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
配線３５６を形成することにより、下層に形成されたトランジスタと、上層に形成された
トランジスタとを、接続することもできる（図示しない）。
以上の工程により、酸化物半導体膜３４２ａを用いたトランジスタ１１５および容量素子
１１６を有する記憶素子が完成する（図１０（Ｂ）参照）。
上述の作製方法を用いることにより、酸化物半導体以外の半導体材料を用いたトランジス
タ上に、酸化物半導体材料を用いたトランジスタが形成された記憶装置を作製することが
できる。
上述の作製方法を用いることにより、水素やアルカリ金属の不純物が極めて低減された酸
化物半導体膜３４２ａを得ることができる。このように酸化物半導体膜３４２ａに含まれ
る水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができ
る。また、酸化物半導体膜３４２ａ中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及び
Ｃａなどのアルカリ土類金属などの不純物濃度は、具体的に、二次イオン質量分析法によ
るＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以
下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値
は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同
様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３
以下とすることができる。
このような酸化物半導体膜３４２ａを用いてトランジスタ１１５（及びトランジスタ１１
７）を作製することにより、オフ電流が極めて小さいトランジスタを作製することができ
る。具体的には、オフ電流密度を１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下
とすることができる。このオフ電流密度は、結晶性を有するシリコン膜にチャネルが形成
されるトランジスタのオフ電流密度と比較して極めて低い値である。このように、トラン
ジスタ１１５は、オフ電流が極めて小さくすることができるため、図１に示す記憶素子１
１０及び図４に示す記憶素子１６０に用いられる記憶回路１０２、記憶回路１０３として
用いることにより、長期にわたり記憶内容を保持することができる。
また、本実施の形態に係るトランジスタは、比較的高い電界効果移動度を有するため、図
１及び図４に示すトランジスタ１１５及びトランジスタ１１７に用いることにより、記憶
回路１０２及び記憶回路１０３を高速動作させることができる。したがって、図１及び図
４に示す記憶装置において、電源の供給を停止する前に、論理回路１０１から記憶回路１
０２及び記憶回路１０３へ短時間でデータを移すことができる。また、電源の供給を再開
した後、記憶回路１０２及び記憶回路１０３から論理回路１０１へ短時間でデータを戻す
ことができる。
本発明の一態様に係る記憶素子は、チャネルが酸化物半導体以外の半導体膜に形成される
トランジスタで構成される論理回路１０１及びプリチャージ回路１０８上に、チャネルが
酸化物半導体膜に形成されるトランジスタ１１５で構成される記憶回路１０２、及びトラ
ンジスタ１１７で構成される記憶回路１０３を形成することができる。このように、チャ
ネルが酸化物半導体膜に形成されるトランジスタ１１５及びトランジスタ１１７は、チャ
ネルが酸化物半導体以外の半導体膜に形成されるトランジスタの上に積層することが可能
であるため、３次元的に記憶素子を構成することができる。したがって、記憶素子の２次
元平面の面積を削減することができる。
ところで、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ（Ｍ
ａｇｎｅｔｉｃ Ｔｕｎｎｅｌｉｎｇ Ｊｕｎｃｔｉｏｎ）素子）が知られている。
ＭＴＪ素子は、絶縁膜を介して上下に配置している強磁性体の磁化の向きが並行であれば
低抵抗状態、反並行であれば高抵抗状態となることで情報を記憶する素子である。したが
って、本発明の一態様に係る記憶素子とは原理が全く異なっている。表１はＭＴＪ素子と
、本発明の一態様に係る記憶素子との対比を示す。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうと
いう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイ
スと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は
書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといっ
た問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされると磁化の向きが狂いやすい。ま
た、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必
要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロ
セスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから
見ても高価であると考えられる。
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半
導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと
同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエ
ラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性
が良いといえる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
本実施の形態では、実施の形態２とは異なる構造を有する酸化物半導体材料を用いたトラ
ンジスタについて説明する。
図１１（Ａ）に示すトランジスタ４１１は、下地膜４１２上に形成されたソース電極また
はドレイン電極４１４ａ、４１４ｂと、ソース電極またはドレイン電極４１４ａ、４１４
ｂ上に形成された酸化物半導体膜４１３と、酸化物半導体膜４１３、ソース電極またはド
レイン電極４１４ａ、４１４ｂ上のゲート絶縁膜４１５と、ゲート絶縁膜４１５上におい
て酸化物半導体膜４１３と重なる位置に設けられたゲート電極４１６と、ゲート電極４１
６上において酸化物半導体膜４１３を覆う保護絶縁膜４１７とを有する。
図１１（Ａ）に示すトランジスタ４１１は、ゲート電極４１６が酸化物半導体膜４１３の
上に形成されているトップゲート型であり、かつ、ソース電極またはドレイン電極４１４
ａ、４１４ｂが酸化物半導体膜４１３の下に形成されているボトムコンタクト型である。
そして、トランジスタ４１１は、ソース電極またはドレイン電極４１４ａ、４１４ｂと、
ゲート電極４１６とが重なっていないので、ソース電極またはドレイン電極４１４ａ、４
１４ｂとゲート電極４１６との間に形成される寄生容量を小さく抑えることができ、高速
動作を実現することができる。
また、酸化物半導体膜４１３は、ゲート電極４１６が形成された後に酸化物半導体膜４１
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対のドーパント領
域４１８ａ、４１８ｂを有する。また、酸化物半導体膜４１３のうち、ゲート絶縁膜４１
５を間に挟んでゲート電極４１６と重なる領域がチャネル形成領域４１９である。酸化物
半導体膜４１３では、一対のドーパント領域４１８ａ、４１８ｂの間にチャネル形成領域
４１９が設けられている。ドーパント領域４１８ａ、４１８ｂを形成するためのドーパン
トの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アル
ゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモン、ホウ素などを用いるこ
とができる。
例えば、窒素をドーパントとして用いた場合、ドーパント領域４１８ａ、４１８ｂ中の窒
素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ま
しい。
ｎ型の導電性を付与するドーパントが添加されているドーパント領域４１８ａ、４１８ｂ
は、酸化物半導体膜４１３中の他の領域に比べて導電性が高くなる。よって、ドーパント
領域４１８ａ、４１８ｂを酸化物半導体膜４１３に設けることで、ソース電極またはドレ
イン電極４１４ａ、４１４ｂの間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜４１３に用いた場合、窒素
を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、ドーパント
領域４１８ａ、４１８ｂ中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。
ドーパント領域４１８ａ、４１８ｂ中の酸化物半導体がウルツ鉱型の結晶構造を有するこ
とで、さらにドーパント領域４１８ａ、４１８ｂの導電性を高め、ソース電極またはドレ
イン電極４１４ａ、４１４ｂの間の抵抗を下げることができる。なお、ウルツ鉱型の結晶
構造を有する酸化物半導体を形成して、ソース電極またはドレイン電極４１４ａ、４１４
ｂの間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、ドーパン
ト領域４１８ａ、４１８ｂ中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍ
ｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても
、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜４１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導
体膜４１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜４１３の導電率を高めることができるので、ソース電極またはドレイン電極４１４ａ
、４１４ｂの間の抵抗を下げることができる。
そして、ソース電極またはドレイン電極４１４ａ、４１４ｂの間の抵抗を下げることで、
トランジスタ４１１の微細化を進めても、高いオン電流と、高速動作を確保することがで
きる。また、トランジスタ４１１の微細化により、当該トランジスタを用いた半導体装置
の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
図１１（Ｂ）に示すトランジスタ４２１は、下地膜４２２上に形成された、酸化物半導体
膜４２３と、酸化物半導体膜４２３上に形成されたソース電極またはドレイン電極４２４
ａ、４２４ｂと、酸化物半導体膜４２３、ソース電極またはドレイン電極４２４ａ、４２
４ｂ上のゲート絶縁膜４２５と、ゲート絶縁膜４２５上において酸化物半導体膜４２３と
重なる位置に設けられたゲート電極４２６と、ゲート電極４２６上において酸化物半導体
膜４２３を覆う保護絶縁膜４２７とを有する。さらに、トランジスタ４２１は、ゲート電
極４２６の側面に設けられた、絶縁膜で形成されたサイドウォール４３０ａ、４３０ｂを
有する。
図１１（Ｂ）に示すトランジスタ４２１は、ゲート電極４２６が酸化物半導体膜４２３の
上に形成されているトップゲート型であり、かつ、ソース電極またはドレイン電極４２４
ａ、４２４ｂが酸化物半導体膜４２３の上に形成されているトップコンタクト型である。
そして、トランジスタ４２１は、トランジスタ４１１と同様に、ソース電極またはドレイ
ン電極４２４ａ、４２４ｂと、ゲート電極４２６とが重なっていないので、ソース電極ま
たはドレイン電極４２４ａ、４２４ｂとゲート電極４２６との間に形成される寄生容量を
小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜４２３は、ゲート電極４２６が形成された後に酸化物半導体膜４２
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパ
ント領域４２８ａ、４２８ｂと、一対の低濃度ドーパント領域４２９ａ、４２９ｂとを有
する。また、酸化物半導体膜４２３のうち、ゲート絶縁膜４２５を間に挟んでゲート電極
４２６と重なる領域がチャネル形成領域４３１である。酸化物半導体膜４２３では、一対
の高濃度ドーパント領域４２８ａ、４２８ｂの間に一対の低濃度ドーパント領域４２９ａ
、４２９ｂが設けられ、一対の低濃度ドーパント領域４２９ａ、４２９ｂの間にチャネル
形成領域４３１が設けられている。そして、一対の低濃度ドーパント領域４２９ａ、４２
９ｂは、酸化物半導体膜４２３中の、ゲート絶縁膜４２５を間に挟んでサイドウォール４
３０ａ、４３０ｂと重なる領域に設けられている。
高濃度ドーパント領域４２８ａ、４２８ｂ及び低濃度ドーパント領域４２９ａ、４２９ｂ
は、上述した、トランジスタ４１１が有するドーパント領域４１８ａ、４１８ｂの場合と
同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４
２８ａ、４２８ｂを形成するためのドーパントの種類については、ドーパント領域４１８
ａ、４１８ｂの場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４２８ａ、４２８ｂ
中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であること
が望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域
４２９ａ、４２９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃ
ｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４２８ａ、４
２８ｂは、酸化物半導体膜４２３中の他の領域に比べて導電性が高くなる。よって、高濃
度ドーパント領域４２８ａ、４２８ｂを酸化物半導体膜４２３に設けることで、ソース電
極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることができる。また、低濃
度ドーパント領域４２９ａ、４２９ｂをチャネル形成領域４３１と高濃度ドーパント領域
４２８ａ、４２８ｂの間に設けることで、短チャネル効果による閾値電圧のマイナスシフ
トを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜４２３に用いた場合、窒素
を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度ドー
パント領域４２８ａ、４２８ｂ中の酸化物半導体はウルツ鉱型の結晶構造を有するように
なる。またさらに、低濃度ドーパント領域４２９ａ、４２９ｂも、窒素の濃度によっては
、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度ドーパント領域
４２８ａ、４２８ｂ中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高
濃度ドーパント領域４２８ａ、４２８ｂの導電性を高め、ソース電極またはドレイン電極
４２４ａ、４２４ｂの間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有
する酸化物半導体を形成して、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の
抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度ドーパント
領域４２８ａ、４２８ｂ中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ
％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、
ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜４２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導
体膜４２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜４２３の導電率を高めることができるので、ソース電極またはドレイン電極４２４ａ
、４２４ｂの間の抵抗を下げることができる。
そして、ソース電極またはドレイン電極４２４ａ、４２４ｂの間の抵抗を下げることで、
トランジスタ４２１の微細化を進めても、高いオン電流と、高速動作を確保することがで
きる。また、トランジスタ４２１の微細化により、当該トランジスタを用いたメモリセル
の占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる
。
図１１（Ｃ）に示すトランジスタ４４１は、下地膜４４２上に形成されたソース電極また
はドレイン電極４４４ａ、４４４ｂと、ソース電極またはドレイン電極４４４ａ、４４４
ｂ上に形成された活性層として機能する酸化物半導体膜４４３と、酸化物半導体膜４４３
、ソース電極またはドレイン電極４４４ａ、４４４ｂ上のゲート絶縁膜４４５と、ゲート
絶縁膜４４５上において酸化物半導体膜４４３と重なる位置に設けられたゲート電極４４
６と、ゲート電極４４６上において酸化物半導体膜４４３を覆う保護絶縁膜４４７とを有
する。さらに、トランジスタ４４１は、ゲート電極４４６の側面に設けられた、絶縁膜で
形成されたサイドウォール４５０ａ、４５０ｂを有する。
図１１（Ｃ）に示すトランジスタ４４１は、ゲート電極４４６が酸化物半導体膜４４３の
上に形成されているトップゲート型であり、なおかつ、ソース電極またはドレイン電極４
４４ａ、４４４ｂが酸化物半導体膜４４３の下に形成されているボトムコンタクト型であ
る。そして、トランジスタ４４１は、トランジスタ４１１と同様に、ソース電極またはド
レイン電極４４４ａ、４４４ｂと、ゲート電極４４６とが重なっていないので、ソース電
極またはドレイン電極４４４ａ、４４４ｂとゲート電極４４６との間に形成される寄生容
量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体膜４４３は、ゲート電極４４６が形成された後に酸化物半導体膜４４
３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度ドーパ
ント領域４４８ａ、４４８ｂと、一対の低濃度ドーパント領域４４９ａ、４４９ｂとを有
する。また、酸化物半導体膜４４３のうち、ゲート絶縁膜４４５を間に挟んでゲート電極
４４６と重なる領域がチャネル形成領域４５１である。酸化物半導体膜４４３では、一対
の高濃度ドーパント領域４４８ａ、４４８ｂの間に一対の低濃度ドーパント領域４４９ａ
、４４９ｂが設けられ、一対の低濃度ドーパント領域４４９ａ、４４９ｂの間にチャネル
形成領域４５１が設けられている。そして、一対の低濃度ドーパント領域４４９ａ、４４
９ｂは、酸化物半導体膜４４３中の、ゲート絶縁膜４４５を間に挟んでサイドウォール４
５０ａ、４５０ｂと重なる領域に設けられている。
高濃度ドーパント領域４４８ａ、４４８ｂ及び低濃度ドーパント領域４４９ａ、４４９ｂ
は、上述した、トランジスタ４１１が有するドーパント領域４１８ａ、４１８ｂの場合と
同様に、イオン注入法を用いて形成することができる。そして、高濃度ドーパント領域４
４８ａ、４４８ｂを形成するためのドーパントの種類については、ドーパント領域４１８
ａ、４１８ｂの場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度ドーパント領域４４８ａ、４４８ｂ
中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であること
が望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度ドーパント領域
４４９ａ、４４９ｂ中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃ
ｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度ドーパント領域４４８ａ、４
４８ｂは、酸化物半導体膜４４３中の他の領域に比べて導電性が高くなる。よって、高濃
度ドーパント領域４４８ａ、４４８ｂを酸化物半導体膜４４３に設けることで、ソース電
極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることができる。また、低濃
度ドーパント領域４４９ａ、４４９ｂをチャネル形成領域４５１と高濃度ドーパント領域
４４８ａ、４４８ｂの間に設けることで、短チャネル効果による閾値電圧のマイナスシフ
トを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体膜４４３に用いた場合、窒素
を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度ドー
パント領域４４８ａ、４４８ｂ中の酸化物半導体はウルツ鉱型の結晶構造を有するように
なる。またさらに、低濃度ドーパント領域４４９ａ、４４９ｂも、窒素の濃度によっては
、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度ドーパント領域
４４８ａ、４４８ｂ中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高
濃度ドーパント領域４４８ａ、４４８ｂの導電性を高め、ソース電極またはドレイン電極
４４４ａ、４４４ｂの間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有
する酸化物半導体を形成して、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の
抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度ドーパント
領域４４８ａ、４４８ｂ中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ
％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、
ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体膜４４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導
体膜４４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導
体膜４４３の導電率を高めることができるので、ソース電極またはドレイン電極４４４ａ
、４４４ｂの間の抵抗を下げることができる。
そして、ソース電極またはドレイン電極４４４ａ、４４４ｂの間の抵抗を下げることで、
トランジスタ４４１の微細化を進めても、高いオン電流と、高速動作を確保することがで
きる。また、トランジスタ４４１の微細化により、当該トランジスタを用いた半導体装置
の占める面積を縮小化し、単位面積あたりのトランジスタ数を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域とし
て機能する高濃度ドーパント領域をセルフアラインプロセスにて作製する方法の一つとし
て、酸化物半導体膜の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導
体膜のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊ
ｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ
ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅ
ｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔ
ｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレ
イン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。
よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体膜も部分的にオーバーエッ
チングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう
。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチング
によるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要
がある。しかし、上記オーバーエッチングは、酸化物半導体膜とゲート絶縁膜の選択比が
十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体膜が十分な厚さであればオーバーエッチングも問題にはならないが
、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネ
ル形成領域となる部分の酸化物半導体膜の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下
であることが求められる。そのような薄い酸化物半導体膜を扱う場合には、酸化物半導体
膜のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増
加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体膜へのドーパントの添加を、酸化物半導
体膜を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体膜のオーバーエ
ッチングを防ぎ、酸化物半導体膜への過剰なダメージを軽減することができる。また、加
えて、酸化物半導体膜とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの
特性及び信頼性を高めることができる。
また、酸化物半導体膜より下層に位置する下地膜や、上層に位置する保護絶縁膜は、アル
カリ金属や、水素及び酸素に対するバリア性の高い材料を用いるのが望ましい。例えば、
バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、酸化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いるこ
とができる。下地膜及び保護絶縁膜をバリア性の高い絶縁膜の単層または積層、もしくは
、バリア性の高い絶縁膜と、バリア性の低い絶縁膜の積層としてもよい。
酸化物半導体膜をバリア性の高い絶縁膜で覆うことにより、外部からの不純物の侵入を防
ぐとともに、酸化物半導体膜中からの酸素脱離を防ぐことができる。よって、トランジス
タの信頼性を向上させることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状ま
たは六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原
子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中
心に回転した）結晶を含む酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅ
ｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜について説
明する。
ＣＡＡＣ−ＯＳ膜に含まれる結晶構造の一例について図１２乃至図１５を用いて詳細に説
明する。なお、特に断りがない限り、図１２乃至図１５は上方向をｃ軸方向とし、ｃ軸方
向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にし
た場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを
示し、二重丸で囲まれたＯは３配位のＯを示す。
図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４
配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原
子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡
単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ
３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。
図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３
配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、
いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４
配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。
図１２（Ｂ）に示す小グループは電荷が０である。
図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構
造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位
のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の
４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。
図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構
造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位
のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。
図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の
４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループ
は電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を
大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す
６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３
個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａの
上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の
近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個
の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この
様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は
等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原
子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近
接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別
の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の
小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）
が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金
属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することに
なる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して
中グループを構成する。
図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示
す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（
Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し
、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠
の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分には
それぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３
（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあ
るＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎ
とを示している。
図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上
半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺ
ｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分
および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２
個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４
配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グ
ループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６
６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４
配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従っ
て、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成する
ためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１
２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む
小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消され
るため、層構造の合計の電荷を０とすることができる。
具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ
−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ
−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）
とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物や
、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する。）
、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−
Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ
−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−
Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化
物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ
−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系
酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、
Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデ
ル図を示す。
図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上か
ら順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分
にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個
ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介
して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は
、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それ
ぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは
、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合
計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した
中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大
グループも取りうる。
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、
ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図１５（Ａ）に示す結晶構造を取りうる
。なお、図１５（Ａ）に示す結晶構造において、図１２（Ｂ）で説明したように、Ｇａ及
びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図１５（Ｂ）に示す結晶構造を
取りうる。なお、図１５（Ｂ）に示す結晶構造において、図１２（Ｂ）で説明したように
、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
以上、説明したように、ＣＡＡＣ−ＯＳ膜に含まれる結晶は、さまざまな構造を取りうる
。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は
、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因として
は半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデル
を用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出
せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポ
テンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度μは下記
の式（４）で表される。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である
。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは
、下記の式（５）で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の
誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たり
の容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導
体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域に
おけるドレイン電流Ｉｄは、下記の式（６）で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、下記の式（７）で表される。
式（７）の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ
）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジ
スタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム
（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のもの
では欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに式（４）および式（５）よりμ０＝１２０ｃｍ
２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃ
ｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い
酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によっ
てトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れ
た場所における移動度μ１は、下記の式（８）で表される。
ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果よ
り求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、ｌ＝１０
ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）
と式（６）の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度
μ２を計算した結果を図１６に示す。なお、計算にはシノプシス社製デバイスシミュレー
ションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャ
ップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、
１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定し
て得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電
子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率
は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０
．１Ｖである。
図１６で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークを
つけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔ
ｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特
性を計算した結果を図１７乃至図１９に示す。なお、計算に用いたトランジスタの断面構
造を図２０に示す。図２０に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する
半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよ
び半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２０（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め
込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成
される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟ま
れ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート電極１１０５を有す
る。ゲート電極１１０５の幅を３３ｎｍとする。
ゲート電極１１０５と半導体領域１１０３ｂの間には、ゲート絶縁膜１１０４を有し、ま
た、ゲート電極１１０５の両側面には側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂ
、ゲート電極１１０５の上部には、ゲート電極１１０５と他の配線との短絡を防止するた
めの絶縁層１１０７を有する。側壁絶縁層の幅は５ｎｍとする。また、半導体領域１１０
３ａおよび半導体領域１１０３ｃに接して、ソース電極またはドレイン電極１１０８ａ、
１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２０（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる
埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃ
と、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート電極１１０５
とゲート絶縁膜１１０４と側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂと絶縁層１
１０７とソース電極またはドレイン電極１１０８ａ、１１０８ｂを有する点で図２０（Ａ
）に示すトランジスタと同じである。
図２０（Ａ）に示すトランジスタと図２０（Ｂ）に示すトランジスタの相違点は、側壁絶
縁層１１０６ａおよび側壁絶縁層１１０６ｂの下の半導体領域の導電型である。図２０（
Ａ）に示すトランジスタでは、側壁絶縁層１１０６ａおよび側壁絶縁層１１０６ｂの下の
半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃで
あるが、図２０（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。す
なわち、図２０（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１１
０３ｃ）とゲート電極１１０５がＬｏｆｆだけ重ならない領域ができている。この領域を
オフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、
オフセット長は、側壁絶縁層１１０６ａ（側壁絶縁層１１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイ
スシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１７は、
図２０（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度
（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電
流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイ
ン電圧を＋０．１Ｖとして計算したものである。
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎ
ｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなる
ほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度
μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲ
ート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えること
が示された。
図１８は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎ
ｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存
性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を
＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍと
したものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとし
たものである。
また、図１９は、図２０（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆ
を１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧
依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電
圧を＋０．１Ｖとして計算したものである。図１９（Ａ）はゲート絶縁膜の厚さを１５ｎ
ｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍ
としたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピー
ク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１７では８０ｃｍ２／Ｖｓ程度であるが、図１８では６０
ｃｍ２／Ｖｓ程度、図１９では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほ
ど低下する。また、オフ電流も同様な傾向がある。一方、オン電流にはオフセット長Ｌｏ
ｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０
μＡを超えることが示された。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、本発明の一態様に係る記憶装置に適用することのできる酸化物半導体
を用いたトランジスタの電気的特性及びオフ電流について説明する。
図２１に、トランジスタ（試料１および試料２）の上面図および断面図を示す。図２１（
Ａ）はトランジスタの上面図であり、図２１（Ｂ）は図２１（Ａ）の一点鎖線Ａ−Ｂに対
応する断面図である。
図２１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁
膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜
６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に
設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と
重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を
覆って設けられた層間絶縁膜６１６と、ゲート絶縁膜６０８及び層間絶縁膜６１６に設け
られた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６およ
び配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁膜６０２としては酸化シリコン膜を、酸化物
半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングス
テン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒
化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリ
コン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、
チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それ
ぞれ用いることができる。
なお、図２１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極
６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電
極６１４のはみ出しをｄＷと呼ぶ。
図２１（Ｂ）に示す構造のトランジスタ（試料１および試料２）の作製方法を以下に説明
する。
まず、基板６００の表面に対し、アルゴン雰囲気でプラズマ処理を行う。プラズマ処理は
、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して
３分間行う。
続けて、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの
厚さで成膜する。
酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）
として成膜する。ターゲットは、石英ターゲットを用いた。なお、成膜時の基板加熱温度
は１００℃とする。
次に、下地絶縁膜６０２の表面をＣＭＰ処理し、Ｒａ＝０．２ｎｍ程度まで平坦化する。
次に、平坦化された下地絶縁膜６０２上に酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜
を１５ｎｍの厚さで成膜する。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積
比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。ターゲットは、Ｉｎ：Ｓｎ
：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成
膜時の基板加熱温度は２００℃とする。
次に、試料２のみ加熱処理を６５０℃の温度で行う。加熱処理は、はじめに窒素雰囲気で
１時間の加熱処理を行い、温度を保持したままさらに酸素雰囲気で１時間の加熱処理を行
う。
次に、フォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体膜６０
６を形成する。
次に、酸化物半導体膜６０６上にタングステン膜を５０ｎｍの厚さで成膜する。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（Ｄ
Ｃ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
次に、フォトリソグラフィ工程によってタングステン膜を加工して、一対の電極６１４を
形成する。
次に、ゲート絶縁膜６０８である酸化シリコン膜を１００ｎｍの厚さで成膜する。なお、
酸化シリコン膜の比誘電率は３．８とする。
ゲート絶縁膜６０８である酸化シリコン膜は、下地絶縁膜６０２と同様の方法で成膜する
ことができる。
次に、ゲート絶縁膜６０８上に窒化タンタル膜およびタングステン膜を、この順番でそれ
ぞれ１５ｎｍおよび１３５ｎｍの厚さで成膜する。
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で
電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。
タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（Ｄ
Ｃ）として成膜する。なお、成膜時の基板加熱温度は２００℃とする。
次に、フォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して
、ゲート電極６１０を形成する。
次に、ゲート絶縁膜６０８及びゲート電極６１０上に、層間絶縁膜６１６となる酸化窒化
シリコン膜を３００ｎｍの厚さで成膜する。
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸
化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜する。なお、成膜時
の基板加熱温度は３２５℃とする。
次に、フォトリソグラフィ工程によって層間絶縁膜６１６となる酸化窒化シリコン膜を加
工する。
次に、層間絶縁膜６１６となる感光性ポリイミドを１５００ｎｍの厚さで成膜する。
次に、層間絶縁膜６１６となる酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフ
ォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを露光し、その後現像し、
感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて
層間絶縁膜６１６を形成する。加熱処理は、窒素雰囲気において、３００℃の温度で行う
。
次に、チタン膜、アルミニウム膜およびチタン膜を、この順番でそれぞれ５０ｎｍ、１０
０ｎｍおよび５ｎｍの厚さで成膜する。
チタン膜は、二層ともにスパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ
（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。
アルミニウム膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（Ｄ
Ｃ）として成膜する。なお、成膜時に基板加熱は行っていない。
次に、フォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工
して、配線６１８を形成する。
次に、保護膜６２０である感光性ポリイミド膜を１５００ｎｍの厚さで成膜する。
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイ
ミドを露光し、その後現像して、保護膜６２０に配線６１８を露出する開口部を形成する
。
次に、感光性ポリイミド膜を硬化させるために加熱処理を行った。加熱処理は、層間絶縁
膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行った。
以上の工程で、図２１（Ｂ）に示す構造のトランジスタ（試料１及び試料２）を作製する
ことができる。
次に、図２１（Ｂ）に示す構造のトランジスタ（試料１及び試料２）の電気的特性を評価
した結果について説明する。
図２１（Ｂ）に示す構造のトランジスタ（試料１及び試料２）におけるＶｇｓ−Ｉｄｓ特
性を測定し、試料１の結果を図２２（Ａ）に、試料２の結果を図２２（Ｂ）にそれぞれ示
す。なお、測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μ
ｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが片側３μｍ（合計６μｍ）である。また
、Ｖｄｓは１０Ｖとする。
試料１と試料２とを比較すると、試料２に示すように酸化物半導体膜の成膜後に加熱処理
を行うことでトランジスタの電界効果移動度が高くなることがわかる。これは、加熱処理
を行うことにより酸化物半導体膜中の不純物濃度を低減されたためと考えられる。したが
って、酸化物半導体膜の成膜後に行う加熱処理によって酸化物半導体膜中の不純物濃度を
低減することにより、トランジスタの電界効果移動度を向上させることができることがわ
かる。
次に、本発明の一態様に係る記憶装置に適用可能なトランジスタ（チャネル幅１μｍ当た
り）のオフ電流を評価した結果について説明する。
測定に用いたトランジスタは、チャネル長Ｌを３μｍ、チャネル幅Ｗを１０μｍ、Ｌｏｖ
を２μｍ、ｄＷを０μｍとしている。
図２３に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示
す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／
Ｔ）を横軸としている。
以下にトランジスタのオフ電流の測定方法を簡単に説明する。ここでは便宜上測定対象と
なるトランジスタを第１のトランジスタと呼ぶ。
第１のトランジスタのドレインはフローティングゲートＦＧと接続され、フローティング
ゲートＦＧは第２のトランジスタのゲートと接続される。
まず、第１のトランジスタをオフ状態とし、次に、フローティングゲートＦＧに電荷を与
える。なお、第２のトランジスタには一定のドレイン電圧が印加されている。
このとき、フローティングゲートＦＧの電荷が第１のトランジスタを通じて徐々にリーク
する。フローティングゲートＦＧの電荷が抜けると、第２のトランジスタのソース電位が
変化する。このソース電位の時間に対する変化量から第１のトランジスタからリークする
電荷量が見積もられ、オフ電流を測定することができる。
図２３より、トランジスタのオフ電流は、測定時の基板温度が８５℃のとき２×１０−２
１Ａ／μｍ（２ｚＡ／μｍ）であることがわかる。電流値の対数が温度の逆数に比例する
ことから、室温（２７℃）の場合には１×１０−２２Ａ／μｍ（０．１ｚＡ／μｍ）以下
であると予想される。
このように、本実施の形態に係るトランジスタのオフ電流は極めて小さいことがわかる。
本実施の形態に係るトランジスタを、図１及び図４に示すトランジスタ１１５及びトラン
ジスタ１１７に用いることにより、ノードＭ及びノードＮに保持された電位を長期間にわ
たり保持することができる。また、図１及び図４に示す記憶装置において、電源の供給が
停止した後、論理回路１０１のノードＯ及びノードＰが保持していた電位を、ノードＭ及
びノードＮに保持することができる。
また、本実施の形態に係るトランジスタは、比較的高い電界効果移動度を有するため、図
１及び図４に示すトランジスタ１１５及びトランジスタ１１７に用いることにより、記憶
回路１０２及び記憶回路１０３を高速動作させることができる。したがって、図１及び図
４に示す記憶装置において、電源の供給を停止する前に、論理回路１０１から記憶回路１
０２及び記憶回路１０３へ短時間でデータを移すことができる。また、電源の供給を再開
した後、記憶回路１０２及び記憶回路１０３から論理回路１０１へ短時間でデータを戻す
ことができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
本実施の形態では、先の実施の形態で示した記憶装置を用いた信号処理回路の構成につい
て説明する。
図２４に、本発明の一態様に係る信号処理回路の一例を示す。信号処理回路は、一または
複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図２４に
示す信号処理回路５００は、演算回路５０１、演算回路５０２、記憶装置５０３、記憶装
置５０４、記憶装置５０５、制御装置５０６、電源制御回路５０７、記憶装置５０８を有
する。
演算回路５０１、演算回路５０２は、単純な論理演算を行う論理回路をはじめ、加算器、
乗算器、さらには各種演算回路などを含む。そして、記憶装置５０３は、演算回路５０１
における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置
５０４は、演算回路５０２における演算処理の際に、データを一時的に保持するレジスタ
として機能する。
また、記憶装置５０５はメインメモリとして用いることができ、制御装置５０６が実行す
るプログラムをデータとして記憶する、或いは演算回路５０１、演算回路５０２からのデ
ータを記憶することができる。
制御装置５０６は、信号処理回路５００が有する演算回路５０１、演算回路５０２、記憶
装置５０３、記憶装置５０４、記憶装置５０５、記憶装置５０８の動作を統括的に制御す
る回路である。なお、図２４では、制御装置５０６が信号処理回路５００の一部である構
成を示しているが、制御装置５０６は信号処理回路５００の外部に設けられていても良い
。
また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータの
やり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良
い。例えば、演算回路５０１と記憶装置５０３において、動作が行われない場合、演算回
路５０１及び記憶装置５０３への電源電圧の供給を停止するようにしても良い。
また、電源制御回路５０７は、信号処理回路５００が有する演算回路５０１、演算回路５
０２、記憶装置５０３、記憶装置５０４、記憶装置５０５、制御装置５０６、記憶装置５
０８へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、
電源電圧の供給を停止するためのスイッチング素子は、電源制御回路５０７に設けられて
いても良いし、演算回路５０１、演算回路５０２、記憶装置５０３、記憶装置５０４、記
憶装置５０５、制御装置５０６、記憶装置５０８のそれぞれに設けられていても良い。後
者の場合、電源制御回路５０７は、必ずしも本発明の一態様に係る信号処理回路に設ける
必要はない。
また、メインメモリである記憶装置５０５と、制御装置５０６との間に、キャッシュメモ
リとして機能する記憶装置５０８を設けることが好ましい。キャッシュメモリを設けるこ
とで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させ
ることができる。
記憶装置５０３、記憶装置５０４、記憶装置５０８のそれぞれに、本発明の一態様に係る
記憶装置を用いることで、短時間、電源電圧の供給を停止しても記憶装置のデータを保持
することができる。また、記憶装置に保持されたデータを外部の不揮発性記憶装置にデー
タを移す必要がなくなるため、短時間で電源電圧の供給を停止することができる。また、
電源電圧の供給を開始した後も、記憶装置に保持されたデータを短時間で電源電圧供給停
止前の状態に復元することができる。このような記憶装置５０３、記憶装置５０４、記憶
装置５０８を信号処理回路５００に用いることで、短時間の電源の供給の停止を行う場合
に、消費電力を抑えることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本発明の一態様に係る記憶装置または信号処理回路は、さまざまな電子機器（遊技機も含
む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、
またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、
デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携
帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機など
の大型ゲーム機などが挙げられる。上記実施の形態で説明した記憶装置または信号処理回
路が搭載された電子機器の例について説明する。
図２５（Ａ）は、ノート型のパーソナルコンピュータであり、本体９１１、筐体９１２、
表示部９１３、キーボード９１４などによって構成されている。筐体９１２の内部には、
本発明の一態様に係る記憶装置または信号処理回路が搭載されている。そのため、短時間
の電源の供給の停止を行う場合に、ノート型のパーソナルコンピュータの消費電力を抑え
ることができる。
図２５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体９２１には表示部９２３と、外部
インターフェイス９２５と、操作ボタン９２４等が設けられている。また操作用の付属品
としてスタイラス９２２がある。本体９２１内部には、本発明の一態様に係る記憶装置ま
たは信号処理回路が搭載されている。そのため、短時間の電源の供給の停止を行う場合に
、携帯情報端末の消費電力を抑えることができる。
図２５（Ｃ）は、電子書籍の一例を示している。例えば、電子書籍９３０は、筐体９３１
および筐体９３２の２つの筐体で構成されている。筐体９３１および筐体９３２は、軸部
９３５により一体とされており、該軸部９３５を軸として開閉動作を行うことができる。
このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体９３１には表示部９３３が組み込まれ、筐体９３２には表示部９３４が組み込まれて
いる。表示部９３３および表示部９３４は、続き画面を表示する構成としてもよいし、異
なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば
右側の表示部（図２５（Ｃ）では表示部９３４）に文章を表示し、左側の表示部（図２５
（Ｃ）では表示部９３３）に画像を表示することができる。筐体９３１及び筐体９３２の
少なくとも一方の内部には、本発明の一態様に係る記憶装置または信号処理回路が搭載さ
れている。そのため、短時間の電源の供給の停止を行う場合に、電子書籍の消費電力を抑
えることができる。
また、図２５（Ｃ）では、筐体９３２に操作部などを備えた例を示している。例えば、筐
体９３２において、電源９３６、操作キー９３７、スピーカー９３８などを備えている。
操作キー９３７により、頁を送ることができる。なお、筐体の表示部と同一面にキーボー
ドやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に
、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍９３０は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍９３０は、無線で情報を送受信できる構成としてもよい。無線により、電
子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも
可能である。
図２５（Ｄ）は、携帯電話であり、筐体９４０および筐体９４１の二つの筐体で構成され
ている。筐体９４１には、表示パネル９４２、スピーカー９４３、マイクロフォン９４４
、ポインティングデバイス９４６、カメラ用レンズ９４７、外部接続端子９４８などを備
えている。また、筐体９４０には、携帯電話の充電を行う太陽電池セル９４９、外部メモ
リスロット９５０などを備えている。また、アンテナは筐体９４１内部に内蔵されている
。筐体９４０及び筐体９４１の少なくとも一方の内部には、本発明の一態様に係る記憶装
置または信号処理回路が搭載されている。そのため、短時間の電源の供給の停止を行う場
合に、携帯電話の消費電力を抑えることができる。
また、表示パネル９４２はタッチパネルを備えており、図２５（Ｄ）には映像表示されて
いる複数の操作キー９４５を点線で示している。なお、太陽電池セル９４９で出力される
電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
表示パネル９４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル９
４２と同一面上にカメラ用レンズ９４７を備えているため、テレビ電話が可能である。ス
ピーカー９４３およびマイクロフォン９４４は音声通話に限らず、テレビ電話、録音、再
生などが可能である。さらに、筐体９４０と筐体９４１は、スライドし、図２５（Ｄ）の
ように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が
可能である。
外部接続端子９４８はＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電およびパーソナルコンピュータなどとのデータ通信が可能である。また、外
部メモリスロット９５０に記録媒体を挿入し、より大量のデータ保存および移動に対応で
きる。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図２５（Ｅ）は、デジタルビデオカメラであり、本体９５６、表示部（Ａ）９５５、接眼
部９５１、操作スイッチ９５２、表示部（Ｂ）９５３、バッテリー９５４などによって構
成されている。本体９５６の内部には、本発明の一態様に係る記憶装置または信号処理回
路が搭載されている。そのため、短時間の電源の供給の停止を行う場合に、デジタルビデ
オカメラの消費電力を抑えることができる。
図２５（Ｆ）は、テレビジョン装置の一例を示している。テレビジョン装置９６０は、筐
体９６１に表示部９６２が組み込まれている。表示部９６２により、映像を表示すること
が可能である。また、ここでは、スタンド９６３により筐体９６１を支持した構成を示し
ている。筐体９６１の内部には、本発明の一態様に係る記憶装置または信号処理回路が搭
載されている。そのため、短時間の電源の供給の停止を行う場合に、テレビジョン装置の
消費電力を抑えることができる。
テレビジョン装置９６０の操作は、筐体９６１が備える操作スイッチや、別体のリモコン
操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力
する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６０は、受信機やモデムなどを備えた構成とする。受信機によ
り一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線によ
る通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（
送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 記憶装置
１０１ 論理回路
１０２ 記憶回路
１０３ 記憶回路
１０６ スイッチ
１０７ スイッチ
１０８ プリチャージ回路
１１０ 記憶素子
１１１ トランジスタ
１１２ トランジスタ
１１３ トランジスタ
１１４ トランジスタ
１１５ トランジスタ
１１６ 容量素子
１１７ トランジスタ
１１８ 容量素子
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１２６ トランジスタ
１２７ トランジスタ
１５０ 記憶装置
１６０ 記憶素子
２００ 記憶装置
２１０ メモリセルアレイ
２１１ 駆動回路
２１２ 駆動回路
３００ 基板
３０２ 絶縁膜
３０４ 半導体膜
３０４ａ 半導体膜
３０４ｂ 半導体膜
３０６ａ ゲート絶縁膜
３０６ｂ ゲート絶縁膜
３０８ 不純物領域
３１０ 不純物領域
３１２ａ ゲート電極
３１２ｂ ゲート電極
３１４ａ 不純物領域
３１４ｂ 不純物領域
３１６ａ 不純物領域
３１６ｂ 不純物領域
３１８ａ 側壁絶縁膜
３１８ｂ 側壁絶縁膜
３１８ｃ 側壁絶縁膜
３１８ｄ 側壁絶縁膜
３２０ａ 不純物領域
３２０ｂ 不純物領域
３２２ａ 不純物領域
３２２ｂ 不純物領域
３２４ 絶縁膜
３４２ 酸化物半導体膜
３４２ａ 酸化物半導体膜
３４４ａ ソース電極またはドレイン電極
３４４ｂ ソース電極またはドレイン電極
３４６ ゲート絶縁膜
３４８ａ ゲート電極
３４８ｂ 電極
３４９ａ ドーパント領域
３４９ｂ ドーパント領域
３５０ 絶縁膜
３５２ 絶縁膜
３５４ 電極
３５６ 配線
４１１ トランジスタ
４１２ 下地膜
４１３ 酸化物半導体膜
４１４ａ ソース電極またはドレイン電極
４１４ｂ ソース電極またはドレイン電極
４１５ ゲート絶縁膜
４１６ ゲート電極
４１７ 保護絶縁膜
４１８ａ ドーパント領域
４１８ｂ ドーパント領域
４１９ チャネル形成領域
４２１ トランジスタ
４２２ 下地膜
４２３ 酸化物半導体膜
４２４ａ ソース電極またはドレイン電極
４２４ｂ ソース電極またはドレイン電極
４２５ ゲート絶縁膜
４２６ ゲート電極
４２７ 保護絶縁膜
４２８ａ 高濃度ドーパント領域
４２８ｂ 高濃度ドーパント領域
４２９ａ 低濃度ドーパント領域
４２９ｂ 低濃度ドーパント領域
４３０ａ サイドウォール
４３０ｂ サイドウォール
４３１ チャネル形成領域
４４１ トランジスタ
４４２ 下地膜
４４３ 酸化物半導体膜
４４４ａ ソース電極またはドレイン電極
４４４ｂ ソース電極またはドレイン電極
４４５ ゲート絶縁膜
４４６ ゲート電極
４４７ 保護絶縁膜
４４８ａ 高濃度ドーパント領域
４４８ｂ 高濃度ドーパント領域
４４９ａ 低濃度ドーパント領域
４４９ｂ 低濃度ドーパント領域
４５０ａ サイドウォール
４５０ｂ サイドウォール
４５１ チャネル形成領域
５００ 信号処理回路
５０１ 演算回路
５０２ 演算回路
５０３ 記憶装置
５０４ 記憶装置
５０５ 記憶装置
５０６ 制御装置
５０７ 電源制御回路
５０８ 記憶装置
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
９１１ 本体
９１２ 筐体
９１３ 表示部
９１４ キーボード
９２１ 本体
９２２ スタイラス
９２３ 表示部
９２４ 操作ボタン
９２５ 外部インターフェイス
９３０ 電子書籍
９３１ 筐体
９３２ 筐体
９３３ 表示部
９３４ 表示部
９３５ 軸部
９３６ 電源
９３７ 操作キー
９３８ スピーカー
９４０ 筐体
９４１ 筐体
９４２ 表示パネル
９４３ スピーカー
９４４ マイクロフォン
９４５ 操作キー
９４６ ポインティングデバイス
９４７ カメラ用レンズ
９４８ 外部接続端子
９４９ 太陽電池セル
９５０ 外部メモリスロット
９５１ 接眼部
９５２ 操作スイッチ
９５３ 表示部（Ｂ）
９５４ バッテリー
９５５ 表示部（Ａ）
９５６ 本体
９６０ テレビジョン装置
９６１ 筐体
９６２ 表示部
９６３ スタンド
１１０１ 下地絶縁層
１１０２ 絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁膜
１１０５ ゲート電極
１１０６ａ 側壁絶縁層
１１０６ｂ 側壁絶縁層
１１０７ 絶縁層
１１０８ａ ソース電極またはドレイン電極
１１０８ｂ ソース電極またはドレイン電極

Claims (5)

  1. 論理回路と、第１の記憶回路と、第２の記憶回路と、プリチャージ回路と、を有し、
    前記論理回路は、第１のノードと、第２のノードと、を有し、
    前記第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
    前記第２の記憶回路は、第２のトランジスタと、第２の容量素子と、を有し、
    前記論理回路は、第３のトランジスタを有し、
    前記第１のトランジスタは、チャネルに酸化物半導体を有し、
    前記第２のトランジスタは、チャネルに酸化物半導体を有し、
    前記第３のトランジスタは、チャネルにシリコンを有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１のノードと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の一対の電極の一方と電気的に接続され、
    前記第１の容量素子の一対の電極の他方には、基準電位が与えられ、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２のノードと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の容量素子の一対の電極の一方と電気的に接続され、
    前記第２の容量素子の一対の電極の他方には、基準電位が与えられ、
    前記第１の記憶回路は、前記第１のノードに対応した第１のデータを保持する機能と、前記第１の記憶回路に保持されている前記第１のデータを前記第１のノードに書き込む機能と、を有し、
    前記第２の記憶回路は、前記第２のノードに対応した第２のデータを保持する機能と、前記第２の記憶回路に保持されている前記第２のデータを前記第２のノードに書き込む機能と、を有し、
    前記第３のトランジスタのゲート電極上方に絶縁膜が位置し、
    前記絶縁膜上方に前記第１のトランジスタが有する第１の半導体膜が位置し、
    前記絶縁膜上方に前記第２のトランジスタが有する第２の半導体膜が位置する半導体装置。
  2. 論理回路と、第１の記憶回路と、第２の記憶回路と、プリチャージ回路と、を有し、
    前記論理回路は、第１のノードと、第２のノードと、を有し、
    前記第１の記憶回路は、第１のトランジスタと、第１の容量素子と、を有し、
    前記第２の記憶回路は、第２のトランジスタと、第２の容量素子と、を有し、
    前記論理回路は、第３のトランジスタを有し、
    前記第１のトランジスタは、チャネルに酸化物半導体を有し、
    前記第２のトランジスタは、チャネルに酸化物半導体を有し、
    前記第３のトランジスタは、チャネルにシリコンを有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第１のノードと電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第１の容量素子の一対の電極の一方と電気的に接続され、
    前記第１の容量素子の一対の電極の他方には、基準電位が与えられ、
    前記第２のトランジスタのソース又はドレインの一方は、前記第２のノードと電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第２の容量素子の一対の電極の一方と電気的に接続され、
    前記第２の容量素子の一対の電極の他方には、基準電位が与えられ、
    前記第１のトランジスタは、前記第１のノードの電位を前記第１の容量素子に供給する機能と、前記第１の容量素子に保持されている電位を前記第１のノードに供給する機能と、を有し、
    前記第２のトランジスタは、前記第２のノードの電位を前記第２の容量素子に供給する機能と、前記第２の容量素子に保持されている電位を前記第２のノードに供給する機能と、を有し、
    前記第３のトランジスタのゲート電極上方に絶縁膜が位置し、
    前記絶縁膜上方に前記第１のトランジスタが有する第１の半導体膜が位置し、
    前記絶縁膜上方に前記第２のトランジスタが有する第２の半導体膜が位置する半導体装置。
  3. 請求項１において、
    前記プリチャージ回路は、前記第１の記憶回路に保持されている前記第１のデータを前記第１のノードに書き込む前、及び、前記第２の記憶回路に保持されている前記第２のデータを前記第２のノードに書き込む前に、プリチャージ電位を前記第１のノード及び前記第２のノードに供給する機能を有する半導体装置。
  4. 請求項２において、
    前記プリチャージ回路は、前記第１の容量素子に保持されている電位を前記第１のノードに供給する前、及び、前記第２の容量素子に保持されている電位を前記第２のノードに供給する前に、プリチャージ電位を前記第１のノード及び前記第２のノードに供給する機能を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記酸化物半導体は、インジウム、ガリウム、錫、及び亜鉛から選ばれた二種以上の元素を含む半導体装置。
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