KR101952956B1 - 기억 장치 및 신호 처리 회로 - Google Patents

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Abstract

본 발명의 과제는, 전원의 공급을 정지해도, 기억하고 있는 논리 상태가 사라지지 않는 기억 장치를 제공하는 것이다. 또한, 상기 기억 장치를 사용함으로써, 전원 공급 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로를 제공하는 것이다.
제1 및 제2 노드를 갖는 논리 회로와, 제1 노드에 접속된 제1 기억 회로와, 제2 노드에 접속된 제2 기억 회로와, 제1 노드, 제2 노드, 제1 기억 회로 및 제2 기억 회로에 접속된 프리차지 회로를 갖고, 판독 시에, 프리차지 회로는, 프리차지 전위를 제1 노드 및 제2 노드에 출력하고, 제1 기억 회로 및 제2 기억 회로는, 채널이 산화물 반도체막에 형성되는 트랜지스터를 포함하는 기억 장치이다.

Description

기억 장치 및 신호 처리 회로{MEMORY DEVICE AND SIGNAL PROCESSING CIRCUIT}
본 발명은, 기억 소자를 이용한 기억 장치 및 그 제작 방법과 구동 방법에 관한 것이다. 또한, 상기 기억 장치를 갖는 신호 처리 회로에 관한 것이다.
최근, 퍼스널 컴퓨터, 휴대 전화 등의 전자 기기의 보급에 수반하여, 전자 기기의 고성능화의 요구가 높아지고 있다. 이와 같은 전자 기기의 고성능화를 실현하기 위해서는, 메모리의 고성능화, 인터페이스의 고속화, 외부 기기의 처리 성능의 향상 등을 들 수 있지만, 특히 메모리의 고성능화가 요구되고 있다.
여기서 말하는 메모리란, 데이터나 프로그램을 기억하기 위한 메인 메모리 외에, CPU(Central Processing Unit) 등의 신호 처리 회로에 포함되는 레지스터나 캐쉬 메모리 등도 포함된다. 레지스터는, 연산 처리나 프로그램의 실행 상태의 유지 등을 위해서 일시적으로 데이터를 유지하기 위해서 설치되어 있다. 또한, 캐쉬 메모리는, 연산 회로와 메인 메모리 사이에 개재되어, 저속의 메인 메모리에의 액세스를 줄여 연산 처리를 고속으로 행하기 위해 설치되어 있다. 레지스터나 캐쉬 메모리 등의 기억 장치는, 메인 메모리보다도 고속으로 데이터의 기입을 행할 필요가 있다. 따라서, 통상은, 레지스터로서 플립플롭이, 캐쉬 메모리로서 SRAM(Static Random Access Memory) 등의 휘발성의 기억 회로가 이용된다.
그런데, 소비 전력을 억제하기 위해서, 데이터의 입출력이 행해지지 않는 기간에 있어서 신호 처리 회로로의 전원 전압의 공급을 일시적으로 정지하는 방법이 제안되어 있다. 그 방법에서는, 레지스터, 캐쉬 메모리 등의 휘발성의 기억 회로의 주변에 불휘발성의 기억 회로를 배치하고, 상기 데이터를 그 불휘발성의 기억 회로에 일시적으로 기억시킨다. 이렇게 하여, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안도, 레지스터, 캐쉬 메모리 등에 기억된 데이터는 유지된다(예를 들어, 특허문헌 1 참조).
또한, 신호 처리 회로에 있어서 장시간의 전원 전압의 공급 정지를 행할 때에는, 전원 전압의 공급 정지 전에, 휘발성의 기억 회로 내의 데이터를 하드디스크, 플래시 메모리 등의 외부의 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다.
[특허문헌 1] 일본 특허 출원 공개 평10-078836호 공보
특허문헌 1에 개시된 바와 같은 신호 처리 회로에 있어서, 전원의 공급을 정지하는 동안, 외부의 기억 장치에 휘발성의 기억 회로의 데이터를 기억시키는 방법에서는, 전원의 공급을 재개한 후, 외부의 기억 장치로부터 휘발성의 기억 회로로 데이터를 복귀시키기 위한 시간을 필요로 한다. 따라서, 이와 같은 신호 처리 회로는, 소비 전력의 저감을 목적으로 한 단시간의 전원 공급 정지에는 적합하지 않다.
상술한 과제를 감안하여, 본 발명의 일 양태는, 전원의 공급을 정지해도, 기억하고 있는 논리 상태가 소실되지 않는 기억 장치를 제공하는 것을 목적의 하나로 한다. 또한, 상기 기억 장치를 이용함으로써, 전원의 공급의 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 양태에 따른 기억 장치는, 논리 회로와, 제1 기억 회로와, 제2 기억 회로를 갖는 기억 소자와, 프리차지 회로를 갖는다. 구체적인 구성에 대하여 이하에 설명한다.
본 발명의 일 양태에 따른 기억 장치는, 제1 및 제2 노드를 갖는 논리 회로와, 제1 노드에 접속된 제1 기억 회로와, 제2 노드에 접속된 제2 기억 회로와, 제1 노드, 제2 노드, 제1 기억 회로 및 제2 기억 회로에 접속된 프리차지 회로를 갖고, 제1 기억 회로 및 제2 기억 회로는, 채널이 산화물 반도체막에 형성되는 트랜지스터 및 용량 소자를 갖고, 프리차지 회로는, 프리차지 전위를 제1 노드 및 제2 노드에 출력한다.
기억 장치에 전원이 공급되고 있는 동안은, 논리 회로의 제1 노드 및 제2 노드에 데이터를 유지한다. 전원의 공급이 정지되기 전에, 논리 회로의 제1 노드 및 제2 노드에 유지된 데이터를, 제1 노드 및 제2 노드에 접속된 제1 기억 회로 및 제2 기억 회로에 각각 유지한다.
제1 기억 회로 및 제2 기억 회로가 갖는 트랜지스터는, 오프 전류가 낮은 것이 바람직하다. 구체적으로, 오프 전류 밀도를, 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하로 하는 것이 바람직하다. 오프 전류가 낮은 트랜지스터로서, 채널이 실리콘의 밴드 갭보다도 큰 반도체로 이루어지는 층이나 기판 중에 형성되는 트랜지스터인 것이 바람직하다. 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상인 반도체로서, 예를 들어, 산화물 반도체를 들 수 있다. 채널이 산화물 반도체에 형성되는 트랜지스터는 오프 전류가 매우 작다고 하는 특징을 갖고 있다.
따라서, 상기 트랜지스터를, 제1 기억 회로 및 제2 기억 회로에 이용함으로써, 상기 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 접속된 용량 소자에 의해, 장기간에 걸쳐 전위를 유지하는 것이 가능하다. 또한, 전원의 공급을 정지한 경우라도, 논리 회로의 논리 상태를 제1 기억 회로 및 제2 기억 회로에 유지하는 것이 가능하다. 이와 같은 기억 소자를 이용함으로써, 전원을 끊어도 기억하고 있는 논리 상태가 소실되지 않는 기억 장치를 제공할 수 있다.
또한, 전원의 공급을 정지하기 전에, 기억 장치에 유지된 데이터를 다른 기억 장치로 옮길 필요가 없어지기 때문에, 단시간에, 전원의 공급을 정지할 수 있다.
산화물 반도체막은, 인듐, 갈륨, 주석 및 아연으로부터 선택된 2종류 이상의 원소를 포함하고 있다.
본 발명의 일 양태에 따른 기억 장치는, 프리차지 회로가 설치되고, 상기 프리차지 회로에 논리 회로, 제1 기억 회로 및 제2 기억 회로가 각각 접속되어 있다. 기억 장치에 전원의 공급을 재개하고, 제1 기억 회로 및 제2 기억 회로에 유지된 데이터를 논리 회로에 복원할 때에, 프리차지 회로로부터 출력된 프리차지 전위를, 논리 회로와 제1 기억 회로가 접속된 제1 노드, 및 논리 회로와 제2 기억 회로가 접속된 제2 노드에 각각 공급한다. 그 후, 제1 기억 회로 및 제2 기억 회로가 갖는 트랜지스터를 각각 온 상태로 한다. 이에 의해, 제1 기억 회로 및 제2 기억 회로에 유지된 전위에 기초하여, 논리 회로의 제1 노드 및 제2 노드의 전위가 변동되어, 전원의 공급의 정지 전에 유지되어 있던 전위로 확정시킬 수 있다. 따라서, 제1 기억 회로 및 제2 기억 회로로부터 논리 회로의 제1 노드 및 제2 노드로의 데이터의 복원을 단시간에 행할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치를 신호 처리 회로에 이용함으로써, 단시간의 전원의 공급의 정지를 행하는 경우에, 소비 전력을 억제할 수 있다.
본 발명의 일 양태에 의해, 전원의 공급을 정지해도 기억하고 있는 논리 상태가 소실되지 않는 기억 장치를 제공할 수 있다. 또한, 상기 기억 장치를 이용함으로써, 전원 공급 정지에 의해 소비 전력을 억제할 수 있는 신호 처리 회로를 제공할 수 있다.
도 1은 기억 장치의 회로도.
도 2는 기억 장치의 동작을 도시하는 타이밍차트.
도 3은 기억 장치의 동작을 도시하는 타이밍차트.
도 4는 기억 장치의 회로도.
도 5는 메모리 셀 어레이의 회로도.
도 6은 기억 장치의 동작을 도시하는 타이밍차트.
도 7은 기억 장치의 제작 방법을 도시하는 도면.
도 8은 기억 장치의 제작 방법을 도시하는 도면.
도 9는 기억 장치의 제작 방법을 도시하는 도면.
도 10은 기억 장치의 제작 방법을 도시하는 도면.
도 11은 트랜지스터의 단면도.
도 12는 산화물 재료의 결정 구조를 설명하는 도면.
도 13은 산화물 재료의 결정 구조를 설명하는 도면.
도 14는 산화물 재료의 결정 구조를 설명하는 도면.
도 15는 산화물 재료의 결정 구조를 설명하는 도면.
도 16은 계산에 의해 얻어진 이동도의 게이트 전압 의존성을 설명하는 도면.
도 17은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 18은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 19는 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 설명하는 도면.
도 20은 계산에 이용한 트랜지스터의 단면 구조를 설명하는 도면.
도 21은 트랜지스터의 상면도 및 단면도.
도 22는 트랜지스터의 특성을 도시하는 도면.
도 23은 트랜지스터의 특성을 도시하는 도면.
도 24는 신호 처리 회로의 블록도.
도 25는 전자 기기의 도면.
이하에서는, 실시 형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자이면 용이하게 이해된다. 따라서, 본 발명은, 이하에 기재하는 실시 형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이 때문에, 본 명세서에서는, 「소스」나 「드레인」의 용어는, 교체하여 이용할 수 있는 것으로 한다.
또한, 전압은, 어떤 전위와 기준의 전위(예를 들어 그라운드 전위)의 전위차를 나타내는 경우가 많다. 따라서, 본 명세서에 있어서, 전압, 전위, 전위차를, 각각, 전위, 전압, 전압차로 바꾸어 말하는 것이 가능하다.
「위」나 「아래」의 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것은 아니다. 예를 들어, 「게이트 절연층 위의 게이트 전극」의 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에 있어서 나타내는 각 구성의, 위치, 크기, 범위 등은, 이해를 용이하게 하기 위해서, 실제의 위치, 크기, 범위 등을 나타내고 있지 않은 경우가 있다. 이 때문에, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
「제1」, 「제2」, 「제3」 등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이다.
(실시 형태 1)
본 발명의 일 양태에 따른 기억 소자 및 기억 장치에 대하여, 도 1을 참조하여 설명한다. 도 1에, 기억 장치(100)의 회로 구성을 도시한다.
<기억 장치의 구성>
도 1에 도시하는 기억 장치(100)는, 기억 소자(110) 및 프리차지 회로(108)를 갖는다.
기억 소자(110)는, 논리 회로(101), 기억 회로(102) 및 기억 회로(103)를 갖는다. 또한, 기억 소자(110)는, 상술한 회로 외에, 스위치(106) 및 스위치(107)를 갖고 있어도 된다. 또한, 주전원을 제1 전원 전위 V1로 한다(도시 생략). 또한, 회로도에 있어서는, 산화물 반도체를 이용한 트랜지스터인 것을 나타내기 위해서, OS의 부호(Oxide Semiconductor의 약칭)를 병기하는 경우가 있다.
논리 회로(101)는, 2개의 p채널형의 트랜지스터(111), 트랜지스터(112)와, 2개의 n채널형의 트랜지스터(113), 트랜지스터(114)의 합계 4개의 트랜지스터로 구성된다. 트랜지스터(111) 및 트랜지스터(113)와 트랜지스터(112) 및 트랜지스터(114)는, 각각 인버터를 구성하고, 서로의 입출력 단자는 교차 접속되어, 2개의 안정 상태를 갖는 플립플롭을 구성한다.
본 명세서 등에서는, 트랜지스터(111) 및 트랜지스터(113)로 구성되는 인버터를 제1 인버터 회로라고 부르고, 트랜지스터(112) 및 트랜지스터(114)로 구성되는 인버터를 제2 인버터 회로라고 부른다. 제2 인버터 회로의 입력 단자와, 제1 인버터 회로의 출력 단자와, 스위치(106)의 제1 단자는 서로 전기적으로 접속하고 있고, 그 접속점을 논리 회로(101)의 노드 O라 하고, 제1 인버터 회로의 입력 단자와, 제2 인버터 회로의 출력 단자와, 스위치(107)의 제1 단자는 서로 전기적으로 접속하고 있고, 그 접속점을 논리 회로(101)의 노드 P라 한다. 또한, 트랜지스터(113)의 소스 또는 드레인의 한쪽과, 트랜지스터(114)의 소스 또는 드레인의 한쪽으로 구성되는 노드를 논리 회로(101)의 노드 Q라 하고, 트랜지스터(111)의 소스 또는 드레인의 한쪽과, 트랜지스터(112)의 소스 또는 드레인의 한쪽으로 구성되는 노드를 논리 회로(101)의 노드 R이라 한다. 또한, 노드 Q에는, 제2 전원 전위 V2(예를 들어, VSS)가 입력되고, 노드 R에는, 제3 전원 전위 V3(예를 들어, VDD)이 입력된다.
기억 회로(102)는, 트랜지스터(115) 및 용량 소자(116)를 갖는다. 여기서, 트랜지스터(115)의 소스 또는 드레인의 한쪽은, 논리 회로(101)의 노드 O와 접속되고, 트랜지스터(115)의 소스 또는 드레인의 다른 쪽은, 용량 소자(116)의 한 쌍의 전극 중 한쪽과 접속된다. 또한, 트랜지스터(115)와 용량 소자(116)의 접속점을 노드 M으로 한다. 또한, 트랜지스터(115)의 게이트에는 제어 신호 S2가 입력된다.
기억 회로(103)는, 트랜지스터(117) 및 용량 소자(118)를 갖는다. 여기서, 트랜지스터(117)의 소스 또는 드레인의 한쪽은, 논리 회로(101)의 노드 P와 접속되고, 트랜지스터(117)의 소스 또는 드레인의 다른 쪽은, 용량 소자(118)의 한 쌍의 전극 중 한쪽과 접속된다. 또한, 트랜지스터(117) 및 용량 소자(118)의 접속점을 노드 N으로 한다. 또한, 트랜지스터(117)의 게이트에는, 제어 신호 S2가 입력된다.
여기서, 트랜지스터(115) 및 트랜지스터(117)는, 오프 전류가 낮은 것이 바람직하다. 구체적으로, 오프 전류 밀도를, 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하로 하는 것이 바람직하다. 오프 전류가 낮은 트랜지스터로서, 채널이 실리콘의 밴드 갭보다도 큰 반도체로 이루어지는 층이나 기판 중에 형성되는 트랜지스터인 것이 바람직하다. 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상인 반도체로서, 예를 들어, 산화물 반도체를 들 수 있다. 채널이 산화물 반도체에 형성되는 트랜지스터는 오프 전류가 매우 작다고 하는 특징을 갖고 있다.
따라서, 트랜지스터(115)에, 채널이 산화물 반도체에 형성되는 트랜지스터를 이용함으로써, 트랜지스터(115)가 오프 상태인 경우, 노드 M의 전위를 장기간에 걸쳐 유지할 수 있다. 마찬가지로, 트랜지스터(117)에, 채널이 산화물 반도체에 형성되는 트랜지스터를 이용함으로써, 트랜지스터(117)가 오프 상태인 경우, 노드 N의 전위를 장기간에 걸쳐 유지할 수 있다.
또한, 산화물 반도체 재료로서, In-Sn-Zn-O계의 재료를 이용하는 경우, 트랜지스터의 전계 효과 이동도를, 30㎠/Vsec 이상, 바람직하게는 40㎠/Vsec 이상, 보다 바람직하게는 60㎠/Vsec 이상으로 할 수 있기 때문에, 기억 회로(102) 및 기억 회로(103)를 고속 동작시키는 것이 가능해진다.
스위치(106)는 트랜지스터(123)로 구성된다. 스위치(106)의 제1 단자는, 트랜지스터(123)의 소스 또는 드레인의 한쪽에 상당하고, 제2 단자는, 트랜지스터(123)의 소스 또는 드레인의 다른 쪽에 상당하고, 제3 단자는, 트랜지스터(123)의 게이트에 상당한다. 스위치(106)의 제1 단자는, 논리 회로(101)의 노드 O와 접속된다. 또한, 스위치(106)의 제2 단자에는, 데이터 D가 입력된다. 스위치(106)로서, n채널형 트랜지스터를 이용하는 경우에 대하여 설명하지만, p채널형 트랜지스터를 이용해도 된다. 또한, 스위치(106)는, n채널형 트랜지스터와 p채널형 트랜지스터를 조합하여 이용해도 된다. 예를 들어, 스위치(106)는, 아날로그 스위치로 해도 된다.
스위치(107)는 트랜지스터(124)로 구성된다. 스위치(107)의 제1 단자는, 트랜지스터(124)의 소스 또는 드레인의 한쪽에 상당하고, 제2 단자는, 트랜지스터(124)의 소스 또는 드레인의 다른 쪽에 상당하고, 제3 단자는, 트랜지스터(124)의 게이트에 상당한다. 스위치(107)의 제1 단자는, 논리 회로(101)의 노드 P와 접속된다. 또한, 스위치(107)의 제2 단자에는, 데이터 DB가 입력된다. 스위치(107)로서, n채널형 트랜지스터를 이용하는 경우에 대하여 설명하지만, p채널형 트랜지스터를 이용해도 된다. 또한, 스위치(107)는, n채널형 트랜지스터와 p채널형 트랜지스터를 조합하여 이용해도 된다. 예를 들어, 스위치(107)는, 아날로그 스위치로 해도 된다.
스위치(106)의 제3 단자 및 스위치(107)의 제3 단자에는, 제어 신호 S1이 입력된다. 스위치(106)의 제3 단자에 제어 신호 S1이 입력됨으로써, 제1 단자와 제2 단자 사이의 도통 또는 비도통[트랜지스터(123)의 온 상태 또는 오프 상태]이 선택된다. 마찬가지로, 스위치(107)의 제3 단자에 제어 신호 S1이 입력됨으로써, 제1 단자와 제2 단자 사이의 도통 또는 비도통[트랜지스터(124)의 온 상태 또는 오프 상태]이 선택된다.
프리차지 회로(108)는, 트랜지스터(125), 트랜지스터(126) 및 트랜지스터(127)를 갖는다. 트랜지스터(125)의 소스 또는 드레인의 한쪽, 및 트랜지스터(126)의 소스 또는 드레인의 한쪽은, 논리 회로(101)의 노드 O와 접속되고, 트랜지스터(125)의 소스 또는 드레인의 다른 쪽, 및 트랜지스터(127)의 소스 또는 드레인의 한쪽은, 논리 회로(101)의 노드 P와 접속된다. 또한, 트랜지스터(126)의 소스 또는 드레인의 다른 쪽, 및 트랜지스터(127)의 소스 또는 드레인의 다른 쪽으로부터 프리차지 전위 VPRE(예를 들어, VDD/2)가 공급된다. 또한, 트랜지스터(125), 트랜지스터(126) 및 트랜지스터(127)의 게이트에는 제어 신호 S3이 입력된다.
본 실시 형태에서는, 트랜지스터(111), 트랜지스터(112)를, p채널형 트랜지스터로 하고, 트랜지스터(115), 트랜지스터(117), 트랜지스터(123∼127)를, n채널형 트랜지스터로서 설명하지만, 이것에 한정되지 않고, 트랜지스터의 도전형은 적절히 설정할 수 있다.
<기억 장치의 구동 방법 1>
다음에, 도 1에 도시하는 기억 장치(100)의 구동 방법의 하나에 대하여, 도 2에 도시하는 타이밍차트를 참조하여 설명한다.
도 2의 타이밍차트에 있어서, V1은 제1 전원 전위(주전원을 나타냄)이고, S1은 제어 신호 S1의 전위이며, S2는 제어 신호 S2의 전위이고, S3은 제어 신호 S3의 전위이며, O는 논리 회로(101)의 노드 O의 전위이고, P는 논리 회로(101)의 노드 P의 전위이며, V2는 제2 전원 전위이고, V3은 제3 전원 전위이며, M은 노드 M의 전위이고, N은 노드 N의 전위이며, D는 데이터 D의 전위이고, DB는 데이터 DB의 전위이다. 또한, 로우 레벨 전위(제1 전위라고도 부름)를 VSS, 프리차지 전위 VPRE를 (VDD/2), 하이 레벨 전위(제2 전위라고도 부름)를 VDD라 하여 설명한다. 또한, 데이터 D로서 하이 레벨 전위, 데이터 DB로서 로우 레벨 전위를 공급하는 경우에 대하여 설명하지만, 데이터 D로서 로우 레벨 전위, 데이터 DB로서 하이 레벨 전위를 공급해도 된다.
기간 1은 논리 회로(101)에 데이터를 기입하는 기간이다. 기간 1에서는, 제어 신호 S1로서 하이 레벨 전위를, 스위치(106) 및 스위치(107)의 제3 단자에 공급한다. 이에 의해, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자는 도통 상태로 된다. 스위치(106)를 통하여, 데이터 D의 전위(하이 레벨 전위)가, 제2 인버터 회로의 입력 단자에 공급되어, 트랜지스터(114)가 온 상태로 된다. 또한, 스위치(107)를 통하여, 데이터 DB의 전위(로우 레벨 전위)가, 제1 인버터 회로의 입력 단자에 공급되어, 트랜지스터(111)가 온 상태로 된다.
또한, 노드 Q에는, 제2 전원 전위 V2로서, 로우 레벨 전위가 공급되어 있고, 노드 R에는, 제3 전원 전위 V3으로서, 하이 레벨 전위가 공급되어 있다.
이상에 의해, 논리 회로(101)를 활성화할 수 있어, 노드 O 및 노드 P에, 데이터 D 및 데이터 DB를 유지할 수 있다. 그 후, 제어 신호 S1로서 로우 레벨 전위를 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자를 비도통 상태로 한다.
기간 2는, 논리 회로(101)에 기입된 데이터 D 및 데이터 DB를 각각, 기억 회로(102) 및 기억 회로(103)에 각각 기입하는 기간이다. 기간 2에서는, 제어 신호 S2로서 하이 레벨 전위를 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 한다. 이에 의해, 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터 D 및 데이터 DB의 전위가, 노드 M 및 노드 N에 각각 공급된다. 그 후, 트랜지스터(115) 및 트랜지스터(117)의 게이트에, 제어 신호 S2로서 로우 레벨 전위를 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다.
기간 3은 전원의 공급 정지 기간이다. 기간 3에서는, 제1 전원 전위 V1을 로우 레벨 전위로 함으로써, 기억 장치(100)에 공급되는 전원의 공급을 정지한다. 동시에, 제3 전원 전위 V3을 로우 레벨 전위로 한다.
전원의 공급을 정지함으로써, 논리 회로(101)의 노드 O 및 노드 P의 전위는 유지할 수 없게 된다.
그러나, 본 발명의 일 양태에서는, 트랜지스터(115) 및 트랜지스터(117)로서, 오프 전류가 작은 트랜지스터가 이용되고 있다. 오프 전류가 작은 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 들 수 있다. 당해 트랜지스터는, 오프 전류가 매우 낮다고 하는 특징을 갖고 있다. 따라서, 트랜지스터(115) 및 트랜지스터(117)가 오프 상태로 되어도, 용량 소자(116)에 의해 유지된 전위(노드 M의 전위) 및 용량 소자(118)에 의해 유지된 전위(노드 N의 전위)를 장기간 유지할 수 있다. 즉, 전원의 공급이 정지된 후에 있어서, 논리 회로(101)의 노드 O 및 노드 P가 유지하고 있던 전위를, 노드 M 및 노드 N에 유지할 수 있다.
그 후, 제1 전원 전위 V1을 하이 레벨 전위로 함으로써, 기억 장치(100)에 입력되는 전원의 공급을 다시 개시한다. 동시에, 제2 전원 전위 V2로서 프리차지 전위 VPRE[제1 전위와 제2 전위 사이의 제3 전위(예를 들어, VDD/2)]를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 제3 전위를 노드 R에 공급한다.
기간 4는 기억 회로(102) 및 기억 회로(103)에 유지된 데이터 D 및 데이터 DB를 논리 회로(101)의 노드 O 및 노드 P에 복원하는 기간이다. 우선, 제어 신호 S3으로서 하이 레벨 전위를, 트랜지스터(125, 126, 127)의 게이트에 공급함으로써, 트랜지스터(125, 126, 127)를 온 상태로 한다. 이에 의해, 프리차지 전위 VPRE[제1 전위와 제2 전위 사이의 제3 전위(예를 들어, VDD/2)]가, 트랜지스터(126)의 소스 또는 드레인의 한쪽, 및 트랜지스터(127)의 소스 또는 드레인의 한쪽으로부터 논리 회로(101)의 노드 O 및 노드 P에 공급됨으로써, 노드 O 및 노드 P의 전위는, 제3 전위(예를 들어, VDD/2)로 된다. 그 후, 제어 신호 S3으로서 로우 레벨 전위를, 트랜지스터(125, 126, 127)의 게이트에 공급으로써, 트랜지스터(125, 126, 127)를 오프 상태로 한다.
다음에, 제어 신호 S2로서 하이 레벨 전위를, 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 한다. 이에 의해, 논리 회로(101)의 노드 O 및 노드 P의 전위가 변동된다. 예를 들어, 기억 회로(102)에 하이 레벨 전위가 유지되고, 기억 회로(103)에 로우 레벨 전위가 유지되어 있는 경우, 논리 회로(101)의 노드 O의 전위는 서서히 상승하고, 논리 회로(101)의 노드 P의 전위는 서서히 하강한다. 노드 O의 전위와 노드 P의 전위의 차가 ΔV로 되고 나서, 제2 전원 전위 V2로서 로우 레벨 전위를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 하이 레벨 전위를 노드 R에 공급한다. 구체적으로, ΔV는 하기의 식 (1)로 나타내어진다.
Figure 112012039982457-pat00001
V는 기억 회로(102) 또는 기억 회로(103)에 유지되는 하이 레벨 전위를 나타내고, Cs는 용량 소자(116) 또는 용량 소자(118)의 용량을 나타내고, C는 트랜지스터(126)와 트랜지스터(115)를 접속하는 배선(비트선이라고도 함), 또는 트랜지스터(127)와 트랜지스터(117)를 접속하는 배선(반전 비트선이라고도 함)의 기생 용량을 나타낸다. 또한, 본 실시 형태에서는, 노드 M에 하이 레벨 전위가 유지되어 있기 때문에, V는 기억 회로(102)의 노드 M에 유지되어 있는 전위를 나타내고, Cs는 용량 소자(116)의 용량을 나타내고, C는 트랜지스터(126)와 트랜지스터(115)를 접속하는 배선의 기생 용량을 나타낸다.
노드 O의 전위와 노드 P의 전위의 차가 ΔV로 되고 나서, 제2 전원 전위 V2로서 로우 레벨 전위를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 하이 레벨 전위를 노드 R에 공급함으로써, 노드 O 및 노드 P의 전위를 효과적으로 증폭시킬 수 있다. 이에 의해, 논리 회로(101)의 노드 O의 전위는 하이 레벨 전위로 되고, 노드 P의 전위는 로우 레벨 전위로 된다.
이상에 의해, 논리 회로(101)를 활성화할 수 있어, 노드 O 및 노드 P는, 다시 데이터 D 및 데이터 DB를 유지한 상태로 된다. 그 후, 제어 신호 S2로서 로우 레벨 전위를 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다.
기간 5는 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터를 판독하는 기간이다. 기간 5에서는, 제어 신호 S1로서 하이 레벨 전위를, 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자는 도통 상태로 된다. 스위치(106)를 통하여 논리 회로(101)의 노드 O에 유지된 데이터 D를 판독할 수 있고, 스위치(107)를 통하여 논리 회로(101)의 노드 P에 유지된 데이터 DB를 판독할 수 있다. 판독이 종료되면, 제어 신호 S1로서 로우 레벨 전위를 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자를 비도통 상태로 한다.
이상이, 기억 장치(100)의 구동 방법의 설명이다.
본 발명의 일 양태에 나타내는 기억 장치에서는, 기억 소자 내에, 오프 전류가 작은 트랜지스터를 갖는 기억 회로를 설치하는 구성으로 하고 있다. 오프 전류가 작은 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 들 수 있다. 상기 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 그 때문에, 상기 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 접속된 용량 소자에 의해, 장기간에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전원의 공급을 정지한 경우라도, 기억 소자가 갖는 논리 회로의 논리 상태를 유지하는 것이 가능하다. 이와 같은 기억 소자를 복수 이용함으로써, 전원을 끊어도 기억하고 있는 논리 상태가 소실되지 않는 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치에서는, 전원의 공급을 정지하기 전에, 논리 회로(101)에 유지된 데이터 D 및 데이터 DB를, 논리 회로(101)에 접속된 기억 회로(102) 및 기억 회로(103)에 각각 유지한다. 이에 의해, 전원의 공급을 정지하기 전에, 기억 장치에 유지된 데이터를 다른 기억 장치로 옮길 필요가 없어지기 때문에, 단시간에, 전원의 공급을 정지할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치는, 프리차지 회로가 설치되고, 논리 회로(101), 기억 회로(102) 및 기억 회로(103)에 각각 접속되어 있다. 전원의 공급을 재개하고, 기억 회로(102) 및 기억 회로(103)에 유지된 데이터를 논리 회로(101)에 복원할 때에, 프리차지 회로로부터 프리차지 전위 VPRE를, 논리 회로(101)와 기억 회로(102)가 접속된 노드 O, 및 논리 회로(101)와 기억 회로(103)가 접속된 노드 P에 각각 공급한다. 이에 의해, 기억 회로(102) 및 기억 회로(103)에 유지된 전위에 기초하여, 논리 회로(101)의 노드 O 및 노드 P의 전위가 변동되어, 노드 O 및 노드 P의 전위를 전원의 공급의 정지 전에 유지되어 있던 전위로 확정시킬 수 있다. 따라서, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)의 노드 O 및 노드 P로의 데이터의 복원을 단시간에 행할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치를 신호 처리 회로에 이용함으로써, 단시간의 전원의 공급의 정지를 행하는 경우에, 소비 전력을 억제할 수 있다.
<기억 장치의 구동 방법 2>
다음에, 도 1에 도시하는 기억 장치(100)의 다른 구동 방법에 대하여, 도 3에 도시하는 타이밍차트를 참조하여 설명한다.
기간 1은, 논리 회로(101), 기억 회로(102) 및 기억 회로(103)에 데이터를 기입하는 기간이다. 기간 1에서는, 제어 신호 S2로서 하이 레벨 전위가, 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급되어 있다. 이에 의해, 트랜지스터(115) 및 트랜지스터(117)는 온 상태로 되어 있다. 그 후, 제어 신호 S1로서 하이 레벨 전위를, 스위치(106) 및 스위치(107)의 제3 단자에 공급한다. 이에 의해, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자는 도통 상태로 된다. 스위치(106)를 통하여, 데이터 D의 전위(하이 레벨 전위)가, 제2 인버터 회로의 입력 단자에 공급되어, 트랜지스터(114)가 온 상태로 된다. 또한, 스위치(107)를 통하여, 데이터 DB의 전위(로우 레벨 전위)가, 제1 인버터 회로의 입력 단자에 공급되어, 트랜지스터(111)가 온 상태로 된다.
또한, 노드 Q에는, 제2 전원 전위 V2로서, 로우 레벨 전위가 공급되어 있고, 노드 R에는, 제3 전원 전위 V3으로서, 하이 레벨 전위가 공급되어 있다.
이상에 의해, 논리 회로(101)를 활성화할 수 있어, 노드 O 및 노드 P에, 데이터 D 및 데이터 DB를 유지할 수 있다. 이때, 트랜지스터(115) 및 트랜지스터(117)는 온 상태이기 때문에, 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터 D 및 데이터 DB의 전위를, 트랜지스터(115) 및 트랜지스터(117)를 통하여 노드 M 및 노드 N에 각각 공급할 수 있다.
그 후, 제어 신호 S1로서 로우 레벨 전위를, 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자를 비도통 상태로 한다. 또한, 제어 신호 S2를 로우 레벨 전위로 함으로써, 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다.
도 3에 도시하는 기억 장치의 구동 방법에 의해, 논리 회로(101)에 데이터 D 및 데이터 DB를 유지한 후, 기억 회로(102) 및 기억 회로(103)의 각각에 데이터 D 및 데이터 DB를 유지하는 경우와 비교하여, 기억 회로(102) 및 기억 회로(103)에 단시간에 데이터를 유지할 수 있다.
기간 2는 전원의 공급 정지 기간이다. 기간 2에서는, 제1 전원 전위 V1을 로우 레벨 전위로 함으로써, 기억 장치(100)에 입력되는 전원의 공급을 정지한다. 동시에, 제3 전원 전위 V3을 로우 레벨 전위로 한다.
전원의 공급을 정지함으로써, 논리 회로(101)의 노드 O 및 노드 P의 전위는 유지할 수 없게 된다.
그러나, 본 발명의 일 양태에서는, 트랜지스터(115) 및 트랜지스터(117)로서, 오프 전류가 작은 트랜지스터가 이용되고 있다. 오프 전류가 작은 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 들 수 있다. 당해 트랜지스터는, 오프 전류가 매우 낮다고 하는 특징을 갖고 있다. 따라서, 트랜지스터(115) 및 트랜지스터(117)가 오프 상태로 되어도, 용량 소자(116)에 의해 유지된 전위(노드 M의 전위) 및 용량 소자(118)에 의해 유지된 전위(노드 N의 전위)를 장기간 유지할 수 있다. 즉, 전원의 공급이 정지된 후에 있어서, 논리 회로(101)의 노드 O 및 노드 P가 유지하고 있던 전위를, 노드 M 및 노드 N에 유지할 수 있다.
그 후, 제1 전원 전위 V1을 하이 레벨 전위로 함으로써, 기억 장치(100)에 입력되는 전원의 공급을 다시 개시한다. 동시에, 제2 전원 전위 V2로서 프리차지 전위 VPRE[제1 전위와 제2 전위 사이의 제3 전위(예를 들어, VDD/2)]를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 제3 전위를 노드 R에 공급한다.
기간 3은 기억 회로(102) 및 기억 회로(103)에 유지된 데이터 D 및 데이터 DB를 논리 회로(101)의 노드 O 및 노드 P에 복원하는 기간이다. 우선, 제어 신호 S3으로서 하이 레벨 전위를, 트랜지스터(125, 126, 127)의 게이트에 공급함으로써, 트랜지스터(125, 126, 127)를 온 상태로 한다. 이에 의해, 프리차지 전위 VPRE[제1 전위와 제2 전위 사이의 제3 전위(예를 들어, VDD/2)]가, 트랜지스터(126)의 소스 또는 드레인의 한쪽, 및 트랜지스터(127)의 소스 또는 드레인의 한쪽으로부터, 논리 회로(101)의 노드 O 및 노드 P에 공급됨으로써, 노드 O 및 노드 P의 전위는, 제3 전위(예를 들어, VDD/2)로 된다. 그 후, 제어 신호 S3으로서 로우 레벨 전위를, 트랜지스터(125, 126, 127)의 게이트에 공급함으로써, 트랜지스터(125, 126, 127)를 오프 상태로 한다.
다음에, 제어 신호 S2로서 하이 레벨 전위를, 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 한다. 이에 의해, 논리 회로(101)의 노드 O 및 노드 P의 전위가 변동된다. 예를 들어, 기억 회로(102)에 하이 레벨 전위가 유지되고, 기억 회로(103)에 로우 레벨 전위가 유지되어 있는 경우, 논리 회로(101)의 노드 O의 전위는 서서히 상승하고, 논리 회로(101)의 노드 P의 전위는 서서히 하강한다. 노드 O의 전위와 노드 P의 전위의 차가 ΔV로 되고 나서, 제2 전원 전위 V2로서 로우 레벨 전위를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 하이 레벨 전위를 노드 R에 공급한다. ΔV는, 이하의 식 (1)로 나타내어진다.
Figure 112012039982457-pat00002
노드 O의 전위와 노드 P의 전위의 차가 ΔV로 되고 나서, 제2 전원 전위 V2로서 로우 레벨 전위를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 하이 레벨 전위를 노드 R에 공급함으로써, 노드 O 및 노드 P의 전위를 효과적으로 증폭시킬 수 있다. 이에 의해, 논리 회로(101)의 노드 O의 전위는 하이 레벨 전위로 되고, 노드 P의 전위는 로우 레벨 전위로 된다.
이상에 의해, 논리 회로(101)를 활성화할 수 있어, 노드 O 및 노드 P는, 다시 데이터 D 및 데이터 DB를 유지한 상태로 된다. 그 후, 제어 신호 S2로서 로우 레벨 전위를 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다.
기간 4는 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터를 판독하는 기간이다. 기간 4에서는, 제어 신호 S1로서 하이 레벨 전위를, 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자는 도통 상태로 된다. 스위치(106)를 통하여 논리 회로(101)의 노드 O에 유지된 데이터 D를 판독할 수 있고, 스위치(107)를 통하여 논리 회로(101)의 노드 P에 유지된 데이터 DB를 판독할 수 있다. 판독이 종료되면, 제어 신호 S1로서 로우 레벨 전위를 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자를 비도통 상태로 한다.
이상이, 기억 장치(100)의 구동 방법의 설명이다.
본 발명의 일 양태에 나타내는 기억 장치에서는, 기억 소자 내에, 오프 전류가 작은 트랜지스터를 갖는 기억 회로를 설치하는 구성으로 하고 있다. 오프 전류가 작은 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 들 수 있다. 상기 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 그 때문에, 상기 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 접속된 용량 소자에 의해, 장기간에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전원의 공급을 정지한 경우라도, 기억 소자가 갖는 논리 회로의 논리 상태를 유지하는 것이 가능하다. 이와 같은 기억 소자를 복수 이용함으로써, 전원을 끊어도 기억하고 있는 논리 상태가 소실되지 않는 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치에서는, 전원의 공급을 정지하기 전에, 논리 회로(101)에 유지된 데이터 D 및 데이터 DB를, 논리 회로(101)에 접속된 기억 회로(102) 및 기억 회로(103)에 각각 유지한다. 이에 의해, 전원의 공급을 정지하기 전에, 기억 장치에 유지된 데이터를 다른 기억 장치로 옮길 필요가 없어지기 때문에, 단시간에, 전원의 공급을 정지할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치는, 프리차지 회로가 설치되고, 논리 회로(101), 기억 회로(102) 및 기억 회로(103)에 각각 접속되어 있다. 전원의 공급을 재개하고, 기억 회로(102) 및 기억 회로(103)에 유지된 데이터를 논리 회로(101)에 복원할 때에, 프리차지 회로로부터 프리차지 전위 VPRE를, 논리 회로(101)와 기억 회로(102)가 접속된 노드 O, 및 논리 회로(101)와 기억 회로(103)가 접속된 노드 P에 각각 공급한다. 이에 의해, 기억 회로(102) 및 기억 회로(103)에 유지된 전위에 기초하여, 논리 회로(101)의 노드 O 및 노드 P의 전위가 변동되어, 노드 O 및 노드 P의 전위를 전원의 공급의 정지 전에 유지되어 있던 전위로 확정시킬 수 있다. 따라서, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)의 노드 O 및 노드 P로의 데이터의 복원을 단시간에 행할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치를 신호 처리 회로에 이용함으로써, 단시간의 전원의 공급의 정지를 행하는 경우에, 소비 전력을 억제할 수 있다.
<기억 장치의 구성>
도 4에, 도 1에 도시하는 기억 장치(100)와는 일부 상이한 기억 장치(150)에 대하여 도시한다. 기억 장치(150)는 기억 소자(160) 및 프리차지 회로(108)를 갖는다. 또한, 기억 소자(160)는 논리 회로(101), 기억 회로(102), 기억 회로(103), 스위치(106) 및 스위치(107)를 갖는다.
도 4에 도시하는 기억 장치(150)에 있어서, 프리차지 회로(108)가 갖는 트랜지스터(125)의 소스 또는 드레인의 한쪽, 및 트랜지스터(126)의 소스 또는 드레인의 한쪽은, 스위치(106)의 제2 단자와 접속되고, 트랜지스터(125)의 소스 또는 드레인의 다른 쪽, 및 트랜지스터(127)의 소스 또는 드레인의 한쪽은, 스위치(107)의 제2 단자와 접속된다. 그 밖의 구성에 대해서는, 도 1에 도시하는 기억 장치(100)와 마찬가지이기 때문에, 상세한 설명은 생략한다.
<메모리 셀 어레이의 구조>
다음에, 도 4에 도시하는 기억 소자(160)를, 복수 이용하여 메모리 셀 어레이를 구성한 경우에 대하여, 도 5에 도시한다.
도 5는 (m×n)개의 기억 소자(160)를 갖는 기억 장치의 블록도의 일례이다. 도 5 중의 기억 소자(160)의 구성으로서, 도 4를 이용하는 경우에 대하여 설명한다.
도 5에 도시하는 기억 장치(200)는, m개(m은 2 이상의 정수)의 신호선 S1과, m개의 신호선 S2와, n개(n은 2 이상의 정수)의 비트선 BL, n개의 반전 비트선(/BL)과, 제1 전원선 V1과, 제2 전원선 V2와, 제3 전원선 V3과, 기억 소자(160)가 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이(210)와, 제1 구동 회로(211) 및 제2 구동 회로(212)를 갖는다. 제1 구동 회로(211)는, n개의 비트선 BL 및 반전 비트선(/BL)과 접속되어 있고, 제2 구동 회로(212)는, m개의 신호선 S1 및 신호선 S2와 접속되어 있다. 또한, 제1 전원선 V1은, 기억 장치(200)에 전원을 공급하고(도시 생략), 제2 전원선 V2 및 제3 전원선 V3은, 기억 소자[160(1, 1)∼160(m, n)]의 각각에 접속되어 있다. 또한, 제1 구동 회로(211)에는 프리차지 회로(108_1∼108_n)가 설치되어 있다.
기억 소자[160(1, 1)∼160(m, n)]에의 액세스는 신호선 S1과 신호선 S2에 의해 행해지고, 비트선 BL 및 반전 비트선(/BL)은 접속된 메모리 셀에 데이터의 판독이나 기입을 행한다.
제1 구동 회로(211)는, 비트선 BL 및 반전 비트선(/BL)이 열방향의 메모리 셀에 액세스하는 것을 제어한다. 한편, 제2 구동 회로(212)는, 신호선 S1 및 신호선 S2가 행방향의 메모리 셀에 액세스하는 것을 제어한다.
상기의 동작에 의해, 도 5 중의 메모리 셀 어레이(210)에 랜덤 액세스하는 것이 가능하다.
또한, 도 5에서는, 도 4에 도시하는 기억 소자(160)를 이용하는 경우에 대하여 설명하였지만, 도 1에 도시하는 기억 소자(110)도 이용할 수 있다. 기억 장치에, 기억 소자로서 도 1에 도시하는 기억 소자(110)를 이용하는 경우에는, 제1 구동 회로(211)에 프리차지 회로를 설치하지 않고, 각 기억 소자(110)에 프리차지 회로를 설치하여, 메모리 셀 어레이를 구성하면 된다.
<기억 장치의 구동 방법>
다음에, 도 5에 도시하는 기억 장치(200)의 구동 방법의 하나에 대하여, 도 6에 도시하는 타이밍차트를 참조하여 설명한다.
본 실시 형태에서는, 도 5에 도시하는 메모리 셀 어레이(210)의 i행째(i는 1 이상 m 이하의 자연수)에 데이터를 기입한 후, 전원의 공급을 정지하고, 전원의 공급을 개시한 후, i행째의 데이터를 판독하는 경우에 대하여 설명한다. 도 6에 도시하는 타이밍차트는, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 동작을 나타낸다.
기간 1은, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)에 데이터를 기입하는 기간이다. 기간 1에서는, i행째의 제어 신호 S1_i로서 하이 레벨 전위를, 기억 소자[160(i, 1)∼160(i, n)]가 갖는 스위치(106) 및 스위치(107)의 제3 단자에 공급한다. 이에 의해, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자는 도통 상태로 된다. 기억 소자[160(i, 1)∼160(i, n)]의 각각에 있어서, 스위치(106)를 통하여, 데이터 D의 전위(하이 레벨 전위)가, 제2 인버터 회로의 입력 단자에 공급되어, 트랜지스터(114)가 온 상태로 된다. 또한, 스위치(107)를 통하여, 데이터 DB의 전위(로우 레벨 전위)가, 제1 인버터 회로의 입력 단자에 공급되어, 트랜지스터(111)가 온 상태로 된다. 또한, 논리 회로(101)에 기입이 행해지고 있지 않는 i행째 이외의 제어 신호 S1은 로우 레벨 전위로 한다.
또한, 기억 소자[160(i, 1)∼160(i, n)]의 각각에 있어서, 노드 Q에는, 제2 전원 전위 V2로서, 로우 레벨 전위가 공급되어 있고, 노드 R에는, 제3 전원 전위 V3으로서, 하이 레벨 전위가 공급되어 있다.
이상에 의해, 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)를 활성화할 수 있어, 노드 O 및 노드 P에, 데이터 D 및 데이터 DB를 유지할 수 있다. 그 후, i행째의 제어 신호 S1_i로서 로우 레벨 전위를 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자를 비도통 상태로 한다.
기간 2는, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)에 기입된 데이터 D 및 데이터 DB를 각각, 기억 회로(102) 및 기억 회로(103)에 각각 기입하는 기간이다. 기간 2에서는, 트랜지스터(115) 및 트랜지스터(117)의 게이트에, i행째의 제어 신호 S2_i로서 하이 레벨 전위를 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 한다. 이에 의해, 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터 D 및 데이터 DB의 전위가, 노드 M 및 노드 N에 각각 공급된다. 그 후, i행째의 제어 신호 S2로서 로우 레벨 전위를 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다. 또한, 논리 회로(101)에 기입이 행해지고 있지 않는 i행째 이외의 제어 신호 S2는 로우 레벨 전위로 한다.
기간 3은 전원의 공급 정지 기간이다. 기간 3에서는, 제1 전원 전위 V1을 로우 레벨 전위로 함으로써, 기억 장치(200)에 입력되는 전원의 공급을 정지한다. 동시에, 제3 전원 전위 V3을 로우 레벨 전위로 한다.
전원의 공급을 정지함으로써, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)의 노드 O 및 노드 P의 전위는 유지할 수 없게 된다.
그러나, 본 발명의 일 양태에서는, 트랜지스터(115) 및 트랜지스터(117)로서, 오프 전류가 작은 트랜지스터가 이용되고 있다. 오프 전류가 작은 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 들 수 있다. 당해 트랜지스터는, 오프 전류가 매우 낮다고 하는 특징을 갖고 있다. 따라서, 트랜지스터(115) 및 트랜지스터(117)가 오프 상태로 되어도, 용량 소자(116)에 의해 유지된 전위(노드 M의 전위) 및 용량 소자(118)에 의해 유지된 전위(노드 N의 전위)를 장기간 유지할 수 있다. 즉, 전원의 공급이 정지된 후에 있어서, 논리 회로(101)의 노드 O 및 노드 P가 유지하고 있던 전위를, 노드 M 및 노드 N에 유지할 수 있다.
그 후, 제1 전원 전위 V1을 하이 레벨 전위로 함으로써, 기억 장치(200)에 입력되는 전원의 공급을 다시 개시한다. 동시에, 제2 전원 전위 V2로서 프리차지 전위 VPRE[제1 전위와 제2 전위 사이의 제3 전위(예를 들어, VDD/2)]를, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)의 노드 Q에 공급하고, 제3 전원 전위 V3으로서 제3 전위를 노드 R에 공급한다.
기간 4는 i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 기억 회로(102) 및 기억 회로(103)에 유지된 데이터 D 및 데이터 DB를 논리 회로(101)의 노드 O 및 노드 P에 복원하는 기간이다. 우선, 1열째∼n열째의 제어 신호 S3으로서 하이 레벨 전위를, 1열째∼n열째의 트랜지스터(125, 126, 127)의 게이트에 공급함으로써, 트랜지스터(125, 126, 127)를 온 상태로 한다. 이에 의해, 프리차지 전위 VPRE[제1 전위와 제2 전위 사이의 제3 전위(예를 들어, VDD/2)]가, 트랜지스터(126)의 소스 또는 드레인의 한쪽, 및 트랜지스터(127)의 소스 또는 드레인의 한쪽으로부터, 논리 회로(101)의 노드 O 및 노드 P에 공급함으로써, 노드 O 및 노드 P의 전위는, 제3 전위(예를 들어, VDD/2)로 된다. 그 후, 1열째∼n열째의 제어 신호 S3으로서 로우 레벨 전위를, 트랜지스터(125, 126, 127)의 게이트에 공급함으로써, 트랜지스터(125, 126, 127)를 오프 상태로 한다.
다음에, i행째의 제어 신호 S2_i로서 하이 레벨 전위를, 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 온 상태로 한다. 이에 의해, 논리 회로(101)의 노드 O 및 노드 P의 전위가 변동된다. 예를 들어, 기억 회로(102)에 하이 레벨 전위가 유지되고, 기억 회로(103)에 로우 레벨 전위가 유지되어 있는 경우, 논리 회로(101)의 노드 O의 전위는 서서히 상승하고, 논리 회로(101)의 노드 P의 전위는 서서히 하강한다. 노드 O의 전위와 노드 P의 전위의 차가 ΔV로 되고 나서, 제2 전원 전위 V2로서 로우 레벨 전위를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 하이 레벨 전위를 노드 R에 공급한다. 구체적으로, ΔV는 하기 식 (1)로 나타내어진다.
Figure 112012039982457-pat00003
노드 O의 전위와 노드 P의 전위의 차가 ΔV로 되고 나서, 제2 전원 전위 V2로서 로우 레벨 전위를 노드 Q에 공급하고, 제3 전원 전위 V3으로서 하이 레벨 전위를 노드 R에 공급함으로써, 노드 O 및 노드 P의 전위를 효과적으로 증폭시킬 수 있다. 이에 의해, 논리 회로(101)의 노드 O의 전위는 하이 레벨 전위로 되고, 노드 P의 전위는 로우 레벨 전위로 된다.
이상에 의해, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)를 활성화할 수 있어, 노드 O 및 노드 P는, 다시 데이터 D 및 데이터 DB를 유지한 상태로 된다. 그 후, i행째의 제어 신호 S2_i로서 로우 레벨 전위를 트랜지스터(115) 및 트랜지스터(117)의 게이트에 공급함으로써, 트랜지스터(115) 및 트랜지스터(117)를 오프 상태로 한다.
기간 5는, i행째의 기억 소자[160(i, 1)∼160(i, n)]의 각각이 갖는 논리 회로(101)의 노드 O 및 노드 P에 유지된 데이터를 판독하는 기간이다. 기간 5에서는, i행째의 제어 신호 S1_i로서 하이 레벨 전위를, 스위치(106) 및 스위치(107)의 제3 단자에 공급함으로써, 스위치(106) 및 스위치(107)의 제1 단자 및 제2 단자는, 도통 상태로 된다. 스위치(106)를 통하여 논리 회로(101)의 노드 O에 유지된 데이터 D를 판독할 수 있고, 스위치(107)를 통하여 논리 회로(101)의 노드 P에 유지된 데이터 DB를 판독할 수 있다.
본 발명의 일 양태에 나타내는 기억 장치에서는, 기억 소자 내에, 오프 전류가 작은 트랜지스터를 갖는 기억 회로를 설치하는 구성으로 하고 있다. 오프 전류가 작은 트랜지스터로서, 채널이 산화물 반도체막에 형성되는 트랜지스터를 들 수 있다. 상기 트랜지스터는, 오프 전류가 매우 작다고 하는 특징을 갖고 있다. 그 때문에, 상기 트랜지스터가 오프 상태인 경우, 상기 트랜지스터에 접속된 용량 소자에 의해, 장기간에 걸쳐 전위를 유지하는 것이 가능하다. 따라서, 전원의 공급을 정지한 경우라도, 기억 소자가 갖는 논리 회로의 논리 상태를 유지하는 것이 가능하다. 이와 같은 기억 소자를 복수 이용함으로써, 전원을 끊어도 기억하고 있는 논리 상태가 소실되지 않는 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치에서는, 전원의 공급을 정지하기 전에, 논리 회로(101)에 유지된 데이터 D 및 데이터 DB를, 논리 회로(101)에 접속된 기억 회로(102) 및 기억 회로(103)에 각각 유지한다. 이에 의해, 전원의 공급을 정지하기 전에, 기억 장치에 유지된 데이터를 다른 기억 장치로 옮길 필요가 없어지기 때문에, 단시간에, 전원의 공급을 정지할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치는, 프리차지 회로가 설치되고, 논리 회로(101), 기억 회로(102) 및 기억 회로(103)에 각각 접속되어 있다. 전원의 공급을 재개하고, 기억 회로(102) 및 기억 회로(103)에 유지된 데이터를 논리 회로(101)에 복원할 때에, 프리차지 회로로부터 프리차지 전위 VPRE를, 논리 회로(101)와 기억 회로(102)가 접속된 노드 O, 및 논리 회로(101)와 기억 회로(103)가 접속된 노드 P에 각각 공급한다. 이에 의해, 기억 회로(102) 및 기억 회로(103)에 유지된 전위에 기초하여, 논리 회로(101)의 노드 O 및 노드 P의 전위가 변동되어, 노드 O 및 노드 P의 전위를 전원의 공급의 정지 전에 유지되어 있던 전위로 확정시킬 수 있다. 따라서, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)의 노드 O 및 노드 P로의 데이터의 복원을 단시간에 행할 수 있다.
또한, 본 발명의 일 양태에 따른 기억 장치를 신호 처리 회로에 이용함으로써, 단시간의 전원의 공급의 정지를 행하는 경우에, 소비 전력을 억제할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절하게 조합하여 실시하는 것이 가능하다.
(실시 형태 2)
본 실시 형태에서는, 실시 형태 1에 나타내는 기억 장치의 제작 방법의 일례에 대하여 도 7 내지 도 10을 참조하여 설명한다. 처음에, 기억 장치의 하부에 형성되는 트랜지스터의 제작 방법에 대하여 설명하고, 그 후, 상부에 형성되는 트랜지스터 및 용량 소자의 제작 방법에 대하여 설명한다. 또한, 제작 공정을 나타내는 단면도에 있어서, A1-A2는 n채널형의 트랜지스터를 제작하는 공정을 나타내고, B1-B2는 p채널형의 트랜지스터를 제작하는 공정을 나타낸다.
<하부의 트랜지스터의 제작 방법>
우선, 절연막(302)을 개재하여 반도체막(304)이 형성된 기판(300)을 준비한다(도 7의 (a) 참조).
기판(300)으로서, 예를 들어, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄, 갈륨비소, 인듐인 등의 화합물 반도체 기판을 적용할 수 있다. 또한, 알루미노실리케이트 유리, 알루미노 붕규산 유리, 바륨 붕규산 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판 등도 들 수 있다.
절연막(302)은, 산화실리콘, 산화질화실리콘, 질화실리콘 등을 포함하는 단층 구조 또는 적층 구조로 한다. 또한, 절연막(302)의 형성 방법으로서는, 열산화법, CVD법, 스퍼터링법 등을 들 수 있다. 절연막(302)의 막 두께는, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 한다.
또한, 반도체막(304)은, 실리콘이나 탄화실리콘 등의 단결정 반도체 재료, 다결정 반도체 재료, 실리콘 게르마늄, 갈륨비소, 인듐인 등의 화합물 반도체 재료를 적용할 수 있다. 또한, 반도체막(304)은, 산화물 반도체 재료를 포함하지 않기 때문에, 산화물 반도체 이외의 반도체 재료라고도 기재한다.
반도체막(304)으로서, 실리콘 등의 단결정 반도체 재료를 이용하는 경우에는, 실시 형태 1에 나타내는 논리 회로(101), 스위치(106), 스위치(107) 등의 동작을 고속화할 수 있기 때문에 바람직하다.
또한, 절연막(302)을 개재하여 반도체막(304)이 형성된 기판(300)으로서, SOI 기판도 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘층이 형성된 구성의 기판을 말하지만, 본 명세서 등에서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체막은, 실리콘층에 한정되지 않는다. 또한, SOI 기판에는, 글래스 기판 등의 절연 기판 위에 절연막을 개재하여 반도체막이 형성된 구성도 포함한다. 본 실시 형태에서는, 절연막(302)을 개재하여 반도체막(304)이 형성된 기판(300)으로서, 단결정 실리콘 기판 위에 산화실리콘막을 개재하여 실리콘막이 형성된 SOI 기판을 이용하는 경우에 대하여 설명한다.
다음에, 반도체막(304)을 섬 형상으로 가공하여, 반도체막(304a, 304b)을 형성한다(도 7의 (b) 참조). 당해 가공 방법으로서, 드라이 에칭을 이용하는 것이 적절하지만, 웨트 에칭을 이용해도 된다. 에칭 가스나 에칭액에 대해서는 피에칭 재료에 따라서 적절히 선택할 수 있다.
다음에, 반도체막(304a, 304b)을 피복하도록, 게이트 절연막(306a, 306b)을 형성한다(도 7의 (b) 참조). 게이트 절연막(306a, 306b)은, 예를 들어, 반도체막(304a, 304b) 표면의 열처리(열산화 처리나 열질화 처리 등)에 의해 형성할 수 있다. 열처리 대신에, 고밀도 플라즈마 처리를 적용해도 된다. 고밀도 플라즈마 처리는, 예를 들어, He, Ar, Kr, Xe 등의 희가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 하나의 혼합 가스를 이용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 이용하여 게이트 절연막을 형성해도 된다.
게이트 절연막(306a, 306b)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈 등의 재료를 이용할 수 있다. 또한, 게이트 절연막으로서, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 이용할 수도 있다. 게이트 절연막은, 상술한 재료를 이용하여, 단층 구조 또는 적층 구조로 형성한다. 또한, 게이트 절연막(306a, 306b)의 막 두께는, 예를 들어, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연막을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제로 된다. 게이트 리크의 문제를 해소하기 위해서는, 게이트 절연막에, 상술한 high-k 재료를 이용하면 된다. high-k 재료를 게이트 절연막에 이용함으로써, 전기적 특성을 확보하면서, 게이트 리크를 억제하기 위해서 막 두께를 크게 하는 것이 가능해진다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중 어느 하나를 포함하는 막의 적층 구조로 해도 된다.
본 실시 형태에서는, 열산화 처리를 이용하여, 산화실리콘막을 형성함으로써, 게이트 절연막(306a, 306b)을 형성한다.
다음에, 트랜지스터의 임계값 전압을 제어하기 위해서, n형의 도전성을 부여하는 불순물 원소, 및 p형의 도전성을 부여하는 불순물 원소를 게이트 절연막(306a, 306b)을 통하여 반도체막(304a, 304b)에 첨가한다(도 7의 (c) 참조). 반도체막(304a, 304b)이 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들어, 인이나 비소 등을 이용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들어, 붕소, 알루미늄, 갈륨 등을 이용할 수 있다. 본 실시 형태에서는, 게이트 절연막(306a)을 통하여 반도체막(304a)에 붕소를 첨가함으로써 불순물 영역(308)을 형성하고, 게이트 절연막(306b)을 통하여 반도체막(304b)에 인을 첨가함으로써 불순물 영역(310)을 형성한다.
다음에, 게이트 절연막(306a, 306b) 위에 게이트 전극(이것과 동일한 층으로 형성되는 배선을 포함함)을 형성하기 위한 도전막을 형성하고, 당해 도전막을 가공하여, 게이트 전극(312a, 312b)을 형성한다(도 7의 (d) 참조).
게이트 전극(312a, 312b)에 이용하는 도전막으로서는, 알루미늄, 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 이용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 이용하여, 도전막을 형성해도 된다. 도전막의 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀 코트법 등의 각종 성막 방법을 이용할 수 있다. 또한, 도전막의 가공은, 레지스트 마스크를 이용한 에칭에 의해 행할 수 있다. 본 실시 형태에서는, 스퍼터링법을 이용하여, 질화탄탈막과 텅스텐막을 적층하고, 가공함으로써 게이트 전극(312a, 312b)을 형성한다.
다음에, 게이트 전극(312a, 312b)을 마스크로 하여, n형의 도전성을 부여하는 불순물 원소 및 p형의 도전성을 부여하는 불순물 원소를 게이트 절연막(306a, 306b)을 통하여 반도체막(304a, 304b)에 첨가한다(도 7의 (e) 참조). 본 실시 형태에서는, 게이트 절연막(306a)을 통하여 반도체막(304a)에 인을 첨가함으로써 불순물 영역(314a, 314b)을 형성하고, 게이트 절연막(306b)을 통하여 반도체막(304b)에 붕소를 첨가함으로써 불순물 영역(316a, 316b)을 형성한다.
다음에, 게이트 전극(312a, 312b)의 측면에 사이드월 구조의 측벽 절연막(318a∼318d)을 형성한다(도 8의 (a) 참조). 측벽 절연막(318a∼318d)은, 게이트 전극(312a, 312b)을 피복하는 절연막을 형성한 후, 이것을 RIE(Reactive ion etching : 반응성 이온 에칭)법에 의한 이방성의 에칭에 의해 절연막을 가공하여, 게이트 전극(312a, 312b)의 측벽에 자기 정합적으로 사이드월 구조의 측벽 절연막(318a∼318d)을 형성하면 된다. 여기서, 절연막에 대하여 특별히 한정은 없지만, 예를 들어, TEOS(Tetraethyl-Ortho-Silicate) 혹은 실란 등과, 산소 혹은 산화질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화실리콘을 이용할 수 있다. 또한, 저온 산화(LTO : Low Temperature Oxidation)법에 의해 형성하는 산화실리콘을 이용해도 된다. 절연막은 열CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의해 형성할 수 있다.
다음에, 게이트 전극(312a, 312b) 및 측벽 절연막(318a∼318d)을 마스크로 하여, n형의 도전성을 부여하는 불순물 원소 및 p형의 도전성을 부여하는 불순물 원소를 게이트 절연막(306a, 306b)을 통하여 반도체막(304a, 304b)에 첨가한다(도 8의 (b) 참조). 본 실시 형태에서는, 게이트 절연막(306a)을 통하여 반도체막(304a)에 인을 첨가함으로써 불순물 영역(320a, 320b)을 형성하고, 게이트 절연막(306b)을 통하여 반도체막(304b)에 붕소를 첨가함으로써 불순물 영역(322a, 322b)을 형성한다. 불순물 영역(320a, 320b)이 불순물 영역(314a, 314b)보다도 고농도로 되도록, 불순물 원소를 첨가하는 것이 바람직하고, 불순물 영역(322a, 322b)이 불순물 영역(316a, 316b)보다도 고농도로 되도록, 불순물 원소를 첨가하는 것이 바람직하다.
이상에 의해, 산화물 반도체 이외의 반도체 재료를 포함하는 기판(300)을 이용하여, n채널형 트랜지스터 및 p채널형 트랜지스터를 제작할 수 있다(도 8의 (b) 참조). 이와 같은 트랜지스터는, 고속 동작이 가능하다고 하는 특징을 갖는다. 이 때문에, 트랜지스터를 논리 회로(101), 스위치(106), 스위치(107), 프리차지 회로(108) 등에 적용함으로써, 이들의 동작을 고속화할 수 있기 때문에 적절하다.
다음에, 트랜지스터(113) 및 트랜지스터(111)를 피복하도록, 절연막(324)을 형성한다(도 8의 (c) 참조). 절연막(324)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다. 절연막(324)으로서, 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 겹침에 기인하는 용량을 충분히 저감할 수 있기 때문에 바람직하다. 또한, 절연막(324)으로서, 상술한 재료를 이용한 다공성의 절연막을 적용해도 된다. 다공성의 절연막에서는, 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 용량을 더욱 저감하는 것이 가능하다. 또한, 절연막(324)으로서, 폴리이미드, 아크릴 등의 유기 절연 재료를 이용하여 형성할 수도 있다. 본 실시 형태에서는, 산화질화실리콘을 이용하여 절연막(324)을 형성하는 경우에 대하여 설명한다.
다음에, 절연막(324)을 형성한 후, 반도체막(304a, 304b)에 첨가된 불순물 원소를 활성화하기 위한 열처리를 행한다. 열처리는 퍼니스 어닐링로를 이용하여 행한다. 그 외에, 레이저 어닐링법, 또는 래피드 서멀 어닐링법(RTA법)을 적용할 수 있다. 열처리는 질소 분위기 속에서 400∼600℃, 대표적으로는 450∼500℃에서 1∼4시간으로 하여 행한다. 이 열처리에 의해, 불순물 원소의 활성화와 동시에 절연막(324)의 산화질화실리콘막의 수소가 방출되어, 반도체막(304a, 304b)의 수소화를 행할 수 있다.
또한, 상기의 각 공정의 전후에는, 또한 전극이나 배선, 반도체막, 절연막 등을 형성하는 공정도 포함하고 있어도 된다. 예를 들어, 하부의 트랜지스터와, 상부의 트랜지스터를 접속하기 위한 전극이나 배선 등을 형성하는 것이 바람직하다. 또한, 배선의 구조로서, 절연막 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여, 고도로 집적화된 기억 장치를 실현하는 것도 가능하다.
<상부의 트랜지스터의 제작 방법>
우선, 트랜지스터(115) 및 용량 소자(116)의 제작 전의 처리로서, 절연막(324)의 표면을 평탄화시킨다(도 8의 (d) 참조). 절연막(324)의 평탄화 처리로서는, 화학적 기계 연마(CMP : Chemical Mechanical Polishing, 이하 CMP 처리라고 함) 등의 연마 처리 외에 에칭 처리 등을 적용하는 것도 가능하다. 또한, CMP 처리와 에칭 처리를 조합하여 행해도 된다. 절연막(324)의 표면은, 트랜지스터(115)의 특성을 향상시키기 위해서, 가능한 한 평탄하게 해 두는 것이 바람직하다.
여기서, CMP 처리란, 피가공물의 표면을 기준으로 하고, 그것을 따라서 표면을 화학적ㆍ기계적인 복합 작용에 의해 평탄화하는 방법이다. 보다 구체적으로는, 연마 스테이지 위에 연마포를 접착하고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시켜, 슬러리와 피가공물의 화학 반응과, 연마포의 피가공물과의 기계 연마의 작용에 의해, 피가공물의 표면을 연마하는 방법이다.
절연막(324)의 표면의 평균 면 거칠기(Ra)로서, 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 산화물 반도체막을 형성하는 것이 바람직하다. 또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이며, 「기준면으로부터 지정면까지의 편차의 절대값을 평균한 값」으로 표현할 수 있고, 하기의 식 (2)에 의해 정의된다.
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또한, 상기에 있어서, S0은, 측정면[좌표 (x1, y1) (x1, y2) (x2, y1) (x2, y2)의 4점으로 나타내어지는 사각형의 영역]의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM : Atomic Force Microscope)에 의해 평가 가능하다.
다음에, 평탄화된 절연막(324)의 표면에 산화물 반도체막(342)을 성막한다.
이용하는 산화물 반도체로서는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히, In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 이용한 트랜지스터의 전기 특성의 변동을 줄이기 위한 스테빌라이저로서, 그들 외에 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al) 중 어느 하나 또는 복수를 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 일종 혹은 복수종을 갖고 있어도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란, In과 Ga와 Zn을 주성분으로서 갖는 산화물이라는 의미이고, In과 Ga와 Zn의 비율은 불문한다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 된다.
예를 들어, In : Ga : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3) 혹은 In : Ga : Zn=2 : 2 : 1(=2/5 : 2/5 : 1/5)의 원자수비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 혹은, In : Sn : Zn=1 : 1 : 1(=1/3 : 1/3 : 1/3), In : Sn : Zn=2 : 1 : 3(=1/3 : 1/6 : 1/2) 혹은 In : Sn : Zn=2 : 1 : 5(=1/4 : 1/8 : 5/8)의 원자수비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 된다.
그러나, 이들에 한하지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 변동 등)에 따라서 적절한 조성의 것을 이용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크 내 결함 밀도를 저감함으로써 이동 도를 높일 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In : Ga : Zn=a : b : c(a+b+c=1)인 산화물의 조성이, 원자수비가 In : Ga : Zn=A : B : C(A+B+C=1)의 산화물의 조성의 근방이라고 하는 것은, a, b, c가,
(a-A)2+(b-B)2+(c-C)2≤r2
을 충족시키는 것을 말하고, r은, 예를 들어, 0.05로 하면 된다. 다른 산화물에서도 마찬가지이다.
산화물 반도체는 단결정이어도, 비단결정이어도 된다. 후자의 경우, 아몰퍼스이어도, 다결정이어도 된다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조이어도, 비아몰퍼스이어도 된다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 이용하여 트랜지스터를 제작하였을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게, 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1㎚ 이하, 바람직하게는 0.3㎚ 이하, 보다 바람직하게는 0.1㎚ 이하의 표면 위에 형성하면 된다.
또한, 산화물 반도체막(342)으로서 In-Zn계 산화물 반도체 재료를 이용하는 경우, 이용하는 타깃 중의 금속 원소의 원자수비는, In : Zn=50 : 1∼1 : 2(몰수비로 환산하면 In2O3 : ZnO=25 : 1∼1 : 4), 바람직하게는 In : Zn=20 : 1∼1 : 1(몰수비로 환산하면 In2O3 : ZnO=10 : 1∼1 : 2), 더욱 바람직하게는 In : Zn=15 : 1∼1.5 : 1(몰수비로 환산하면 In2O3 : ZnO=15 : 2∼3 : 4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 이용하는 타깃은, 원자수비가 In : Zn : O=X : Y : Z일 때, Z>1.5X+Y로 한다.
산화물 반도체막(342)으로서 In-Ga-Zn계 산화물 반도체 재료를 스퍼터링법에 의해 성막하는 경우, 바람직하게는, 원자수비가 In : Ga : Zn=1 : 1 : 1, 4 : 2 : 3, 3 : 1 : 2, 1 : 1 : 2, 2 : 1 : 3, 또는 3 : 1 : 4로 나타내어지는 In-Ga-Zn계 산화물 타깃을 이용한다.
또한, 산화물 반도체막(342)으로서 In-Sn-Zn계 산화물 반도체 재료를 스퍼터링법에 의해 성막하는 경우, 바람직하게는, 원자수비가 In : Sn : Zn=1 : 1 : 1, 2 : 1 : 3, 1 : 2 : 2, 또는 20 : 45 : 35로 나타내어지는 In-Sn-Zn계 산화물 타깃을 이용한다.
또한, 타깃의 상대 밀도는 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99.9％ 이하이다. 상대 밀도가 높은 타깃을 이용함으로써, 성막한 산화물 반도체막(342)을 치밀한 막으로 할 수 있다.
산화물 반도체막(342)은, 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 성막할 수 있다. 또한, 산화물 반도체막(342)의 막 두께는, 5㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 30㎚ 이하로 한다.
또한, 산화물 반도체막(342)은, 비정질이어도 되고, 결정성을 갖고 있어도 된다. 예를 들어, 산화물 반도체막은, 비단결정이며, 그 ab면에 수직한 방향으로부터 보아, 삼각형, 육각형, 정삼각형, 또는 정육각형의 원자 배열을 갖고, 또한, c축에 수직한 방향으로부터 보아, 금속 원자가 층 형상, 또는 금속 원자와 산소 원자가 층 형상으로 배열된 상(相)을 포함하는 산화물이다. 또한, 본 명세서 등에서는, c축 배향 결정을 포함하는 산화물 반도체막을 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이라고 부른다.
CAAC-OS막은 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS막은 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC-OS막에 산소가 포함되는 경우, 산소의 일부는 질소로 치환되어도 된다. 또한, CAAC-OS막을 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC-OS막이 형성되는 기판면, CAAC-OS막의 표면 등에 수직한 방향)으로 정렬되어 있어도 된다. 또는, CAAC-OS막을 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC-OS막이 형성되는 기판면, CAAC-OS막의 표면 등에 수직한 방향)을 향하고 있어도 된다.
CAAC-OS막은, 그 조성 등에 따라서, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라서, 가시광에 대하여 투명하거나 불투명하거나 한다.
이와 같은 CAAC-OS막에 포함되는 결정 부분의 예로서, 막 형상으로 형성되며, 막 표면 또는 CAAC-OS막이 형성되는 기판면에 수직한 방향으로부터 관찰하면 삼각형 또는 육각형의 원자 배열이 인지되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층 형상 배열이 인지되는 결정 부분을 들 수도 있다.
다음에, 산화물 반도체막(342)을 CAAC-OS막으로 하는 방법에 대하여 설명한다. 산화물 반도체막(342)을 CAAC-OS막으로 하는 방법으로서, 예를 들어 이하의 2종류의 방법에 의해 행할 수 있다. 하나의 방법은, 산화물 반도체막(342)의 성막을, 기판을 가열하면서 행하는 방법이고, 또 하나의 방법은, 산화물 반도체막(342)의 성막을 2회로 나누어, 첫번째의 성막 후, 두번째의 성막 후의 각각에 열처리를 행하는 방법이다.
기판을 가열하면서 산화물 반도체막(342)의 성막을 1회로 행하는 경우에는, 기판 온도는, 100℃ 이상 600℃ 이하로 하면 되고, 바람직하게는 기판 온도가 200℃ 이상 500℃ 이하로 한다. 또한, 산화물 반도체막(342)의 성막 시에, 기판을 가열하는 온도를 높게 함으로써, 비정질의 부분에 대하여 결정 부분이 차지하는 비율이 많은 CAAC-OS막으로 할 수 있다.
또한, 산화물 반도체막(342)의 성막을 2회로 나누는 경우에는, 기판을 기판온도 100℃ 이상 450℃ 이하로 유지하면서, 절연막(324) 위에 1층째의 산화물 반도체막(342)을 성막하고, 질소, 산소, 희가스, 또는 건조 공기의 분위기 하에서, 550℃ 이상 기판의 변형점 미만의 열처리를 행한다. 상기 열처리에 의해, 1층째의 산화물 반도체막(342)의 표면을 포함하는 영역에 결정 영역(판 형상 결정을 포함함)이 형성된다. 그리고, 2층째의 산화물 반도체막(342)을 1층째의 산화물 반도체막(342)보다도 두껍게 형성한다. 그 후, 다시 550℃ 이상 기판의 변형점 미만의 열처리를 행하여, 표면을 포함하는 영역에, 결정 영역(판 형상 결정을 포함함)이 형성된 1층째의 산화물 반도체막(342)을 결정 성장의 종으로 하여, 상방으로 결정 성장시켜, 2층째의 산화물 반도체막(342)의 전체를 결정화시킨다. 또한, 1층째의 산화물 반도체막(342)은 1㎚ 이상 10㎚ 이하로 성막하는 것이 바람직하다.
상술한 성막 방법에 따르면, 산화물 반도체막(342)이, 5㎚ 정도의 막 두께이어도, 단채널 효과를 억제할 수 있기 때문에, 바람직하다.
또한, CAAC-OS막에 포함되는 결정 부분의 결정성은, 피형성면의 러프니스의 영향을 받기 때문에, 상술한 바와 같이 절연막(324)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다. 또한, 절연막(324)의 표면의 평균 면 거칠기는, 예를 들어, 0.1㎚ 이상 0.5㎚ 미만으로 하는 것이 바람직하다. 절연막(324) 표면을 평탄화시킴으로써, CAAC-OS막에 포함되는 결정 부분의 연속성을 향상시킬 수 있다. 또한, 절연막(324)의 표면을 평탄화시킴으로써, 비정질의 부분에 대하여 결정 부분이 차지하는 비율이 많은 CAAC-OS막으로 할 수 있다.
스퍼터링법에 의해 성막되는 산화물 반도체막(342) 중에는, 수소 또는 물, 수산기를 포함하는 화합물 등이 포함되어 있는 경우가 있다. 수소나 물 등은, 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 따라서, 스퍼터링법을 이용하여, 산화물 반도체막(342)을 성막할 때, 가능한 한 산화물 반도체막(342)에 포함되는 수소 농도를 저감시키는 것이 바람직하다.
수소 농도를 저감시키기 위해서는, 산화물 반도체막(342)의 성막 시에, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10㎩ㆍ㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 있어서의 산화물 반도체막(342) 중으로, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감할 수 있다. 또한, 배기계로서 흡착형의 진공 펌프(예를 들어, 크라이오 펌프 등)를 이용함으로써, 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기를 포함하는 화합물, 또는 수소화물 등의 불순물의 역류를 저감할 수 있다.
또한, 타깃의 순도를, 99.99％ 이상으로 함으로써, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감할 수 있다. 또한, 당해 타깃을 이용함으로써, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감할 수 있다.
또한, 산화물 반도체는 불순물에 대하여 둔감하여, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없으며, 나트륨(Na)과 같은 알칼리 금속이 다량으로 포함되는 염가의 소다 석회 유리도 사용할 수 있다고 지적되어 있다(가미야, 노무라, 호소노, 「아몰퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633). 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물로 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 당해 절연막 중으로 확산되어 Na+로 된다. 또한, Na는, 산화물 반도체막 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단하거나, 혹은, 그 결합 중에 인터럽트한다. 그 결과, 예를 들어, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도의 저하 등의, 트랜지스터의 특성의 열화가 발생하고, 또한, 특성의 변동도 발생한다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 변동은, 산화물 반도체막 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소 농도가 1×1018/㎤ 이하, 보다 바람직하게는 1×1017/㎤ 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 된다. 마찬가지로, K 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 된다.
스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서, 수소, 물, 수산기를 포함하는 화합물, 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 및 희가스와 산소의 혼합 가스를 적절히 이용한다. 예를 들어, 아르곤의 순도를, 9N(99.9999999％) 이상(H2O는 0.1ppb, H2는 0.5ppb)으로 하고, 노점 -121℃로 한다. 또한, 산소의 농도는, 8N(99.999999％) 이상(H2O는 1ppb, H2는 1ppb)으로 하고, 노점 -112℃로 한다. 또한, 희가스와 산소의 혼합 가스를 이용하는 경우에는, 산소의 유량 비율을 크게 하는 것이 바람직하다.
성막 조건의 일례로서는, 기판과 타깃 사이의 거리를 100㎜, 압력 0.6㎩, 직류(DC) 전원 0.5㎾, 산소(산소 유량 비율 100％) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 먼지를 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
상기한 바와 같이 함으로써, 수소의 혼입이 저감된 산화물 반도체막(342)을 성막할 수 있다. 또한, 상기 스퍼터링 장치를 이용해도, 산화물 반도체막(342)에는 적지 않게 질소를 포함하여 형성된다. 예를 들어, 2차 이온 질량 분석법(SIMS : Secondary Ion Mass Spectrometry)에 의해 측정되는 산화물 반도체막(342)의 질소 농도는, 5×1018㎝-3 미만으로 된다.
산화물 반도체막(342) 중의 수분 또는 수소 등의 불순물을 더욱 저감(탈수화 또는 탈수소화)하기 위해서, 산화물 반도체막(342)에 대하여, 열처리를 행하는 것이 바람직하다. 예를 들어, 감압 분위기 하, 질소나 희가스 등의 불활성 분위기 하, 산화성 분위기 하, 또는 초건조 에어[CRDS(캐비티 링 다운 레이저 분광법) 방식의 노점계를 이용하여 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게 10ppb 이하의 공기] 분위기 하에서, 산화물 반도체막(342)에 열처리를 실시한다. 또한, 산화성 분위기란, 산소, 오존 또는 질화 산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또한, 불활성 분위기란, 전술한 산화성 가스가 10ppm 미만이고, 그 외에, 질소 또는 희가스로 충전된 분위기를 말한다.
열처리의 온도는, 예를 들어, 150℃ 이상 기판 변형점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다. 처리 시간은 3분∼24시간으로 한다. 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 않다.
열처리에 이용하는 가열 장치에 특별한 한정은 없고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 된다. 예를 들어, 전기로나, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용하여 열처리를 행하는 장치이다.
열처리를 행함으로써, 산화물 반도체막(342)으로부터 수소(물, 수산기를 포함하는 화합물) 등의 불순물을 방출시킬 수 있다. 이에 의해, 산화물 반도체막(342) 중의 불순물을 저감할 수 있다.
또한, 열처리를 행함으로써, 산화물 반도체막(342)으로부터 불안정한 캐리어원인 수소를 이탈시킬 수 있기 때문에, 트랜지스터의 임계값 전압이 마이너스 방향으로 변동되는 것을 억제시킬 수 있다. 또한, 트랜지스터의 신뢰성을 향상시킬 수 있다.
다음에, 포토리소그래피 공정에 의해 산화물 반도체막(342) 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여, 산화물 반도체막(342)을 원하는 형상으로 에칭하여, 섬 형상의 산화물 반도체막(342a)을 형성한다(도 9의 (b) 참조). 또한, 상기 레지스트 마스크는, 포토리소그래피 공정 외에 잉크제트법, 인쇄법 등을 적절히 이용할 수 있다. 상기 에칭은, 산화물 반도체막(342a)의 단부가 테이퍼 형상으로 되도록 에칭하는 것이 바람직하다. 섬 형상의 산화물 반도체막(342a)의 단부를 테이퍼 형상으로 함으로써, 본 공정 이후의 트랜지스터(115)의 제작에 있어서, 형성되는 막의 피복성을 향상시킬 수 있어, 상기 막의 단 끊김을 방지할 수 있다. 테이퍼 형상은, 상기 레지스트 마스크를 후퇴시키면서 에칭함으로써 형성할 수 있다.
또한, 본 실시 형태에서는, 산화물 반도체막(342)을 성막한 직후에 열처리를 행하는 경우에 대하여 설명하였지만, 섬 형상의 산화물 반도체막(342a)으로 가공한 후에 열처리를 행해도 된다.
다음에, 산화물 반도체막(342a) 등의 위에 도전막을 형성한 후, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여, 도전막을 원하는 형상으로 에칭하여, 소스 전극 또는 드레인 전극(344a, 344b)을 형성한다(도 9의 (c) 참조).
도전막은, 후에 소스 전극 및 드레인 전극으로 되는 것이며, 알루미늄, 크롬, 구리, 티타늄, 탄탈, 몰리브덴, 텅스텐 등의 금속 재료를 이용하여 형성할 수 있다. 또한, 상술한 금속 재료를 성분으로 하는 합금 등을 이용하여 형성할 수도 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 이용하여 형성할 수도 있다.
도전막은 단층 구조이어도 되고, 2층 이상의 적층 구조이어도 된다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전막을, 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(344a, 344b)으로의 가공이 용이하다고 하는 메리트가 있다.
또한, 도전막은, 산화인듐, 산화인듐 산화주석(ITO라고도 함), 산화인듐 산화아연, 산화아연, 갈륨을 첨가한 산화아연, 그라핀 등을 이용할 수 있다.
도전막을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(344a, 344b)을 형성한다(도 9의 (c) 참조). 여기서, 소스 전극 또는 드레인 전극(344a)은, 용량 소자의 한 쌍의 전극 중 한쪽으로서 기능한다.
도전막의 에칭은, 형성되는 소스 전극 또는 드레인 전극(344a, 344b)의 단부가 테이퍼 형상으로 되도록 행하는 것이 바람직하다. 여기서, 테이퍼각은, 예를 들어, 30° 이상 60° 이하로 하는 것이 바람직하다. 소스 전극 또는 드레인 전극(344a, 344b)의 단부가 테이퍼 형상으로 되도록 에칭함으로써, 후에 형성되는 게이트 절연막의 피복성이 향상되어, 단 끊김을 방지할 수 있다.
트랜지스터의 채널 길이(L)는, 소스 전극 또는 드레인 전극(344a), 및 소스 전극 또는 드레인 전극(344b)의 하단부의 간격에 의해 결정된다. 또한, 채널 길이(L)가 25㎚ 미만의 트랜지스터를 형성하는 경우에 이용하는 마스크 형성의 노광을 행할 때에는, 수㎚∼수십㎚로 파장이 짧은 초자외선(Extreme Ultraviolet)을 이용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고 초점 심도도 크다. 따라서, 후에 형성되는 트랜지스터의 채널 길이(L)를, 10㎚ 이상 1000㎚(1㎛) 이하로 하는 것도 가능하여, 회로의 동작 속도를 높이는 것이 가능하다. 또한, 미세화에 의해, 기억 장치의 소비 전력을 저감하는 것도 가능하다.
다음에, 소스 전극 또는 드레인 전극(344a, 344b), 및 산화물 반도체막(342a)을 피복하도록, 게이트 절연막(346)을 형성한다(도 9의 (d) 참조).
게이트 절연막(346)은, CVD법이나 스퍼터링법 등을 이용하여 형성할 수 있다. 또한, 게이트 절연막(346)은, 산화실리콘, 질화실리콘, 산화질화실리콘, 산화갈륨, 산화알루미늄, 산화탄탈 등을 이용할 수 있다. 또한, 게이트 절연막(346)으로서, 산화하프늄, 산화이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 이용할 수도 있다. 게이트 절연막(346)은, 단층 구조로 해도 되고, 상기의 재료를 조합하여 적층 구조로 해도 된다. 또한, 그 두께는 특별히 한정되지 않지만, 기억 장치를 미세화하는 경우에는, 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 이용하는 경우에는, 1㎚ 이상 100㎚ 이하, 바람직하게는 10㎚ 이상 50㎚ 이하로 할 수 있다.
또한, 게이트 절연막(346)은, 제13족 원소 및 산소를 포함하는 절연 재료로 해도 된다. 산화물 반도체 재료에는 제13족 원소를 포함하는 것이 많고, 제13족 원소를 포함하는 절연 재료는 산화물 반도체 재료와의 상성(相性)이 좋다. 따라서, 제13족 원소 및 산소를 포함하는 절연 재료를 산화물 반도체막에 접하는 절연막에 이용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
여기서, 제13족 원소를 포함하는 절연 재료란, 절연 재료에 하나 또는 복수의 제13족 원소를 포함하는 것을 의미한다. 제13족 원소를 포함하는 절연 재료로서는, 예를 들어, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상의 것을 나타낸다.
예를 들어, 갈륨을 함유하는 산화물 반도체막(342a)에 접하여 게이트 절연막(346)을 형성하는 경우에, 게이트 절연막에 산화 갈륨을 포함하는 재료를 사용함으로써 산화물 반도체막과 게이트 절연막의 계면 특성을 양호하게 유지할 수 있다. 또한, 산화물 반도체막과 산화 갈륨을 포함하는 절연막을 접하여 형성함으로써, 산화물 반도체막과 절연막의 계면에 있어서의 수소의 파일 업을 저감할 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 마찬가지의 효과를 얻는 것이 가능하다. 예를 들어, 산화 알루미늄을 포함하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화 알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 갖고 있으므로, 당해 재료를 사용하는 것은, 산화물 반도체막으로의 물의 침입 방지라고 하는 점에 있어서도 바람직하다.
또한, 산화물 반도체막(342)[또는 산화물 반도체막(342a)]에 열처리를 행하면, 수소 등이 방출되는 동시에, 산화물 반도체막(342)에 포함되는 산소도 방출되어 버린다. 산소가 방출됨으로써, 산화물 반도체막(342)에는, 산소 결손이 발생해 버린다. 산소 결손의 일부는 도너로 되므로, 산화물 반도체막(342)에 캐리어를 발생시키는 원인으로 되어, 트랜지스터의 특성에 영향을 줄 우려가 있다.
따라서, 산화물 반도체막(342a)에 접하는 게이트 절연막(346)으로서, 열처리에 의해 산소가 이탈하는 절연막을 사용하는 것이 바람직하다.
본 명세서 등에 있어서, 「열처리에 의해 산소가 이탈한다」라 함은, TDS(Thermal Desorption Spectroscopy:온도 상승 이탈 가스 분광법) 분석에 의해, 산소 원자로 환산한 산소의 이탈량(또는 방출량)이 1.0×1018㎝-3 이상, 바람직하게는 3.0×1020㎝-3 이상인 것을 말한다. 또한, 「열처리에 의해 산소가 이탈하지 않는다」라 함은, TDS 분석에 의해, 산소 원자로 환산한 산소의 이탈량(또는 방출량)이 1.0×1018㎝-3 미만인 것을 말한다.
이하, 산소의 방출량을 TDS 분석에 의해 산소 원자로 환산하여 정량하는 방법에 대해 설명한다.
TDS 분석하였을 때의 기체의 이탈량은, 이온 강도의 적분값에 비례한다. 이로 인해, 절연막의 이온 강도의 적분값과, 표준 시료의 기준값에 대한 비에 의해, 기체의 이탈량을 계산할 수 있다. 표준 시료의 기준값이라 함은, 소정의 밀도의 원자를 포함하는 시료에 있어서, 당해 원자에 상당하는 이온 강도의 적분값에 대한 당해 원자의 밀도의 비율이다.
예를 들어, 표준 시료인 소정의 밀도의 수소를 포함하는 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 이탈량(NO2)은, 하기의 식 (3)으로 구할 수 있다. 여기서, TDS 분석에 의해 얻어지는 질량수 32로 검출되는 가스의 모두가 산소 분자 유래로 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에 있어서의 존재 비율이 극미량이므로 고려하지 않는다.
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NH2는, 표준 시료로부터 이탈한 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 절연막을 TDS 분석하였을 때의 이온 강도의 적분값이다. α는, TDS 분석에 있어서의 이온 강도에 영향을 미치는 계수이다. 상술한 식의 상세에 관해서는, 일본 특허 출원 공개 평6-275697호 공보를 참조할 수 있다. 또한, 상기한 산소의 이탈량의 수치는, 덴시가가꾸(電子科學) 가부시끼가이샤제의 온도 상승 이탈 분석 장치 EMD―WA1000S/W를 사용하고, 표준 시료로서 1×1016㎝-3의 수소 원자를 포함하는 실리콘 웨이퍼를 사용하여 측정한 수치이다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상술한 α는 산소 분자의 이온화율을 포함하므로, 산소 분자의 이탈량을 평가함으로써, 산소 원자의 이탈량에 대해서도 어림잡을 수 있다.
또한, NO2는 산소 분자의 이탈량이다. 절연막에 있어서는, 산소 원자로 환산하였을 때의 산소의 이탈량은, 산소 분자의 이탈량의 2배로 된다.
열처리에 의해 산소가 이탈하는 막의 일례로서, 산소가 과잉한 산화 실리콘[SiOx(x＞2)]이 있다. 산소가 과잉한 산화 실리콘[SiOx(x＞2)]이라 함은, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방 산란법에 의해 측정한 값이다.
산화물 반도체막(342a)에 접하는 절연막[예를 들어, 절연막(324)이나 게이트 절연막(346)]으로서, 열처리에 의해 산소가 이탈하는 절연막을 사용하고, 게이트 절연막(346)의 성막 후 중 어느 하나의 공정의 후에, 열처리를 행함으로써, 절연막(324)이나 게이트 절연막(346)으로부터 산소가 이탈하고, 산화물 반도체막(342a)에 산소를 공급할 수 있다. 이에 의해, 산화물 반도체막(342a)에 발생한 산소 결손을 보상하여, 산소 결손을 저감할 수 있다. 따라서, 산화물 반도체막(342a)에 캐리어의 생성을 억제할 수 있으므로, 트랜지스터의 특성의 변동을 억제할 수 있다.
다음으로, 게이트 절연막(346) 위에 도전막을 성막한 후, 포토리소그래피 공정에 의해 도전막 위에 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여 도전막을 원하는 형상으로 에칭하여, 게이트 전극(348a), 전극(348b)을 형성한다[도 9의 (d) 참조]. 이때 형성되는 도전층은, 용량 소자의 전극으로서 기능한다. 도전막은, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 도전막은, 단층 구조로 해도 되고, 적층 구조로 해도 된다.
다음으로, 게이트 전극(348a) 및 전극(348b)이 형성된 후에, 게이트 전극(348a), 소스 전극 또는 드레인 전극(344a, 344b)을 마스크로 하여, 산화물 반도체막(342a)에, n형의 도전성을 부여하는 도펀트를 첨가하고, 한 쌍의 도펀트 영역(349a, 349b)을 형성한다[도 10의 (a) 참조]. 또한, 산화물 반도체막(342a) 중, 도펀트 영역(349a)과 도펀트 영역(349b) 사이에 끼워진 영역이, 채널 형성 영역으로 된다. 또한, 채널 형성 영역은, 산화물 반도체막(342a)에 있어서, 게이트 절연막(346)을 통해 게이트 전극(348a)과 겹치는 영역에 형성된다.
도펀트 영역(349a, 349b)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 이용할 수 있다. 도펀트는, 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 사용할 수 있다. 예를 들어, 질소를 도펀트로서 사용한 경우, 도펀트 영역(349a, 349b) 중의 질소 원자의 농도는, 5×1019/㎝3 이상 1×1022/㎝3 이하인 것이 바람직하다. n형의 도전성을 부여하는 도펀트가 첨가되어 있는 도펀트 영역(349a, 349b)은, 산화물 반도체막(342a) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 도펀트 영역(349a, 349b)을 산화물 반도체막(342a)에 형성함으로써, 소스 전극 또는 드레인 전극(344a, 344b) 사이의 저항을 낮출 수 있다.
다음으로, 게이트 절연막(346), 게이트 전극(348a) 및 전극(348b) 위에 절연막(350) 및 절연막(352)을 형성한다[도 10의 (a) 참조]. 절연막(350) 및 절연막(352)은, PVD법이나 CVD법 등을 이용하여 형성할 수 있다. 또한, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료, 폴리이미드, 아크릴 등의 유기 재료를 포함하는 재료를 사용하여 형성할 수 있다. 또한, 절연막(350) 및 절연막(352)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)를 사용하는 것이 바람직하다. 절연막(350) 및 절연막(352)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 예를 들어, 절연막(350)에, 무기 재료를 포함하는 재료를 사용하고, 절연막(352)에 유기 재료를 포함하는 재료를 사용할 수도 있다.
또한, 산화 알루미늄막은, 수소나 물 등에 대한 블로킹성을 가지므로, 절연막(350)으로서 사용함으로써, 기억 장치의 외부로부터 혼입되는 수소나 물 등이, 산화물 반도체막(342a)에 혼입되는 것을 방지할 수 있으므로, 바람직하다. 또한, 산화 알루미늄막은, 산소에 대한 블로킹성도 가지므로, 산화물 반도체막(342a)에 포함되는 산소가 외측 확산되어 버리는 것을 억제할 수도 있다. 절연막(350)으로서, 산화 알루미늄막을 사용함으로써, 수소나 물 등이 산화물 반도체막(342a)에 혼입되는 것을 방지하는 동시에, 산화물 반도체막(342a)에 포함되는 산소가 외측 확산되어 버리는 것을 억제할 수 있으므로, 트랜지스터의 전기적 특성이 변동해 버리는 것을 억제할 수 있다.
다음으로, 게이트 절연막(346), 절연막(350) 및 절연막(352)에, 소스 전극 또는 드레인 전극(344b)까지 도달하는 개구를 형성한다. 당해 개구의 형성은, 마스크 등을 사용한 선택적인 에칭에 의해 행해진다. 그 후, 소스 전극 또는 드레인 전극(344b)에 접하는 도전막을 형성한다. 다음으로, 도전막에, 에칭 처리 또는 CMP 처리를 행함으로써, 전극(354)을 형성한다[도 10의 (b) 참조].
다음으로, 절연막(352)을 덮고, 전극(354)과 접하도록, 배선(356)을 형성한다[도 10의 (b) 참조]. 배선(356)은, PVD법이나, CVD법을 이용하여 도전막을 형성한 후, 당해 도전막을 가공함으로써 형성된다. 또한, 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 금속 재료나, 상술한 금속 재료를 성분으로 하는 합금 등을 사용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용해도 된다.
또한, 전극(354)을 사용하지 않고, 배선(356)을 형성해도 된다. 예를 들어, 절연막(350)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게 형성하고, 그 후에, 개구에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등[여기에서는, 소스 전극 또는 드레인 전극(344b)]과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화 티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 된다.
배선(356)을 형성함으로써, 하층에 형성된 트랜지스터와, 상층에 형성된 트랜지스터를, 접속할 수도 있다(도시하지 않음).
이상의 공정에 의해, 산화물 반도체막(342a)을 사용한 트랜지스터(115) 및 용량 소자(116)를 갖는 기억 소자가 완성된다[도 10의 (b) 참조].
상술한 제작 방법을 이용함으로써, 산화물 반도체 이외의 반도체 재료를 사용한 트랜지스터 위에 산화물 반도체 재료를 사용한 트랜지스터가 형성된 기억 장치를 제작할 수 있다.
상술한 제작 방법을 이용함으로써, 수소나 알칼리 금속의 불순물이 지극히 저감된 산화물 반도체막(342a)을 얻을 수 있다. 이와 같이 산화물 반도체막(342a)에 포함되는 수소 농도는, 5×1019atoms/㎝3 이하, 바람직하게는 5×1018atoms/㎝3 이하, 보다 바람직하게는 5×1017atoms/㎝3 이하로 할 수 있다. 또한, 산화물 반도체막(342a) 중에 포함되는, Li, Na 등의 알칼리 금속 및 Ca 등의 알칼리토류 금속 등의 불순물 농도는, 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎝3 이하, 바람직하게는 1×1016/㎝3 이하, 더욱 바람직하게는 1×1015/㎝3 이하로 하면 된다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎝3 이하, 바람직하게는 1×1015/㎝3 이하로 하면 된다. 마찬가지로, K 농도의 측정값은, 5×1015/㎝3 이하, 바람직하게는 1×1015/㎝3 이하로 할 수 있다.
이러한 산화물 반도체막(342a)을 사용하여 트랜지스터(115)[및 트랜지스터(117)]를 제작함으로써, 오프 전류가 지극히 작은 트랜지스터를 제작할 수 있다. 구체적으로는, 오프 전류 밀도를 100zA/㎛ 이하, 바람직하게는 10zA/㎛ 이하로 할 수 있다. 이 오프 전류 밀도는, 결정성을 갖는 실리콘막에 채널이 형성되는 트랜지스터의 오프 전류 밀도와 비교하여 지극히 낮은 값이다. 이와 같이, 트랜지스터(115)는, 오프 전류를 지극히 작게 할 수 있으므로, 도 1에 도시하는 기억 소자(110) 및 도 4에 도시하는 기억 소자(160)에 사용되는 기억 회로(102), 기억 회로(103)로서 사용함으로써, 장기에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시 형태에 관한 트랜지스터는, 비교적 높은 전계 효과 이동도를 가지므로, 도 1 및 도 4에 도시하는 트랜지스터(115) 및 트랜지스터(117)에 사용함으로써, 기억 회로(102) 및 기억 회로(103)를 고속 동작시킬 수 있다. 따라서, 도 1 및 도 4에 도시하는 기억 장치에 있어서, 전원의 공급을 정지하기 전에, 논리 회로(101)로부터 기억 회로(102) 및 기억 회로(103)로 단시간에 데이터를 옮길 수 있다. 또한, 전원의 공급을 재개한 후, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)로 단시간에 데이터를 복귀시킬 수 있다.
본 발명의 일 형태에 관한 기억 소자는, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터로 구성되는 논리 회로(101) 및 프리차지 회로(108) 위에, 채널이 산화물 반도체막에 형성되는 트랜지스터(115)로 구성되는 기억 회로(102) 및 트랜지스터(117)로 구성되는 기억 회로(103)를 형성할 수 있다. 이와 같이, 채널이 산화물 반도체막에 형성되는 트랜지스터(115) 및 트랜지스터(117)는, 채널이 산화물 반도체 이외의 반도체막에 형성되는 트랜지스터 위에 적층하는 것이 가능하므로, 3차원적으로 기억 소자를 구성할 수 있다. 따라서, 기억 소자의 2차원 평면의 면적을 삭감할 수 있다.
그런데 비휘발성의 랜덤 액세스 메모리로서 자기 터널 접합 소자[MTJ(Magnetic Tunneling Junction) 소자]가 알려져 있다. MTJ 소자는, 절연막을 통해 상하로 배치하고 있는 강자성체의 자화의 방향이 병행이면 저저항 상태, 반(反)병행이면 고저항 상태로 됨으로써 정보를 기억하는 소자이다. 따라서, 본 발명의 일 형태에 관한 기억 소자와는 원리가 완전히 다르다. 표 1은 MTJ 소자와, 본 발명의 일 형태에 관한 기억 소자의 대비를 나타낸다.
스핀트로닉스(MTJ 소자) OS/Si
1) 내열성 퀴리 온도 프로세스 온도 500℃(신뢰성 150℃)
2) 구동 방식 전류 구동 전압 구동
3) 기입 원리 강자성체막의 자화의 방향을 바꾼다 FET의 온/오프
4) Si LSI
 바이폴라 LSI에 적합한 것(바이폴라는 고집적화에는 부적합하므로, 고집적화 회로에서는 MOS 쪽이 바람직함. 단, W가 커짐.) MOSLSI에 적합한 것
5) 오버 헤드 크다(줄 열이 크므로) 2 내지 3자리 이상 작다(기생 용량의 충방전)
6) 비휘발성 스핀을 이용 오프 전류가 작은 것을 이용
7) 전하 유지 가능 횟수 무제한 무제한
8) 3D화 어려움(가능해도 2층까지) 용이(몇 층이라도 가능)
9) 집적화도(F2) 4F2 내지 15F2 3D화의 적층수로 결정된다(상층의 OSFET 공정의 프로세스 내열성의 확보가 필요)
10) 재료 자성을 갖는 희토류 OS 재료
11) 소자 비용 높다 낮다[OS를 구성하는 재료에 따라서는(In 등), 다소 고비용의 가능성 있음]
12) 자계 내성 약하다 강하다
MTJ 소자는 자성 재료를 사용하므로 퀴리 온도 이상으로 하면 자성이 상실되어 버린다고 하는 결점이 있다. 또한, MTJ 소자는 전류 구동이므로, 실리콘의 바이폴라 디바이스와 상성이 좋지만, 바이폴라 디바이스는 집적화에 부적합하다. 그리고 MTJ 소자는 기입 전류가 미소라고는 해도 메모리의 대용량화에 의해 소비 전력이 증대해 버리는 것과 같은 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약해 강 자계에 노출되면 자화의 방향이 흐트러지기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자화 요동을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하므로, 금속 오염을 싫어하는 실리콘 반도체의 프로세스에 집어넣기 위해서는 상당한 주의를 필요로 한다. MTJ 소자는 비트당 재료 비용으로부터 보아도 고가라고 생각된다.
한편, 본 실시 형태에서 도시하는 산화물 반도체를 사용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외는, 소자 구조나 동작 원리가 실리콘 MOSFET과 마찬가지이다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 발생할 수 없는 등의 특질을 갖는다. 이것으로부터 실리콘 집적 회로와 매우 정합성이 좋다고 할 수 있다.
본 실시 형태는, 다른 실시 형태에 기재한 구성과 적절하게 조합하여 실시하는 것이 가능하다.
(제3 실시 형태)
본 실시 형태에서는, 제2 실시 형태와는 다른 구조를 갖는 산화물 반도체 재료를 사용한 트랜지스터에 대해 설명한다.
도 11의 (a)에 도시하는 트랜지스터(411)는, 기초막(412) 위에 형성된 소스 전극 또는 드레인 전극(414a, 414b)과, 소스 전극 또는 드레인 전극(414a, 414b) 위에 형성된 산화물 반도체막(413)과, 산화물 반도체막(413), 소스 전극 또는 드레인 전극(414a, 414b) 위의 게이트 절연막(415)과, 게이트 절연막(415) 위에 있어서 산화물 반도체막(413)과 겹치는 위치에 형성된 게이트 전극(416)과, 게이트 전극(416) 위에 있어서 산화물 반도체막(413)을 덮는 보호 절연막(417)을 갖는다.
도 11의 (a)에 도시하는 트랜지스터(411)는, 게이트 전극(416)이 산화물 반도체막(413)의 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극 또는 드레인 전극(414a, 414b)이 산화물 반도체막(413)의 아래에 형성되어 있는 보텀 콘택트형이다. 그리고 트랜지스터(411)는, 소스 전극 또는 드레인 전극(414a, 414b)과, 게이트 전극(416)이 겹쳐 있지 않으므로, 소스 전극 또는 드레인 전극(414a, 414b)과 게이트 전극(416) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(413)은, 게이트 전극(416)이 형성된 후에 산화물 반도체막(413)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 도펀트 영역(418a, 418b)을 갖는다. 또한, 산화물 반도체막(413) 중, 게이트 절연막(415)을 사이에 끼워 게이트 전극(416)과 겹치는 영역이 채널 형성 영역(419)이다. 산화물 반도체막(413)에서는, 한 쌍의 도펀트 영역(418a, 418b) 사이에 채널 형성 영역(419)이 형성되어 있다. 도펀트 영역(418a, 418b)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 이용할 수 있다. 도펀트는, 예를 들어 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬, 붕소 등을 사용할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우, 도펀트 영역(418a, 418b) 중의 질소 원자의 농도는, 5×1019/㎝3 이상 1×1022/㎝3 이하인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 도펀트 영역(418a, 418b)은, 산화물 반도체막(413) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 도펀트 영역(418a, 418b)을 산화물 반도체막(413)에 형성함으로써, 소스 전극 또는 드레인 전극(414a, 414b) 사이의 저항을 낮출 수 있다.
또한, In―Ga―Zn―O계 산화물 반도체를 산화물 반도체막(413)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 도펀트 영역(418a, 418b) 중의 산화물 반도체는 우르짜이트형의 결정 구조를 갖게 된다. 도펀트 영역(418a, 418b) 중의 산화물 반도체가 우르짜이트형의 결정 구조를 가짐으로써, 또한 도펀트 영역(418a, 418b)의 도전성을 높이고, 소스 전극 또는 드레인 전극(414a, 414b) 사이의 저항을 낮출 수 있다. 또한, 우르짜이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극 또는 드레인 전극(414a, 414b) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 도펀트 영역(418a, 418b) 중의 질소 원자의 농도를, 1×1020/㎝3 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나 질소 원자가 상기 범위보다도 낮은 농도라도, 우르짜이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(413)은, CAAC―OS막으로 구성되어 있어도 된다. 산화물 반도체막(413)이 CAAC―OS막으로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(413)의 도전율을 높일 수 있으므로, 소스 전극 또는 드레인 전극(414a, 414b) 사이의 저항을 낮출 수 있다.
그리고 소스 전극 또는 드레인 전극(414a, 414b) 사이의 저항을 낮춤으로써, 트랜지스터(411)의 미세화를 진행시켜도, 높은 온(ON) 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(411)의 미세화에 의해, 당해 트랜지스터를 사용한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당 트랜지스터수를 높일 수 있다.
도 11의 (b)에 도시하는 트랜지스터(421)는, 기초막(422) 위에 형성된, 산화물 반도체막(423)과, 산화물 반도체막(423) 위에 형성된 소스 전극 또는 드레인 전극(424a, 424b)과, 산화물 반도체막(423), 소스 전극 또는 드레인 전극(424a, 424b) 위의 게이트 절연막(425)과, 게이트 절연막(425) 위에 있어서 산화물 반도체막(423)과 겹치는 위치에 형성된 게이트 전극(426)과, 게이트 전극(426) 위에 있어서 산화물 반도체막(423)을 덮는 보호 절연막(427)을 갖는다. 또한, 트랜지스터(421)는, 게이트 전극(426)의 측면에 설치된, 절연막으로 형성된 사이드 월(430a, 430b)을 갖는다.
도 11의 (b)에 도시하는 트랜지스터(421)는, 게이트 전극(426)이 산화물 반도체막(423)의 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극 또는 드레인 전극(424a, 424b)이 산화물 반도체막(423)의 위에 형성되어 있는 톱 콘택트형이다. 그리고 트랜지스터(421)는, 트랜지스터(411)와 마찬가지로, 소스 전극 또는 드레인 전극(424a, 424b)과, 게이트 전극(426)이 겹쳐 있지 않으므로, 소스 전극 또는 드레인 전극(424a, 424b)과 게이트 전극(426) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(423)은, 게이트 전극(426)이 형성된 후에 산화물 반도체막(423)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 도펀트 영역(428a, 428b)과, 한 쌍의 저농도 도펀트 영역(429a, 429b)을 갖는다. 또한, 산화물 반도체막(423) 중, 게이트 절연막(425)을 사이에 끼워 게이트 전극(426)과 겹치는 영역이 채널 형성 영역(431)이다. 산화물 반도체막(423)에서는, 한 쌍의 고농도 도펀트 영역(428a, 428b) 사이에 한 쌍의 저농도 도펀트 영역(429a, 429b)이 형성되고, 한 쌍의 저농도 도펀트 영역(429a, 429b) 사이에 채널 형성 영역(431)이 형성되어 있다. 그리고 한 쌍의 저농도 도펀트 영역(429a, 429b)은, 산화물 반도체막(423) 중의, 게이트 절연막(425)을 사이에 끼워 사이드 월(430a, 430b)과 겹치는 영역에 형성되어 있다.
고농도 도펀트 영역(428a, 428b) 및 저농도 도펀트 영역(429a, 429b)은, 상술한, 트랜지스터(411)가 갖는 도펀트 영역(418a, 418b)의 경우와 마찬가지로, 이온 주입법을 이용하여 형성할 수 있다. 그리고 고농도 도펀트 영역(428a, 428b)을 형성하기 위한 도펀트의 종류에 대해서는, 도펀트 영역(418a, 418b)인 경우를 참조할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 도펀트 영역(428a, 428b) 중의 질소 원자의 농도는, 5×1019/㎝3 이상 1×1022/㎝3 이하인 것이 바람직하다. 또한, 예를 들어, 질소를 도펀트로서 사용한 경우, 저농도 도펀트 영역(429a, 429b) 중의 질소 원자의 농도는, 5×1018/㎝3 이상 5×1019/㎝3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 도펀트 영역(428a, 428b)은, 산화물 반도체막(423) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 도펀트 영역(428a, 428b)을 산화물 반도체막(423)에 형성함으로써, 소스 전극 또는 드레인 전극(424a, 424b) 사이의 저항을 낮출 수 있다. 또한, 저농도 도펀트 영역(429a, 429b)을 채널 형성 영역(431)과 고농도 도펀트 영역(428a, 428b) 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In―Ga―Zn―O계 산화물 반도체를 산화물 반도체막(423)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 도펀트 영역(428a, 428b) 중의 산화물 반도체는 우르짜이트형의 결정 구조를 갖게 된다. 또한, 저농도 도펀트 영역(429a, 429b)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 우르짜이트형의 결정 구조를 갖는 경우도 있다. 고농도 도펀트 영역(428a, 428b) 중의 산화물 반도체가 우르짜이트형의 결정 구조를 가짐으로써, 또한 고농도 도펀트 영역(428a, 428b)의 도전성을 높이고, 소스 전극 또는 드레인 전극(424a, 424b) 사이의 저항을 낮출 수 있다. 또한, 우르짜이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극 또는 드레인 전극(424a, 424b) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 도펀트 영역(428a, 428b) 중의 질소 원자의 농도를, 1×1020/㎝3 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도라도, 우르짜이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(423)은, CAAC―OS막으로 구성되어 있어도 된다. 산화물 반도체막(423)이 CAAC―OS막으로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(423)의 도전율을 높일 수 있으므로, 소스 전극 또는 드레인 전극(424a, 424b) 사이의 저항을 낮출 수 있다.
그리고 소스 전극 또는 드레인 전극(424a, 424b) 사이의 저항을 낮춤으로써, 트랜지스터(421)의 미세화를 진행시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(421)의 미세화에 의해, 당해 트랜지스터를 사용한 메모리 셀이 차지하는 면적을 축소화하고, 셀 어레이의 단위 면적당 기억 용량을 높일 수 있다.
도 11의 (c)에 도시하는 트랜지스터(441)는, 기초막(442) 위에 형성된 소스 전극 또는 드레인 전극(444a, 444b)과, 소스 전극 또는 드레인 전극(444a, 444b) 위에 형성된 활성층으로서 기능하는 산화물 반도체막(443)과, 산화물 반도체막(443), 소스 전극 또는 드레인 전극(444a, 444b) 위의 게이트 절연막(445)과, 게이트 절연막(445) 위에 있어서 산화물 반도체막(443)과 겹치는 위치에 형성된 게이트 전극(446)과, 게이트 전극(446) 위에 있어서 산화물 반도체막(443)을 덮는 보호 절연막(447)을 갖는다. 또한, 트랜지스터(441)는, 게이트 전극(446)의 측면에 설치된, 절연막으로 형성된 사이드 월(450a, 450b)을 갖는다.
도 11의 (c)에 도시하는 트랜지스터(441)는, 게이트 전극(446)이 산화물 반도체막(443)의 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극 또는 드레인 전극(444a, 444b)이 산화물 반도체막(443)의 아래에 형성되어 있는 보텀 콘택트형이다. 그리고 트랜지스터(441)는, 트랜지스터(411)와 마찬가지로, 소스 전극 또는 드레인 전극(444a, 444b)과, 게이트 전극(446)이 겹쳐 있지 않으므로, 소스 전극 또는 드레인 전극(444a, 444b)과 게이트 전극(446) 사이에 형성되는 기생 용량을 작게 억제할 수 있어, 고속 동작을 실현할 수 있다.
또한, 산화물 반도체막(443)은, 게이트 전극(446)이 형성된 후에 산화물 반도체막(443)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 도펀트 영역(448a, 448b)과, 한 쌍의 저농도 도펀트 영역(449a, 449b)을 갖는다. 또한, 산화물 반도체막(443) 중, 게이트 절연막(445)을 사이에 끼워 게이트 전극(446)과 겹치는 영역이 채널 형성 영역(451)이다. 산화물 반도체막(443)에서는, 한 쌍의 고농도 도펀트 영역(448a, 448b) 사이에 한 쌍의 저농도 도펀트 영역(449a, 449b)이 형성되고, 한 쌍의 저농도 도펀트 영역(449a, 449b) 사이에 채널 형성 영역(451)이 형성되어 있다. 그리고 한 쌍의 저농도 도펀트 영역(449a, 449b)은, 산화물 반도체막(443) 중의, 게이트 절연막(445)을 사이에 끼워 사이드 월(450a, 450b)과 겹치는 영역에 형성되어 있다.
고농도 도펀트 영역(448a, 448b) 및 저농도 도펀트 영역(449a, 449b)은, 상술한, 트랜지스터(411)가 갖는 도펀트 영역(418a, 418b)의 경우와 마찬가지로, 이온 주입법을 이용하여 형성할 수 있다. 그리고 고농도 도펀트 영역(448a, 448b)을 형성하기 위한 도펀트의 종류에 대해서는, 도펀트 영역(418a, 418b)의 경우를 참조할 수 있다.
예를 들어, 질소를 도펀트로서 사용한 경우, 고농도 도펀트 영역(448a, 448b) 중의 질소 원자의 농도는, 5×1019/㎝3 이상 1×1022/㎝3 이하인 것이 바람직하다. 또한, 예를 들어, 질소를 도펀트로서 사용한 경우, 저농도 도펀트 영역(449a, 449b) 중의 질소 원자의 농도는, 5×1018/㎝3 이상 5×1019/㎝3 미만인 것이 바람직하다.
n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 도펀트 영역(448a, 448b)은, 산화물 반도체막(443) 중의 다른 영역에 비해 도전성이 높아진다. 따라서, 고농도 도펀트 영역(448a, 448b)을 산화물 반도체막(443)에 형성함으로써, 소스 전극 또는 드레인 전극(444a, 444b) 사이의 저항을 낮출 수 있다. 또한, 저농도 도펀트 영역(449a, 449b)을 채널 형성 영역(451)과 고농도 도펀트 영역(448a, 448b) 사이에 형성함으로써, 단채널 효과에 의한 임계값 전압의 마이너스 시프트를 경감할 수 있다.
또한, In―Ga―Zn―O계 산화물 반도체를 산화물 반도체막(443)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하 정도로 가열 처리를 실시함으로써, 고농도 도펀트 영역(448a, 448b) 중의 산화물 반도체는 우르짜이트형의 결정 구조를 갖게 된다. 또한, 저농도 도펀트 영역(449a, 449b)도, 질소의 농도에 따라서는, 상기 가열 처리에 의해 우르짜이트형의 결정 구조를 갖는 경우도 있다. 고농도 도펀트 영역(448a, 448b) 중의 산화물 반도체가 우르짜이트형의 결정 구조를 가짐으로써, 고농도 도펀트 영역(448a, 448b)의 도전성을 더욱 높이고, 소스 전극 또는 드레인 전극(444a, 444b) 사이의 저항을 낮출 수 있다. 또한, 우르짜이트형의 결정 구조를 갖는 산화물 반도체를 형성하여, 소스 전극 또는 드레인 전극(444a, 444b) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 도펀트 영역(448a, 448b) 중의 질소 원자의 농도를, 1×1020/㎝3 이상 7atoms％ 이하로 하는 것이 바람직하다. 그러나 질소 원자가 상기 범위보다도 낮은 농도라도, 우르짜이트형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
또한, 산화물 반도체막(443)은, CAAC―OS막으로 구성되어 있어도 된다. 산화물 반도체막(443)이 CAAC―OS막으로 구성되어 있는 경우, 비정질인 경우에 비해 산화물 반도체막(443)의 도전율을 높일 수 있으므로, 소스 전극 또는 드레인 전극(444a, 444b) 사이의 저항을 낮출 수 있다.
그리고 소스 전극 또는 드레인 전극(444a, 444b) 사이의 저항을 낮춤으로써, 트랜지스터(441)의 미세화를 진행시켜도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(441)의 미세화에 의해, 당해 트랜지스터를 사용한 반도체 장치가 차지하는 면적을 축소화하고, 단위 면적당 트랜지스터수를 높일 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 도펀트 영역을 셀프 얼라인 프로세스에 의해 제작하는 방법의 하나로서, 산화물 반도체막의 표면을 노출시켜, 아르곤 플라즈마 처리를 행하고, 산화물 반도체막의 플라즈마에 노출된 영역의 저항률을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180㎚ Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp. 504―507, 2010.).
그러나 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역으로 되어야 할 부분을 노출하기 위해, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체막도 부분적으로 오버 에칭되어, 소스 영역 또는 드레인 영역으로 되어야 할 부분의 막 두께가 작아져 버린다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나 상기 오버 에칭은, 산화물 반도체막과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.
예를 들어, 산화물 반도체막이 충분한 두께이면 오버 에칭도 문제는 되지 않지만, 채널 길이를 200㎚ 이하로 하는 경우에는, 단채널 효과를 방지하는 데 있어서, 채널 형성 영역으로 되는 부분의 산화물 반도체막의 두께는 20㎚ 이하, 바람직하게는 10㎚ 이하인 것이 요구된다. 그러한 얇은 산화물 반도체막을 취급하는 경우에는, 산화물 반도체막의 오버 에칭은, 상술한 바와 같은, 소스 영역 또는 드레인 영역의 저항이 증가, 트랜지스터의 특성 불량을 발생시키므로, 바람직하지 않다.
그러나 본 발명의 일 형태와 같이, 산화물 반도체막으로의 도펀트의 첨가를, 산화물 반도체막을 노출시키지 않고, 게이트 절연막을 남긴 채 행함으로써, 산화물 반도체막의 오버 에칭을 방지하여, 산화물 반도체막에의 과잉된 데미지를 경감할 수 있다. 또한, 게다가 산화물 반도체막과 게이트 절연막의 계면도 청정히 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
또한, 산화물 반도체막보다 하층에 위치하는 기초막이나, 상층에 위치하는 보호 절연막은, 알칼리 금속이나, 수소 및 산소에 대한 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 규소막, 질화 산화 규소막, 질화 알루미늄막, 산화 알루미늄막, 산화 질화 알루미늄막, 또는 질화 산화 알루미늄막 등을 사용할 수 있다. 기초막 및 보호 절연막을 배리어성이 높은 절연막의 단층 또는 적층, 혹은, 배리어성이 높은 절연막과, 배리어성이 낮은 절연막의 적층으로 해도 된다.
산화물 반도체막을 배리어성이 높은 절연막으로 덮음으로써, 외부로부터의 불순물의 침입을 방지하는 동시에, 산화물 반도체막 중으로부터의 산소 이탈을 방지할 수 있다. 따라서, 트랜지스터의 신뢰성을 향상시킬 수 있다.
본 실시 형태는, 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(제4 실시 형태)
본 실시 형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향으로부터 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있고, ab면에 있어서는 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정을 포함하는 산화물 반도체(CAAC―OS:C Axis Aligned Crystalline Oxide Semiconductor)막에 대해 설명한다.
CAAC―OS막에 포함되는 결정 구조의 일례에 대해 도 12 내지 도 15를 사용하여 상세하게 설명한다. 또한, 특별히 사전 양해가 없는 한, 도 12 내지 도 15는 상방향을 c축 방향이라 하고, c축 방향과 직교하는 면을 ab면이라 한다. 또한, 단순히 상반부, 하반부라 하는 경우, ab면을 경계로 한 경우의 상반부, 하반부를 말한다. 또한, 도 12에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중 원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 12의 (a)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 도시한 구조를 소그룹이라 한다. 도 12의 (a)의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 도시하고 있다. 또한, 도 12의 (a)의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 도 12의 (a)에 도시하는 소그룹은 전하가 0이다.
도 12의 (b)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 12의 (b)의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하므로, 도 12의 (b)에 도시하는 구조를 취할 수 있다. 도 12의 (b)에 도시하는 소그룹은 전하가 0이다.
도 12의 (c)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 12의 (c)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 또는, 도 12의 (c)의 상반부에 3개의 4배위의 O가 있고, 하반부에 1개의 4배위의 O가 있어도 된다. 도 12의 (c)에 도시하는 소그룹은 전하가 0이다.
도 12의 (d)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 12의 (d)의 상반부에는 3개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있다. 도 12의 (d)에 도시하는 소그룹은 전하가 ＋1로 된다.
도 12의 (e)에, 2개의 Zn을 포함하는 소그룹을 도시한다. 도 12의 (e)의 상반부에는 1개의 4배위의 O가 있고, 하반부에는 1개의 4배위의 O가 있다. 도 12의 (e)에 도시하는 소그룹은 전하가 －1로 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라 하고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함.)이라 한다.
여기서, 이들 소그룹끼리가 결합하는 규칙에 대해 설명한다. 도 12의 (a)에 도시하는 6배위의 In의 상반부의 3개의 O는 하방향에 각각 3개의 근접 In을 갖고, 하반부의 3개의 O는 상방향에 각각 3개의 근접 In을 갖는다. 도 12의 (b)에 도시하는 5배위의 Ga의 상반부의 1개의 O는 하방향에 1개의 근접 Ga를 갖고, 하반부의 1개의 O는 상방향에 1개의 근접 Ga를 갖는다. 도 12의 (c)에 도시하는 4배위의 Zn의 상반부의 1개의 O는 하방향에 1개의 근접 Zn을 갖고, 하반부의 3개의 O는 상방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동등하고, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동등하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4로 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통해 결합하는 경우, 4배위의 O가 3개이므로, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통해 결합한다. 또한, 이외에도, 층 구조의 합계의 전하가 0으로 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 13의 (a)에, In―Sn―Zn―O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 13의 (b)에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 13의 (c)는, 도 13의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시한다.
도 13의 (a)에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 도시하고, 예를 들어, Sn의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있는 것을 ③으로서 도시하고 있다. 마찬가지로, 도 13의 (a)에 있어서, In의 상반부 및 하반부에는 각각 1개씩 4배위의 O가 있고, ①로서 도시하고 있다. 또한, 마찬가지로, 도 13의 (a)에 있어서, 하반부에는 1개의 4배위의 O가 있고, 상반부에는 3개의 4배위의 O가 있는 Zn과, 상반부에는 1개의 4배위의 O가 있고, 하반부에는 3개의 4배위의 O가 있는 Zn을 도시하고 있다.
도 13의 (a)에 있어서, In―Sn―Zn―O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고, 그 In이, 상반부에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반부의 1개의 4배위의 O를 통해 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 －0.667, －0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 ＋3, ＋2, ＋4이다. 따라서, Sn을 포함하는 소그룹은 전하가 ＋1로 된다. 그로 인해, Sn을 포함하는 층 구조를 형성하기 위해서는, 전하 ＋1을 상쇄하는 전하 －1이 필요해진다. 전하 －1을 취하는 구조로서, 도 12의 (e)에 도시하는 바와 같이, 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹이 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면, 전하가 상쇄되므로, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 13의 (b)에 도시한 대그룹이 반복됨으로써, In―Sn―Zn―O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In―Sn―Zn―O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)으로 하는 조성식으로 나타낼 수 있다.
또한, 이외에도, 4원계 금속의 산화물인 In―Sn―Ga―Zn―O계 산화물이나, 3원계 금속의 산화물인 In―Ga―Zn―O계 산화물(IGZO라고도 표기함.), In―Al―Zn―O계 산화물, Sn―Ga―Zn―O계 산화물, Al―Ga―Zn―O계 산화물, Sn―Al―Zn―O계 산화물이나, In―Hf―Zn―O계 산화물, In―La―Zn―O계 산화물, In―Ce―Zn―O계 산화물, In―Pr―Zn―O계 산화물, In―Nd―Zn―O계 산화물, In―Sm―Zn―O계 산화물, In―Eu―Zn―O계 산화물, In―Gd―Zn―O계 산화물, In―Tb―Zn―O계 산화물, In―Dy―Zn―O계 산화물, In―Ho―Zn―O계 산화물, In―Er―Zn―O계 산화물, In―Tm―Zn―O계 산화물, In―Yb―Zn―O계 산화물, In―Lu―Zn―O계 산화물이나, 2원계 금속의 산화물인 In―Zn―O계 산화물, Sn―Zn―O계 산화물, Al―Zn―O계 산화물, Zn―Mg―O계 산화물, Sn―Mg―O계 산화물, In―Mg―O계 산화물이나, In―Ga―O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들어, 도 14의 (a)에, In―Ga―Zn―O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 14의 (a)에 있어서, In―Ga―Zn―O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합하고, 그 Zn의 하반부의 3개의 4배위의 O를 통해, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합하고, 그 Ga의 하반부의 1개의 4배위의 O를 통해, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 14의 (b)에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 14의 (c)는, 도 14의 (b)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 도시하고 있다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 ＋3, ＋2, ＋3이므로, In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹은, 전하가 0으로 된다. 그로 인해, 이들 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0으로 된다.
또한, In―Ga―Zn―O계의 층 구조를 구성하는 중그룹은, 도 14의 (a)에 도시한 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합한 대그룹도 취할 수 있다.
구체적으로는, 도 14의 (b)에 도시한 대그룹이 반복됨으로써, In―Ga―Zn―O계의 결정을 얻을 수 있다. 또한, 얻어지는 In―Ga―Zn―O계의 층 구조는, InGaO3(ZnO)n(n은 자연수.)으로 하는 조성식으로 나타낼 수 있다.
n＝1(InGaZnO4)인 경우에는, 예를 들어, 도 15의 (a)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 15의 (a)에 도시하는 결정 구조에 있어서, 도 12의 (b)에서 설명한 바와 같이, Ga 및 In은 5배위를 취하므로, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n＝2(InGaZn2O5)인 경우에는, 예를 들어, 도 15의 (b)에 도시하는 결정 구조를 취할 수 있다. 또한, 도 15의 (b)에 도시하는 결정 구조에 있어서, 도 12의 (b)에서 설명한 바와 같이, Ga 및 In은 5배위를 취하므로, Ga가 In으로 치환된 구조도 취할 수 있다.
이상, 설명한 바와 같이, CAAC―OS막에 포함되는 결정은, 여러 가지 구조를 취할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(제5 실시 형태)
본 실시 형태에서는, 트랜지스터의 전계 효과 이동도에 관해 설명한다.
산화물 반도체에 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 여러 가지 이유에 의해 본래의 이동도보다도 낮아진다. 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없다고 가정한 경우의 전계 효과 이동도를 이론적으로 유도해낼 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ라 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계 효과 이동도 μ는 하기의 식 (4)로 나타내어진다.
Figure 112012039982457-pat00006
여기서, E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다. 또한, 포텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서는, 하기의 식 (5)로 나타내어진다.
Figure 112012039982457-pat00007
여기서, e는 전기소량, N은 채널 내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다. 또한, 두께 30㎚ 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 하여도 지장이 없다. 선형 영역에 있어서의 드레인 전류 Id는, 하기의 식 (6)으로 나타내어진다.
Figure 112012039982457-pat00008
여기서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L＝W＝10㎛이다.
또한, Vd는 드레인 전압이다.
상기 식의 양변을 Vg로 나누고, 또한 양변의 로그를 취하면, 하기의 식 (7)로 나타내어진다.
Figure 112012039982457-pat00009
식 (7)의 우변은 Vg의 함수이다. 이 식으로부터 알 수 있듯이, 종축을 ln(Id/Vg), 횡축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N이 구해진다. 즉, 트랜지스터의 Id―Vg 특성으로부터, 결함 밀도를 평가할 수 있다. 산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn＝1:1:1인 것에서는 결함 밀도 N은 1×1012/㎝2 정도이다.
이와 같이 하여 구한 결함 밀도 등을 기초로 식 (4) 및 식 (5)로부터 μ0＝120㎝2/Vs가 도출된다. 결함이 있는 In―Sn―Zn 산화물에서 측정되는 이동도는 40㎝2/Vs 정도이다. 그러나 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도 μ0은 120㎝2/Vs로 된다고 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연층의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 게이트 절연층 계면으로부터 x만큼 이격된 장소에 있어서의 이동도 μ1은, 하기의 식 (8)로 나타내어진다.
Figure 112012039982457-pat00010
여기서, D는 게이트 방향의 전계, B, l은 상수이다. B 및 l은, 실제의 측정 결과로부터 구할 수 있고, 상기한 측정 결과로부터는, B＝4.75×107㎝/s, l＝10㎚(계면 산란이 달하는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면) 식 (6)의 제2항이 증가하므로, 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도 μ2를 계산한 결과를 도 16에 나타낸다. 또한, 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자 볼트, 4.7전자 볼트, 15, 15㎚로 하였다. 이들 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일 함수를 각각, 5.5전자 볼트, 4.6전자 볼트, 4.6전자 볼트로 하였다. 또한, 게이트 절연층의 두께는 100㎚, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압 Vd는 0.1V이다.
도 16에서 나타나는 바와 같이, 게이트 전압 1V보다 약간 클 때 이동도 100㎝2/Vs 이상의 피크에 달하지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커져, 이동도가 저하된다. 또한, 계면 산란을 저감하기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 17 내지 도 19에 나타낸다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 20에 도시한다. 도 20에 도시하는 트랜지스터는 산화물 반도체층에 n＋의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)을 갖는다. 반도체 영역(1103a) 및 반도체 영역(1103c)의 저항률은 2×10―3Ω㎝로 한다.
도 20의 (a)에 도시하는 트랜지스터는, 기초 절연층(1101)과, 기초 절연층(1101)에 매립되도록 형성된 산화 알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성된다. 트랜지스터는 반도체 영역(1103a), 반도체 영역(1103c)과, 그들 사이에 끼워져, 채널 형성 영역으로 되는 진성의 반도체 영역(1103b)과, 게이트 전극(1105)을 갖는다. 게이트 전극(1105)의 폭을 33㎚로 한다.
게이트 전극(1105)과 반도체 영역(1103b) 사이에는, 게이트 절연막(1104)을 갖고, 또한, 게이트 전극(1105)의 양 측면에는 측벽 절연층(1106a) 및 측벽 절연층(1106b), 게이트 전극(1105)의 상부에는, 게이트 전극(1105)과 다른 배선의 단락을 방지하기 위한 절연층(1107)을 갖는다. 측벽 절연층의 폭은 5㎚로 한다. 또한, 반도체 영역(1103a) 및 반도체 영역(1103c)에 접하여, 소스 전극 또는 드레인 전극(1108a, 1108b)을 갖는다. 또한, 이 트랜지스터에 있어서의 채널 폭을 40㎚로 한다.
도 20의 (b)에 도시하는 트랜지스터는, 기초 절연층(1101)과, 산화 알루미늄으로 이루어지는 매립 절연물(1102)의 위에 형성되고, 반도체 영역(1103a), 반도체 영역(1103c)과, 그들 사이에 끼워진 진성의 반도체 영역(1103b)과, 폭 33㎚의 게이트 전극(1105)과 게이트 절연막(1104)과 측벽 절연층(1106a) 및 측벽 절연층(1106b)과 절연층(1107)과 소스 전극 또는 드레인 전극(1108a, 1108b)을 갖는 점에서 도 20의 (a)에 도시하는 트랜지스터와 동일하다.
도 20의 (a)에 도시하는 트랜지스터와 도 20의 (b)에 도시하는 트랜지스터의 차이점은, 측벽 절연층(1106a) 및 측벽 절연층(1106b) 아래의 반도체 영역의 도전형이다. 도 20의 (a)에 도시하는 트랜지스터에서는, 측벽 절연층(1106a) 및 측벽 절연층(1106b) 아래의 반도체 영역은 n＋의 도전형을 나타내는 반도체 영역(1103a) 및 반도체 영역(1103c)이지만, 도 20의 (b)에 도시하는 트랜지스터에서는, 진성의 반도체 영역(1103b)이다. 즉, 도 20의 (b)에 도시하는 반도체층에 있어서, 반도체 영역(1103a)[반도체 영역(1103c)]과 게이트 전극(1105)이 Loff만큼 겹치지 않는 영역이 생기고 있다. 이 영역을 오프셋 영역이라 하고, 그 폭 Loff를 오프셋 길이라 한다. 도면으로부터 명백해진 바와 같이, 오프셋 길이는, 측벽 절연층(1106a)[측벽 절연층(1106b)]의 폭과 동일하다.
그 밖의 계산에 사용하는 파라미터는 상술한 바와 같다. 계산에는 시놉시스사제 디바이스 시뮬레이션 소프트, Sentaurus Device를 사용하였다. 도 17은 도 20의 (a)에 도시되는 구조의 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압(드레인과 소스의 전위차)을 ＋1V로 하고, 이동도 μ는 드레인 전압을 ＋0.1V로 하여 계산한 것이다.
도 17의 (a)는 게이트 절연막의 두께를 15㎚로 한 것이며, 도 17의 (b)는 10㎚로 한 것이며, 도 17의 (c)는 5㎚로 한 것이다. 게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저하게 저하된다. 한편, 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 눈에 띄는 변화가 없다. 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요하게 되는 10μA를 초과하는 것이 나타났다.
도 18은, 도 20의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 5㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 ＋1V로 하고, 이동도 μ는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 18의 (a)는 게이트 절연막의 두께를 15㎚로 한 것이며, 도 18의 (b)는 10㎚로 한 것이며, 도 18의 (c)는 5㎚로 한 것이다.
또한, 도 19는, 도 20의 (b)에 도시되는 구조의 트랜지스터에서, 오프셋 길이 Loff를 15㎚로 한 것의 드레인 전류 Id(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 나타낸다. 드레인 전류 Id는, 드레인 전압을 ＋1V로 하고, 이동도 μ는 드레인 전압을 ＋0.1V로 하여 계산한 것이다. 도 19의 (a)는 게이트 절연막의 두께를 15㎚로 한 것이며, 도 19의 (b)는 10㎚로 한 것이며, 도 19의 (c)는 5㎚로 한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도 μ의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도 μ의 피크는, 도 17에서는 80㎝2/Vs 정도이지만, 도 18에서는 60㎝2/Vs 정도, 도 19에서는 40㎝2/Vs와, 오프셋 길이 Loff가 증가할수록 저하된다. 또한, 오프 전류도 마찬가지인 경향이 있다. 한편, 온 전류에는 오프셋 길이 Loff의 증가에 수반하여 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다. 또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요하게 되는 10μA를 초과하는 것으로 나타났다.
본 실시 형태는, 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(제6 실시 형태)
본 실시 형태에서는, 본 발명의 일 형태에 관한 기억 장치에 적용할 수 있는 산화물 반도체를 사용한 트랜지스터의 전기적 특성 및 오프 전류에 대해 설명한다.
도 21에, 트랜지스터(시료 1 및 시료 2)의 상면도 및 단면도를 도시한다. 도 21의 (a)는 트랜지스터의 상면도이며, 도 21의 (b)는 도 21의 (a)의 1점 쇄선 A―B에 대응하는 단면도이다.
도 21의 (b)에 도시하는 트랜지스터는, 기판(600)과, 기판(600) 위에 형성된 기초 절연막(602)과, 기초 절연막(602) 위에 형성된 산화물 반도체막(606)과, 산화물 반도체막(606)과 접하는 한 쌍의 전극(614)과, 산화물 반도체막(606) 및 한 쌍의 전극(614) 위에 형성된 게이트 절연막(608)과, 게이트 절연막(608)을 통해 산화물 반도체막(606)과 중첩하여 형성된 게이트 전극(610)과, 게이트 절연막(608) 및 게이트 전극(610)을 덮어 형성된 층간 절연막(616)과, 게이트 절연막(608) 및 층간 절연막(616)에 형성된 개구부를 통해 한 쌍의 전극(614)과 접속하는 배선(618)과, 층간 절연막(616) 및 배선(618)을 덮어 형성된 보호막(620)을 갖는다.
기판(600)으로서는 글래스 기판을, 기초 절연막(602)으로서는 산화 실리콘막을, 산화물 반도체막(606)으로서는 In―Sn―Zn―O막을, 한 쌍의 전극(614)으로서는 텅스텐막을, 게이트 절연막(608)으로서는 산화 실리콘막을, 게이트 전극(610)으로서는 질화 탄탈막과 텅스텐막의 적층 구조를, 층간 절연막(616)으로서는 산화 질화 실리콘막과 폴리이미드막의 적층 구조를, 배선(618)으로서는 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를, 보호막(620)으로서는 폴리이미드막을, 각각 사용할 수 있다.
또한, 도 21의 (a)에 도시하는 구조의 트랜지스터에 있어서, 게이트 전극(610)과 한 쌍의 전극(614)의 중첩되는 폭을 Lov라 한다. 마찬가지로, 산화물 반도체막(606)에 대한 한 쌍의 전극(614)의 비어져 나옴을 dW라 한다.
도 21의 (b)에 도시하는 구조의 트랜지스터(시료 1 및 시료 2)의 제작 방법을 이하에 설명한다.
우선, 기판(600)의 표면에 대하여, 아르곤 분위기에서 플라즈마 처리를 행한다. 플라즈마 처리는, 스퍼터링 장치를 사용하고, 기판(600)측에 바이어스 전력을 200W(RF) 인가하여 3분간 행한다.
계속해서, 진공 상태를 유지한 채, 기초 절연막(602)인 산화 실리콘막을 300㎚의 두께로 성막한다.
산화 실리콘막은, 스퍼터링 장치를 사용하고, 산소 분위기에서 전력을 1500W(RF)로 하여 성막한다. 타깃은, 석영 타깃을 사용하였다. 또한, 성막 시의 기판 가열 온도는 100℃로 한다.
다음으로, 기초 절연막(602)의 표면을 CMP 처리하고, Ra＝0.2㎚ 정도까지 평탄화한다.
다음으로, 평탄화된 기초 절연막(602) 위에 산화물 반도체막인 In―Sn―Zn―O막을 15㎚의 두께로 성막한다.
In―Sn―Zn―O막은, 스퍼터링 장치를 사용하고, 아르곤:산소＝2:3[체적비]의 혼합 분위기에서 전력을 100W(DC)로 하여 성막한다. 타깃은, In:Sn:Zn＝1:1:1[원자수비]의 In―Sn―Zn―O 타깃을 사용한다. 또한, 성막 시의 기판 가열 온도는 200℃로 한다.
다음으로, 시료 2만 가열 처리를 650℃의 온도에서 행한다. 가열 처리는, 처음에 질소 분위기에서 1시간의 가열 처리를 행하고, 온도를 유지한 채 또한 산소 분위기에서 1시간의 가열 처리를 행한다.
다음으로, 포토리소그래피 공정에 의해 산화물 반도체막을 가공하여, 산화물 반도체막(606)을 형성한다.
다음으로, 산화물 반도체막(606) 위에 텅스텐막을 50㎚의 두께로 성막한다.
텅스텐막은, 스퍼터링 장치를 사용하고, 아르곤 분위기에서 전력을 1000W(DC)로 하여 성막한다. 또한, 성막 시의 기판 가열 온도는 200℃로 한다.
다음으로, 포토리소그래피 공정에 의해 텅스텐막을 가공하여, 한 쌍의 전극(614)을 형성한다.
다음으로, 게이트 절연막(608)인 산화 실리콘막을 100㎚의 두께로 성막한다. 또한, 산화 실리콘막의 비유전율은 3.8로 한다.
게이트 절연막(608)인 산화 실리콘막은, 기초 절연막(602)과 마찬가지의 방법으로 성막할 수 있다.
다음으로, 게이트 절연막(608) 위에 질화 탄탈막 및 텅스텐막을, 이 순서로 각각 15㎚ 및 135㎚의 두께로 성막한다.
질화 탄탈막은, 스퍼터링 장치를 사용하고, 아르곤:질소＝5:1의 혼합 분위기에서 전력을 1000W(DC)로 하여 성막한다. 또한, 성막 시에 기판 가열은 행하고 있지 않다.
텅스텐막은, 스퍼터링 장치를 사용하고, 아르곤 분위기에서 전력을 4000W(DC)로 하여 성막한다. 또한, 성막 시의 기판 가열 온도는 200℃로 한다.
다음으로, 포토리소그래피 공정에 의해 질화 탄탈막 및 텅스텐막을 가공하여, 게이트 전극(610)을 형성한다.
다음으로, 게이트 절연막(608) 및 게이트 전극(610) 위에, 층간 절연막(616)으로 되는 산화 질화 실리콘막을 300㎚의 두께로 성막한다.
층간 절연막(616)으로 되는 산화 질화 실리콘막은, PCVD 장치를 사용하고, 모노실란:아산화질소＝1:200의 혼합 분위기에서 전력을 35W(RF)로 하여 성막한다. 또한, 성막 시의 기판 가열 온도는 325℃로 한다.
다음으로, 포토리소그래피 공정에 의해 층간 절연막(616)으로 되는 산화 질화 실리콘막을 가공한다.
다음으로, 층간 절연막(616)으로 되는 감광성 폴리이미드를 1500㎚의 두께로 성막한다.
다음으로, 층간 절연막(616)으로 되는 산화 질화 실리콘막의 포토리소그래피 공정에서 사용한 포토마스크를 사용하여 층간 절연막(616)으로 되는 감광성 폴리이미드를 노광하고, 그 후 현상하고, 감광성 폴리이미드막을 경화시키기 위해 가열 처리를 행하고, 산화 질화 실리콘막과 아울러 층간 절연막(616)을 형성한다. 가열 처리는, 질소 분위기에 있어서, 300℃의 온도에서 행한다.
다음으로, 티타늄막, 알루미늄막 및 티타늄막을, 이 순서로 각각 50㎚, 100㎚ 및 5㎚의 두께로 성막한다.
티타늄막은, 2층 모두 스퍼터링 장치를 사용하고, 아르곤 분위기에서 전력을 1000W(DC)로 하여 성막한다. 또한, 성막 시에 기판 가열은 행하고 있지 않다.
알루미늄막은, 스퍼터링 장치를 사용하고, 아르곤 분위기에서 전력을 1000W(DC)로 하여 성막한다. 또한, 성막 시에 기판 가열은 행하고 있지 않다.
다음으로, 포토리소그래피 공정에 의해 티타늄막, 알루미늄막 및 티타늄막을 가공하여, 배선(618)을 형성한다.
다음으로, 보호막(620)인 감광성 폴리이미드막을 1500㎚의 두께로 성막한다.
다음으로, 배선(618)의 포토리소그래피 공정에서 사용한 포토마스크를 사용하여 감광성 폴리이미드를 노광하고, 그 후 현상하여, 보호막(620)에 배선(618)을 노출하는 개구부를 형성한다.
다음으로, 감광성 폴리이미드막을 경화시키기 위해 가열 처리를 행하였다. 가열 처리는, 층간 절연막(616)에서 이용한 감광성 폴리이미드막에 대한 가열 처리와 마찬가지의 방법으로 행하였다.
이상의 공정으로, 도 21의 (b)에 도시하는 구조의 트랜지스터(시료 1 및 시료 2)를 제작할 수 있다.
다음으로, 도 21의 (b)에 도시하는 구조의 트랜지스터(시료 1 및 시료 2)의 전기적 특성을 평가한 결과에 대해 설명한다.
도 21의 (b)에 도시하는 구조의 트랜지스터(시료 1 및 시료 2)에 있어서의 Vgs―Ids 특성을 측정하고, 시료 1의 결과를 도 22의 (a)에, 시료 2의 결과를 도 22의 (b)에 각각 나타낸다. 또한, 측정에 사용한 트랜지스터는, 채널 길이 L이 3㎛, 채널 폭 W가 10㎛, Lov가 편측 3㎛(합계 6㎛), dW가 편측 3㎛(합계 6㎛)이다. 또한, Vds는 10V로 한다.
시료 1과 시료 2를 비교하면, 시료 2에 나타내는 바와 같이 산화물 반도체막의 성막 후에 가열 처리를 행함으로써 트랜지스터의 전계 효과 이동도가 높아지는 것을 알 수 있다. 이것은, 가열 처리를 행함으로써 산화물 반도체막 중의 불순물 농도가 저감되었기 때문으로 생각된다. 따라서, 산화물 반도체막의 성막 후에 행하는 가열 처리에 의해 산화물 반도체막 중의 불순물 농도를 저감함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있는 것을 알 수 있다.
다음으로, 본 발명의 일 형태에 관한 기억 장치에 적용 가능한 트랜지스터(채널 폭 1㎛당)의 오프 전류를 평가한 결과에 대해 설명한다.
측정에 사용한 트랜지스터는, 채널 길이 L을 3㎛, 채널 폭 W를 10㎛, Lov를 2㎛, dW를 0㎛로 하고 있다.
도 23에, 트랜지스터의 오프 전류와 측정 시의 기판 온도(절대 온도)의 역수의 관계를 나타낸다. 여기에서는, 간단하게 하기 위해 측정 시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 횡축으로 하고 있다.
이하에 트랜지스터의 오프 전류의 측정 방법을 간단하게 설명한다. 여기에서는 편의상 측정 대상으로 되는 트랜지스터를 제1 트랜지스터라 한다.
제1 트랜지스터의 드레인은 플로팅 게이트(FG)와 접속되고, 플로팅 게이트(FG)는 제2 트랜지스터의 게이트와 접속된다.
우선, 제1 트랜지스터를 오프 상태로 하고, 다음으로, 플로팅 게이트(FG)에 전하를 부여한다. 또한, 제2 트랜지스터에는 일정한 드레인 전압이 인가되고 있다.
이때, 플로팅 게이트(FG)의 전하가 제1 트랜지스터를 통해 서서히 리크한다. 플로팅 게이트(FG)의 전하가 빠지면, 제2 트랜지스터의 소스 전위가 변화된다. 이 소스 전위의 시간에 대한 변화량으로부터 제1 트랜지스터로부터 리크하는 전하량이 어림잡아져, 오프 전류를 측정할 수 있다.
도 23으로부터, 트랜지스터의 오프 전류는, 측정 시의 기판 온도가 85℃일 때 2×10―21A/㎛(2zA/㎛)인 것을 알 수 있다. 전류값의 로그가 온도의 역수에 비례하므로, 실온(27℃)인 경우에는 1×10―22A/㎛(0.1zA/㎛) 이하라고 예상된다.
이와 같이, 본 실시 형태에 관한 트랜지스터의 오프 전류는 지극히 작은 것을 알 수 있다.
본 실시 형태에 관한 트랜지스터를, 도 1 및 도 4에 도시하는 트랜지스터(115) 및 트랜지스터(117)에 사용함으로써, 노드 M 및 노드 N에 유지된 전위를 장기간에 걸쳐 유지할 수 있다. 또한, 도 1 및 도 4에 도시하는 기억 장치에 있어서, 전원의 공급이 정지된 후, 논리 회로(101)의 노드 O 및 노드 P가 유지하고 있었던 전위를, 노드 M 및 노드 N에 유지할 수 있다.
또한, 본 실시 형태에 관한 트랜지스터는, 비교적 높은 전계 효과 이동도를 가지므로, 도 1 및 도 4에 도시하는 트랜지스터(115) 및 트랜지스터(117)에 사용함으로써, 기억 회로(102) 및 기억 회로(103)를 고속 동작시킬 수 있다. 따라서, 도 1 및 도 4에 도시하는 기억 장치에 있어서, 전원의 공급을 정지하기 전에, 논리 회로(101)로부터 기억 회로(102) 및 기억 회로(103)로 단시간에 데이터를 옮길 수 있다. 또한, 전원의 공급을 재개한 후, 기억 회로(102) 및 기억 회로(103)로부터 논리 회로(101)로 단시간에 데이터를 복귀시킬 수 있다.
본 실시 형태는, 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(제7 실시 형태)
본 실시 형태에서는, 앞의 실시 형태에서 나타낸 기억 장치를 사용한 신호 처리 회로의 구성에 대해 설명한다.
도 24에, 본 발명의 일 형태에 관한 신호 처리 회로의 일례를 나타낸다. 신호 처리 회로는, 하나 또는 복수의 연산 회로와, 하나 또는 복수의 기억 장치를 적어도 갖는다. 구체적으로, 도 24에 나타내는 신호 처리 회로(500)는, 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 제어 장치(506), 전원 제어 회로(507), 기억 장치(508)를 갖는다.
연산 회로(501), 연산 회로(502)는, 단순한 논리 연산을 행하는 논리 회로를 비롯해, 가산기, 승산기, 또한 각종 연산 회로 등을 포함한다. 그리고 기억 장치(503)는, 연산 회로(501)에 있어서의 연산 처리 시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다. 기억 장치(504)는, 연산 회로(502)에 있어서의 연산 처리 시에, 데이터를 일시적으로 유지하는 레지스터로서 기능한다.
또한, 기억 장치(505)는 메인 메모리로서 사용할 수 있고, 제어 장치(506)가 실행하는 프로그램을 데이터로서 기억하거나, 혹은 연산 회로(501), 연산 회로(502)로부터의 데이터를 기억할 수 있다.
제어 장치(506)는, 신호 처리 회로(500)가 갖는 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 기억 장치(508)의 동작을 통괄적으로 제어하는 회로이다. 또한, 도 24에서는, 제어 장치(506)가 신호 처리 회로(500)의 일부인 구성을 나타내고 있지만, 제어 장치(506)는 신호 처리 회로(500)의 외부에 설치되어 있어도 된다.
또한, 기억 장치로의 전원 전압의 공급이 정지되는 것에 맞추어, 당해 기억 장치와 데이터의 교환을 행하는 연산 회로 또는 제어 회로로의, 전원 전압의 공급을 정지하도록 해도 된다. 예를 들어, 연산 회로(501)와 기억 장치(503)에 있어서, 동작이 행해지지 않는 경우, 연산 회로(501) 및 기억 장치(503)로의 전원 전압의 공급을 정지하도록 해도 된다.
또한, 전원 제어 회로(507)는, 신호 처리 회로(500)가 갖는 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 제어 장치(506), 기억 장치(508)로 공급하는 전원 전압의 크기를 제어한다. 그리고 전원 전압의 공급을 정지하는 경우, 전원 전압의 공급을 정지하기 위한 스위칭 소자는, 전원 제어 회로(507)에 설치되어 있어도 되고, 연산 회로(501), 연산 회로(502), 기억 장치(503), 기억 장치(504), 기억 장치(505), 제어 장치(506), 기억 장치(508)의 각각에 설치되어 있어도 된다. 후자인 경우, 전원 제어 회로(507)는, 반드시 본 발명의 일 형태에 관한 신호 처리 회로에 설치할 필요는 없다.
또한, 메인 메모리인 기억 장치(505)와, 제어 장치(506) 사이에, 캐시 메모리로서 기능하는 기억 장치(508)를 설치하는 것이 바람직하다. 캐시 메모리를 설치함으로써, 저속인 메인 메모리로의 액세스를 줄여 연산 처리 등의 신호 처리를 고속화시킬 수 있다.
기억 장치(503), 기억 장치(504), 기억 장치(508)의 각각에, 본 발명의 일 형태에 관한 기억 장치를 사용함으로써, 단시간, 전원 전압의 공급을 정지해도 기억 장치의 데이터를 유지할 수 있다. 또한, 기억 장치에 유지된 데이터를 외부의 비휘발성 기억 장치에 데이터를 옮길 필요가 없어지므로, 단시간에 전원 전압의 공급을 정지할 수 있다. 또한, 전원 전압의 공급을 개시한 후에도, 기억 장치에 유지된 데이터를 단시간에 전원 전압 공급 정지 전의 상태로 복원할 수 있다. 이러한 기억 장치(503), 기억 장치(504), 기억 장치(508)를 신호 처리 회로(500)에 사용함으로써, 단시간의 전원의 공급의 정지를 행하는 경우에, 소비 전력을 억제할 수 있다.
본 실시 형태는, 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
(제8 실시 형태)
본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로는, 여러 가지 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시 형태에서 설명한 기억 장치 또는 신호 처리 회로가 탑재된 전자 기기의 예에 대해 설명한다.
도 25의 (a)는, 노트형의 퍼스널 컴퓨터이며, 본체(911), 하우징(912), 표시부(913), 키보드(914) 등에 의해 구성되어 있다. 하우징(912)의 내부에는, 본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로가 탑재되어 있다. 그로 인해, 단시간의 전원의 공급의 정지를 행하는 경우에, 노트형의 퍼스널 컴퓨터의 소비 전력을 억제할 수 있다.
도 25의 (b)는, 휴대 정보 단말기(PDA)이며, 본체(921)에는 표시부(923)와, 외부 인터페이스(925)와, 조작 버튼(924) 등이 설치되어 있다. 또한 조작용의 부속품으로서 스타일러스(922)가 있다. 본체(921) 내부에는, 본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로가 탑재되어 있다. 그로 인해, 단시간의 전원의 공급의 정지를 행하는 경우에, 휴대 정보 단말기의 소비 전력을 억제할 수 있다.
도 25의 (c)는, 전자 서적의 일례를 나타내고 있다. 예를 들어, 전자 서적(930)은, 하우징(931) 및 하우징(932)의 2개의 하우징으로 구성되어 있다. 하우징(931) 및 하우징(932)은, 축부(935)에 의해 일체로 되어 있고, 상기 축부(935)를 축으로 하여 개폐 동작을 행할 수 있다. 이러한 구성에 의해, 종이의 서적과 같은 동작을 행하는 것이 가능해진다.
하우징(931)에는 표시부(933)가 내장되고, 하우징(932)에는 표시부(934)가 내장되어 있다. 표시부(933) 및 표시부(934)는, 연결 화면을 표시하는 구성으로 해도 되고, 다른 화면을 표시하는 구성으로 해도 된다. 다른 화면을 표시하는 구성으로 함으로써, 예를 들어 우측의 표시부[도 25의 (c)에서는 표시부(934)]에 문장을 표시하고, 좌측의 표시부[도 25의 (c)에서는 표시부(933)]에 화상을 표시할 수 있다. 하우징(931) 및 하우징(932)의 적어도 한쪽의 내부에는, 본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로가 탑재되어 있다. 그로 인해, 단시간의 전원의 공급의 정지를 행하는 경우에, 전자 서적의 소비 전력을 억제할 수 있다.
또한, 도 25의 (c)에서는, 하우징(932)에 조작부 등을 구비한 예를 나타내고 있다. 예를 들어, 하우징(932)에 있어서, 전원(936), 조작키(937), 스피커(938) 등을 구비하고 있다. 조작키(937)에 의해, 페이지를 넘길 수 있다. 또한, 하우징의 표시부와 동일면에 키보드나 포인팅 디바이스 등을 구비하는 구성으로 해도 된다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 된다. 또한, 전자 서적(930)은, 전자 사전으로서의 기능을 갖게 한 구성으로 해도 된다.
또한, 전자 서적(930)은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 된다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 25의 (d)는, 휴대 전화이며, 하우징(940) 및 하우징(941)의 2개의 하우징으로 구성되어 있다. 하우징(941)에는, 표시 패널(942), 스피커(943), 마이크로폰(944), 포인팅 디바이스(946), 카메라용 렌즈(947), 외부 접속 단자(948) 등을 구비하고 있다. 또한, 하우징(940)에는, 휴대 전화의 충전을 행하는 태양 전지 셀(949), 외부 메모리 슬롯(950) 등을 구비하고 있다. 또한, 안테나는 하우징(941) 내부에 내장되어 있다. 하우징(940) 및 하우징(941)의 적어도 한쪽의 내부에는, 본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로가 탑재되어 있다. 그로 인해, 단시간의 전원의 공급의 정지를 행하는 경우에, 휴대 전화의 소비 전력을 억제할 수 있다.
또한, 표시 패널(942)은 터치 패널을 구비하고 있고, 도 25의 (d)에는 영상 표시되어 있는 복수의 조작키(945)를 점선으로 도시하고 있다. 또한, 태양 전지 셀(949)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(942)은, 사용 형태에 따라 표시의 방향이 적절하게 변화된다. 또한, 표시 패널(942)과 동일면 위에 카메라용 렌즈(947)를 구비하고 있으므로, 영상 전화가 가능하다. 스피커(943) 및 마이크로폰(944)은 음성 통화에 한정하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(940)과 하우징(941)은, 슬라이드하고, 도 25의 (d)와 같이 전개하고 있는 상태로부터 겹친 상태로 할 수 있어, 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(948)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하여, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(950)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 된다.
도 25의 (e)는, 디지털 비디오 카메라이며, 본체(956), 표시부(A)(955), 접안부(951), 조작 스위치(952), 표시부(B)(953), 배터리(954) 등에 의해 구성되어 있다. 본체(956)의 내부에는, 본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로가 탑재되어 있다. 그로 인해, 단시간의 전원의 공급의 정지를 행하는 경우에, 디지털 비디오 카메라의 소비 전력을 억제할 수 있다.
도 25의 (f)는, 텔레비전 장치의 일례를 나타내고 있다. 텔레비전 장치(960)는, 하우징(961)에 표시부(962)가 내장되어 있다. 표시부(962)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, 스탠드(963)에 의해 하우징(961)을 지지한 구성을 도시하고 있다. 하우징(961)의 내부에는, 본 발명의 일 형태에 관한 기억 장치 또는 신호 처리 회로가 탑재되어 있다. 그로 인해, 단시간의 전원의 공급의 정지를 행하는 경우에, 텔레비전 장치의 소비 전력을 억제할 수 있다.
텔레비전 장치(960)의 조작은, 하우징(961)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러 조작기에 의해 행할 수 있다. 또한, 리모트 컨트롤러 조작기에, 당해 리모트 컨트롤러 조작기로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 된다.
또한, 텔레비전 장치(960)는, 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반의 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통해 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 혹은 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
본 실시 형태는, 상기 실시 형태와 적절하게 조합하여 실시하는 것이 가능하다.
100 : 기억 장치
101 : 논리 회로
102 : 기억 회로
103 : 기억 회로
106 : 스위치
107 : 스위치
108 : 프리차지 회로
110 : 기억 소자
111 : 트랜지스터
112 : 트랜지스터
113 : 트랜지스터
114 : 트랜지스터
115 : 트랜지스터
116 : 용량 소자
117 : 트랜지스터
118 : 용량 소자
123 : 트랜지스터
124 : 트랜지스터
125 : 트랜지스터
126 : 트랜지스터
127 : 트랜지스터
150 : 기억 장치
160 : 기억 소자
200 : 기억 장치
210 : 메모리 셀 어레이
211 : 구동 회로
212 : 구동 회로
300 : 기판
302 : 절연막
304 : 반도체막
304a : 반도체막
304b : 반도체막
306a : 게이트 절연막
306b : 게이트 절연막
308 : 불순물 영역
310 : 불순물 영역
312a : 게이트 전극
312b : 게이트 전극
314a : 불순물 영역
314b : 불순물 영역
316a : 불순물 영역
316b : 불순물 영역
318a : 측벽 절연막
318b : 측벽 절연막
318c : 측벽 절연막
318d : 측벽 절연막
320a : 불순물 영역
320b : 불순물 영역
322a : 불순물 영역
322b : 불순물 영역
324 : 절연막
342 : 산화물 반도체막
342a : 산화물 반도체막
344a : 소스 전극 또는 드레인 전극
344b : 소스 전극 또는 드레인 전극
346 : 게이트 절연막
348a : 게이트 전극
348b : 전극
349a : 도펀트 영역
349b : 도펀트 영역
350 : 절연막
352 : 절연막
354 : 전극
356 : 배선
411 : 트랜지스터
412 : 기초막
413 : 산화물 반도체막
414a : 소스 전극 또는 드레인 전극
414b : 소스 전극 또는 드레인 전극
415 : 게이트 절연막
416 : 게이트 전극
417 : 보호 절연막
418a : 도펀트 영역
418b : 도펀트 영역
419 : 채널 형성 영역
421 : 트랜지스터
422 : 기초막
423 : 산화물 반도체막
424a : 소스 전극 또는 드레인 전극
424b : 소스 전극 또는 드레인 전극
425 : 게이트 절연막
426 : 게이트 전극
427 : 보호 절연막
428a : 고농도 도펀트 영역
428b : 고농도 도펀트 영역
429a : 저농도 도펀트 영역
429b : 저농도 도펀트 영역
430a : 사이드 월
430b : 사이드 월
431 : 채널 형성 영역
441 : 트랜지스터
442 : 기초막
443 : 산화물 반도체막
444a : 소스 전극 또는 드레인 전극
444b : 소스 전극 또는 드레인 전극
445 : 게이트 절연막
446 : 게이트 전극
447 : 보호 절연막
448a : 고농도 도펀트 영역
448b : 고농도 도펀트 영역
449a : 저농도 도펀트 영역
449b : 저농도 도펀트 영역
450a : 사이드 월
450b : 사이드 월
451 : 채널 형성 영역
500 : 신호 처리 회로
501 : 연산 회로
502 : 연산 회로
503 : 기억 장치
504 : 기억 장치
505 : 기억 장치
506 : 제어 장치
507 : 전원 제어 회로
508 : 기억 장치
600 : 기판
602 : 기초 절연막
606 : 산화물 반도체막
608 : 게이트 절연막
610 : 게이트 전극
614 : 전극
616 : 층간 절연막
618 : 배선
620 : 보호막
911 : 본체
912 : 하우징
913 : 표시부
914 : 키보드
921 : 본체
922 : 스타일러스
923 : 표시부
924 : 조작 버튼
925 : 외부 인터페이스
930 : 전자 서적
931 : 하우징
932 : 하우징
933 : 표시부
934 : 표시부
935 : 축부
936 : 전원
937 : 조작키
938 : 스피커
940 : 하우징
941 : 하우징
942 : 표시 패널
943 : 스피커
944 : 마이크로폰
945 : 조작키
946 : 포인팅 디바이스
947 : 카메라용 렌즈
948 : 외부 접속 단자
949 : 태양 전지 셀
950 : 외부 메모리 슬롯
951 : 접안부
952 : 조작 스위치
953 : 표시부(B)
954 : 배터리
955 : 표시부(A)
956 : 본체
960 : 텔레비전 장치
961 : 하우징
962 : 표시부
963 : 스탠드
1101 : 기초 절연층
1102 : 절연물
1103a : 반도체 영역
1103b : 반도체 영역
1103c : 반도체 영역
1104 : 게이트 절연막
1105 : 게이트 전극
1106a : 측벽 절연층
1106b : 측벽 절연층
1107 : 절연층
1108a : 소스 전극 또는 드레인 전극
1108b : 소스 전극 또는 드레인 전극

Claims (21)

  1. 기억 장치로서,
    제1 노드 및 제2 노드를 포함하는 논리 회로;
    상기 제1 노드에 전기적으로 접속된 제1 기억 회로;
    상기 제2 노드에 전기적으로 접속된 제2 기억 회로; 및
    상기 제1 노드, 상기 제2 노드, 상기 제1 기억 회로 및 상기 제2 기억 회로에 전기적으로 접속된 프리차지 회로를 포함하고,
    상기 제1 기억 회로는 제1 트랜지스터 및 제1 용량 소자를 포함하고,
    상기 제2 기억 회로는 제2 트랜지스터 및 제2 용량 소자를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 산화물 반도체막을 포함하고,
    상기 제1 기억 회로는 제1 데이터를 유지하고, 상기 제1 데이터를 상기 제1 노드에 기록하고,
    상기 제2 기억 회로는 제2 데이터를 유지하고, 상기 제2 데이터를 상기 제2 노드에 기록하고,
    상기 제1 기억 회로에 유지된 상기 제1 데이터가 상기 제1 노드에 기록되기 전이고, 또한 상기 제2 기억 회로에 유지된 상기 제2 데이터가 상기 제2 노드에 기록되기 전에, 상기 프리차지 회로는 상기 제1 노드에 제1 프리차지 전위를 출력하고 상기 제2 노드에 제2 프리차지 전위를 출력하는, 기억 장치.
  2. 제1항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 주석 및 아연으로부터 선택된 적어도 2종의 원소를 포함하는, 기억 장치.
  3. 삭제
  4. 제1항에 있어서,
    상기 논리 회로는 제1 인버터 및 제2 인버터를 포함하고,
    상기 제1 인버터의 입력 단자는 상기 제2 인버터의 출력 단자 및 상기 제2 노드에 전기적으로 접속되고,
    상기 제2 인버터의 입력 단자는 상기 제1 인버터의 출력 단자 및 상기 제1 노드에 전기적으로 접속되는, 기억 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
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