KR19980702412A - 개량된 열선택신호를 출력하는 열디코더를 구비한 반도체 메모리장치 및 그 제어방법 - Google Patents

개량된 열선택신호를 출력하는 열디코더를 구비한 반도체 메모리장치 및 그 제어방법 Download PDF

Info

Publication number
KR19980702412A
KR19980702412A KR1019970705811A KR19970705811A KR19980702412A KR 19980702412 A KR19980702412 A KR 19980702412A KR 1019970705811 A KR1019970705811 A KR 1019970705811A KR 19970705811 A KR19970705811 A KR 19970705811A KR 19980702412 A KR19980702412 A KR 19980702412A
Authority
KR
South Korea
Prior art keywords
potential
bit line
electrode
sense amplifier
selection signal
Prior art date
Application number
KR1019970705811A
Other languages
English (en)
Other versions
KR100413637B1 (ko
Inventor
신야 다카하시
다카시 혼다
Original Assignee
사와무라 시코우
오끼뎅끼 고오교오 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사와무라 시코우, 오끼뎅끼 고오교오 가부시끼가이샤 filed Critical 사와무라 시코우
Publication of KR19980702412A publication Critical patent/KR19980702412A/ko
Application granted granted Critical
Publication of KR100413637B1 publication Critical patent/KR100413637B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

본 발명의 반도체 메모리회로 100에서는, 열선택신호를 컬럼선(CL)에 출력하는 열디코더 103의 출력부분을 구성하는 인버터(125)에 주어지는 구동전위가, 외부에서 주어지는 전원전위 Vcc 보다 낮게 설정되어 있다. 이 구성에 의하면, 비트선과 데이터버스가 접속되는 타이밍이 비트선상의 전위의 증폭정도에 의해 결정되도록 되기 때문에, 고속화를 실현하면서 확실한 동작을 보증할 수 있는 반도체 메모리장치를 제공하는 것이 가능해진다.

Description

개량된 열선택신호를 출력하는 열디코더를 구비한 반도체 메모리장치 및 그 제어방법
반도체 메모리장치의 기술분야에서는 고속화 및 고집적의 관점에서 여러 가지 기술적개량이 진척되고 여러 가지 제안이 나오고 있다.
예를 들면, 메모리셀어레이에 열선택신호를 주는 컬럼디코더를 개량함으로서 장치의 고속화를 꾀하는 것으로서, 1991년 7월 17일에 공개된 일본국특허공개공보, 평3-165398호가 있다. 또 예를 들면 컬럼디코더를 제어하기 위해 고안한 것으로써 1982년 8월 10일에 공개된 미국특허공보 4, 344, 005호가 있다.
그러나 본 발명은 지금까지 제안된 여러 가지의 개량된 반도체 메모리장치를 더욱 개량해서 고속화의 실현과 동시에 보다 확실한 동작을 실현할 수 있는 반도체 메모리장치를 제공하는 것을 그 목적으로 하는 것이다.
또한 본 발명의 다른 목적은 그러한 반도체 메모리장치를 심플한 설계에 의해 실현함으로써 고집적화를 제외하는 일이 없고, 또 제조공정을 복잡화하는 일이 없는 장치를 제공하는 데에 있다.
본 발명은 메모리셀로부터 데이터가 주어지는 비트선과 데이터버스를 접속하는 경우의 타이밍의 확실성을 보증하는 반도체 메모리장치 및 그러한 메모리장치의 제어방법에 관한 것이다.
특히 본 발명은 다이나믹형 랜덤 액세스메모리(DRAM ; Dynamic Random Access Memory)에 적용하는 것이 적당하다.
도 1은 본발명에 관계되는 반도체 메모리장치의 부분회로를 모식적으로 나타내는 부분회로도.
도 2는 본 발명의 디코더에 적용되는 제 1타입의 단위디코더의 구성을 나타내 는 회로도.
도 3은 본 발명의 열디코더에 적용되는 제 2타입의 단위디코더의 구성을 나타내는 회로도.
도 4는 도 1에 나타나는 반도체 메모리장치의 동작의 개략을 나타내는 부분 타이밍챠트.
도 5는 본 발명에 관계되는 열선택신호와 비트선의 전위의 관계를 설명하는 도면.
도 6은 비트선과 컬럼선과 데이터버스의 전위관계를 설명하는 도면.
도 7은 비트선과 컬럼선과 데이터버스의 전위관계를 설명하는 도면.
도 8은 구동전위가 설정되는 범위를 설명하기 위한 도면.
도 9는 본 발명에 관계되는 반도체 메모리장치에 전원교환회로를 적용한 예를 나타내는 부분회로도.
도 10은 본 발명의 다른 실시예를 나타내는 부분회로도.
도 11은 본 발명의 또 다른 실시예를 나타내는 부분회로도.
이하에 도면을 참조하면서 본 발명을 실시하기 위한 최량의 형태가 설명된다. 본 설명에 이용되는 도면에서는 본 발명의 이해를 용이하게 하기 위해, 주로 특징부분이 모식적으로 나타나 있다. 또 이 설명에서는 DRAM에 본 발명을 적용한 예가 나타나 있다.
도 1은, 본 발명에 관계되는 반도체 메모리장치의 개요를 나타내는 부분회로도이다.
본 발명의 반도체 메모리장치(DRAM)100는 데이터를 기억하는 복수의 메모리셀 MCi, j (i=1, 2 n, j=1, 2 m)과, 각각의 메모리셀에 접속하는 비트선쌍 BL1, BL1∼BLm, BLm 과, 메모리셀을 선택하는 행선택신호를 전송하는 워드라인 WL 1∼WLn과, 비트라인상의 전위를 증폭하는 센스앰프 SA1∼SAm과, 비트선쌍과 데이터버스쌍 DB, DB의 사이를 컬럼선 CL1∼CLm에 주어지는 열선택신호에 응답해서 접속하는 트랜스퍼 게이트쌍 TG1, TG1∼TGm, TGm과 외부에서 주어지는 행어드레스 XADD에 의거해서 행선택신호를 주는 행 디코더 101과, 외부에서 주어지는 열어드레스 YADD에 의거해서 열선택신호를 주는 열디코더103와, 데이터버스 쌍 DB, DB에 접속되는 입출력회로 105로 구성된다.
이 메모리장치100에는 외부로부터 전원전위레벨 Vcc 및 접지전위레벨 Vss의 전위가 주어지며, 이들 전위는 메모리장치내의 각 요소를 구동시키기 위해 이용되고 있다.
이 경우, 각 요소의 구동을 위해서는 전원전위 Vcc가 이용되고 있으나, 메모리장치내에 내부전원공급회로를 배치하고 이 회로에서 내부전원전위 IVcc를 공급함으로써, 각 요소를 구동하는 것도 알려져 있다.
즉 본 실시예에서 설명하고 있는 전원전위 Vcc의 대신에 내부 전원전위 IVcc를 이용하는 것도 가능하지만, 그러한 내용은 이하의 설명을 참작하면 이해할 수 있기 때문에 여기에서는 그 설명은 생략한다.
메모리셀 MCi, j는 인핸스먼트형의 N채널형 MOS트랜지스터(이하, NMOS라고 한다)107 및 용량109에 의해 구성되어 있다. NMOS107의 게이트 전극은 워드선 WLi에, NMOS107의 드레인전극은 비트선 BLj에, NMOS107의 소스전극은 용량109에 각각 접속된다. 용량109는 NMOS107의 소스전극과 기준전위와의 사이에 접속된다.
센스앰프 SAi는 인핸스먼트형의 P채널형 MOS트랜지스터(이하, PMOS라고 한다) 111, 113 및 NMOS115 117에 의해 구성되어 있다. PMOS111의 게이트 전극은 비트선 BLi에, PMOS111의 드레인전극은 비트선 BLi에, PMOS111의 소스전극은 센스앰프활성화 신호공급선 SLp에 각각 접속된다. PMOS113의 게이트 전극은 비트선 BLi에, PMOS113의 드레인전극은 비트선 BLi에, PMOS113의 소스전극은 센스앰프활성화 신호공급선 SLp에 각각 접속된다.
NMOS115의 게이트 전극은 비트선 BLi에, NMOS115의 드레인전극은 비트선 BLi에, NMOS115의 소스전극은 센스앰프활성화 신호공급선 SLn에 각각 접속된다.
NMOS117의 게이트 전극은 비트선 BLi에, NMOS117의 드레인전극은 비트선 BLi에, NMOS117의 소스전극은 센스앰프활성화 신호공급선 SLn에 각각 접속된다.
센스앰프활성화 신호공급선SLp 및 센스앰프활성화 신호공급선SLn은, PMOS119 및 NMOS121을 통해서 전원전위Vcc, 접지전위Vss에 각각 접속된다. 이 PMOS119 및 NMOS121의 게이트 전극에는 센스앰프 제어신호 ФSA, ФSA가 각각 주어지고, 이들 신호에 응답해서 센스앰프 활성화신호 공급선은 센스앰프를 활성화하기 위한 센스앰프 활성화신호를 센스앰프에 준다.
이 센스앰프 SAi는 센스앰프기간(센스앰프의 동작기간)에 센스앰프제어신호에 응답해서 상보형비트선쌍인 비트선BLi와 비트선 BLi사이의 전위차를 증폭한다.
행디코더101는 외부에서 주어지는 행어드레스XADD를 디코드해서 메모리셀 어레이MCA의 행을 선택한다. 행디코더101는 워드선 WL1∼WLm중에서 선택된 행의 워드선에 행선택신호를 준다.
열디코더 103는, 복수의 단위 열디코더 YD 1∼YD m 로 구성된다. 이 열디코더103는 외부에서 주어지는 열어드레스YADD를 디코드해서, 메모리셀어레이 MCA의 열을 선택한다. 열디코더103는 컬럼선 CL1∼CLm중에서 선택된 열의 컬럼선에 열선택신호를 준다. 단위열디코더 YDi는 NAND게이트 123i에서의 출력을 수취하는 인버터125i를 통해서 컬럼선CLi에 접속되고, 트랜스퍼 게이트 TGi, TGi를 제어한다.
트랜스퍼 게이트 TGi, TGi는, 데이터버스쌍 DB, DB와 비트선쌍 BLi, BLi의 사이에 접속되고, 열선택신호에 응답해서 비트선쌍 BLi, BLi위의 데이터버스쌍 DBi, DBi에 전송한다. 이 트랜스퍼 게이트 TGi, TGi는 NMOS로 이루어지고, 각각의 게이트 전극이 단위열디코더 YDi의 인버터125i에 접속된다. 또, NMOSTGi의 제 1의 전극은 비트선 BLi에, 제 2의 전극은 데이터버스 DBi에 접속된다. NMOSTGi의 제 1의 전극은 비트선 BLi에, NMOSTGi의 제 2의 전극은 데이터버스 DB에 접속된다.
데이터버스 DBi, DBi는, 트랜스퍼 게이트와 입출력회로 105와의 사이에 접속되어 데이터의 전송을 행하는 것이다.
입출력회로 105는, 메모리셀 어레이 MCA와 외부회로(도시하지 않음)의 사이에서 데이터의 입출력을 행하는 것이다.
다음에 열디코더103 단위디코더 YDi의 구성에 관해서 더 자세하게 설명하겠다. 열디코더103는 복수의 단위디코더로 구성되어 있기 때문에 대표적으로 단위디코더 YDi의 구성만이 나타난다. 다른 단위디코더 및 열디코더 전체의 구성은 이하의 설명을 참작하면 용이하게 이해할 수 있을 것이다.
도 2는, 제 1 타입의 단위디코더를 나타내는 도면이다. 이 단위디코더 YDi의 인버터 125i는 PMOS201과 NMOS203으로 구성되고, 그 입력이 NAND게이트 123i의 출력에 접속되며 그 출력이 컬럼선CLi에 접속된다. 여기에서 NMOS203의 한 편의 전극에는 접지전위가 주어지고, PMOS201의 한 편의 전극에는 전원전위 Vcc보다 낮은 구동전위 V1가 주어지는 점이 본 발명의 특징적인 부분이기 때문에, 그 점에 관한 설명은 다음에 자세하게 설명하기로 한다.
도 3은 제 2 타입의 단위디코더를 나타내는 도면이다. 이 단위디코더 YDi′에서는 인버터125i의 NMOS203에 대해서 병렬로 NMOS301가 접속된다. 또한, PMOS201의 한 편의 전극에는 열디코더 제어신호 ФCL가 주어지고, NMOS301의 게이트 전극에는 그 신호의 반전신호인 열디코더 제어신호 ФCL가 주어지고 있다. 이 열디코더 제어신호 ФCL, ФCL에 의해 열디코더103는 제어된다.
상술한 도 1에 나타내는 반도체 메모리장치의 열 디코더103에는, 이 제 1 타입의 단위디코더가 적용되고 있으나, 그 단위디코더를 제 2의 타입으로 치환하는 것은 용이하게 실현할 수 있다.
여기에서 이 도 1에 나타나는 반도체 메모리장치의 전체적인 동작의 개략이 도 4의 타이밍챠트를 참조해서 간단하게 설명된다. 이 경우, 본 발명의 특징적인 부분인 열디코더에 관계되는 상세한 동작의 설명은, 본 발명의 용이한 이해를 위해 여기에서는 생략된다. 이 생략된 부분에 관해서는 후술되는 여러 가지의 설명을 참조함으로써 명확하게 이해할 수 있을 것이다. 이 도 4에는 전술한 제 2 타입의 단위디코더가 적용된 경우의 타이밍챠트가 나타나고 있으나, 전술한 제 1타입의 단위디코더가 적용되는 경우에도 기본적인 동작은 마찬가지이다. 그 경우 타이밍챠트중의 열제어신호 ФCL의 유형을 제외한 타이밍챠트를 상정하면, 제 1의 타입이 적용된 반도체 메모리장치의 동작이 용이하게 이해된다.
먼저 반도체 메모리장치에 외부에서 주어지는 RAS(Row Address Strobe)신호가 Low레벨이 되면, 이 반도체 메모리장치가 활성화된다. 다음에 행디코더 101가 외부에서 주어지는 행어드레스 XADD를 디코드해서, 워드선 WL1∼WLm중에서 선택된 행의 워드선WLi에 선택신호를 준다. 그렇게 하면, 그 WLi에 접속된 메모리셀에 기억된 데이터가 비트선쌍 BLi, BLi상에 전위의 변화라고 하는 형태로 나타난다.
다음에 센스앰프 제어신호 ФSA, ФSA가 주어지면, 센스앰프 SAi가 활성화되어 비트선쌍BLi, BLi 위의 전위가 증폭된다. 다음에 열디코더 제어신호 ФCL가 주어져서 열디코더103가 활성화된다. 이 열디코더103는 외부에서 주어지는 열어드레스YADD를 디코드해서, 컬럼선CL1∼CL1 중에서 선택된 열의 컬럼선CLi에 열선택신호를 준다. 그렇게 하면, 트랜스퍼 게이트 TGi, TGi가 온하여 데이터버스쌍 DB, DB와 비트선쌍 BLi, BLi가 접속되며, 비트선쌍 위의 전위가 데이터버스쌍 위로 전송된다. 다음에 이 데이터버스쌍 DB, DB 위의 전위가 입출력회로105에 의해 더욱 증폭되어, 출력단자 Dout에 의해 데이터로서 출력된다.
이렇게 해서 메모리셀에 기억된 데이터가 판독된다.
이 경우, 데이터의 판독동작만이 설명되었으나, 데이터의 기록동작은 상술한 동작의 설명을 참작하면 이 분야에 속하는 기술자에 의해 용이하게 이해되기 때문에 여기에서는 설명을 생략한다.
여기에서 앞에서 보류한 단위디코더에 관한 설명을 하겠다.
먼저, 도 2에 나타나는 제 1 단위디코더YDi의 인버터125i에서의 PMOS201 한 편의 전극에 주어지는 전위V1가 전원전위Vcc보다 낮은 전위로 설정되어 있는 점에 관한 설명이 도면을 참조해서 기술된다.
본 발명의 DRAM회로에서는 구동전위 V1가 상술한 바와 같이 설정되어 있기 때문에 결과적으로 열디코더에서 출력되는 열선택신호의 전위가 낮은 것으로 된다.
따라서, 도 5에 나타나는 바와 같이, 열어드레스YADD에 의해 메모리셀어레이 MCA중의 열이 선택되고, 그 열의 컬럼선 CLi으로 열선택신호가 주어지더라도 비트선 BLi 또는 비트선 BLi의 내(비트선은 처음에 전원전위 Vcc의 절반의 전위 HVcc로 플리챠지되고 있다), Low레벨로 증폭되어야 할 비트선의 전위가 열선택신호의 전위 V1보다 트랜스퍼 게이트 TGi, TGi를 구성하는 트랜지스터의 한계치 Vt(Threshold Voltage)분의 전위만큼 낮아지지 않으면 트랜스퍼 게이트는 온하지 않는다.
바꾸어 말하면, 본 발명의 반도체 메모리장치에서는 열선택신호가 주어지는 타이밍에 의해 트랜스퍼 게이트가 온하는 것은 아니고, 비트선의 전위를 모니터함으로써 비트선의 전위에 따라서 트랜스퍼 게이트가 온하는 것이다. 본 발명에서는 비트선과 데이터버스가 접속되는 타이밍은 비트선의 전위의 증폭정도에 따라서 결정된다.
일반적인 DRAM회로에서는, 도 6에 나타나는 바와 같이 열선택신호가 컬럼선을 통해서 트랜스퍼 게이트에 주어지면, 즉시 트랜스퍼 게이트가 온하여 비트선과 데이터버스가 접속하고 있었다. 이 경우, 비트선 및 데이터버스는 일반적인 플리챠지 방법에 의해 미리 플리챠지 되고 있다.
DRAM회로의 개발에서는, 액세스 스피드의 고속화의 추구를 위해 비트선이 충분하게 증폭되기 전(즉, 증폭동작의 도중에)에 비트선과 데이터버스를 접속한다고 하는 방법도 생각할 수 있다. 그러나 데이터버스의 기생용량은 비트선의 기생용량의 수배∼10수배 정도이기 때문에, 비트선의 증폭동작이 불충분한 채로 비트선과 데이터 버스가 접속되면, 데이터버스로부터 비트선으로 다대한 전하가 유입하여, 도 7에 나타나는 바와같이 비트선상의 데이터가 파괴(도면중, X부 참조)되어 버릴 가능성도 생각할 수 있다. 이러한 것은 DRAM의 고속화에 커다란 장해가 되어버릴 것이다.
또 열선택신호가 주어지는 타이밍과 비트선과 데이터버스가 접속되는 타이밍을 어떠한 방법에 의해 제어하려고 해도, 실제로 메모리장치가 제조되는 경우의 프로세스 변동에 의해 그 제어의 확실성이 낮아지는 것이 예상된다. 또는 열선택신호가 주어지는 타이밍을 충분한 여유를 가지고 설정하면 고속성에 방해가 되며, 또는 메모리셀어레이의 주변에 그들 타이밍을 제어하는 제어회로를 설치하는 것은 집적화에 지장을 줄 가능성이 크다. 실제로 메모리셀어레이의 주변에서는 회로밀도가 매우 높게 되어 있어, 그러한 제어회로를 배치하는 것은 예를 들면 메모리장치의 고속화에 기여될지라도 집적화에는 기여하지 않는다.
그에 비해서, 본 발명을 DRAM회로에 적용한 예에서는 비트선 전위의 증폭의 정도에 의해 비트선과 데이터버스가 접속된다. 즉, 비트선상의 전위를 모니터하고 그 전위에 의거해서 비트선과 데이터버스가 자동적으로 접속되게 된다. 따라서 비트선과 데이터버스가 접속되는 타이밍이 항상 최적으로 된다. 즉 그것은 양자의 접속타이밍을 고려했을 경우, 가장 고속이고 또한 확실한 동작을 실현하는 것이다. 또한 이러한 구성은 복잡한 제조상의 프로세스를 추가하는 일이 없고, 현행의 회로설계의 기준설계 및 프로세스를 이용함으로써 용이하게 실현할 수 있기 때문에 집적화에 지장을 주지도 않는다.
여기에서 구동전위 V1에 관한 설명을 기술한다.
이제, 비트선과 데이터버스가 접속하는 경우의 이상적으로 증폭된 비트선의 전위를 전위 VB라고 정의한다. 그렇게 하면, 열디코더로부터 출력되는 열선택신호의 전위를 전위VB ＋ Vt(트랜스퍼 게이트를 구성하는 트랜지스터의 한계치)로 설정함으로서, 비트선의 전위가 전위 HVcc로부터 전위 VB로 증폭된 시점에서 트랜스퍼 게이트는 온한다. 이것은, 비트선의 증폭동작이 충분하지 않을 경우, 본 발명의 트랜스퍼 게이트가 온하는 타이밍이 열선택신호가 열디코더에서 컬럼선으로 출력되는 타이밍에 의존하지 않는 것을 나타내고 있다. 즉, 그것은 비트선상의 전위를 실질적으로 모니터해서 그 상태에 의해 타이밍을 결정하고 있는 것이다.
한 편, 도 3에 나타내는 제 2 타입의 단위디코더 YDi′인 경우의 예도 위에 기술한 설명을 참작하면 용이하게 이해할 수가 있다. 이 경우, 인버터125 i PMOS 201의 한 편의 전극에는 열디코더 제어신호 ФCL가 주어진다. 이 열디코더 제어신호 ФCL의 전위가 구동전위V1로 설정된다. 이러한 예는 후술되는 실시예중에서 설명되기 때문에 그 설명에 의해 더욱 이해하기가 용이해질 것이다.
이어서 도 8을 참조하면서 구동전위V1의 설정범위에 관한 설명이 기술된다. 이것을 고려하기 전에, 비트선은 미리 전원전위Vcc의 절반의 전위 HVcc로 플리챠지되고, 트랜스퍼 게이트의 트랜지스터의 한계치가 Vt인 것을 확인한다.
먼저, 도 8(a)에서는 구동전위 V1가 전위 HVcc＋Vt 보다 높은 경우의 예가 나타나 있으나, 이 경우, 트랜스퍼 게이트의 트랜지스터는 비트선의 전위와는 관계없이 온하고 말기 때문에, 앞서 말한 장해를 회피하지 못할 가능성이 있다. 그 때문에 V1≤HVcc＋Vt라고 하는 관계가 구동전위V1를 설정할 때의 제 1의 조건이 된다. 또 도 8(b)에서는 구동전위V1가 전위 HVcc＋Vt 보다 낮은 경우의 예가 나타나 있으나, 이 경우 트랜스퍼 게이트의 트랜지스터가 항상 오프해 버린다. 이렇게 되면, 마찬가지로 트랜스퍼 게이트가 스위치로서의 기능을 하지 못한다. 그 때문에 V1≥Vt라고 하는 관계가 구동전위V1를 설정할 때의 제 2의 조건이 된다.
따라서, 이러한 점을 고려하면 구동전위V1가 설정되는 범위는, Vt ≤ V1 ≤HVcc ＋ Vt 의 관계를 충족시키는 범위이다. 즉, 구동전위V1가 설정되는 범위는 비트선이 플리챠지되는 전위 HVcc보다 트랜스퍼 게이트의 트랜지스터의 한계치 Vt의 분량 만큼 높은 전위 (HVcc ＋ VT) 이하이고, 트랜스퍼 게이트의 트랜지스터가 스위치로서 기능하는 한계를 나타내는 한계치Vt 이상이라고 하는 것이 된다.
본원 발명자는, 도 7(X부)을 이용해서 설명된 비트선상의 데이터의 파괴에 관해서 실험한 결과 다음과 같은 것을 알아냈다. 그것은 비트선의 전위가 Vcc/3 까지 증폭된 후 비트선과 데이터버스가 접속되면, 그와 같은 파괴는 발생하기 어렵다고 하는 것이다.
이 경우, 비트선쌍 안의 High측에 증폭되어야 할 비트선과 Low측에 증폭되어야 할 비트선의 증폭되는 정도가 같다고 정의되면 다음 식이 성립된다.
V1 ＝ HVcc －(Vcc/3) / 2 ＋ Vt
이 식에 현재의 일반적인 DRAM에서 이용되고 있는 이하의 수치를 대입하면,
(1) Vcc ＝ 5v, HVcc ＝ 2.5v, vt ＝ 0.8v의 경우,
V1 ＝ 2.46v 로 된다.
(2) Vcc ＝ 3v, HVcc ＝ 1.5v, Vt ＝ 0.6v의 경우,
V1 ＝ 1.6V로 된다.
이와 같이 어떤 경우에도 외부전원전위 Vcc의 약 1/2이고, 구동전위V1은 외부전원전위 Vcc의 절반의 전위 HVcc의 근방의 수치인 것이 이상적이라고 할 수 있겠다.
이와 같이 구동전위V1를 절반의 전위 HVcc로 설정함으로써, 메모리셀 어레이 근방에 배치되어 있는 절반의 전위HVcc의 공급배선(주로 플리챠지를 위한 전위를 공급하는 배선)을 이용할 수 있기 때문에, 상술한 바와 같은 고속이고 확실한 동작을 행하는 DRAM회로가 간단하게 실현된다.
즉, 현행의 회로로부터 매우 심플한 설계변경에 의해, 또 제조공정을 실질적으로 증가시키는 일도 없이 이러한 고품위의 회로가 실현된다. 이것은 막대한 투자를 행해서 반도체 메모리장치를 제조하고 있는 메이커에게 있어서 경제적인 측면에서 효과적이라 할 수 있다.
다음에 이러한 열 디코더의 출력전위, 즉, 컬럼신호선에 주어지는 열선택신호의 전위V1가 외부전원전위 Vcc의 절반의 전위 HVcc의 근방에 설정되어 있는 경우에, 데이터가 메모리셀 어레이에 기록되는 기록동작에 관한 개량에 관한 설명이 기술된다.
상술한 바와 같이 구동전위 V1가 항상 외부전원전위 Vcc의 절반의 전위 HVcc로 설정되어 있으면, 트랜스퍼 게이트의 트랜지스터의 게이트전위가 겨우 절반의 전위 HVcc로 되기 때문에, 비트선과 데이터버스의 인피던스가 높아지고, 기록동작에 필요한 시간이 증가할 가능성이 있다.
그러한 케이스가 상정되는 경우에는 도9에 나타나는 바와 같이 PMOS201의 한 쪽의 전극에 전원교환회로 900가 배치된다.
이 전원전환회로 900는 전원선택신호 Фv에 의해 전원을 전환할수 있는 것이고, 그 전원선택신호 Фv가 게이트 전극에 입력되는 PMOS901와, 전원선택신호 Фv가 인버터903를 통해서 주어지는 PMOS905로 구성된다.
이 PMOS901의 한 편의 전극은 전원전위 Vcc에 접속되고, 다른 편의 전극은 PMOS201의 한 편의 전극에 접속되며, 전원선택신호 Фv가 Low 레벨인 경우, 전원전위 Vcc를 단위디코더 YDi에 준다.
이 PMOS905의 한 편의 전극은, 전원전위 Vcc의 절반의 전위 HVcc에 접속되고, 다른 편의 전극은 PMOS201의 한 쪽의 전극에 접속되며, 전원선택신호 Фv가 High 레벨인 경우, 전위 Vcc를 단위디코더 YDi에 준다.
즉, 기록동작시에는 전원선택신호 Фv를 Low레벨로 함으로써 단위디코더 YDi에는 전원전위 Vcc가 주어지기 때문에 열디코더에서의 출력전위가 전원전위 Vcc레벨로 된다. 또 판독동작시에는 전원선택신호 Фv를 High레벨로 함으로써 단위디코더 YDi에는 절반의 전위 HVcc가 주어지기 때문에, 열디코더로부터의 출력전위가 절반의 전위 VHcc가 되고, 상술한 바와 같은 본 발명의 특징적인 효과가 달성된다.
이와 같이 기록동작에 필요한 시간이 증가할 가능성이 있는 경우에는 전원회로 900을 이용함으로써 고속화에 지장을 줄지도 모르는 요인은 제거되고, 본 발명에 의하여 얻을 수 있는 메리트를 향수할 수 있을 것이다.
이 도 9에는 제 1 타입의 단위디코더가 적용된 경우의 예가 나타나 있으나, 제 2 타입의 단위디코더가 적용된 경우의 예도 상술한 설명을 참작하면 용이하게 이해할 수 있을 것이다.
다음에 도 10을 참조하면서 더욱 더 좋은 실시예의 설명이 기술된다. 상술한 실시예에서는 기록동작에 필요한 시간이 증가하는 일이 상정되는 경우, 전원전환회로를 이용함으로써 고속화의 유지가 시도되었다. 이 실시예의 구성에 있어서도 본 발명에 의해 얻어지는 메리트를 충분히 향수할 수 있으나, 상술한 실시예의 경우 전원선택신호의 타이밍을 제어할 필요성이 있다. 이하에 설명되는 다른 실시예의 구성을 적용하면 그러한 제어의 필요성도 없고, 더욱 간단한 구성에 의해 본 발명의 효과가 얻어진다. 본 실시예에서는 제 2 타입의 단위디코더가 적용된 예에 관한 설명이 기술된다.
본 실시예에서는 단위디코더 YDi′에 열디코더 제어신호 ФCL, ФCL를 주는 인버터 1001, 1003 내의 인버터1003가 센스앰프활성화 신호공급선 SLp에 접속되고 있다.
이 인버터 1001에는 제어신호 Фx가 입력되고, 그것에 응답해서 열디코더 제어신호 ФCL가 출력된다. 이 열디코더 제어신호 ФCL는 NMOS301의 게이트 전극에 주어짐과 동시에 인버터1003의 입력으로 주어진다. 이 인버터 1003는 그 입력에 응답해서 열디코더 제어신호 ФCL를 출력한다.
이 인버터 1003는 PMOS1005 및 NMOS1007로 구성된다. 이 PMOS1005 및 NMOS1007의 게이트 전극은 인버터의 입력에 접속되고, 이 양자의 한 쪽의 전극이 인버터의 출력으로 접속된다. NMOS1007의 다른 쪽의 전극은 접지전위 Vss에 접속된다. 여기에서 특징적인 것은 PMOS1005의 다른 쪽의 전극이 센스앰프활성화 신호공급선 SLp에 접속되어 있는 것이다. 인버터 1001는 일반적인 CMOS형 인버터이고, 이 인버터중의 PMOS의 한 쪽의 전극에는 전원전위 Vcc가 주어진다.
본 실시예의 회로의 동작에 관해서 이하에 설명이 기술된다. 이 때, 도 4의 타이밍챠트 및, 앞에 나온 설명을 참조하면 보다 이해하기가 쉬워질 것이다.
여기에서 설명되는 DRAM은 일반적인 DRAM과 마찬가지로 스탠바이시에는 센스앰프활성화 신호공급선 SLp은 전원전위의 절반인 전위 HVcc에 플리챠지되고 있다. 다음에 워드선이 선택되어 행선택신호가 워드선에 주어지며, 메모리셀에 격납된 데이터에 의거해서 비트선상에 전위변화가 생긴다. 그리고 센스앰프제어신호 ФSA가 주어지면 그 센스앰프활성화 신호공급선 SLp상의 전위가 절반의 전위 HVcc에서 전원전위 Vcc에 향해서 서서히 충전되어 간다. 즉, 센스앰프 활성화신호의 전위레벨이 서서히 상승해가는 것이다.
이 때, 제어신호 Фx가 High레벨이 되고, 인버터 1003의 입력에 Low레벨의 신호가 주어짐과 동시에 열디코더 제어신호 ФCL가 Low레벨이 된다. 그리고 열디코더 103에 의해 원하는 열이 선택되고, 그 열의 컬럼선 CLi에 열선택신호가 주어진다. 인버터 1003는 인버터 1001에서 출력된 Low 레벨의 신호에 응답해서 High 레벨의 열디코더 제어신호 ФCL를 출력한다.
이 경우, 인버터 1003의 PMOS1005의 한 쪽의 전극은 센스앰프활성화 신호공급선 SLp에 접속되어 있기 때문에 인버터에 주어지는 구동전위 V1′는 센스앰프 활성화 신호공급선SLp 위의 전위변화에 따라서 상승한다. 따라서, 트랜스퍼 게이트 TGi, TGi 의 게이트에 주어지는 열선택신호의 전위레벨도 서서히 상승되어 간다.
이 구성에서는 센스앰프활성화 신호공급선 SLp의 전위는 최종적으로는 전원전위 Vcc레벨정도까지 상승하지만, 비트선상의 전위차를 증폭하는 센스앰프를 구동하기 위한 센스앰프 활성화신호의 전위변화에 따라서 구동전위 V1′가 결정되고 있기 때문에, 본 구성도 앞에 나온 실시예와 마찬가지로 비트선상의 전위를 모니터하는 것과 실질적으로 등가이다.
즉, 비트선과 데이터버스가 접속되는 타이밍은 비트선상의 전위의 증폭정도와 열선택신호의 전위레벨(컬럼선의 전위레벨)에 의해 자동적으로 설정된다. 또한 기록동작에 필요한 시간이 증가하는 일이 상정되는 것과 같은 경우에도, 열디코더중의 각 단위디코더에 주어지는 구동전위 V1′는 최종적으로는 전원전위 Vcc레벨까지 상승하기 때문에 고속화에 지장을 줄지도 모르는 요인은 제거된다.
본 실시예의 구성에 의하면, 상술한 본 발명의 여러 가지 적용예의 설명중에서 기술된 여러 가지 효과에 부가해서 이하와 같은 효과가 얻어진다.
즉, 제 2 타입의 단위디코더가 적용되고 있는 반도체 메모리장치라면, 센스앰프활성화 신호공급선 SLp과 열디코더 제어신호 ФCL를 출력하는 인버터를 접속시키면, 본 실시예의 구성이 실현된다. 게다가 전술한 바와 같은 기록동작시간이 증가하는 일이 상정되는 경우도 이 구성에 의해 극복된다.
또 여기에서는 제 2 타입의 단위 디코더가 적용된 예가 설명되었지만, 제 1타입의 단위디코더가 적용된 경우는 도 11에 나타내는 구성과 같이 된다. 이 경우, 기본적으로는 앞서 나온 예와 마찬가지라고 생각해도 된다.
이 예에서는, 제 1의 단위디코더의 NMOS201의 한 편의 전극이 센스앰프활성화 신호공급선 SLp에 접속되어 있다. 이 경우, 동작 등의 상세한 설명은 상술한 예를 참작하면 용이하게 이해될 것으로 생각되기 때문에 이 이상의 설명은 생략한다.
본 실시예와 같은 구성에 의하면, 상술한 바와 같은 고속이고 확실한 동작을 행하는 DRAM회로가 더욱 간단하게 실현된다. 즉, 센스앰프활성화 신호공급선SLp과 열디코더 제어신호 ФCL를 출력하는 인버터를 접속하면 그 구성이 달성되기 때문에, 현행의 회로에서 매우 심플한 설계변경에 의해, 또 제조공정을 실질적으로 증가시키는 일도 없이 이러한 고품위의 회로가 실현된다. 이 것은 반도체메이커에게 있어서 경제적인 측면에서 더욱 효과적인 것이다.
본 발명은 예증적인 실시형태를 이용해서 설명하였지만, 이 설명은 한정적인 의미로 받아들이면 안된다. 이 예증적 실시형태의 여러 가지 변경 및 본 발명의 그 외의 실시형태가 당업자에게는, 이 설명을 참고함으로써 명확하게 될 것이다. 따라서 특허청구의 범위는 그들 모든 변경 또는 실시형태를 본 발명의 실제의 범위에 포함시키는 것으로서 커버할 것으로 생각되고 있다.
이상과 같이 본 발명을 반도체 메모리장치에 적용하면, 반도체 메모리회로의 고속화의 실현과 동시에 확실한 동작이 실현된다. 게다가 그 실현이 매우 간단한 설계의 변경에 의해 가능해지기 때문에 고집적화를 제외하는 일이 없고, 또 제조공정을 조금도 복잡화하지 않고 고품위의 반도체 메모리장치가 실현된다.

Claims (12)

  1. 복수의 워드선과,
    상기 워드선에 교차하도록 배치된 복수의 비트선쌍과,
    상기 워드선과 상기 비트선쌍의 교점에 접속되고, 각각 데이터를 기억하는 복수의 메모리셀과,
    센스앰프활성화 신호공급선에서 주어지는 센스앰프 활성화신호에 응답해서 상기 비트선상의 전위를 증폭하는 센스앰프와,
    행어드레스 신호에 의거해서 상기 복수의 워드선에서 원하는 워드선을 선택하는 행디코더회로와,
    데이터버스와,
    상기 복수의 비트선쌍과 상기 데이터버스의 사이에 각각 배치된 복수의 전송용 트랜지스터로서, 각 트랜지스터의 한 편의 전극은 상기 비트선쌍에 접속되고, 다른 편의 전극은 상기 데이터버스에 접속되며, 그 제어전극에는 열선택신호가 주어지는 상기 복수의 전송용 트랜지스터와,
    열어드레스 신호에 의거해서 상기 복수의 전송용트랜지스터의 제어전극에 상기 열선택신호를 출력하는 열디코더회로를 구비하고,
    각 요소를 구동하기 위한 전원전위 및, 전원전위 보다 훨씬 낮은 기준전위를 구비한 메모리회로에 있어서,
    상기 열디코더회로의 출력부에는 입력단자 및 출력단자를 가지는 인버터회로가 배치되어 있고,
    이 인버터는 제 1, 제 2의 전극과 제 1의 제어전극을 가지는 제 1도전형 MOS트랜지스터 및, 제 3, 제 4의 전극과 제 2의 제어전극을 가지는 제 2도전형 MOS트랜지스터로 구성되며, 상기 제 1 및 제 2의 제어전극은 상기 입력단자에 접속되고, 상기 제 1 및 제 3의 전극은 상기 출력단자에 접속되며, 상기 제 2의 전극에는 상기 전원전위보다 낮고 상기 기준전위보다 높은 구동전위가 주어지고, 상기 제 4의 전극에는 상기 기준전위가 주어지는 것을 특징으로 하는 메모리회로.
  2. 제 1 항에 있어서,
    상기 구동전위는,
    상기 전송용트랜지스터의 한계치가 나타나는 전위이상이고, 또한 상기 전원전위의 절반의 전위로 상기 한계치가 나타나는 전위를 부가한 전위이하인 메모리회로.
  3. 제 2 항에 있어서,
    상기 구동전위는,
    상기 전원전위와 상기 기준전위의 중간의 전위인 메모리회로.
  4. 제 1 항에 있어서,
    상기 구동전위는,
    상기 센스앰프활성화 신호공급선의 전위에 응답한 전위인 메모리회로.
  5. 제 4 항에 있어서,
    상기 제 2의 전극은 상기 구동전위를 공급하는 제 2의 인버터의 출력에 접속되고, 이 제 2의 인버터는 제 5 및 제 6의 전극을 가지는 제 1도전형의 MOS트랜지스터 및, 제 7과 제 8의 전극을 가지는 제 2도전형의 MOS트랜지스터로 구성되며, 상기 제 5 와 제 7의 전극은 상기 제 2의 인버터의 출력에 접속되고, 상기 제 6의 전극은 상기 센스앰프활성화 신호공급선에 접속되며, 상기 제 8의 전극에는 상기 기준전위가 주어짐으로써, 상기 구동전위는 상기 센스앰프활성화 신호공급선의 전위변화에 응답하는 메모리회로.
  6. 워드선과,
    상기 워드선에 교차하도록 배치된 비트선과,
    상기 워드선과 상기 비트선의 교점에 접속되고, 데이터를 기억하는 메모리셀과,
    행어드레스 신호에 의거해서 상기 워드선에 행선택신호를 주는 행디코더회로와,
    데이터버스와,
    상기 비트선과 상기 데이터버스의 사이에 배치된 전송용 트랜지스터로서, 이 트랜지스터의 한 편의 전극은 상기 비트선에 접속되고, 다른 쪽의 전극은 상기 데이터버스에 접속되며, 그 제어전극에는 열선택신호가 주어지는 상기 전송용 트랜지스터와,
    열어드레스신호에 의거해서 상기 전송용 트랜지스터의 제어전극에 상기 열선택신호를 출력하는 열디코더회로를 구비하며,
    각 요소를 구동하기 위한 전원전위 및 전원전위보다 훨씬 낮은 기준전위를 구비한 메모리회로에 있어서,
    상기 전송용 트랜지스터의 제어전극에 주어지는 상기 열선택신호의 전위는, 상기 전원전위보다 낮고 상기 기준전위보다 높게 설정됨으로써, 상기 전송용 트랜지스터는 상기 비트선의 전위에 따라서 온하는 것을 특징으로 하는 메모리회로.
  7. 제 6 항에 있어서,
    상기 열선택신호의 전위는,
    상기 전송용 트랜지스터의 한계치가 나타나는 전위이상이고, 또한 상기 전원전위의 절반의 전위로 상기 한계치가 나타나는 전위를 부가한 전위이하인 메모리회로.
  8. 제 7 항에 있어서,
    상기 열선택신호의 전위는 상기 전원전위와 상기 기준전위의 중간의 전위인 메모리회로.
  9. 제 6 항에 있어서,
    센스앰프활성화 신호공급선에서 주어지는 센스앰프 활성화신호에 응답해서 상기 비트선상의 전위를 증폭하는 센스앰프를 구비하고, 상기 열선택신호의 전위는 상기 센스앰프활성화 신호공급선의 전위로 응답한 전위인 메모리회로.
  10. 데이터를 기억하는 메모리셀과 이 메모리셀에 접속된 비트선과, 센스앰프활성화 신호공급선에서 주어지는 센스앰프 활성화신호에 응답해서 상기 비트선상의 전위를 증폭하는 센스앰프와, 데이터버스와, 열선택신호에 응답해서 상기 비트선과 상기 데이터버스를 접속하는 트랜스퍼-트랜지스터로서, 한 편의 전극이 상기 비트선에 접속되고, 다른 쪽의 전극이 상기 데이터버스에 접속되며, 제어전극에 상기 열선택신호가 주어지는 상기 트랜스퍼-트랜지스터와, 상기 열선택신호를 출력하는 컬럼디코더를 구비한 메모리회로의 제어방법에 있어서,
    상기 열선택신호가 출력된 후, 상기 비트선상의 전위가 상기 트랜스퍼-트랜지스터의 한계치에 대응하는 전위이하까지 증폭되었을 때, 이 트랜지스터가 온하는 것을 특징으로 하는 메모리회로의 제어방법.
  11. 제 10 항에 있어서,
    상기 열선택신호의 전위는 센스앰프활성화 신호공급선에서 주어지는 센스앰프 활성화신호에 응답하는 것을 특징으로 하는 메모리회로의 제어방법.
  12. 데이터를 기억하는 메모리셀과, 이 메모리셀에 접속된 비트선과, 데이터버스와, 열선택신호에 응답해서 상기 비트선과 상기 데이터버스를 접속하는 트랜스퍼 게이트로서, 한 편의 전극이 상기 비트선에 접속되고 다른 편의 전극이 상기 데이터버스에 접속되며, 제어전극에 상기 열선택신호가 주어지는 상기 트랜스퍼 게이트와, 상기 열선택신호를 출력하는 열디코더를 구비한 메모리회로의 제어방법에 있어서,
    상기 비트선과 상기 데이터버스가 접속되는 타이밍은, 상기 트랜스퍼 게이트의 제어전극에 주어지는 열선택신호의 전위와 상기 한 편의 전극에 접속되는 비트선상의 전위에 의해서만 결정되는 것을 특징으로 하는 메모리회로의 제어방법.
KR1019970705811A 1995-12-25 1995-12-25 개량된열선택신호를출력하는열디코더를구비한반도체메모리장치 KR100413637B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1995/002658 WO1997023877A1 (fr) 1995-12-25 1995-12-25 Memoire a semiconducteur amelioree a decodeur d'adresse de ligne fournissant les signaux de selection de ligne et son procede de commande

Publications (2)

Publication Number Publication Date
KR19980702412A true KR19980702412A (ko) 1998-07-15
KR100413637B1 KR100413637B1 (ko) 2004-03-31

Family

ID=14126561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970705811A KR100413637B1 (ko) 1995-12-25 1995-12-25 개량된열선택신호를출력하는열디코더를구비한반도체메모리장치

Country Status (7)

Country Link
US (1) US6101147A (ko)
EP (1) EP0811985B1 (ko)
JP (1) JP3112685B2 (ko)
KR (1) KR100413637B1 (ko)
DE (1) DE69521721T2 (ko)
TW (1) TW298652B (ko)
WO (1) WO1997023877A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322544B1 (ko) * 1999-10-20 2002-03-18 윤종용 반도체 메모리 장치의 칼럼 디코더
JP2006203801A (ja) * 2005-01-24 2006-08-03 Fujitsu Ltd バッファ回路及び集積回路
KR100753418B1 (ko) * 2006-03-30 2007-08-30 주식회사 하이닉스반도체 로우 및 컬럼 어드레스를 이용하여 비트라인 감지 증폭동작을 제어하는 반도체 메모리 장치
KR100864624B1 (ko) * 2007-03-31 2008-10-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR100873616B1 (ko) * 2007-04-11 2008-12-12 주식회사 하이닉스반도체 컬럼 디코더 및 그를 이용한 반도체 메모리 장치
KR101040244B1 (ko) 2009-09-30 2011-06-09 주식회사 하이닉스반도체 메인 디코딩 회로 및 이를 포함하는 반도체 메모리 장치
KR101097437B1 (ko) * 2009-10-12 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 데이터 입출력 방법
KR101027695B1 (ko) * 2009-10-30 2011-04-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR101047059B1 (ko) * 2009-10-30 2011-07-06 주식회사 하이닉스반도체 반도체 메모리 장치
JP2011170942A (ja) 2010-02-22 2011-09-01 Elpida Memory Inc 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4344005A (en) * 1978-07-18 1982-08-10 Rca Corporation Power gated decoding
JPH01140495A (ja) * 1987-11-27 1989-06-01 Hitachi Ltd 半導体メモリ
JPH0246589A (ja) * 1988-08-05 1990-02-15 Nec Corp メモリ回路
JPH033190A (ja) * 1989-05-30 1991-01-09 Matsushita Electric Ind Co Ltd 記憶装置
JP2759689B2 (ja) * 1989-11-24 1998-05-28 松下電器産業株式会社 Ｒａｍの読み出し回路
JP2604276B2 (ja) * 1990-11-20 1997-04-30 三菱電機株式会社 半導体記憶装置
JPH0620465A (ja) * 1991-09-02 1994-01-28 Mitsubishi Electric Corp 半導体記憶装置
JPH0660650A (ja) * 1992-08-11 1994-03-04 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
TW298652B (en) 1997-02-21
EP0811985A4 (en) 1998-10-14
JP3112685B2 (ja) 2000-11-27
WO1997023877A1 (fr) 1997-07-03
EP0811985A1 (en) 1997-12-10
US6101147A (en) 2000-08-08
EP0811985B1 (en) 2001-07-11
DE69521721D1 (de) 2001-08-16
DE69521721T2 (de) 2002-05-08
KR100413637B1 (ko) 2004-03-31

Similar Documents

Publication Publication Date Title
KR100223990B1 (ko) 반도체 기억장치
US5764572A (en) Integrated circuit memory device
KR0177776B1 (ko) 고집적 반도체 메모리 장치의 데이타 센싱회로
US5654918A (en) Reference circuit for supplying a reference level for sensing in a memory
EP0165106A2 (en) Semiconductor memory device
KR100776612B1 (ko) 반도체 기억 장치
GB2318230A (en) A ferroelectric memory device and a nondestructive accessing method thereof
KR19980071001A (ko) 다이나믹형 램
JPH0512866A (ja) ダイナミツク型半導体記憶装置
KR100718898B1 (ko) 반도체 기억 장치 및 그 정보 독출 방법
KR19980086914A (ko) 메모리의 비트 라인 리셋 회로
KR940004515B1 (ko) 다이나믹형 반도체 메모리장치
JPH10302469A (ja) 半導体記憶装置
JP4154006B2 (ja) 半導体記憶装置
KR100413637B1 (ko) 개량된열선택신호를출력하는열디코더를구비한반도체메모리장치
US6097623A (en) Ferroelectric memory device having two columns of memory cells precharged to separate voltages
US6930940B2 (en) Semiconductor memory device with read and/or write column select gate
US5864507A (en) Dual level wordline clamp for reduced memory cell current
KR100318464B1 (ko) 재쓰기회로를갖는스태틱램디바이스
JPH07169261A (ja) 半導体記憶装置
JP5292661B2 (ja) 半導体記憶装置
JPH10214488A (ja) 強誘電体メモリ装置の読み出し方法及び強誘電体メモリ装置
JP2008103055A (ja) メモリ
KR970006599B1 (ko) 반도체 메모리 장치
JPH11162172A (ja) 半導体メモリ素子、半導体集積回路装置および半導体集積回路装置のプログラミング方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091210

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee