TW298652B - Semiconductor memory circuit and control method thereof - Google Patents

Description

A7 B7 經濟部中央梂準局貝工消費合作社印製 298652 五、發明説明（1 ) 〔技術領域〕 本發明係關於保證連接自記憶單元提供數據的位元 線和數據總線時的時間確實性之半導體記憶裝置及此記 憶裝置的控制方法。 尤其是，本發明恰好適用於動態用隨機存取記憶體（ DRAM ： Dynamic Random Access Memory ) 〇 〔背景技術〕 在半導體記憶裝置的技術領域，從高速化及高集成的 觀點進行各色各樣的技術改良，被提出各種的案件。 例如，藉由改良對於記憶單元陣列提供列選擇信號的 列解碼器，作為謀求高速化者，刊登在1991年7月17日 公開的曰本專利公開公報，平3-165398號。而作為對於列 解碼器的控制實施研究者，刊登在1982年8月1〇日公開 的美國專利公報4,344,005號。 但本發明的目的在於，提供再改良以往被提案經各種 改良的半導艘記憶裝置，實現高速化，同時可實施更確實 動作的半導體記憶裝置。 此外，本發明的其他自的在於，提供藉由單純的設計 實現此半導體記憶裝置’不除外高集成化，而且不會使製 造過程複雜化的裝置。 〔圖式簡單說明〕 V倒一係以模式表示有關本發明半導體記憶裝置局部電 路之局部電路囷。 圖二係表示適用於本發明列解碼器的第J型單位解 本紙張尺度適用中國國家梯，（CNS > AOJMS· ( 210X297公釐）

-4 - 2 2 阖七 翅濟部中央榡準局貝Η消費合作社印袈 結構之電路囷。 係表示適用於本發明列解碼器的第2型單位解碼器 結構之電路圖。 係表示囷一所示半導體記憶裝置的概略動作之局 部時間圖》 係說明有關本發明列選擇信號和位元線電位關係 之圖。 係說明位元線和列線和數據總線電位關係之圖。 係說明位元線和列線和數據總線電位關係之圖。 八係為說明設定驅動電位範園之圖。 阖九係表示對於有關本發明的半導體記憶裝置適用電 u 源轉換電路例的局部電路圖。 阖十係表示本發明其他實施例之局部電路圖。 V阖十一係表示本發明其他實施例之局部電路圖。 〔實施本發明之最佳形態〕 兹一面參閱囷式，一面說明實施本發明的最佳形態如 下.為使容易理解本發明，本說明之圖式主要以模式表示 特徵部份。此外’在本說明表示本發明適用於DRAM的 例。 圖一係表示有關本發明半導體記憶裝置概要之局部 電路圖。 本發明的半導體裝置（DRAM ) 100，係由記憶數據 的多數s己憶單元 MCi、j ( i = 1，2...H、j = 1，2".m ) ’和連接於個別記憶單元的位元線對BL1、BL1〜BLm 本紙張尺度通用肀興圏家樣準（CNS ) A4说格（21 Οχ297公聲）

訂 (請先聞讀背面之注意事項再填寫本頁) -5- 經濟部中央樣準局貝工消费合作社印製 298652 at —____B7 五、發明説明（3 ) 、BLm，和選擇記憶單元傳輸行選擇信號的字線^^〜 WLn，和放大位元線上電位的讀出放大器SA1〜SAm， 和響應提供列線CL1〜CLm的列選擇信號連接位元線對 和數據總線對DB、DB間的傳輸閘對TGI、TG1〜TGm 、TGm，和依據自外部提供的行址XADD提供行選擇信 號的行解碼器101 ’和依據自外部提供的列位址YADD提 供列選擇信號的列解碼器103，和連接於數據總線對DB 、DB的輸出入電路1〇5所構成。對於此記憶裝置10〇， 從外部提供電源電位電平Vcc及接地電位電平乂88的電位 ’這些電位係為使記憶裝置内的各要素驅動所使用❶已知 此時’各要素的驅動雖利用電源電位Vcc，但藉由在記憶 裝置内配置内部電源供給電路，從此電路供給内部電源電 位IVcc，驅動各要素。亦即，取代在本實施例所說明的電 源電位Vcc可使用内部電源電位jycc，但由於參閱以下 的說明即可理解如此代用，因此在這裡省略其說明。 記憶單元MCi、j係由增強型的N通道型MOS電晶 體（以下簡稱「NMOS」）107及容量109所構成。分別 將NMOS 107閘極連接於字線WLi，將NMOS107的汲極 連接於位元線BLj，將NMOS107的源極連接於容量109 。容量109被連接於NMOS107的源極和基準電位之間》 讀出放大器SAi係由增強型的p通道型MOS電晶體 (以下簡稱「PMOS」）111、113 及NMOS115、117 所構成。分別將PMOS111的閘極連接於位元線BLi，將 PMOS111的汲極連接於位元線BLi，將刚〇8111的源極 本紙張纽遥用中國國家標準（CNS) A4规格（21()><297公廣 (請先閲讀背面之注意事項再填寫本頁) 1 ί Λ. 、^ -6 - 298652 A7 B7 五、發明説明（4 ) 連接於讀出放大器活性化信號供給線SLp。分別將 PM0S113的閘極連接於位元線BLi，將PMOS113的汲極 連接於位元線BLi，將PMOS113的源極連接於讀出放大 器活性化信號供給線SLp。 分別將NM0S115的閘極連接於位元線BLi，將 NM0S115的汲極連接於位元線BLi，將NM0S115的源 極連接於讀出放大器活性化信號供給線SLn。分別將 NM0S117的閘極連接於位元線BLi，將NMOS117的汲 極連接於位元線BLi，將NM0S117的源極連接於讀出放 大器活性化信號供給線SLn。 讀出放大器活性化信號供給線SLp及讀出放大器活性 化信號供給線SLn，係經介PM0S119及NM0S121分別 連接於電源電位Vcc、接地電位Vss。對於此NMOS119 及NMOS121的閘極’分別提供讀出放大器控制信號0 SA 、0 SA ’讀出放大器活性化信號供給線，即響應這些信 號對於讀出放大器提供為將讀出放大器加以活性化的讀 出放大器活性化信號。 此讀出放大器SAi於讀出期間（指讀出放大器的動作 期間）’響應讀出放大器控制信號放大屬於相辅型位元線 對的位元線BLi和位元線BLi之間的電位差。 行解碼器101係解碼自外部提供的行址XADD，選擇 記憶單元陣列MCA的行。行解碼器101，對於從字線评以 〜WLm中選擇的字線提供行選擇信號。 列解碼器103，係由多數的單位列解碼器YDi〜 (請先閲讀背面之注意事項再填寫本頁) 7裝·

、1T 經濟部中央標準局員工消費合作社印製 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（5 ) 所構成。此列解碼器103，解碼自外部提供的列位址yadd ’選擇記憶單元陣列MCA的列。列解碼器1〇3，對於自 列線CL1〜CLm中選擇的列線提供列選擇信號❶單位列 解碼器YDi，經介接收來自NAND閘123i輸出的反相器 125i連接於列線CLi，控制傳輸閘TGi、TGi。 傳輸閘TGi、TGi ’被連接於數據總線對db、DB 和位元線對BLi、BLi之間，響應列選擇信號，對於數據 總線對DBi、DBi傳輸位元線對BLi、BLi上的數據。此 傳輸閘TGi、TGi係由NMOS所成，個別的閘極被連接 於單位列解碼器YDi的反相器I25i。而且，NMOSTGi 的第1電極連接於位元線BLi，第2電極連接於數據總線 DBi。NMOSTGi的第1電極連接於位元線BLi， NMOSTGi的第2電極被連接於數據總線DB。 數據總線DBi、DBi ’被連接於傳輸閘和輸出入電路 105之間，實施數據的傳輸。 輸出入電路105係在記憶單元陣列MCA和外部電路 (未圖示）之間實施數據的輸出入。 茲再詳細說明有關列解碼器103的單位解碼器YDi的 結構如下：由於列解碼器103係由多數的單位解碼器所構 成，因此僅表示典型的單位解碼器YDi的結構。其他的單 位解碼器及列解碼器全體的結構，如果參閱下列說明也許 較容易理解。 圖二係表示第1型單位解碼器之囷，本單位解碼器 YDi的反相器125i係由PMOS201和NMOS203所構成， ----------^------.訂-------% ·*- 0 (請先閲讀背面之注意事項再填寫本頁)

298652_ 五、發明説明（6 ) A7 B7 經濟部中央橾準局員工消费合作社印» 其輸入被連接於_閑123i的_，錢出被連接於 位元線CL1。在這裡，對於NMOS203的一方電極提供接 地電位’對於PMOS201的一方電極提供低於電源電位Vcc 的驅動電位VI »由於本發明的特徵部份在於，提供此堪 動電位VI，因此關於此點的說明，以後再詳細說明。 囷三係表示第2型單位解碼器之圖。在本單位解碼器 YDi’對於反相器125i的NMOS203並聯>^〇83〇1。並且 ，對於PMOS201的一方電極提供列解碼器控制信號必cL ，對於NMOS301的閘極提供屬於其信號倒轉信號的列解 碼器控制信號0 CL。由於列解碼器控制信號0 CL、必 CL控制列解碼器103。 在前述圖一所示的半導體記憶裝置的列解碼器1〇3， 雖適用此第1型單位解碼器，但可容易實現將其單位解碼 器置換為第2型。 在這裡，參閱圖四的時間囷，簡單說明囷一所示半導 體圮憶裝置的全體動作概略。此時，有關屬於本發明特徵 部份的列解碼器的詳細動作之說明，因本發明容易理解而 在此省略。關於此被省略的部份，藉由參閱後述的各種說 明，也許能確實理解》在囷四，雖表示適用前述第2型單 位解碼器時的時間圖，但儘管適用前述第〗型單位解碼器 時，基本的動作仍然相同。此時，如果預料除了時間囷中 的列控制信號0 CL波形以外的時間圖，即容易理解適用 第1型半導體記憶裝置的動作》 首先，如果從外部提供半導體記憶裝置的(

------------ (請先閲讀背面之注意事項再填寫本頁) -訂 - » —^1 —1 Λί -9- 經濟部中央標準局貝工消費合作社印裝 Α7 Β7 五、發明説明（7) ROW Assress Strobe )信號達到LOW電位，此半導體記憶 裝置就被活性化。以後，解碼自外部提供行解碼器1〇1的 行址XADD，將行選擇信號提供從字線wli〜WLm中 選擇的行字線WLi。結果連接於其WLi記憶於記憶單元 的數據，就以所謂電位變化的形狀出現於位元線對BLi、 BLi 上。 以後’如果提供讀出放大器控制信號0 SA、0 SA ’就將讀出放大器SAi加以活性化，放大位元線對BLi、 BLi上的電位》以後，提供列控制信號必CL，將列解碼 器103加以活性化。此列解碼器1〇3係解碼自外部提供的 列位址YADD，將列選擇信號提供給從列線CL1〜CL1 中選擇的列線CL1。結果通電傳輸閘TGi、TG1，連接 於數據總線對DB、DB和位元線對BLi、BLi，將位元 線對上的電位傳輸於數據總線對上。以後，由輸出入電路 105再放大此數據總線對DB、DB上的電位，從輸出端 子Dout作為數據輸出。因此被讀出記憶於記憶單元的數 據。 此時，雖僅說明數據的讀出動作，但如果參閱上述的 動作說明’即可使屬於此領域的技術人員更容易理解數據 的窝入動作，因此在這裡省略說明。 在這裡敘述有關剛才所保留的單位解碼器之說明。 首先’參閱囷式敘述有關在圖二所示的第1單位解碼 器YDi的反相器I25i提供給PMOS201 —方電極的電位 VI，被設定為低於電源電位Vcc之點的說明。 _本紙張尺度適用中國國家橾準（CNS > Α4胁（2丨0X297公簇)' ' -------- 一 ‘装----.--.訂-------- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局負工消費合作社印裝 A7 _________ B7 五、發明説明（8 ) 由於在本發明的DRAM電路，設定驅動電&V1如上 述，因此終於從列解碼器輸出的列選擇信號形成低電位。 因此，如圖五所示，由列位址YADD選擇記憶單元陣列 MCA中的列，儘管對於列的列線cu提供列選擇信號， 除非位元線BLi或位元線BLi中（叙初位元線被預先充電 為電源電位Vcc —半的電位HVcc )，應該放大為LOW 電位的位元線電位’較列選擇信號的電位VI僅降低構成 傳輸閘TGi、TGi的電晶體臨界值vt )部份的電位，否則不會通電傳輸閘。 換過來說’在本發明的半導體記憶裝置，並不是由列 選擇信號所提供的時間通電傳輸閘，而是藉由監視位元線 的電位視位元線的電位通電傳輸閘。在本發明，由位元線 的電位放大程度，決定連接位元線和數據總線的時間。 如圖六所示，在一般的DRAM電路，如果列選擇信號 屋金提供給傳輸閘，就立刻通電傳輸閘，連接位元線 - —....... 和數據總線。此時，由一般的預充電方法預充電位元線及 數據總線。 開發DRAM電路時，為追求存取速度的高速化，於充 份放大位元線之前（亦即，在放大動作半途），也可考慮 所謂連接位元線和數據總線的方法。但由於數據總線的寄 生容量係位元線寄生容量的數倍〜10數倍程度，因此如 果以位元線的放大動作不充份的狀態，連接位元線和數據 總線，龐大的電流就從數據總線流進位元線，如囷七所示 也可考慮被破壞（參閱圖中X部）位元線上數據的可能性 本紙張尺度適用中國國家揉準（CNS > A4規格（210X297公釐） -11- (請先閲讀背面之注意Ϋ項再填寫本頁) 裝. -訂 經濟部中央標隼局貝工消費合作社印製 2986i)2 A7 一______ B7 五、發明説明（9 ) 。這種事情也許對於DRAM的高速化造成重大的障礙。 而且，儘管想依任何的方法控制提供列的時間和連接 位元線和數據總線的時間，但因實際製造記憶裝置時的過 程偏差等而可預料降低其控制的準確性，或如果具備充份 的提供列選擇信號的時間餘裕設定就造成高速性的妨礙 ，或在記憶單元陣列周邊裝設控制那些時間的控制電路 具有造成妨礙集成化的可能性大。實際上，在記憶單元睁 列的周邊’電路被度形成非常緊凑’配置這樣的控制電路 ，縱然對於記憶裝置的高速可達成贡獻，但仍不貢獻集成 化。 相對地’在對於DRAM電路適用本發明的例，依位元 線的電位放大程度，連接位元線和數據總線。亦即，等於 監視位元線上的電位，依據該電位，自動地連接位元線和 數據總線。因此，連接位元線和數據總線的時間經常成為 最適合的事情。亦即，那是考慮兩者的連接時間時，實現 最高速，且準確的動作。並且，這種結構不必追加複雜的 電路設計及複雜的製造上過程，藉由使用現行的電路設計 的基準設計及過程而容易實現，因此不會造成集成化的妨 礙。 在這裡敘述有關驅動電位VI的更詳細說明。 現在’將連接位元線和數據總線時被放大為理想的位 元線電位定義為電位VB。結果藉由將自列解碼器輸出的 列選擇信號的電位設定為“電位VB + Vt (構成傳輸閘的 電晶體臨界值）”，位元線的電位在從電位HVcc放大為 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0><297公| ) -12- (請先閲讀背面之注意事項再填寫本頁) 、π " A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（10 > 電位VB時通電傳輸閘。它表示位元線的放大動作不充份 時，本發明傳輸閘通電的時間，列選擇信號不依賴從列解 碼器輸出於列線的時間。亦即，那是實際監視位元線上的 電位，依其狀態決定時間^ 一方面，如果圖三所示的第2型單位解碼器YDi時的 例也參閱上述說明，即可容易了解。此時，對於反相器125i 的PMOS201的一方電極，提供列解碼器控制信號0 CL ^此列解碼器控制信號0 CL的電位被設定為驅動電位VI 。由於這種例在後述實施例中說明，因此也許依其說明而 更容易理解。 接著’ 一面參閱圖八，一面敘述有關驅動電位VI的 設定範圍說明。考慮它之前，預先將位元線預先充電為電 源電位Vcc—半的電位HVcc ,確認傳輸閘的電晶體的臨 界值為Vt。 首先，在圖八（A)，雖表示驅動電位vi高於電位 ‘HVcc + Vt”時的例’但此時，由於傳輸閘的電晶體和 位元線的電位沒有關係通電，因此具有不能避免前述障礙 的可能性。因此，所謂“VI $ HVcc + Vt”的關係，成 為設定驅動電位VI時的第1條件。而且，在囷八（b ) ，雖表示驅動電位VI低於電位“ HVcc + Vt，，時的例， 但此時，經常停止傳輸閘的電晶體。如果是這樣，傳輸閘 就同樣地不能達成開關應有的功能。因此，所謂“ 乏 Vt”的關係，成為設定驅動電位V1時的第2條件。 因此，如果考慮這些點，設定驅動電位V1的範固， 冬紙張尺度適财關家轉(CNS)A4im( 210X297^ )' •13- --------^ -裝------訂------{綵 · (請先閲讀背面之注意事項再填寫本頁) 298C52 A7 B7 下式：

五、發明説明（U 就滿足“ Vt S VI $ HVcc + Vt ”關係的範園。亦即， 設定驅動電位VI的範圍，就等於較預充電位元線的電位 HVcc在僅高於傳輸閘的電晶體臨界值Vt部份的電位（ HVcc + Vt )以下，表示傳輸閘的電晶體產生開關應有 功能界限的臨界值Vt以上。 本發明人，對於使用圖七（X部）說明的“位元線上 的數據破壞”經實驗結果，發現如下的事情。即位元線的 電位被放大至“ Vcc/3 ”以後，如果連接位元線和數據總 線’就不容易發生這樣的破壞》此時，如果位元線對中， 應該放大於High方面的位元線，和應該放大於位元線和 LOW方面的位元線被放大的程度被定義為相同，就成立 VI = HVcc — ( Vcc/3 ) / 2 + Vt。 如果在本公式代入現在一般DRAM所使用的下列數 值， (1 ) Vcc = 5V，HVcc = 2.5V，Vt = 〇,8V 時， 成為 VI = 2.46V， (2 ) Vcc = 3V，HVcc = 1.5V，Vt = 〇.6V 時， 成為 VI = 1.6V。 因此，無論任何情形都是外部電源電位Vce的約1/2 ，驅動電位VI在外部電源電位Vce的—半電位附 近的數值’才可以說是理想。 由於藉由將驅動電位VI設定為一半的電位, 而可利用配置於記解元陣騎近的__半電位的供 ΜΛ張尺度適用中國國家梂準(7^77娜(210X297公釐 14 · ---------^ -裝------訂-----γ綵 - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 A7 B7 經濟部中央橾準局負工消費合作社印製 五、發明説明（l2 給配線（主要供給為預充電的電位配線），因此簡單實現 實施如上述高速而且準確動作的dram電路。亦即，從 現行的電路依極單純的變更設計，而且，不必實際增加製 造過程’實現這種高品位的電路。這種事情，對於實施龐 大的投資製造半導體記憶裝置的廠商而言，從經濟方面看 來是有效果的事情。 其次，提供給這種列解碼器的輸出單位，亦即列信號 線的列選擇信號的電位VI，被設定於外部電源電位Vcc 的一半電位HVcc附近時，敘述有關將數據窝入記憶單元 陣列的窝入動作改良的說明》 如上述如果將驅動電位VI，經常設定於外部電源電 位Vcc的一半電位HVcc，由於傳輸閘的電晶體的閘極電 位’形成略高於一半的電位HVcc，因此提高位元線和數 據總線的阻抗，具有增加窝入動作所需要時間的可能性》 預料這種情況時，如圖九所示在PMOS201的一方電 極配置電源轉換電路900。 此電源轉換電路900，可由電源選擇信號0v轉換電 源，由將其電源選擇信號0 v輸入閘極的PMOS901，和 經介反相器903提供電源選擇信號0 v的PMOS905所構 成。 此PMOS901的一方電極被連接於電源電位Vcc，他 方的電極被連接於PMOS201的一方電極，當電源選擇信 號0 v在LOW電位時，對於單位解碼器YDi提供電源電 位 Vcc 〇 木紙張尺度適用中國國家標準（CNS ) A4規格（2丨0 X 297公釐） -15- ---------------,ιτ------- ^ •* (锖先閲讀背面之注意事項再填寫本頁) ^98652 A7 B7 經濟部中央標隼局男工消費合作杜印製 五、發明説明（I3 ) 此PMOS905的一方電極被連接於電源電位Vcc的一 半電位HVcc，他方的電極被連接於PMOS201的一方電 極，電源選擇信號0 v在High電位時，對於單位解碼器 YDi提供電位Vcc。 亦即，於窝入動作時由於藉由將電源選擇信號0 v， 設定為LOW電位時，對於單位解碼器YDi提供電源電位 Vcc ’因此來自列解碼器的輸出電位就變成電源電位Vcc 電位。而且’於讀出動作時由於藉由將電源選擇信號0 v 設定為High電位，而對於單位解碼器YDi提供一半的電 位HVcc ’因此來自列解碼器的輸出電位變成一半的電位 HVec ’達成如上述本發明特徵上的效果。 因此具有增加窝入動作所需要時間的可能性時，藉由 使用電源轉換電路900，說不定可消除造成妨礙高速化的 主要因素，也許可享受因本發明而獲得的價值》 雖在本圖九表示適用第1型單位解碼器時的例，但如 果參閱上述說明’也許可容易理解適用第2型單位解碼器 時的例。 其次’ 一面參閱圖十，一面敘述更良好的實施例說明 。在上述的實施例，預料增加窝入動作所需要的時間時， 藉由使用電源轉換電路，嘗試維持高速化》在本實施例的 結構’雖可充份享受因本發明而獲得的價值，但上述實施 例時’具有控制電源選擇信號時間的必要性。如果適用以 下所說明的其他實施例的結構，就沒有這樣控制的必要性 ’可依更簡單的結構獲得本發明的效果。在本實施例，敘 HI ^^1· ^^^1 n ^^41 n ^ϋ·· ^^^1 tl^i f 戈J (請先閱讀背面之注意事項再填寫本頁)

經濟部中央標準局負工消費合作社印製 A7 —____B7___ 五、發明説明（I4) 述有關適用第2型單位解碼器的例說明。 在本實施例，對於單位解碼器YDi’提供列解碼器控制 信號0 CL、0 CL的反相器中1001、1003中，反相器 1003被連接於讀出放大器活性化信號供給線SLp。 對於此反相器1001輸入控制信號0 X，響應它輸出 列解碼器控制信號0 CL。此列解碼器控制信號0 CL， 係提供給NMOS301的閘極，同時提供反相器1003的輸入

。此反相器1003響應其輸入輸出列解碼器控制信號0 CL 〇 此反相器1003係由PMOS1005及NMOS1007所構成 。此PMOS1005及NMOS1007的閘極被連接於反相器的 輸入，此兩者的一方電極被連接於反相器的輸出》 NMOS1007的他方電極被連接於接地電位Vss。在這裡具 有特徵的是PMOS1005的他方電極被連接於讀出放大器活 性化信號供給線SLp。反相器1001係一般的CMOS型反 相器’對於此反相器中的PMOS的一方電極提供電源電位 Vcc。 茲敘述有關本實施例電路動作的說明如下：此時，如 果參閱圖四的時間圖及前述說明，也許可獲得更良好的理 解。 在這裡說明的DRAM和一般的DRAM相同於待機時 ，讀出放大器活性化信號供給線SLp被預充電於電源電位 的一半電位HVcc。以後，對於字線提供由字線所選擇的 行選擇信號，依據被容納於記憶單元的數據在位元線上產 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） ' ' • 17- (請先Μ讀背面之注意事項再填寫本頁) 訂 298C52 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（15) 生電位變化。然後’如果提供讀出放大器控制信號0 SA ，該讀出放大器活性化信號供給線SLp上的電位就從一半 的電位HVcc緩慢地朝電源電位Vcc充電。亦即，緩慢地 上升讀出放大器活性化信號的電位電平。 此時’控制信號0 X變成High電位，對於反相器1〇〇3 的輸入提供LOW電位的信號，同時列解碼器控制信號0 CL變成LOW電位。然後，由列解碼器1〇3選擇所希望的 列，對於該列的列線CL1提供列選擇信號。反相器1〇〇3 響應從反相器1001輸出的LOW電位信號，輸出High電 位的列解碼器控制信號0 CL。 此時，由於反相器1003的PMOS1005的一方電極， 被連接於讀出放大器活性化信號供給線SLp，因此提供給 反相器的驅動電位VI’就隨著讀出放大器活性化信號供給 線SLp上的電位變化上升。因此，提供給傳輸閘TQ1、 TGi閘極的列選擇信號電位電平也緩慢上升。 最後讀出放大器活性化信號供給線SLp的電位，在本 結構雖上升至電源電位Vcc電平程度，但由於視為驅動放 大位元線上的電位差讀出放大器的讀出放大器活性化信 號的電位變化決定驅動電位VI，，因此本結構也和前述實 施例相同和監視位元線上的電位實際上是相同。 亦即，由位元線上的電位放大程度和列選擇信號的電 位電平（列線的電位電平），自動地決定連接位元線和數 據總線的時間β並且，儘管預料增加窝入動作所需要的時 間時’由於提供給列解碼器中各單位解碼器的駆動電位 (請先閲讀背面之注意事項再填寫本頁)

I 、·*'* τ 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210X297公釐） -18 - 經濟部中央橾率局貝工消費合作社印裝 208652 發明説明（l6 ) VI’最後仍然上升至電源電位Vcc電平，因此消除說不定 造成妨礙高速化的主要因素。 如果依本實施例的結構，加上在上述本發明的各種適 用例說明中所述的各種效果，可獲得如下更大的效果。 亦即，只要是適用第2型單位解碼器的半導體記憶裝 置’如果連接讀出放大器活性化信號供給線SLp和輸出列 解碼器控制信號0 CL的反相器，就實現本實施例的結構 。而且’儘管預料增加如前述窝入動作時間時，仍依本結 構克服。 而且，在這裡維說明適用第2型單位解碼器的例，但 適用第1型單位解碼器時形成如囷十一所示的結構。此時 ’原則上可考慮和前述例相同。 在本例，第1單位解碼器的NMOS201的一方電極被 連接於讀出放大器活性化信號供給線SLp。此時，由於認 為如果參閱上述例即可容易理解動作等的詳細說明，因此 省略超過此範圍的說明。 如果依這種實施例的結構，就更簡單地實現實施如上 述的高速而且準確動作的DRAM電路》亦即，由於如果 連接讀出放大器活性化信號供給線SLp和輸出列解碼器控 制信號4 CL的反相器，就達成該結構，因此從現行的電 路依極單純的變更設計，而且，實際上不必增加製造過程 ’實現這種高品位的電路。這種事情對於半導體麻商而言 ，從經濟方面看來是更有效的事情。 本發明雖使用例證的實施形態說明，但本說明不可以 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） -19- (請先閲讀背面之注意事項再填寫本頁) 訂 --------B7 五、發明説明（l7 ) 限定的意思接收。本業者藉由參考本說明也許明白本例證 的各種實施形態變更，以及本發明的其他實施形態。因此 認為申請專利範固也許當做將那些所有的變更或實施形 態包括於本發明的真正範園彌補》 〔產業上之利用可能性〕 如上述，如果將本發明適用於半導體記憶裝置，就實 現半導體記憶電路的高速化，同時實現確實的動作。而且 ，因極簡單的設計變更而可實現，因此實現不必除外高集 成化’而且不必使任何製造過程複雜化的高品位半導雜記 憶裝置。 ° 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家橾準（CNS ) Μ規格（210Χ297公釐） -20-

Claims (1)

1. A8 B8 C8 D8 六、申請專利範圍 經濟部中央揉準房員工消费合作社印裝 1.一種記憶電路，係具備多數的字線和配置以便交又於前 述字線的多數位元線對，和被連接於前述字線和前述位 元線對的交又點，分別記憶數據的多數記憶單元，和響 應自讀出放大器活性化信號供給線提供的讀出放大器活 性化信號放大前述位元線上電位的讀出放大器，和依據 行址信號從前述多數字線選擇所希望字線的行解碼器電 路，和數據總線，和屬於分別配置於前述多數的位元線 對和前述數據總線之間的多數傳輸用電晶體，而各電晶 體的一方電極係連接於前述位元線對，他方的電極被連 接於前述數據總線，對於該控制電極提供列選擇信號的 前述多數傳輸用電晶體，和依據列位址對於前述多數傳 輸用電晶體的控制電極輸出列選擇信號的列解碼器電路 ’具備為驅動各要素的電源電位及特別低於電源電位基 準電位的記憶電路中’其特徵係在前述列電路的輸出部 ，配置具有輸入端子及輸出端子的反相器電路，此反相 器係由具有第1、第2電極及第1控制電極的第i導電 型MOS電晶體，及具有第3、第4電極及第2控制電極 的第2導電型MOS電晶體所構成，前述第丨及第2控制 電極被連接於前述輸入端子，前述第丨及第3電極被連 接於前述輸出端子，對於前述第2電極提供低於前述電 源電位高於前述基準電位的驅動電位，對於前述第4電 極提供前述基準電位者。 2·根據申請專利範圍第1項所述之記憶電路，其中前述驅 動電位係表示前述傳輸用電晶體臨界值的電位以上，而 m張纽適用中因^^ (CNS >从胁(210><297公釐了 -21 - 經濟部中央標準局負工消费合作社印裝 208652 b8 C8 ___ —__D8 六、申請專利範圍 ' — 且，在前述電源電位的一半電位增加前述臨界值所示電 位的電位以下者〇 3.根據申請專利顧第2項所述之記憶電路，其中前述驅 動電位係前述電源電位和前述基準電位的中間電位者。 4·根據申請專利範圍第1項所述之記憶電路，其中前述驅 動電位係響應前述讀出放大器活性化信號供給線電位的 電位者。 5. 根據申請專利範圍第4項所述之記憶電路’其中前述第2 電極係被連接於供給前述驅動電位的第2反相器的輸出 ，此第2反相器係由具有第5及第6電極的第j導電型 的MOS電晶體，及具有第7及第8電極的第2導電型的 MOS電晶體所構成’前述第5及第7電極被連接於前述 第2反相器的輸出，前述第6電極被連接於前述讀出放 大器活性化仏號供給線，藉由對於前述第8電極提供前 述基準電位，而使前述驅動電位響應前述讀出放大器活 性化信號供給線的電位變化者。 6. —種s己憶電路，係具備字線和配置以便交又於前述字線 的位元線，和連接於前述字線和前述位元線的交又點， 記憶數據的記憶單元，和依據行址信號對於前述字線提 供行選擇信號的行解碼器電路，和數據總線，和屬於配 置於前述位元線和前述數據總線之間的傳輸用電晶體， 而此電晶體的一方電極係連接於前述位元線，他方的電 極被連接於前述數據總線，對於該控制電極提供列選擇 信號的前述傳輸用電晶體，和依據列位址信號對於前述 本紙張尺度逋用中國國家標準（CNS ) A4说格（2丨0><297公^ -22· (請先閲讀背面之注意事項再填寫本頁) -* A8 B8 C8 D8 298G52 六、申請專利範圍 傳輸用電晶體的控制電極輸出前述列選擇信號的列解碼 器電路’具備為堪動各要素的電源電位及特別低於電源 電位基準電位的記憶電路中，其特徵係提供給前述傳輸 用電晶體控制電極的前述列選擇信號的電位，藉由設定 為低於前述電源電位高於前述基準電位，前述傳輸用電 晶體係視前述位元線的電位通電者。 根據申請專利範圍第6項所述之記憶電路，其中前述列 選擇信號的電位’係前述傳輸用電晶體的臨界值所示的 電位以上，而且，在前述電源電位的一半電位增加前述 臨界值所示電位的電位以下者。 8.根據申請專利範圍第7項所述之記憶電路，其中前述列 選擇信號的電位係前述電源電位和前述基準電位的中間 電位者。 9·根據申請專利範園第6項所述之記憶電路，其中具備響 應從讀出放大器活性化信號供給線提供的讀出放大器活 性化信號放大前述位元線上電位的讀出放大器，前述列 選擇信號的電位係響應前述讀出放大器活性化信號供給 線電位的電位者。 10.—種記憶電路之控制方法，係具備記憶數據的記憶單元 ，和連接於此記憶單元的位元線，和響應自讀出放大器 活性化信號供給線提供的讀出放大器活性化信號放大 前述位元線上電位的讀出放大器，和數據總線，和屬於 響應列選擇信號連接前述位元線和前述數據總線的轉 換電晶禮，而一方的電極被連接於前述位元線，他方的 本紙張尺度適用中®國家標導1 (CNS)A4規格（210x297公釐） -23- (请先聞讀背面之注意事項再填寫本頁) T 經濟部中央橾準局貝工消费合作社印*L

   中請專利範圍 經濟部中央標準局工消費合作社印製 電極被連接於前述數據總線，對於控制電極提供列選擇 信號的前述轉換電晶體’和輸出前述列選擇信號的列解 碼器的記憶電路之控制方法中，其特徵係被輸出前述列 選擇信號以後’前述位元線上的電位被放大至因應前述 轉換電晶體臨界值的電位以下時，通電此電晶體者。 根據申請專利範圍第10項所述之記憶電路之控制方法 ’其中前述列選擇信號的電位係響應自讀出放大器活 性化信號供給線供給的讀出放大器活性化信號者》 12.—種記憶電路之控制方法，係具備記憶數據的記憶單元 ’和被連接於此記憶單元的位元線，和數據總線，和屬 於響應列選擇信號連接前述位元線和前述數據總線的 傳輸閘電晶體，而一方的電極被連接於前述位元線，他 方的電極被連接於前述數據總線，對於控制電極提供列 選擇信號的前述傳輸閘電晶體’和輸出前述列選擇信號 列解碼器的記憶電路之控制方法中，其特徵係連接前述 位元線和前述數據總線的時間，僅由提供給前述傳輸閘 控制電極的列選擇信號電位和連接於前述一方電極的 位元線上電位決定者。

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   I 298652 10. -9 ，丨-' ;r-： 84lftl6〇k專利案說明書修正本 -—-一·_ f、” W 犀 申請曰期 84 12.3 0 案 號 類 別 e?\\C ^//φ ) \/0ν • n s -Μ -Λ_ Α4 C4 Int.· Cl I 298652 (以上各欄由本局填註） 經濟部中央標準局員Η消費合作社印製 雲鋈專利説明書 發明交孩 '新型名稱 中 文 半導體記憶電路及其控制方法 英 文 姓 名 一、高橋信也 曰本 ShinyaTAKAHASHI JAPAN 國 籍 曰本東京都港區虎/門1 丁目7番12號 沖電氣工業股份有限公司内 _ 發明乂 一'創作人 二、，本田隆 曰本 住、 居所 Takashi HONDA JAPAN 曰本東京都港區虎/門1 丁目7番12號 沖電氣工業股份有限公司内 姓 名 (名稱） 曰商沖電氣工業股份有限公司 沖電氣工業株式會社 Oki Electric Industry Co., Ltd. 國 籍 曰本 JAPAN 三、申請人 住、居所 (事務所） 日本東京都港區虎/門1 丁目7番12號 代表人 姓 名 澤村紫光 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公董j »31