KR920018763A - 다이내믹 ram - Google Patents

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KR920018763A
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히로유끼 야마우찌
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다니이 아끼오
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Abstract

내용 없음

Description

다이내믹 RAM
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예의 다이내믹 RAM의 판독회로 및 그 주변부의 회로도,
제2도는 마찬가지로 다이내믹 RAM의 판독회로 및 그 주변부의 블록도,
제3도(a)는 제1도의 다이내믹 RAM의 요부의 구체적 회로도,
제3도(b)는 동도면(a)의 각부의 타임차아트,
제4도는 센스앰프회로 SAn의 구체적회로도.

Claims (10)

  1. 어드레스선택용 트랜지스터와 정보기억용 커패시터로 이루어진 복수의 메모리셀이 비트선과 워드선의 교차점에 매트릭스 배치되어서 구성된 복수의 메모리배열과, 상기 비트선을 제1의 프리사아지전위로 프리차아지시키는 제1의 프리차아지회로와, 공통데이터선선택신호에 의해 상기 복수의 메모리 배열의 비트선과 공통데이터선을 결합시키는 컬럼어드레스디코우더회로와, 상기 복수의 메모리배열 중 상기 어드레스에 대응해서 실질적으로 선택해야할 메모리셀이 존재하는 메모리배열에 대해서만 그워드선의 선택동작을 행하는 워드선선택회로와, 이 워드선(선택회로에 의해서 선택된 워드선의 신호의 증폭동작을 행하는 센스앰프회로와, 상기 선택된 워드선에 대응해서 센스앰프회로를 선택하는 선택회로와, 상기 센스앰프회로의 증폭동작에 필요한 동작전압으로서 전원전압 및 접지전압을 각각 공급하는 공통소오스선과 상기 어드레스에 대응해서 실질적으로 선택해야할 메모리셀이 존재하는 메모리배열에 대응한 상기 공통데이터선을 그비선택기간만이아니라 선택기간에도 결합시키는 스위치와 상기 센스앰프회로의 비선택기간에 상기 공통소오스선을 제2 및 제3의 프리차아지전위로 각각 프리차아지시키는 제2의 프리차아지회로를 구비한 것을 특징으로 하는 다이내믹 RAM.
  2. 제1항에 있어서, 센스앰프회로는, 래치령태로된 CMOS인버어터회로를 포함하고, 상기 CMOS 인버어터회로를 구성하는 N채널 MOSFET와 P채널 MOSFET의 소오스가 각각 공통화되어, 그 증폭동작기간에는 상기 N채널 MOSFET의 공통소오스선에는 접지전압이 공급되고, 상기 P채널 MOSFET의 공통소오스선에는 전원전압이 공급되고, 그비선택기간에는 상기 공통소소으선은 각각 제2 및 제3의 프리차아지전위로 프리차아지되는 것을 특징으로 하는 다이내믹 RAM.
  3. 제1항에 있어서, 제2 및 제3의 프리차아지전위는 동일한 전위이고, 또한 그 전위는 비트선의 프리차아지전위인 제1의 프리차아지전위와 대체로 동일한 전위인 것을 특징으로 하는 다이내믹 RAM.
  4. 제1항에 있어서. 제2및 제3의 프리차아지전위는 상이한 전위이며, 그전위의 한쪽은 비트선의 프리차아지전위인 제1의 프리차아지전위와 대체로 동일한 전위이고, 또한 그전위에 프리차아지되는 쪽의 공통소오스선을 비선택기간만이 아니라 선택기간에도 스위치를 개재해서 공통데이터선과 결합시키는 것을 특징으로 하는 다이내믹 RAM.
  5. 제2항에 있어서. 센스앰프회로를 구성하는 N채널 MOSFET의 공통소오스선과 공통데이터선을, 그 비선택 기간만이 아니라 선택기간에도 스위치를 개재해서 결합시키는 것을 특징으로 하는 다이내믹 RAM.
  6. 제2항에 있어서, 센스앰프회로를 구성하는 P채널 MOSFET의 공통소오스선과 공통데이터선을 그비선택기간만이 아니라 선택기간에도 스위치를 개재해서 결합시키는 것을 특징으로 하는 다이내믹 RAM.
  7. 제1항에 있어서, 공통데이터선은, 그것이 선택상태로되어 그 공통데이터선에 비트선으로부터의 정보가 전달된후에, 온상태로되는 메인앰프회로의 입력단자 및 기록회로의 출력단자가 결합되는 것을 특징으로 하는 다이내믹 RAM.
  8. 제7항에 있어서, 메모리 배열의 선택기간중, 메인앰프회로의 활성화기간에만, 상기 선택메모리배열에 대응하는 센스앰프회로의 공통소오스선과 공통데이터선을 결합시키고 있는 스위치를 오프상태로 시키는 것을 특징으로 하는 다이내믹 RAM.
  9. 제7항에 있어서. 메모리배열에 대응하도록 형성된 공통데이터선부하회로는, 공통데이터선을 풀업하는 회로를 포함하고, 상기 풀업회로에 접속되어있는 전원은, 각각 메모리배열에 대응해서 배설된 센스앰프회로의 전원전압이 공급되는 공통소오스선으로부터 공급되는 것을 특징으로 하는 다이내믹 RAM.
  10. 제7항에 있어서. 메모리배열에 대응하도록 배설된 공통데이터선 부하회로는, 공통데이터선을 풀다운하는 회로를 포함하고, 상기 풀다운회로에 접속되어 있는 전원은, 각각 메모리배열에 대응해서 배설된 센스앰프회로의 접지전압이 공급되는 공통소오스선으로부터 공급되는 것을 특징으로 하는 다이내믹 RAM.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920004217A 1991-03-15 1992-03-14 다이내믹 ram KR960011201B1 (ko)

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