KR100731080B1 - 에스램 소자의 구조 - Google Patents

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Abstract

본 발명은 에스램 소자의 구조에 관한 것으로, NMOS의 소스에 연결된 컨택을 활성 영역의 꺾인 부위 대신에 직선 부위에 형성한다. NMOS 소스 컨택은 대응하는 PMOS 드레인 컨택과 동일한 선 상에 위치하는 것이 바람직하고, 해당 게이트를 기준으로 NMOS 드레인 컨택과 대칭이 되는 지점에 위치할 수 있다. NMOS 소스 컨택끼리는 서로 비대칭의 위치에 배치될 수 있고, 활성 영역의 꺾인 부위 형태가 둥그렇게 형성될 수 있다. 이에 따라 활성 영역과 컨택의 공정 마진을 확보할 수 있고 누설전류 특성을 개선할 수 있으며 수율을 향상시킬 수 있다. 또한, 활성 영역의 전위를 방지할 수 있고 기존의 열처리 공정을 생략하여 공정 단순화 및 원가 절감을 이룰 수 있다.
에스램, 셀 레이아웃, 컨택 마진, NMOS 소스 컨택, 활성 영역의 직선 부위

Description

에스램 소자의 구조{Structure of SRAM Device}
도 1은 종래 기술에 따른 에스램 소자의 셀 레이아웃 개략도.
도 2는 도 1의 A-A선 단면도.
도 3은 본 발명의 실시예에 따른 에스램 소자의 셀 레이아웃 개략도.
도 4는 도 3의 B-B선 단면도.
도 5a와 도 5b는 본 발명의 다른 실시예에 따른 에스램 소자의 셀 레이아웃 개략도.
<도면에 사용된 참조 번호의 설명>
10a, 20a: NMOS 트랜지스터 10b, 20b: PMOS 트랜지스터
11a, 21a: N-웰 11b, 21b: P-웰
12, 22: 소자 분리막 13, 23: 활성 영역
14, 24: 게이트 15a, 25a: 소스
15b, 25b: 드레인 16a, 16b, 16c, 26a, 26b, 26c, 26d: 컨택
17, 27: 금속 배선 18, 28: 실리사이드막
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 셀 레이아웃을 변경하여 NMOS의 소스 컨택의 위치를 이동시킴으로써 컨택 공정 마진을 확보하고 누설전류 특성을 개선한 에스램 소자의 구조에 관한 것이다.
잘 알려진 바와 같이, 반도체 메모리 소자의 일종인 에스램(SRAM) 소자는 디램(DRAM) 소자와 달리 전원이 공급되는 동안에는 저장된 정보가 그대로 남아 있어 주기적인 재충전(refresh)이 필요 없고, 디램에 비해 집적도는 작지만 소비전력이 적고 처리속도가 빠르다. 에스램 셀(cell)은 일반적으로 모두 여섯 개의 트랜지스터, 즉 두 개의 풀-다운(pull-down) 트랜지스터, 두 개의 풀-업(pull-up) 트랜지스터, 두 개의 액세스(access) 트랜지스터로 이루어진다.
도 1은 종래 기술에 따른 에스램 소자의 셀 레이아웃 개략도이고, 도 2는 도 1의 A-A선 단면도이다.
도 1과 도 2를 참조하면, 풀-다운 NMOS 트랜지스터(10a)와 풀-업 PMOS 트랜지스터(10b)를 형성하기 위하여 실리콘 기판에는 N-웰(11a)과 P-웰(11b)이 형성된다. 실리콘 기판에 형성된 소자 분리막(12)에 의하여 활성 영역(13, active area)이 정해지며, 활성 영역(13)을 가로지르도록 게이트(14)가 실리콘 기판상에 형성된다. 소스/드레인(15a/15b)은 게이트(14) 양쪽의 활성 영역(13) 안에 각각 형성된다. 소스/드레인(15a/15b)과 게이트(14)는 각각 컨택(16a, 16b, 16c)을 통해 상부의 금속 배선(17)과 연결되며, 소스/드레인(15a/15b)과 게이트(14)의 상부면에는 각각 실리사이드막(18)이 형성된다.
이러한 구성을 가지는 에스램 셀에 있어서, PMOS 드레인(15b)의 컨택(16b) 형성 지역과 NMOS 소스(15a)의 컨택(16a) 형성 지역은 에스램의 리드/메모리(read/memory) 동작과 관련하여 누설전류를 유발할 수 있는 취약 부위이다. 그러나 종래의 에스램 소자는 레이아웃(layout) 상에서부터 야기되는 공정 마진(margin) 부족을 피할 수가 없다. 즉, 도 1에 도시된 바와 같이, PMOS(10b)의 경우는 활성 영역(13)의 양쪽 끝 부위에 컨택(16b)이 위치하고, NMOS(10a)의 경우는 활성 영역(13)의 꺾인 부위에 컨택(16a)이 위치하기 때문에, 활성 영역과 컨택 관련 공정의 마진이 부족할 수밖에 없다. 특히, 활성 영역(13)의 꺾인 부위에 컨택(16a)이 위치하는 NMOS(10a)의 경우, 조금이라도 컨택 정렬이 잘못되거나 컨택 크기가 커지게 되면 에스램 소자의 누설전류 특성에 악영향을 미칠 수 있다.
또한, 활성 영역(13)의 꺾인 부위에 컨택(16a)이 위치하는 경우, 활성 영역(13)은 컨택 공간을 최대한 확보하기 위하여 모난(sharp) 형태를 가지게 된다. 그러나 이러한 형태는 응력이 집중되어 활성 영역(13)의 전위(dislocation)에 영향을 주는 취약한 구조로써, 이를 해결하려면 후속 열처리 공정이 추가로 필요하게 된다.
더구나, PMOS 드레인(15b)의 컨택(16b)과 NMOS 소스(15a)의 컨택(16a)은 도 2에 도시된 바와 같이 금속 배선(17)을 통해 함께 묶여 있음에도 넓은 소자 분리막(12)을 이용하여 분리시킴으로써 금속 배선 공정의 마진을 감소시키고 있다. 이 또한 컨택 정렬 및 크기 문제로 누설전류 특성에 악영향을 미칠 수 있다.
본 발명의 목적은 에스램의 셀 레이아웃을 변경하여 컨택 공정 마진을 확보 하고 누설전류, 대기전류(standby current) 등의 전기적 특성을 개선하며 에스램 소자의 수율을 향상시키기 위한 것이다.
본 발명의 다른 목적은 활성 영역의 모난 형태를 개선하여 응력 집중을 완화하고 활성 영역의 전위를 방지하며 후속 열처리 공정을 생략하여 공정 단순화 및 원가 절감을 이루고자 하는 것이다.
이러한 목적들을 달성하기 위하여, 본 발명은 다음과 같은 구성의 에스램 소자 구조를 제공한다.
본 발명에 따른 에스램 소자의 구조는 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하며, 실리콘 기판에 형성되는 N-웰과 P-웰; 활성 영역을 정하기 위하여 실리콘 기판에 형성되는 소자 분리막; 활성 영역을 가로질러 실리콘 기판 상에 형성되는 게이트; 게이트 양쪽의 활성 영역 안에 각각 형성되는 소스/드레인; 소스/드레인과 게이트에 각각 연결되는 컨택을 포함하여 구성된다. 특히, 컨택 중에서 NMOS의 소스에 연결된 컨택은 활성 영역의 직선 부위에 형성되는 것이 특징이다.
본 발명의 에스램 소자 구조에서, NMOS 소스 컨택은 대응하는 PMOS 드레인 컨택과 동일한 선 상에 위치하는 것이 바람직하며, 해당 게이트를 기준으로 NMOS 드레인 컨택과 대칭이 되는 지점에 위치할 수 있다. 또한, NMOS 소스 컨택은 서로 비대칭의 위치에 배치될 수 있다. 활성 영역의 꺾인 부위 형태가 둥그렇게 형성되는 것이 바람직하다.
실시예
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.
도 3은 본 발명의 실시예에 따른 에스램 소자의 셀 레이아웃 개략도이고, 도 4는 도 3의 B-B선 단면도이다.
도 3과 도 4를 참조하면, 에스램 소자의 풀-다운 NMOS 트랜지스터(20a)와 풀-업 PMOS 트랜지스터(20b)를 형성하기 위하여 실리콘 기판에 각각 N-웰(21a)과 P-웰(21b)이 형성된다. 또한, 실리콘 기판에는 예컨대 얕은 트렌치 분리법(STI)을 이용하여 소자 분리막(22)이 형성된다. 소자 분리막(22)에 의하여 활성 영역(23)이 정해지며, 실리콘 기판 상에는 게이트(24)가 활성 영역(23)을 가로질러 형성된다. 또한, 소스/드레인(25a/25b)은 게이트(24) 양쪽의 활성 영역(23) 안에 각각 형성된다. 소스/드레인(25a/15b)과 게이트(24)는 각각 컨택(26a, 26b, 26c, 26d)을 통해 상부의 금속 배선(27)과 연결되며, 소스/드레인(25a/25b)과 게이트(24)의 상부면에는 각각 실리사이드막(28)이 형성된다.
특히, 본 실시예의 에스램 소자는 기존에 활성 영역(23)의 꺾인 부위에 위치 하던 NMOS(20a)의 소스 컨택(26a)을 직선 부위의 활성 영역(23)으로 옮겨 형성한다. 이에 따라 활성 영역과 컨택의 공정 마진을 확보할 수 있고, 누설전류, 대기전류 등의 전기적 특성을 개선하여 에스램 소자의 수율을 향상시킬 수 있다.
PMOS 드레인 컨택(26b)과 동일한 선 상에서 활성 영역(23)의 직선 부위로 NMOS 소스 컨택(26a)의 위치를 변경하는 이유는 이온주입 및 활성 영역과 관련된 제반 설계규칙을 어기지 않게 하기 위함이다. NMOS 소스 컨택(26a)의 위치는 활성 영역과 컨택 관련 공정의 마진을 고려하여 결정될 수 있으며, 최대 이동 가능 위치는 해당 게이트(24)를 기준으로 NMOS 드레인 컨택(26d)과 대칭이 되는 지점이다.
도 5a와 도 5b는 본 발명의 다른 실시예에 따른 에스램 소자의 셀 레이아웃 개략도이다.
도 5a에 도시된 바와 같이, NMOS 소스 컨택(26a)을 활성 영역(23)의 직선 부위에 배치하면, 활성 영역(23)의 꺾인 부위(23a)를 모나게 형성할 필요가 없다. 따라서 이 부위(23a)를 둥그렇게 형성하여 응력 집중을 완화하고 활성 영역(23)의 전위를 방지할 수 있다. 또한, 후속 열처리 공정을 생략하여 공정 단순화 및 원가 절감을 이룰 수 있다.
또한, 도 5b에 도시된 바와 같이, 추가적인 공정 마진을 확보하기 위해 NMOS 소스 컨택(26)의 위치를 비대칭으로 배치할 수 있다. 이러한 구조는 단위 셀을 반복하여 그리는 에스램 설계에서 컨택 공정 마진을 추가로 확보할 수 있다.
이상 설명한 바와 같이, 본 발명의 에스램 소자 구조는 활성 영역의 꺾인 부 위 대신에 직선 부위에 NMOS의 소스 컨택을 배치함으로써, 활성 영역과 컨택의 공정 마진을 확보하는 것이 가능해지며, 누설전류, 대기전류 등의 전기적 특성을 개선하여 에스램 소자의 수율을 향상시킬 수 있다.
또한, NMOS 소스 컨택을 활성 영역의 직선 부위에 배치하면 활성 영역의 꺾인 부위를 모나게 형성할 필요가 없으므로, 이 부위를 둥그렇게 형성하여 응력 집중을 완화하고 활성 영역의 전위를 방지할 수 있다. 또한, 후속 열처리 공정을 생략하여 공정 단순화 및 원가 절감을 이룰 수 있다.
한편, NMOS 소스 컨택의 위치를 비대칭으로 배치하여 컨택 공정 마진을 추가로 확보할 수 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (5)

  1. NMOS 트랜지스터와 PMOS 트랜지스터를 구비하는 에스램 소자에 있어서,
    실리콘 기판에 형성되는 N-웰과 P-웰;
    활성 영역을 정하기 위하여 상기 실리콘 기판에 형성되는 소자 분리막;
    상기 활성 영역을 가로질러 상기 실리콘 기판 상에 형성되는 게이트;
    상기 게이트 양쪽의 상기 활성 영역 안에 각각 형성되는 소스/드레인; 및
    상기 소스/드레인과 상기 게이트에 각각 연결되는 컨택;
    을 포함하며, 상기 컨택 중에서 상기 NMOS의 소스에 연결된 컨택은 상기 활성 영역의 직선 부위에 형성되는 것을 특징으로 하는 에스램 소자의 구조.
  2. 제1항에 있어서,
    상기 NMOS 소스 컨택은 대응하는 PMOS 드레인 컨택과 동일한 선 상에 위치하는 것을 특징으로 하는 에스램 소자의 구조.
  3. 제1항에 있어서,
    상기 NMOS 소스 컨택은 해당 게이트를 기준으로 NMOS 드레인 컨택과 대칭이 되는 지점에 위치하는 것을 특징으로 하는 에스램 소자의 구조.
  4. 제1항에 있어서,
    상기 NMOS 소스 컨택은 서로 비대칭의 위치에 배치되는 것을 특징으로 하는 에스램 소자의 구조.
  5. 제1항에 있어서,
    상기 활성 영역의 꺾인 부위 형태가 둥그렇게 형성된 것을 특징으로 하는 에스램 소자의 구조.
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