KR20100057507A - 성능 향상을 위한 신규 레이아웃 구조 - Google Patents

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Abstract

본 발명은 집적 회로를 제공한다. 상기 집적 회로는, 반도체 기판 상의 활성 영역; 상기 활성 영역에 배치되는 제1 전계효과 트랜지스터(FET); 및 상기 활성 영역에 배치되는 고립 구조;를 포함한다. 상기 제1 전계효과 트랜지스터(FET)는, 제1 게이트; 상기 활성 영역에 형성되며 제1 측면으로부터 상기 제1 게이트와 인접된 제1 영역 상에 배치되는 제1 소스; 및 상기 활성 영역에 형성되며 제2 측면으로부터 상기 제1 게이트와 인접된 제2 영역 상에 배치되는 제1 드레인;을 포함한다. 상기 고립 구조는, 상기 제1 드레인에 인접 배치되는 고립 게이트; 및 상기 활성 영역에 형성되며 상기 고립 게이트와 인접 배치되는 고립 소스;를 포함하며, 상기 고립 소스 및 상기 제1 드레인은 상기 고립 게이트의 다른 측면들 상에 구비된다.
집적 회로, 활성 영역, 전계효과 트랜지스터, FET

Description

성능 향상을 위한 신규 레이아웃 구조{A NOVEL LAYOUT ARCHITECTURE FOR PERFORMANCE ENHANCEMENT}
본 발명은 집적 회로와 같은 반도체 구조에 관한 것이다.
금속 산화막 반도체 전계효과 트랜지스터(MOSFET: metal-oxide-semiconductor field-effect transistor)와 같은 반도체 장치는 여러 기술적 수단들을 통해 소형화됨에 있어, 장치의 패킹 밀도(packing density) 및 장치의 성능은 장치의 설계(layout) 및 고립(isolation)에 의해 도전받는다. 표준셀 기반 설계(standard-cell base design) 도중, 표준셀은 자동-배치-루트 툴(auto-placement-route tool)에 의해 임의로 대체될 것이다. 인터-셀(inter-cell) 또는 인트라-셀(intra-cell) 레이아웃(layout)에서 장치의 소스(source)가 다른 장치의 드레인(drain)에 인접할 때 전기적 쇼트(electrical short) 문제를 회피하기 위해, 표준셀 레이아웃 설계에서 이하의 시도들이 적용된다. 첫째, 표준셀 레이아웃은 한 장치의 소스와 다른 장치의 드레인을 분리하기 위해 고립된 활성 영역 섬(active region island)을 채택한다. 둘째, 셀 범위와 활성 영역 사이에 공간이 확보된다. 하지만, 그러한 불연속적 활성 영역은 연속적인 활성 영역에 비해 열악한 장치 속 도 및 장치 성능을 갖는다. 다른 장치들의 소스 및 드레인 사이에 확보된 공간은 활성 영역을 단절시킨다(cut off). 활성 영역과 경계 사이에 확보된 공간은 활성 영역의 연속성을 단절시킨다.
이하의 설명은 여러 가지 실시예들의 다른 특징들을 실시하기 위한 많은 실시예들 또는 예들을 제공한다. 설명의 편의를 위해 부품들 및 배열들의 특정 예들이 이하에서 기술된다. 물론, 단지 예시적일 뿐이지 제한적인 것은 아니다. 게다가, 본 설명은 여러 예들에서 참조 번호 및/또는 단어들을 반복할 것이다. 이러한 반복은 단순성 및 명확성을 위한 것이며 설명되는 여러 실시예들 및/또는 구성들 간의 관계를 본질적으로 가리키는 것은 아니다. 더욱이, 제1 특징과 후속 설명에서의 제2 특징의 구성은 제1 특징과 제2 특징이 직접적으로 접촉하는 실시예들을 포함할 수 있으며, 또한 제1 특징과 제2 특징이 직접적으로 접촉하지 않도록 추가적인 특징들이 제1 특징과 제2 특징 사이에 형성될 수 있는 실시예들을 또한 포함할 수 있다.
도 1은 본 발명의 여러 관점들에 따라 해석되는 반도체 구조(100)의 평면도이다. 반도체 구조(100)는 이하에서 하나 이상의 실시예들에 따라 기술된다. 반도체 구조(100)는 반도체 기판(미도시)에 형성된 제1 활성 영역(102) 및 제2 활성 영역(104)을 포함한다. 반도체 기판은 실리콘 기판이다. 반도체 기판은 대안적으로 또는 추가적으로 다른 적합한 반도체 물질을 포함할 수 있다. 반도체 기판에 여러 개의 좁은 트렌치 아이솔레이션(STI : shallow trench isolation)이 형성됨으로써 제1 및 제2 활성 영역들이 결정되고 분리된다. 제1 활성 영역(102)에서 반도체 기판은 n-타입 도펀트(dopant)를 포함한다. 예를 들어, 제1 활성 영역(102)은 이온 주입법(ion implantation)에 의해 형성되는 n-웰(well)을 포함한다. 제2 활성 영역(104)에서 반도체 기판은 이온 주입 또는 확산에 의해 통합되는 p-타입 도펀트를 포함한다.
IC 셀(106)과 같은 하나 이상의 집적회로 셀(IC cell)이 활성 영역들(102, 104)에 형성된다. 다수의 IC 셀들이 형성된 활성 영역들(102, 104)은 연속적이며, 많은 서브 활성 영역들(102)이 고립 피쳐(isolation feature)들에 의해 분리되지 않으며 또한 많은 서브 활성 영역들(104)이 고립 피쳐들에 의해 분리되지 않는다. 따라서 장치 영역들이 최대화되며 더욱이 장치 성능이 향상된다. 도 1에서, IC cell(106)이 예로서 도시되고 본 발명의 관점들에 따라 해석된다. IC cell(106)은 하나 이상의 동작(operational) 전계효과 트랜지스터(FET : field effect transistor)를 포함한다. 이러한 예에서, 하나의 PMOS 트랜지스터(110 : p-type metal-oxide-semiconductor transistor)와 하나의 NMOS 트랜지스터(112 : n-type metal-oxide-semiconductor transistor)가 설명을 위해 구비된다. 특정 예에서, PMOS 트랜지스터(110) 및 NMOS 트랜지스터(112)는 인버터(inverter)로서 구성되고 결합된다. PMOS 트랜지스터(110)는 제1 활성 영역(102)에 형성되는 게이트(114 : gate)를 포함하며 제1 활성 영역을 넘어 더욱 연장된다. PMOS 트랜지스터(110)가 제1 활성 영역(102)에 형성되며 게이트(114)의 측면들에 배치되는 소스(116) 및 드레인(118)을 포함함으로써, 게이트(114)는 소스(116)과 드레인(118) 사이에 개입된다. 기판에서 소스(116)과 드레인(118) 사이에서 하나의 채널이 형성되며, 이는 게이트(114)의 기초가 된다. NMOS 트랜지스터(112)는 제2 활성 영역(104)에 형성되며 제2 활성 영역을 넘어 더욱 연장된다. 이러한 특정 예에서, NMOS 트랜지스터(112)의 게이트와 PMOS 트랜지스터(110)의 게이트는 연결되게 구성되며, 따라서 동일한 참조번호 114가 붙여진다. NMOS 트랜지스터(112)가 제2 활성 영역(104)에 형성되며 게이트(114)의 측면들에 배치되는 소스(120) 및 드레인(122)을 포함함으로써, 게이트(114)는 소스(120)와 드레인(122) 사이에 개입된다.
PMOS 트랜지스터(110)의 소스(116)는 적절한 바이어스(bias)를 위해 소스 접촉부(126)를 통해 파워 라인(124)(또는 Vdd)에 연결된다. NMOS 트랜지스터(112)의 소스(120)는 적절한 바이어스를 위해 소스 접촉부(130)를 통해 파워 라인(128)(또는 Vss)에 연결된다. 이러한 예에서, PMOS 트랜지스터(110)의 드레인(118)과 NMOS 트랜지스터(112)의 드레인(122)은 드레인(118)의 드레인 접촉부(134) 및 드레인(122)의 드레인 접촉부(136)을 통해 전도성 피처(132)에 의해 연결된다.
IC 셀(106)은 제1 활성 영역(102)에 형성되며 트랜지스터 영역(108)에 인접 배치되는 고립 구조(138)를 포함한다. 이러한 고립 구조는 제1 활성 영역에 형성되며 드레인(118)에 인접 배치되는 고립 게이트(140)를 포함한다. 고립 구조는 고립 소스(142)를 또한 포함한다. 이러한 예에서, 고립 소스(142)는 접촉부(144)를 통해 파워 라인(124)에 연결된다. IC 셀(106)은 제2 활성 영역(104)에 형성되며 트렌지스터 영역(108)에 인접 배치되는 다른 하나의 고립 구조(146)을 또한 포함한다. 고립 구조(146)는 제1 활성 영역에 형성되며 드레인(122)에 인접 배치되는 고립 게이트(148)를 포함한다. 고립 구조(146)는 고립 소스(150)를 또한 포함한다. 이러한 예에서, 고립 소스(150)는 접촉부(152)를 통해 파워 라인(128)에 연결된다. 일 예 에서, 고립 게이트들(140, 148)은 플로팅된다(floated).
IC cell(106)의 구조에서, 동작 PMOS 트랜지스터의 소스(116)와 고립 구조의 고립 소스(142)가 IC cell의 외측 모서리들 상에서 대칭적으로 배치됨으로써, 그것은 소스들에 의해 양측으로 경계지어진다. 다른 셀들이 또한 유사하게 구성됨으로써 각각의 IC cell은 두 영역에서 소스들을 갖도록 경계지어진다. 각각의 IC 셀의 특정 설계에 따라 각각의 경계 소스는 동작 트랜지스터의 소스이거나 고립 구조의 고립 소스일 수 있다. 그러한 구성에서, 모든 IC 셀들은 두 영역에서 소스들을 갖도록 경계지어진다. 따라서, 설계에 따라 IC 셀들이 배치될 때, 한 IC 셀의 단지 하나의 소스가 인접한 IC 셀의 소스와 이웃한다. IC 셀들 사이의 고립은 자동적으로 유지된다. 더욱이, IC 셀들은 개선된 장치 성능을 가지고 연속적인 활성 영역에 배치된다. 유사하게, 제2 활성 영역(104)에 있는 NMOS 트랜지스터들 및 고립 구조(146)는 IC 셀이 두 영역에서 소스들을 갖도록 경계지어진다. 경계 소스들 중 적어도 하나가 고립 구조의 고립 소스이다. 도 1에 도시된 상기 예는 하나의 PMOS 트랜지스터 및 하나의 NMOS 트랜지스터를 보인다. 하지만, 동작 트랜지스터 영역(108)은, 두 영역의 소스들에 의해 경계지어지는 조건 만을 만족한다면, 설계에 따라 필요한 만큼 많은 트랜지스터들을 포함할 수 있다. 경계 소스들 중 적어도 하나는 고립 소스이다. 각각의 IC 셀은 설계된 기능에 따라 다른 수의 트랜지스터들, 다른 레이아웃 및 다른 구성을 가질 수 있으며, 양측에 있는 경계 피처들은 고립 소스 및/또는 동작 트랜지스터의 소스를 포함하는 소스들이다. 예를 들어, 동일한 활성 영역(예로써 제1 또는 제2 활성 영역들)에 있는 동작 트랜지스터들의 어레 이(array)는 인접한 트랜지스터들인 공통된 하나의 소스를 공유하거나 공통된 하나의 드레인을 공유하도록 배치될 수 있다. 다른 예에서, 하나의 IC 셀의 경계 소스는 패킹 밀도를 더욱 증대시키기 위해 인접한 IC 셀의 경계 소스로 통합될 수 있다.
도 2는 하나 이상의 실시예들에 따른, 그리고 본 발명의 여러 관점들에 따라 해석되는, 반도체 구조(200)의 평면도이다. 반도체 구조(200)는 도 1의 반도체 구조(100)와 유사하다. 따라서, 도 1 및 2에서 유사한 피처들은 단순성과 명확성을 위해 동일한 번호가 부여된다. 반도체 구조(200)는 반도체 기판(154)에 형성된 활성 영역(102)을 포함한다. 반도체 기판은 실리콘을 포함하며 대안적으로 또는 추가적으로 다른 적합한 반도체 물질을 포함할 수 있다. STI(shallow trench isolation)와 같은 여러 고립 피처들은 활성 영역(102)과 다른 활성 영역들을 형성하는 반도체 기판에 형성되며 서로 분리된다. 반도체 기판은 제1 활성 영역(102)에서, 이온 주입법, 확산법 또는 다른 적합한 기술에 의해 통합되는 n-타입 도펀트 또는 p-타입 도펀트와 같은 적합한 도펀트로 도핑된다.
복수의 집적회로(IC) 셀들이 연속적인 활성 영역(102)에 형성된다. 따라서 성능이 향상된다. 설명을 위해, 도 2에서는 예로써 IC 셀(156)이 도시되며 본 발명의 관점들에 따라 해석된다. IC 셀은 제1 경계(158) 및 제2 경계(160)을 갖는 하나의 영역으로 정의된다. IC 셀(156)은 활성 영역(102)에 적어도 부분적으로 형성되며 초과하여 연장될 수 있다. 예를 들어, IC 셀(156)은 반대되는 도펀트를 갖는 다른 하나의 활성 영역으로 연장됨으로써, NMOS 트랜지스터 및 PMOS 트랜지스터가 각 각 별개의 활성 영역들로 형성되어 IC 셀로 통합될 수 있다. IC 셀(156)은 하나 이상의 트랜지스터들을 갖는 동작 트랜지스터 영역(108)을 포함한다. 이러한 예에서, 하나의 MOS 트랜지스터(162 : metal oxide-semiconductor transistor)가 도면 상에 보여진다. 일 예에서, 그 트랜지스터는, 활성 영역(102)이 n-타입으로 도핑되었다면 p-타입 MOS(PMOS) 트랜지스터이며, 활성 영역(102)이 p-타입으로 도핑되었다면 n-타입 MOS(NMOS) 트랜지스터이다. 트랜지스터(162)는 활성 영역(102)에 형성되는 게이트(114)를 포함하며 활성 영역을 넘어 더욱 연장될 수 있다. 트랜지스터(162)가 활성 영역(102)에 형성되고 게이트(114)의 다른 측면에 배치되는 소스(116) 및 드레인(118)을 포함함으로써, 소스(116)와 드레인(118) 사이에 게이트(114)가 개입될 수 있다. 소스(116)는 IC 셀의 경계선(158)에 형성되며, 경계선(158)에 수직한 방향을 형성하도록 경계선(158) 밖으로 더욱 연장될 수 있다. 하나의 채널이 기판에 형성되고 소스(116)와 드레인(118) 사이에 구성되어, 게이트(114)의 기초가 된다. 적절한 전기적 바이어스를 위해 트랜지스터(160)의 소스(116)는 소스 접촉부(126)를 통해 파워 라인(124)에 연결된다. 이러한 예에서, 적절한 바이어스 또는 신호를 위해 트랜지스터(160)의 드레인(118)은 드레인 접촉부(134)를 통해 전도성 피처(132)에 연결된다.
IC 셀(106)은 활성 영역(102)에 형성되며 트랜지스터 영역(108)에 인접 배치되는 고립 구조(138)를 포함한다. 이러한 고립 구조는 제1 활성 영역에 형성되며 드레인(118)에 인접 배치되는 고립 게이트(140)를 포함한다. 고립 구조는 고립 소스(142)를 또한 포함한다. 소스(142)는 IC 셀의 경계선(160)에 형성되며, 경계 선(162) 밖으로 더욱 연장되어 경계선(162)에 수직한 방향을 형성할 수 있다. 이러한 예에서, 고립 소스(142)는 접촉부(144)를 통해 파워 라인(124)에 연결된다. 일 예에서, 고립 게이트(140)는 전기적으로 바이어스되지 않으며 따라서 플로팅된다.
IC 셀(106)의 구조에서, 트랜지스터(162)의 소스(116)와 고립 구조(138)의 고립 소스(142)가 각각 경계선들(158, 160)에 대칭적으로 배치됨으로써, IC 셀(108)은 소스들에 의해 양측으로 경계지어진다. 대안적으로, 트랜지스터 영역(108)이 경계선(158)에 이웃하는 드레인에 이른다면, 제2 고립 구조가 부가됨으로써 제2 고립 구조의 고립 소스가 그 경계에 형성될 수 있다. 예를 들어, 고립 구조는 경계선(158)과 트랜지스터 영역(108)의 단부 사이에 배치된 고립 게이트를 포함한다. 제2 고립 구조의 고립 소스는 제2 고립 구조의 고립 게이트에 인접되게 경계(158)에 형성된다. IC 셀이 양 측면에서 일치하는 경계 소스들을 갖도록, 제2 고립 구조의 고립 소스는 파워 라인(124)에 연결된다. 다른 셀들이 또한 유사하게 구성됨으로써, 각각의 IC 셀은 두 경계들에서 소스들을 갖도록 경계지어진다. 각각의 경계 소스는 각각의 IC 셀의 특정 설계에 따라 동작 트랜지스터의 소스 또는 고립 구조의 고립 소스일 수 있다. 그러한 구성에서, 모든 IC 셀들은 양측 경계에서 소스들을 갖도록 경계지어진다. 따라서, IC 셀들이 설계에 따라 배치될 때, 하나의 IC 셀의 소스는 인접한 IC 셀의 소스와 이웃한다. 이러한 IC 셀들 간의 고립은 원래 포함된다. 더욱이, IC 셀들은 일관된 장치 성능을 지니고서 연속적인 활성 영역 상에 배치된다. 도 2에 도시된 상기 예는 하나의 트랜지스터를 도시하고 있다. 하지만, 동작 트랜지스터 영역(108)이 두 개의 경계 상에서 소스들에 의해 경계지어 지는 조건에서의 설계에 따라 필요하다면 그것은 많은 트랜지스터들을 포함할 수 있다. 적어도 하나의 경계 소스는 고립 소스이다. 설계된 기능에 따라 각각의 IC 셀은 다른 개수의 트랜지스터, 다른 레이아웃(layout) 및 다른 구성을 가질 수 있다. 양측의 경계 피처들은 소스들처럼 구성되는데, 고립 소스 및/또는 동작 트랜지스터의 소스를 포함한다. 예를 들어, 동일한 활성 영역에 있는 동작 트랜지스터들의 어레이(array)는 인접한 트랜지스터들이 공통의 소스를 공유하거나 공통의 드레인을 공유하도록 배치된다. 다른 예에서, 패킹 밀도를 더욱 증대시키기 위해 하나의 IC 셀의 경계 소스는 인접한 IC 셀의 경계 소스와 통합된다. 앞서 기재한 바와 같이, 상기 반도체 구조(200)는 활성 영역(102)에 형성된 IC 셀의 일부분일 수 있다. 예를 들어, PMOS 트랜지스터들은 N-타입 도핑된 활성 영역에 형성되며 NMOS 트랜지스터들은 STI에 의해 분리된 P-타입 도핑된 활성 영역에 형성된다. NMOS 및 PMOS 트랜지스터들은 설계된 회로 기능에 적합하게 구성된다.
하나 이상의 실시예들에 개시되어진 구조와 관련된 이점들 중 한 가지 예는, 인접한 IC 셀들이 연속적인 활성 영역에 형성되기 때문에 장치 성능이 일관된다는 것이다. 다른 예에서는, 장치 속도가 개선된다. 또 다른 예에서는, 개시된 구조에 어떠한 장치 영역 불이익(device area penalty)도 없다는 것이다. 다른 이점들이 여러 적용들에서 나타날 수 있다. 예를 들어, 개시된 구조에 따라 단지 회로 레이아웃만이 다르게 설계되기 때문에, 제조 공정 흐름에 어떠한 변경도 없다. 따라서, 어떠한 마스킹(masking) 비용 또는 제조 비용도 추가되지 않는다.
비록 본 명세서의 실시예들이 상세히 기술되어졌음에도 불구하지만, 당업자 들이라면 본 명세서의 사상 및 범주를 벗어남 없이 그것들이 다양하게 변화, 대체 및 변경 가능함을 이해할 것이다. 일 실시예로서, 누설(leakage)을 감소하기 위해 고립 게이트는 게이트 전압에 알맞게 바이어스된다. 다른 실시예서는, 고립 게이트와 트랜지스터들이 연속적인 활성 영역에 형성될 때, 제1 트랜지스터의 소스와 그에 인접한 제2 트랜지스터의 드레인 사이에 고립 게이트가 배치된다. 또 다른 실시예에서는, 하나의 동작 트랜지스터 및 하나의 고립 구조는 하나의 표준 IC 셀을 형성하며, 이때 동작 트랜지스터와 고립 구조의 소소는 상기 IC 셀의 외측 모서리들 상에 대칭적으로 배치된다. 이러한 IC 셀들은 설계된 회로에 따라 연속적인 활성 영역에서 반복될 수 있다. 이러한 IC 셀의 구조는 그것이 유사한 IC 셀 다음에 배될 때 어떠한 고립 이슈(isolation issue)를 갖지 않을 것이다. 상기 반도체 구조들(100, 200)의 여러 장치 특징들 및 그것들을 제조하는 방법을 추가 실시예들에 따라 이하에서 추가적으로 기술한다. 일 실시예에서, 상기 반도체 기판은 대안적으로 다이아몬드, 실리콘 카바이드(silicon carbide), 갈륨 비소(gallium arsenic), GaAsP, AlInAS, AlGaAS 또는 GaInP와 같은 다를 반도체 물질을 포함할 수 있다. 상기 예에 추가하여, 신장된(strained) 채널을 달성하기 위해, 소스들 및 드레인들이 실리콘과는 상이한, 에피택시 성장 반도체(epitaxy grown semiconductor)에 형성된다. 일 실시예에서, PMOS 트렌지스터들의 소스들 및 드레인들을 형성하기 위해, 실리콘 실리콘 기판 상에서의 에피택시 공정에 의해 실리콘 게르마늄(SiGe)이 제1 활성 영역에 형성된다. 다른 실시예에서, NMOS 트랜지스터들의 소스들 및 드레인들을 형성하기 위해, 실리콘 기판 상에서의 에피택시 공정에 의해 실리콘 카바이드(SiC) 가 제2 활성 영역에 형성된다. 다른 실시예에서, 트랜지스터 영역은 n-타입 도펀드(dopant)의 제1 활성 영역에 에피 실시콘 게르마늄(epi SiGe)의 소스/드레인 영역을 갖는 PMOS 트랜지스터들 및 p-타입 도펀트의 제2 활성 영역에 에피 실리콘 카바이드(epi SiC)를 구비한 NMOS 트랜지스터들을 포함한다. 채널이 기판에 형성되어 각각의 트랜지스터의 소스 및 드래인 사이에 구성되며, 관련 게이트 아래에 위치한다. 따라서 이러한 채널은, 장치의 캐리어 이동성(carrier mobility)을 가능하게 하고 에피택시 성장 반도체에 의해 장치 성능을 향상하기 위해, 신장된다.
다른 실시예에서, 각각의 트랜지스터의 게이트는 기판 상에 배치되는 높은 k의 유전체 물질층 및 그 높은 k의 유전성(dielectric) 물질층 상에 배치되는 금속층을 포함한다. 추가적으로, 실리콘 옥사이드(silicon oxide)와 같은 계면층(interfacial layer)이 상기 높은 k의 유전성 물질층과 상기 금속층 사이에 개재될 수 있다. 두 개의 동작 장치들에 대한 금속 게이트와, 고립 게이트들은, 조성(composition), 치수(dimension), 형성(formation) 및 구조(structure) 조건에서 유사하다. 이러한 게이트 스택들(stack)은 단일 공정에서 형성될 수 있다. 일 실시예에서, 높은 k의 유전성 물질층이 반도체 기판 상에 형성된다. 금속 게이트 층이 높은 k의 유전성 물질층에 형성된다. 상기 높은 k의 유전성 물질 층과 금속 게이트 층 사이에 캡핑 층(capping layer)이 추가적으로 개재될 수 있다. 상기 높은 k의 유전성 물질 층은 원자층 증착(ALD: atomic layer deposition)과 같은 적합한 공정에 의해 형성된다. 상기 높은 k의 유전성 물질 층을 형성하는 다른 방법들은 유기금속 화학증착법(MOCVD: metal organic chemical vapor deposition), 물리적 기상 증착법(PVD: physical vapor deposition), 자외선-오존 산화(UV-Ozone Oxidation) 및 분자빔 에피택시(MBE: molecular beam epitaxy)를 포함한다. 일 실시예에서, 상기 높은 k의 유전성 물질은 HfO2를 포함한다. 다른 실시예에서, 상기 높은 k의 유전성 물질은 Al2O3를 포함할 수 있다. 대안으로 상기 높은 k의 유전성 물질은 금속 나이트라이드(metal nitride), 금속 규산염(metal silicate) 또는 다른 금속 옥사이드들을 포함한다. 상기 금속 게이트 층은 PVD 또는 다른 적합한 공정에 의해 형성된다. 상기 금속 게이트 층은 티타늄 나이트라이드(titanium nitride)를 포함한다. 다른 실시예에서, 상기 금속 게이트 층은 탄탈륨 나이트라이드(tantalum nitride), 몰리브덴 나이트라이드(molybdenum nitride) 또는 티타늄 알루미늄 나이트라이드(titanium aluminum nitride)를 포함한다. 상기 높은 k의 유전성 물질 층과 상기 금속 게이트 층 사이에 상기 캡핑 층이 개재된다. 상기 캡핑 층은 란탄 옥사이드(LaO: lanthanum oxide)를 포함한다. 상기 캡핑 층은 대안적으로 다른 적합한 물질을 포함할 수 있다. 이후 상기 여러가지 게이트 물질 층들은 동작 장치들(operational device) 및 더미 게이트들(dummy gate)에 대한 게이트 스택들(gate stack)을 형성하기 위해 패턴화된다. 상기 게이트 물질 층들을 패턴화하기 위한 방법은, 여러 개구들을 형성하는 패턴화된 마스크를 사용하는, 여러 가지 건식 및 습식 에칭 공정들을 포함한다. 상기 패턴화된 마스크의 개구들 내의 게이트 층들은 하나 이상의 에칭 공정들에 의해 제거된다.
다른 실시예에서, 상기 반도체 기판은 매장 유전층(buried dielectric layer)과 같은 SOI(semiconductor-on-insulator) 구조를 포함할 수 있다. 대안적으 로, 상기 기판은 BOX(buried oxide) 층과 같은 매장 유전층을 포함할 수 있으며, 이는 SIMOX(separation by implanation of oxygen) 기술, 수력 접착(watwe bonding), 선택적 에피택시얼 성장(SEG: selective epitaxial growth), 또는 다른 적합한 방ㅂ버에 의해 형성될 수 있다. 다른 실시예에서, 상기 STI의 형성은 기판에 트렌치(trench)를 에칭하고 그 트렌치를 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드(silicon oxynitride)와 같은 절연 물질들로 충전하는 것을 포함한다. 충전된 트렌치는 트렌치를 충전하는 실리콘 나이트라이드를 지닌 서멀 옥사이드 라이너 층(thermal oxide liner layer)과 같은 다중층 구조를 가질 수 있다. 일 실시예에서, 상기 STI 구조는, 패드 옥사이드(pad oxide)를 성장시키고, 저압 화학기상증착(LPCVD: low pressure chemical vapor deposition) 나이트라이드 층을 형성하며, 포토레지스트(photoresist) 및 마스킹(masking)을 사용하여 STI 개구를 패터닝(patterning)하고, 기판에 트렌치를 에칭하며, 트렌치 인터페이스(trench interface)를 개선하기 위해 서멀 옥사이드 트렌치 라이터를 선택적으로 성장시키고, 트렌치를 CVD 옥사이드로 충전시키며, 후면(back)을 에칭하기 위해CMP(chemical mechanical planarization)을 사용하고, 그리고 STI 구조가 남도록 나이트라이드 스트립(nitride stripping)을 사용하는 것과 같은 일련의 공정을 사용함으로써 생성될 수 있다.
여러 가지 소스들과 드레인들, 및/또는 광 도핑된 드레인(light doped drain: LDD) 피처들을 형성하기 위하여 하나 이상의 이온 주입 공정들이 추가로 수행된다. 일 예에서, 상기 LDD 영역들은 게이트 스택(gate stack) 및/또는 epi 소스 및 드레인 영역을 형성한 이후 수행되며, 따라서 상기 게이트들을 따라 정렬된다. 상기 금속 게이트 스택의 측벽들 상에 게이트 스페이서가 형성될 수 있다. 이후 다량 도핑된 소스들 및 드레인들을 형성하기 위해 다량의 소스 및 드레인 도핑 공정들이 수행되며, 따라서 다량 도핑된 소스들 및 드레인들이 상기 스페이서들의 외측 모서리들을 따라 정렬된다. 상기 게이트 스페이서들은 다중층 구조를 가질 수 있으며 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드(silicon oxynitride), 또는 다른 유전체 물질을 포함할 수 있다. 상기 도핑된 소스 및 드레인 영역들 및 n-타입 도펀트 또는 p-타입 도펀트의 LDD 영역들은 이온 주입과 같은 통상적인 도핑 프로세스에 의해 형성된다. 관련된 도핑 영역들을 형성하기 위해 채택된 N-타입 도펀트 물순물들은 인(phosphorus), 비소(arsenic), 및/또는 다른 물질들을 포함할 수 있다. P-타입 도펀트 불순물들은 보론(boron), 인듐(indium), 및/또는 다른 물질들을 포함할 수 있다. 접촉 저항을 감소시키기 위해 상기 소스들 및 드레인들 상에는 규소 화합물(silicide)이 형성된다. 상기 규소 화합물은, 금속층 침전시키기, 금속층이 실리콘과 반응하여 규소 화합물을 형성하도록 금속층 어닐링(annealing)시키기, 및 이후 비반응 금속층을 제거하기를 포함하는 공정에 의해 상기 소스들 및 드레인들 상에 형성될 수 있다.
이후 인터-레벨 유전체(inter-level dielectric: ILD) 층이 상기 기판 상에 형성되고, 상기 기판을 폴리싱하기 위해 상기 기판 상에 화학적 기계적 폴리싱(chemical mechanical polishing: CMP) 공정이 추가적으로 적용된다. 다른 예에서는, 상기 ILD 층을 형성하기 이전에 상기 게이트 스택들의 상측에 에치 스톱 층(etch stop layer: ESL)이 형성된다. 일 실시예에서, 앞서 형성된 게이트 스택들은 최종적인 금속 게이트 구조이며 최종 회로 상에 남는다. 다른 실시예에서, 형성된 게이트 스택들은 부분적으로 제거된 후 열 예산(thermal budget)과 같은 여러 제조 고려사항을 위한 적절한 물질들로 재충전된다. 이러한 경우, 상기 CMP 공정은 폴리실리콘 표면이 노출될 때까지 지속된다. 다른 실시예에서, 상기 CMP 공정은 단단한 마스크 층(hard mask layer) 상에서 중단되고 이후 상기 단단한 마스크는 습식 에칭 공정에 의해 제거된다.
다수의 장치 피처(device feature)들을 전기적으로 연결하여 기능성 회로(functional circuit)를 형성하기 위해, 기판 상에 다중층 상호연결부(MLI: multilayer interconnection)가 형성된다. 상기 다중층 상호연결부는 통상적인 바이어스(vias) 또는 접촉부(contact)와 같은 수직형 상호연결부들과, 금속선과 같은 수평형 상호연결부들을 포함한다. 다수의 상호연결부 피처들은 구리, 텅스텐 및 실리사이드(silicide)를 포함하는 다수의 전도성 물질들이 이용될 수 있다. 일 예에서, 구리로 이루어진 다중층 상호연결부 구조를 형성하기 위해 다마신 공정(damascene process)이 사용된다. 다른 실시예에서, 접촉 홀들에 텅스텐 플러그(plug)를 형성하기 위해 텅스텐이 사용된다.
상기 반도체 구조(100 또는 200)은 단지 예에 해당한다. 상기 트랜지스터들은 대안으로 다른 유형의 전계효과 트랜지스터(FET: field effect transistor)일 수 있다. 상기 반도체 구조(100 또는 200)는 디지털 회로, 이미징 센서 장치, DRAM(dynamic random access memory) cell, 및/또는 다른 소형전자 장치들과 같은 여러 제품들에 사용될 수 있다. 다른 실시예에서, 상기 반도체 구조(100 또는 200)는 FinFET 트랜지스터를 포함한다. 물론, 본 명세서의 관점들은 다른 유형의 트랜지스터들에 적용 가능하며 그리고/또는 쉽게 적합해질 수 있으며, 센서 셀, 메모리 셀, 로직 셀 등을 포함하는 다른 많은 제품들에 채택될 수 있다.
따라서, 본 명세서는 집적 회로를 제공한다. 이러한 집적 회로는 반도체 기판 상의 활성 영역; 상기 활성 영역에 배치되는 제1 전계효과 트랜지스터(FET); 및 상기 활성 영역에 배치되는 고립 구조;를 포함한다. 상기 FET는 제1 게이트와; 상기 활성 영역에 형성되며 제1 측면으로부터 상기 제1 게이트와 인접된 제1 영역 상에 배치되는 제1 소스와; 상기 활성 영역에 형성되며 제2 측면으로부터 상기 제1 게이트와 인접된 제2 영역 상에 배치되는 제1 드레인을; 포함한다. 상기 고립 구조는 상기 제1 드레인에 인접 배치되는 고립 게이트와; 상기 활성 영역에 형성되며 상기 고립 게이트와 인접 배치되는 고립 소스를; 포함하며, 상기 고립 소스 및 상기 제1 드레인은 상기 고립 게이트의 다른 측면들 상에 구비된다.
상기 집적 회로는 상기 활성 영역에 형성되며 상기 고립 구조아 인접 배치되는 제2 FET를 더 포함할 수 있다. 상기 제2 FET는 제2 게이트; 상기 활성 영역에 형성되며 상기 고립 소스와 상기 제1 게이트 사이에 개재되는 제2 소스; 및 상기 활성 영역에 형성되는 제2 드레인으로서, 상기 제2 소스와 상기 제2 드레인 사이에 상기 제2 게이트가 개재되도록 배치되는 제2 드레인;을 포함한다. 대안적으로, 상기 제2 FET는, 상기 고립 소스와 인접된 제2 게이트; 및 상기 활성 영역에 형성되는 제2 드레인으로서, 상기 고립 소스와 상기 제2 드레인 사이에 상기 제2 게이트 가 개재되도록 배치되는 제2 드레인;을 포함하며, 이때 상기 고립 소스는 상기 제2 FET의 소스로서 기능하도록 구성될 수 있다. 개시된 집적 회로에서, 상기 고립 소스는, 상기 제1 FET와 상기 고립 구조의 다른 측면 상에 배치된 다른 FET가 상기 고립 구조에 의해 상호 전기적으로 고립되도록, 바이어스될 수 있다.
본 명세서는 다른 실시예로서의 집적 회로(IC)를 제공한다. 이러한 집적 회로는 반도체 기판 상의 활성 영역; 및 상기 활성 영역에 형성되는 제1 IC 셀로서, 제1 경계 및 제2 경계를 형성하는 제1 IC 셀;을 포함한다. 상기 제1 IC 셀은, 상기 제1 경계에 배치되는 제1 소스와; 상기 반도체 기판에 배치되는 제1 게이트와; 제1 드레인으로서, 상기 제1 소스와 상기 제1 드레인 사이에 상기 제1 게이트가 개재되도록 배치된 제1 드레인을; 갖는 적어도 하나의 전계효과 트랜지스터(FET)를 포함한다. 상기 제1 IC 셀은, 상기 제1 드레인과 인접 배치된 제1 고립 게이트와; 제1 고립 소스로서, 상기 제1 IC 셀이 상기 제1 및 제2 경계에 대칭적으로 배치된 상기 제1 소스와 상기 제1 고립 소스를 각각 구비하도록, 상기 제2 경계 상에서 상기 제1 고립 게이트에 인접 형성된 제1 고립 소스를; 포함하는 제1 고립 구조를 또한 포함한다.
상기 집적 회로는 상기 활성 영역에 형성되며 상기 제1 IC 셀에 인접 배치된 제2 IC 셀을 더 포함할 수 있으며, 이때 상기 제2 IC 셀은 제3 경계 및 제4 경계를 형성하고, 상기 제3 경계는 상기 제2 경계와 중첩된다. 상기 제2 IC 셀은, 상기 제3 경계 상에 배치되는 제2 소스와; 상기 반도체 기판 상에서 상기 제2 소스와 인접 배치되는 제2 게이트와; 제2 드레인으로서, 상기 제2 소스와 상기 제2 드레인 사이 에 상기 제2 게이트가 개재되도록 배치되는 제2 드레인을; 구비하는 적어도 하나의 FET를 포함한다. 상기 제2 IC 셀은, 상기 제2 드레인에 인접 배치되는 제2 고립 게이트와; 제2 고립 소스로서, 상기 제2 IC 셀이 상기 제3 및 제4 경계 상에 각각 대칭적으로 배치된 상기 제2 소스 및 상기 제2 고립 소스를 각각 구비하도록, 상기 제4 경계 상에서 상기 제2 고립 게이트에 인접 형성되는 제2 고립 소스를; 포함하는 제2 고립 구조;를 포함한다. 상기 집적 회로에서, 상기 제2 소스와 상기 제1 고립 소스는 중첩되며 상기 제2 IC 셀 고유의 기능에 부합되도록 구성된다.
상기 집적 회로는, 상기 활성 영역에 형성되며 상기 제1 IC 셀에 인접 배치된 제3 IC 셀을 더 포함할 수 있으며, 이때 상기 제3 IC 셀은 제5 경계 및 제6 경계를 형성하고, 상기 제6 경계는 상기 제1 경계와 중첩된다. 상기 제3 IC 셀은, 상기 제5 경계 상에 배치되는 제3 소스와; 상기 반도체 기판에서 상기 제3 소스와 인접 배치되는 제3 게이트와; 제3 드레인으로서, 상기 제3 소스와 상기 제3 드레인 사이에 상기 제3 게이트가 개재되도록 배치된 제3 드레인을; 구비한 적어도 하나의 FET를 포함한다. 상기 제3 IC 셀은, 상기 제3 드레인에 인접 배치된 제3 고립 게이트와; 제3 고립 소스로서, 상기 제3 IC 셀이 상기 제5 및 제6 경계 상에 각각 대칭적으로 배치된 제3 소스 및 제3 고립 소스를 갖도록, 상기 제6 경계 상에서 상기 제3 고립 게이트에 인접 형성된 제3 고립 소스를; 포함하는 제3 고립 구조;를 또한 포함한다. 상기 제3 고립 소스와 상기 제1 소스는 중첩되며 상기 제3 IC 셀의 고유의 기능에 부합하도록 구성될 수 있다. 상기 제1 고립 게이트는 전기적으로 플로팅(floating)될 수 있다. 상기 FET는 PMOS 전계효과 트랜지스터(PMOSFET: p-type metal-oxide-semiconductor field-effect transistor)를 포함할 수 있다. 대안적으로, 상기 FET는 NMOS 전계효과 트랜지스터(NMOSFET: n-type metal-oxide-semiconductor field-effect transistor)를 포함할 수 있다.
본 명세서는 다른 실시예로서의 집적 회로를 또한 제공한다. 이러한 집적 회로는, 반도체 기판; 상기 반도체 기판에 형성되며 n-타입 도펀트를 갖는 제1 활성 영역; 상기 반도체 기판에 형성되고, 고립 피처에 의해 상기 제1 활성 영역으로부터 분리되며, p-타입 도펀트를 갖는 제2 활성 영역; 상기 제1 활성 영역에 형성되는 제1 PMOS 트랜지스터; 상기 제2 활성 영역에 형성되는 제1 NMOS 트랜지스터; 상기 제1 활성 영역에 형성되는 제1 고립 구조; 및 상기 제2 활성 영역에 형성되는 제2 고립 구조;를 포함한다. 상기 제1 PMOS 트랜지스터는, 상기 제1 활성 영역에 형성되는 제1 소스 및 제1 드레인과; 상기 반도체 기판에 형성되며 상기 제1 소스와 상기 제1 드레인 사이에 개재되는 제1 게이트를; 포함한다. 상기 제1 NMOS 트랜지스터는, 상기 제2 활성 영역에 형성되는 제2 소스 및 제2 드레인과; 상기 반도체 기판에 형성되며 상기 제2 소스와 상기 제2 소스 드레인 사이에 개재되는 제2 게이트를; 포함한다. 상기 제1 고립 구조로는, 상기 제1 드레인에 인접 배치되는 제1 고립 게이트와; 제1 고립 소스로서, 상기 제1 드레인과 상기 제1 고립 소스 사이에 상기 제1 고립 게이트가 개재되도록 배치되는 제1 고립 소스를; 포함한다. 상기 제2 고립 구조는, 상기 제2 드레인에 인접 배치되는 제2 고립 게이트와; 제2 고립 소스로서, 상기 제2 드레인과 상기 제2 고립 소스 사이에 상기 제2 고립 게이트가 개재되도록 배치되는 제2 고립 소스를; 포함한다.
상기 집적 회로에서, 상기 제1 게이트와 상기 제2 게이트는 상호 접촉하도록 연장될 수 있으며, 상기 제1 드레인과 상기 제2 드레인은 전기적으로 연결된다. 상기 제1 소스와 상기 제1 고립 소스는 파워 라인 Vdd에 전기적으로 연결될 수 있으며, 상기 제2 소스와 상기 제2 고립 소스는 파워 라인 Vss에 전기적으로 연결될 수 있다. 상기 제1 고립 소스는, 상기 제1 고립 구조에 인접 배치되는 제2 PMOS 트랜지스터를 상기 제1 PMOS 트랜지스터로부터 전기적으로 고립시키기 위해, 상기 파워 라인 Vdd에 연결될 수 있다. 상기 제2 고립 소스는, 상기 제2 고립 구조에 인접 배치되는 제2 NMOS 트랜지스터를 상기 제1 NMOS 트랜지스터로부터 전기적으로 고립시키기 위해, 상기 파워 라인 Vss에 연결될 수 있다. 상기 집적 회로는, 상기 제1 활성 영역에서 상기 제1 PMOS 트랜지스터에 인접 형성되는 제2 PMOS 트랜지스터로서, 상기 제1 소스와 인접하는 제3 게이트와; 제3 드레인으로서, 상기 제3 드레인과 상기 제1 소스 사이에 상기 제3 게이트가 개재되도록 배치되는 제3 드레인을; 포함하는 제2 PMOS 트랜지스터; 및, 상기 제2 활성 영역에서 상기 제1 NMOS 트랜지스터에 인접 형성되는 제2 NMOS 트랜지스터로서, 상기 제2 소스와 인접하는 제4 게이트와; 제4 드레인으로서, 상기 제4 드레인과 상기 제2 소스 사이에 상기 제4 게이트가 개재되도록 배치되는 제4 드레인을; 포함하는 제2 NMOS 트랜지스터;를 더 포함할 수 있다. 상기 제1 게이트와 상기 제1 고립 게이트는 각각 제1 금속을 포함하며, 상기 제2 게이트와 상기 제2 고립 게이트는 각각 상기 제1 금속과는 상이한 제2 금속을 포함할 수 있다. 상기 제1 소스와 상기 제1 드레인은 실리콘 게르마늄(SiGe)을 포함하며, 상기 제2 소스와 상기 제2 드레인은 실리콘 카바이드(SiC)를 포함할 수 있 다.
이상의 설명은 여러 실시예들에 대한 개괄적인 특징들에 관한 것이다. 당업자들은, 여기서 소개된 실시예들과 동일한 목적들의 도출 및/또는 동일한 이점들의 달성을 위하여 다른 공정들 및 구조들을 설계하거나 수정함에 있어 그 기초로서 본 명세서를 용이하게 활용할 수 있음을 이해할 것이다. 당업자들은 또한, 그와 같은 등가의 구성들이 본 발명의 사상 및 범주를 벗어나지 않으며 본 발명의 사상 및 범주를 벗어나지 않으면서 여러 가지의 변화, 대체 및 변경이 가능함을 이해할 것이다.
본 발명의 관점들은 첨부된 도면들을 참조한 상세한 설명으로부터 가장 잘 이해될 수 있다. 산업상의 표준적 실상에 따른 크기로 도시되지 않았음이 강조된다. 사실상, 여러 특징들의 치수들은 설명의 명백성을 위해 임의로 크게 또는 작게 도시되었다.
도 1 및 2는 본 발명의 여러 관점들에 따라 해석 가능한, 여러 실시예들에서의 반도체 구조의 평면도이다.

Claims (10)

  1. 반도체 기판 상의 활성 영역;
    상기 활성 영역에 배치되는 제1 전계효과 트랜지스터(FET)로서, 제1 게이트와; 상기 활성 영역에 형성되며 상기 제1 게이트와 인접된 제1 영역 상에 배치되는 제1 소스와; 상기 활성 영역에 형성되며 상기 제1 게이트와 인접된 제2 영역 상에 배치되는 제1 드레인을; 포함하는 제1 전계효과 트랜지스터; 및
    상기 활성 영역에 배치되는 고립 구조로서, 상기 제1 드레인에 인접 배치되는 고립 게이트와; 상기 활성 영역에 형성되며 상기 고립 게이트와 인접 배치되는 고립 소스를; 포함하며, 상기 고립 소스 및 상기 제1 드레인은 상기 고립 게이트의 다른 측면들 상에 구비되는 고립 구조;를 포함하는 집적 회로.
  2. 제1항에 있어서, 상기 활성 영역에 형성되며 상기 고립 구조에 인접 배치되는 제2 FET를 더 포함하며,
    상기 제2 FET는,
    제2 게이트;
    상기 활성 영역에 형성되며 상기 고립 소스와 상기 제1 게이트 사이에 개재되는 제2 소스; 및
    상기 활성 영역에 형성되는 제2 드레인으로서, 상기 제2 소스와 상기 제2 드레인 사이에 상기 제2 게이트가 개재되도록 배치되는 제2 드레인;을 포함하는 집적 회로.
  3. 제1항에 있어서, 상기 활성 영역에 형성되며 상기 고립 구조에 인접 배치되는 제2 FET를 더 포함하며,
    상기 제2 FET는,
    상기 고립 소스와 인접된 제2 게이트; 및
    상기 활성 영역에 형성되는 제2 드레인으로서, 상기 고립 소스와 상기 제2 드레인 사이에 상기 제2 게이트가 개재되도록 배치되는 제2 드레인;을 포함하며,
    상기 고립 소스는 상기 제2 FET의 소스로서 기능하도록 구성된 집적 회로.
  4. 반도체 기판 상의 활성 영역; 및
    상기 활성 영역에 형성되는 제1 IC 셀로서, 제1 경계 및 제2 경계를 형성하는 제1 IC 셀;을 포함하며,
    상기 제1 IC 셀은,
    상기 제1 경계에 배치되는 제1 소스와; 상기 반도체 기판에 배치되는 제1 게이트와; 제1 드레인으로서, 상기 제1 소스와 상기 제1 드레인 사이에 상기 제1 게이트가 개재되도록 배치된 제1 드레인을; 갖는 적어도 하나의 전계효과 트랜지스터(FET); 및
    상기 제1 드레인과 인접 배치된 제1 고립 게이트와; 제1 고립 소스로서, 상기 제1 IC 셀이 상기 제1 및 제2 경계에 각각 대칭적으로 배치된 상기 제1 소스와 상기 제1 고립 소스를 구비하도록, 상기 제2 경계 상에서 상기 제1 고립 게이트에 인접 형성된 제1 고립 소스를; 포함하는 제1 고립 구조;를 포함하는 집적 회로.
  5. 제4항에 있어서, 상기 활성 영역에 형성되며 상기 제1 IC 셀에 인접 배치된 제2 IC 셀을 더 포함하며,
    상기 제2 IC 셀은 제3 경계 및 제4 경계를 형성하고, 상기 제3 경계는 상기 제2 경계와 중첩되며,
    상기 제2 IC 셀은,
    상기 제3 경계 상에 배치되는 제2 소스와; 상기 반도체 기판 상에서 상기 제2 소스와 인접 배치되는 제2 게이트와; 제2 드레인으로서, 상기 제2 소스와 상기 제2 드레인 사이에 상기 제2 게이트가 개재되도록 배치되는 제2 드레인을; 구비하는 적어도 하나의 FET; 및
    상기 제2 드레인에 인접 배치되는 제2 고립 게이트와; 제2 고립 소스로서, 상기 제2 IC 셀이 상기 제3 및 제4 경계 상에 각각 대칭적으로 배치된 상기 제2 소스 및 상기 제2 고립 소스를 구비하도록, 상기 제4 경계 상에서 상기 제2 고립 게이트에 인접 형성되는 제2 고립 소스를; 포함하는 제2 고립 구조;를 포함하는 집적 회로.
  6. 제5항에 있어서, 상기 활성 영역에 형성되며 상기 제1 IC 셀에 인접 배치된 제3 IC 셀을 더 포함하며,
    상기 제3 IC 셀은 제5 경계 및 제6 경계를 형성하고, 상기 제6 경계는 상기 제1 경계와 중첩되며,
    상기 제3 IC 셀은,
    상기 제5 경계 상에 배치되는 제3 소스와; 상기 반도체 기판에서 상기 제3 소스와 인접 배치되는 제3 게이트와; 제3 드레인으로서, 상기 제3 소스와 상기 제3 드레인 사이에 상기 제3 게이트가 개재되도록 배치된 제3 드레인을; 구비한 적어도 하나의 FET; 및
    상기 제3 드레인에 인접 배치된 제3 고립 게이트와; 제3 고립 소스로서, 상기 제3 IC 셀이 상기 제5 및 제6 경계 상에 각각 대칭적으로 배치된 제3 소스 및 제3 고립 소스를 갖도록, 상기 제6 경계 상에서 상기 제3 고립 게이트에 인접 형성된 제3 고립 소스를; 포함하는 제3 고립 구조;를 포함하는 집적 회로.
  7. 반도체 기판;
    상기 반도체 기판에 형성되며 n-타입 도펀트를 갖는 제1 활성 영역;
    상기 반도체 기판에 형성되고, 고립 피처에 의해 상기 제1 활성 영역으로부터 분리되며, p-타입 도펀트를 갖는 제2 활성 영역;
    상기 제1 활성 영역에 형성되는 제1 PMOS 트랜지스터로서, 상기 제1 활성 영역에 형성되는 제1 소스 및 제1 드레인과; 상기 반도체 기판에 형성되며 상기 제1 소스와 상기 제1 드레인 사이에 개재되는 제1 게이트를; 포함하는 제1 PMOS 트랜지스터;
    상기 제2 활성 영역에 형성되는 제1 NMOS 트랜지스터로서, 상기 제2 활성 영역에 형성되는 제2 소스 및 제2 드레인과; 상기 반도체 기판에 형성되며 상기 제2 소스와 상기 제2 소스 드레인 사이에 개재되는 제2 게이트를; 포함하는 제1 NMOS 트랜지스터;
    상기 제1 활성 영역에 형성되는 제1 고립 구조로서, 상기 제1 드레인에 인접 배치되는 제1 고립 게이트와; 제1 고립 소스로서, 상기 제1 드레인과 상기 제1 고립 소스 사이에 상기 제1 고립 게이트가 개재되도록 배치되는 제1 고립 소스를; 포함하는 제1 고립 구조; 및
    상기 제2 활성 영역에 형성되는 제2 고립 구조로서, 상기 제2 드레인에 인접 배치되는 제2 고립 게이트와; 제2 고립 소스로서, 상기 제2 드레인과 상기 제2 고립 소스 사이에 상기 제2 고립 게이트가 개재되도록 배치되는 제2 고립 소스를; 포함하는 제2 고립 구조;를 포함하는 집적 회로.
  8. 제7항에 있어서,
    상기 제1 게이트와 상기 제2 게이트는 상호 접촉하도록 연장되며, 상기 제1 드레인과 상기 제2 드레인은 전기적으로 연결되는 집적 회로.
  9. 제7항에 있어서,
    상기 제1 소스와 상기 제1 고립 소스는 파워 라인 Vdd에 전기적으로 연결되며, 상기 제2 소스와 상기 제2 고립 소스는 파워 라인 Vss에 전기적으로 연결되는 집적 회로.
  10. 제7항에 있어서,
    상기 제1 활성 영역에서 상기 제1 PMOS 트랜지스터에 인접 형성되는 제2 PMOS 트랜지스터로서, 상기 제1 소스와 인접하는 제3 게이트와; 제3 드레인으로서, 상기 제3 드레인과 상기 제1 소스 사이에 상기 제3 게이트가 개재되도록 배치되는 제3 드레인을; 포함하는 제2 PMOS 트랜지스터; 및
    상기 제2 활성 영역에서 상기 제1 NMOS 트랜지스터에 인접 형성되는 제2 NMOS 트랜지스터로서, 상기 제2 소스와 인접하는 제4 게이트와; 제4 드레인으로서, 상기 제4 드레인과 상기 제2 소스 사이에 상기 제4 게이트가 개재되도록 배치되는 제4 드레인을; 포함하는 제2 NMOS 트랜지스터;를 더 포함하는 집적 회로.
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