JPS6129152A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置（以下、ＩＣという）に
適用して有効な技術に関するものであり、特に、相補型
の絶縁ゲート型電界効果トランジスタからなるゲートア
レイを備えたＩＣに適用し、て有効な技術に関するもの
である。

［背景技術］ 半導体基板（以下、基板という）に相補型の絶縁ゲート
型電界効果トランジスタ（以下、Ｃ，ＭＴＳＦＥＴとい
う）を複数個列状に形成しておき。

後の配線形成工程によってＮ　Ａ、　Ｎ　Ｄゲート、Ｎ
○Ｒゲート等の論理回路を構成するＣＭＩＳゲートアレ
イがある。このＣＭＩＳゲートアレイは、その集積度を
向上するために、論理ゲートの間を電気的に分離するフ
ィールド絶縁膜を設けていない。

前記ＣＭＩＳゲー１−アレイは、論理ゲートアレイの間
を電気的に分離する手段として、所定の電圧を印加した
ゲート電極を用いる。このために、Ｐチャネル型ＭＩＳ
ＦＥＴ（以下、ＰＭＩＳＦＥＴという）のゲート電極−
と、Ｎチャネル型ＭＩ’５ＦＥＴ（以下、ＮＭＩ　５Ｆ
ＥＴという）のゲート電極とをそれぞれに分離して設け
である。このゲート電極は１層目の導電層である多結晶
シリコン層からなる。

本発明者は、前記ＣＭＩＳケートアレイを検討した結果
、論理ゲートの集積度をさらに向上することが困難であ
るという問題点を見い出した。

前記論理ゲートの集積度を向上することが困難である理
由を以下に述べる。

ＣＭＩ　５ＦＥＴのゲート電極相互は、アルミニウムか
らなる２層目の導電層によって接続している。

また、論理回路を構成する回路要素、例えば、インバー
タにおいては、ＰＭＩ　５ＦＥＴのドレイン領域とＮＭ
Ｉ　５ＦＥＴのドレイン領域とを２層目の導電層によっ
て接続している。

また、ゲート電極相互を接続する導電層と、ドレイン領
域相互を接続する導電層とは、両者を短絡させないため
に充分に離隔して設ける必要がある。

前述のように、ゲート電極とその隣りのゲート電極との
間にドレイン領域相互を接続するための導電層を設け、
かつ、該導電層間を充分に離して設けなければならない
ので、ゲート電極とそれに隣接するゲート電極との間を
縮小することが困難となる。

なお、ＰＭＩＳＦＥＴのグー１−電極とＮＭＩＳＦＥＴ
のゲート電極とを分離して設けたＣＭＩｓＦＥＴに関す
る技術は、例えば、特願昭５７−１４９３３０号の明細
書及び図面に記載されている。

［発明の目的］ 本発明の目的は、ＣＭＩＳからなるゲートアレイの集積
度を向上することが可能な技術手段を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＰＭＴＳＦＥＴのゲート電極とＮＭ　Ｔ　Ｓ　ＦＥＴの
ゲート電極とを一体に形成し、それ以後の製造工程で所
定のゲート電極をＰＭＩＳＦＥＴとＮＭＩＳＦＥＴとの
中央部から分離して、前記分離したゲート電極をＰＭＩ
ＳＦＥＴ又はＮＭＩＳＦＥＴの半導体領域を相互に電気
的に分離するための電極（以下、素子分離用ゲート電極
という）として用いることにより、ＰＭＩ　５ＦＥＴの
ゲート電極とＮＭＩＳＦＥＴのゲート電極とを接続する
ための上部導電層を不要にすることができる。これによ
り、隣接するゲート電極の間隔を縮小して。

ＣＭＩＳゲートアレイの集積度を向上させたものである
。

次に、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、そのくり返し
の説明は省略する。

［実施例］ 第１図乃至第６図は、本発明の一実施例を説明するため
の図であり、第１図は、そのＩＣの楕成の要部を示す平
面図、第２図は、Ｕ−１１切断線における断面図、第３
図は、第１図のｍ−ｍ切断線における断面図、第４図は
、第１図の等価回路図、第５図は、第４図に示した等価
回路を論理＠路記号で示した論理回路図、第６図は、本
実施例のＩＣのレイアウトを説明するためのＩＣの平面
図である。

なお、第１図は、本実施例のＩＣの要部の構成を見易く
するために、各導電層間に設けられる絶縁膜を図示しな
い。

第１図乃至第５図において５１はｎ−型のシリコン単結
晶からなる基板であり、その所定の主面部にはｐ−型の
半導体領域からなるウェル領域２が設けである。

３はフィールド絶縁膜であり、その所定の下部のウェル
領域２の主面部にはｐ型のチャネルス１〜ツバ領域５が
設けである。

６はＰＭＩＳＦＥＴであり、グー１−絶縁膜７、ソース
領域又はドレイン領域として用いられるＰ＋型の半導体
領域８、ゲート電極９及びゲート電極９の下部の基板１
の主面部のチャネル領域とから構成しである。ＰＭＩＳ
ＦＥＴ６のソース領域又はドレイン領域は、隣接するＰ
ＭＩＳＦＥＴ６のソース領域又はドレイン領域と一体に
構成しである。

また、ＰＭＩＳＦＥＴ６は、基板ｌに列状に複数設けら
れて、第１図及び第４図ｔ′−示すように、ＰＭＩＳ列
を構成している。ゲート絶縁膜７は、フィールド絶縁膜
３の間の基板１の上に設けである。半導体領域８は、Ｐ
ＭＩＳ列のゲート電極９の両側部の基板１の主面部に設
けである。

１０は、ＮＭＩＳＦＥＴであり、ゲート絶縁膜７、ソー
ス領域又はドレイン領域として用いられるｎ＋型の半導
体領域１１、ゲート電極９及びゲート電極９の下部のウ
ェル領域２の主面部のチャネル領域とから箭成しである
。ＮＭＩＳＦＥＴｌ０のソース領域又はドレイン領域は
、隣接するＭＩＳＦＥＴｌ０のソース領域又はドレイン
領域と一体に構成しである。

また、ＮＭＩＳＦＥＴｌ０は、基板１に列状に複数設け
られて、第１図及び第４図に示すように、ＮＭＩＳ列を
結成している。

本実施例のＩＣのＣＭＩＳゲートアレイは、−個のＣＭ
ＩＳＦＥＴを論理回路を構成するための一個のセルとし
て用いる。

半導体領域１１は、ＮＭＩＳ列のゲート電極９の両側部
のウェル領域２の主面部に設けである。

１２は絶縁膜であり、ゲート電極９と第２層目の導電層
１３を絶縁するためのものである。導電層１３は、接続
孔１２Ａを介して所定の半導体領域８、半導体領域１１
、ゲート電極９のうち少なくとも１つと接続している。

なお、第１図では、接続孔１２ＡをｒＸＪで示しである
。

論理ゲートを構成するためのＰＭ　Ｉ　Ｓ　ＦＥＴ６と
ＮＭＩＳＦＥＴｌ０とのそれぞれのゲート電極９は、そ
れらのゲート電極９を相互に接続する導電層１３を不要
にするために、第１図に示すように、一体に形成しであ
る。また、９Ａは素子分離用ゲート電極であり、第１図
に示すように、ＰＭＩＳＦＥＴ６とＮＭＩＳＦＥＴｌ０
との中央部で分離しである８分離されたゲート電極９Ａ
は、ＰＭＩＳ列の領域に設けられたゲート電極９Ａが■
ｃｃ電位（例えば、５．０　［：Ｖ］　）　　を供給す
る導電層１３に接続してあり、また、ＮＭＩＳ列の領域
に設けられたゲート電［ｉ９ＡがＶｓｓ電位（例えば、
Ｏ［Ｖ］）の導電層１３に接続しである。

１４は絶縁膜であり、導電層１３と第３層目の導電層１
５とを絶縁するためのものである。導電層１５は、例え
ば、ＰＭＩＳ列とＮＭＩＳ列とからなるＣＭＩＳ列に構
成した論理ゲートと図示していない他のＣＭＩＳ列に構
成した論理ゲートとを接続するためのものである。

導電層１５は、絶縁膜１４を選択的に除去して形成した
接続孔１４Ａを介して所定の導電層１３に接続しである
。接続孔１４Ａは、第１図に「口」印で示した。

１６は保護膜であり、導電層１５を外部雰囲気から保護
するためのものである。

１７は配線チャネル領域であり、ＣＭＩＳ列とＣＭＩＳ
列との間の基板１の上部に設けられ、主に導電層１５を
設けるための領域である。

ＰＭＩＳＦＥＴ６とＮＭＩＳＦＥＴｌ０とのゲート電極
９を一体に形成したので、前記ゲート電極９の相互を接
続するための導電層１３を不要にできる。

したがって、第１図に示すように、２Ｍ１８列とＮＭＩ
Ｓ列との間のゲート電極９の上部を、ＰＭＩＳ列又はＮ
ＭＩＳ列が延在する方向に導電層１３Ａを設けることが
できるので、導電層１３　ＡをＰＭＩＳ列の上部又はＮ
ＭＩＳ列の上部に設ける必要がなくなる。すなわち、Ｐ
ＭＩＳ列又はＮＭＩＳ列の上部に設けられる導電層１３
の自由度が向上する。

第１図のＰＭＩ　５ＦＥＴ６とＮＭＩＳＦＥＴｌ０とは
、第４図に示す回路を構成している。

導電層１５（Ａ）は第４図の入力端子Ａ、導電層１５（
Ｂ）は第４図の入力端子Ｂ、導電層１５（Ｃ）は第４図
の入力端子Ｃ１導電層１５（Ｄ）は第４図の入力端子り
である。

第１図における右端の導電層１３に符号１３Ｂを付した
部分は、第４図の出力端子（ＯＵＴ）である。

第４図の点線で囲み符号Ｅを付した部分は、第５図のイ
ンバータを構成している。第４図の点線で囲み符号Ｆを
付した部分は、第５図の点線で囲んだ部分の論理回路を
構成している。第４図の点線で囲み符号Ｇを付した部分
は、第５図のＮＡＮＤゲートを構成している。

本実施例のＩＣでは、素子分離用ゲート電極９ＡにＶｃ
ｃ電位又はＶｓｓ電位を印加したが、２Ｍ１８列に設け
た素子分離用ゲート電極９ＡにＶｃｃ電位より高電位（
例えば、７．０　［Ｖ］　）を印加し、ＮＭＩＳ列に設
けた素子分離用ゲート電極９ＡにＶｓｓ電位よりも低電
位（例えば、−２，５［■］）を印加することによって
、素子分離用ゲート電極９Ａの両側部の半導体領域８又
は１１をさらに電気的に分離することができる。素子分
離用ゲート電極９ＡにＶｃｃ電位より高電位、又は　　
　　　　□Ｖｓｓ電位より低電位を印加するときは、導
電層１５のうち前記高電位又は低電位の電源端子に接続
した導電層１５を素子分離用ゲート電極９Ａに接続する
。

次に、本実施例のＩＣのレイアウトを第６図に示す。

第６図において、１８は第１図に示したＰＭＩＳ列とＮ
ＭＩＳ列とからなるＣＭＩＳ列であり、所定の間隔で複
数設けである。

１９は入出力（Ｉｌｏ）セルであり、基板ｌの周辺部に
複数設けてあり、入出力セル１９の外側の基板１の上に
はポンディングパッド２０が設けである。

次に、本実施例のＩＣの具体的な製造方法を説明する。

第７図乃至第１４図は１本実施例のＩＣの各製造工程に
おけるそのＩＣの要部の構成を説明するための図であり
、第７図、第９図及び第１２図は、ＴＧの各製造工程に
おける要部を示す平面図、第８図は、第７図の■−■切
断線における断面図、第１０図は、第９図のＸ−Ｘ切断
線における断面図、第１３図は、第１２図のＸ　ＩＩＩ
　−Ｘ　ＩＩＩ切断線における断面図、第１１図と第１
４図は、ＩＣの各製造工程における要部断面図である。

なお、第１２図は、製造工程におけるＩＣの要部の構成
を見易くするために、各導電層間に設けられる絶縁膜を
図示しない。

本実施例のＩＣの製造方法は、基板ｌにウェル領域２、
フィールド絶縁膜３．チャネルストッパ領域５及びゲー
ト絶縁膜７をそれぞれ形成した後。

第７図及び第８図に示すように、ゲート電極９を形成す
る。ゲート電極９は、ＣＶＤ技術による多結晶シリコン
層をフィールド絶縁膜３及びゲート絶縁膜７の上に３０
００乃至４０００オングストローム（以下、［Ａ］と記
述する）程度の膜厚に形成した後、異方性エツチング技
術によってパターンニングする。エツチングガスとして
は、例えば、ｃ２ＣＱＦ、、とＣＦ４を用いる。なお、
ゲート電極９を多結晶シリコン層とＣＶＤ技術によるモ
リブデンシリサイド層とによって構成することもできる
。

第７図及び第８図に示した工程の後に、第９図及び第１
０図に示すように、半導体領域８と１１とを形成する。

半導体領域８は、ゲート電極９を不純物導入のためのマ
スクとして用い、イオン打ち込み技術によってｐ型不純
物、例えばボロンを導入して形成する。半導体領域８を
形成する際に、ＮＭＩＳ列が設けられる領域の基板１の
主面部に前記Ｐ型不純物が不要に導入されるのを防止す
るためのマスクは、例えば、ＣＶＤ技術によるフォスフ
オシリケードガラス膜を用いる。次に、同様の工程によ
って、ｎ型不純物、例えば、リンをウェル領域２の主面
部に導入して半導体領域１１を形成する。次に、絶縁膜
１２を形成する。絶縁膜１２は、ＣＶＤ技術によるフォ
スフオシリケードガラス膜とグラスフローを施すことの
できるフォスフオシリケードガラス膜とで構成する。絶
縁膜１２の膜厚は、６０００［Ａ］程度に形成する。そ
して、エツチングガスとして、例えば、ＣＦ４とＣＨＦ
　ａとを用いた異方性エツチング技術によって絶縁膜１
２及び７を選択的に除去して接続孔１２Ａを形成する。

接続孔１２Ａを形成する工程中に、後に分離するゲート
電極９の所定上部の絶縁膜１２を除去して開孔１２Ｂを
形成する。開孔１２Ｂの具体的なスケールとしては、ゲ
ート電極９の幅が２［μｍ］程度であれば、短辺を２［
μｍ］程度、長辺を３乃至４［Ｉ１ｍ］程度にする。ま
た、接続孔１２Ａは、−辺を２［μｍ］程度とする正方
形状に形成する。ゲート電極９とゲート電極９との間の
半導体領域８又は１１の上には接続孔１２Ａを５個所形
成することができる。

第９図及び第１０図に示した工程の後に、第１１図に示
すように、基板１の上部全面を覆うように導電層１３を
形成する。導電層１３は、例えば、蒸着技術によるアル
ミニウム層又はシリコンを含有するアルミニウム層を用
い、その膜厚を８０００［Ａ］程度に形成する。

第１１図に示した工程の後に、第１２図及び第１３図に
示すように、導電層１３の不要な部分を選択的にエツチ
ングする。このエツチング工程は、エツチングガスとし
て、例えば、ＣＣｌ４とＣＦ４とを用いた異方性エツチ
ング技術を用いて行なう。導電層１３の線幅は４［μｍ
］程度に形成する。前記エツチング工程によって開孔１
２Ｂを埋めるように設けられた導電層１３を除去する。

したがって、開孔１２Ｂにおいて、ゲート電極９が露出
する。

第１２図及び第１３図に示した工程の後に、第１４図に
示すように、開孔１２Ｂにおけるゲート電極９をエツチ
ングする。ゲート電極９をエツチングするためのエツチ
ングガスは、Ｃ２ＣＩ　Ｆ　５とＣＦ４とを用いる。ゲ
ート電極９をエツチングして２つに分離することによっ
て、素子分離用ゲート電＠９Ａが形成される。第１２図
及び第１３図に示した工程と第１４図に示した工程とは
同一製造装置内で、エツチングガスを変えることによっ
て行なう。

ＰＭＴ　５ＦＥＴ６のゲート電極９とＮＭＩＳＦＥＴｌ
０のゲート電極９とをそれぞれ分離して形成した後、論
理を構成するためのゲート電極９を導電層１３によって
相互に接続する方法では、ＰＭＩ　５ＦＥＴ６のゲート
電極９の上に設けられる接続孔と、ＮＭＩＳＦＥＴｌ０
のグー１−電極９の上に設けられる接続孔との２個所の
接続孔を介して前記それぞれのゲート電極９を接続する
必要があるが、本実施例では、ゲート電極９をその中央
部の１個所をエツチングすることにより素子分離用ゲー
ト電極９Ａを形成できる。したがって、マスク合せ、エ
ツチング等のプロセスを施すべき個所が少なくなるので
不良個所の発生率が小さくなり、歩留りの低下を緩和で
きる。

また、ＰＭＩ　５ＦＥＴ６とＮＭＩＳＦＥＴｌ０とのそ
れぞれのゲート電極９を一体に形成したことにより、前
記それぞれのゲート電極９を接続するための導電層１３
とゲート電極９とが接続不良となることはないので、歩
留りの低下を緩和できる。

第１４図に示した工程の後に、絶縁膜１４を形成する。

絶縁膜１４は、ＣＶＤ技術によるフォスフオシリケード
ガラス膜を用い、その膜厚をｓｏｏ。

乃至９０００　［Ａ１程度に形成する。絶縁膜１４によ
って開孔１２Ｂは埋め込まれる。また、開孔１２Ｂの上
部の絶縁膜１４は、絶縁膜１４の膜厚を８０００乃至９
０００［Ａ］程度にしたことによって充分に平担化でき
る。

次に、接続孔１４Ａを接続孔１２Ａと同様の製造工程に
よって形成する。そして、導電層１５を導電Ｗ１１３と
同様の製造工程によって、導電層１５の膜厚が平担部に
おいて、８０００［Ａ］程度になるように、また、線幅
が５［μｍ］程度になるように、形成する。

次に、保護膜１６をＣＶＤ技術によるフォスフオシリケ
ードガラス膜を用い、その膜厚を１．２［μｍ］程度に
形成して本実施例のｔＣは完成する。

本実施例では、導電層１３を形成する工程を用いて、所
定のゲート電ｔＭ９を分離して素子分離用ゲート電極９
Ａを形成したが、導電層１５を形成する工程を用いてゲ
ート電極９を分離することもできる。

以下、導電層１５を形成する工程を用いてゲート電極９
を分離する方法を説明する。

ゲート電極９、絶縁膜１．２、接続孔１２Ａ、導電層１
３及び絶縁膜１４を順次形成した後に、まず、分離する
ゲート電極９の上部の絶縁膜１２゜１４を選択的に除去
して開孔を形成し、次に、導電層１３と導電層１５を接
続するための接続孔１４Ａを形成する。そして、導電層
１５を形成するためのアルミニウム層又はシリコンを含
有するアルミニウム層を絶縁膜１４を覆うように形成す
る。

そして、前記アルミニウム層の不要な部分をエツチング
して導電層１５を形成する。アルミニウム層をエツチン
グする際に、前記ゲート電極９の上部に形成された開孔
部の中のアルミニウム層も除去するので、開孔部におけ
るゲート電極９が露出する。ゲート電極９を、それが露
出した部分において、エツチングすることにより、素子
分離用ゲート電極９Ａが形成される６そして、保護［１
６を形成することによって、前記開孔部が保護膜１６に
よって埋め込まれる。

［効果］ 以上説明したように、本願において開示された　　　　
　　・新規な技術手段によれば、以下の効果を得ること
ができる。

（１）ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴとのゲート電極
を一体に形成したことによって、ＰＭＩＳＦＥＴのゲー
ト電極とＮＭＩＳＦＥＴのゲート電極とを接続するため
の導電層（本実施例では第２層目）を不要にできる。

（２）前記（１）により、ＰＭＩＳ列又はＮＭＩＳ列の
上部に設けられ、ＰＭＩＳ列又はＮＭＩＳ列と同方向に
延在する導電層（本実施例では第２層目）を、ＰＭＩＳ
列とＮＭＩＳ列との間の上部に延在して設けることがで
きるので、ｉｆｊ記導電導電層由度が向上する。

（３）前記一体に形成したゲート電極を分離して素子分
離用ゲート電極を形成する工程の一部に、例えば、第２
層目の導電層とＭＩＳＦＥＴの半導体領域とを接続する
ための接続孔を形成する工程を用いたことによって、素
子分離用ゲート電極を形成するための専用の製造工程を
不要にできる。

以上、本発明者によってなされた発明を、実施例にもと
すき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変形し得ることは勿論である。

【図面の簡単な説明】

第１図乃至第６図は、本発明の一実施例のＩＣを説明す
るための図であり。 第１図は、そのＩＣの要部の構成を示す平面図、第２図
は、第１図のｎ−ｎ切断線における断面図、 第３図は、第１図のｍ−ｍ切断線における断面図、 第４図は、第１図の等価回路図２ 第５図は、第４図の等価回路図を論理回路記号で示した
論理回路図。 第６図は、本発明の一実施例のＩＣのレイアウトを説明
するためのＩＣの平面図である。 第７図乃至第１４図は、本発明の一実施例のＩＣの各製
造工程を説明するための図であり、第７図、第９図及び
第１２図は、ＩＣの要部を示す平面図、 第８図は、第７図の■−■切断線における断面図、 第１Ｏ図は、第９図のＸ−Ｘ切断線における断面図、 第１１図は、ＩＣの要部を示す断面図、第１３図は、第
１２図のｘｍ−ｘｍ切断線における断面図、 第１４図は、ＩＣの要部を示す断面図である。 図中、１・・・基板、２・・・ウェル領域、３・・・フ
ィールド絶縁膜、５・・・チャネルストッパ領域、６．
１０・・・ＭＩＳＦＥＴ、７・・・ゲート絶縁膜、８．
１１・・・半導体領域、９．９Ａ・・・ゲート電極、１
２，１４・・・絶縁膜、１２Ａ、１４Ａ・・・接続孔、
１２Ｂ・・・開孔、１３．１３Ａ、１３　Ｂ、１５．１
５（Ａ）、１５　（Ｂ）　、１５　（Ｃ）、１５　（Ｄ
）−・・導電層、１６・・・保護膜、１７・・・配線チ
ャネル領域、１８・・ＣＭＩＳ列、１９・・・入出力セ
ル、２ｏ・・ポンディングパッドである。 、＋−＋ 代理人　弁理士　高橋明夫　’（：：’第　　７　　図 第　　８　　図 第　　　９　　図 第１０図 第　　１１　図 第　　１３　　Ｆ 第　　１４　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板にＮＡＮＤゲート、ＮＯＲゲート等の論
   理回路を構成する複数の相補型の絶縁ゲート型電界効果
   トランジスタを列状に配置した半導体集積回路装置であ
   って、前記複数の相補型の絶縁ゲート型電界効果トラン
   ジスタは、Ｐチャネル型の絶縁ゲート型電界効果トラン
   ジスタのゲート電極と、Ｎチャネル型の絶縁ゲート型電
   界効果トランジスタのゲート電極とを一体に形成したも
   のと、それぞれのゲート電極を分離して形成したものと
   を備えていることを特徴とする半導体集積回路装置。 ２、前記分離して形成したゲート電極は、それらの両側
   部の半導体基板の主面部のＰ型又はＮ型の半導体領域を
   電気的に分離するためのものであることを特徴とする特
   許請求の範囲第１項記載の半導体集積回路装置。 ３、半導体基板にＮＡＮＤゲート、ＮＯＲゲート等の論
   理回路を構成する複数の相補型の絶縁ゲート型電界効果
   トランジスタを列状に配置した半導体集積回路装置の製
   造方法であって、Ｐチャネル型の絶縁ゲート型電界効果
   トランジスタのゲート電極と、Ｎチャネル型の絶縁ゲー
   ト型電界効果トランジスタのゲート電極とを一体に形成
   する工程と、前記一体に形成したゲート電極のうち所定
   のゲート電極を、Ｐチャネル型の絶縁ゲート型電界効果
   トランジスタとＮチャネル型の絶縁ゲート型電界効果ト
   ランジスタとの間で分離する工程とを備えたことを特徴
   とする半導体集積回路装置の製造方法。 ４、前記ゲート電極を分離する工程は、２層目又は３層
   目の導電層を形成する工程を用いて行なうことを特徴と
   する特許請求の範囲第３項記載の半導体集積回路装置の
   製造方法。