JP2020136312A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】製造コストが低く、簡単なプロセスにより、半導体と配線との間に良好なコンタクトを形成し、コンタクト抵抗増大を抑制した半導体装置を提供すること。【解決手段】半導体装置は、凹部を有する第１半導体層と、前記第１半導体層の上方に配置され、前記凹部と重畳する領域に第１貫通孔を有する第１絶縁層と、前記凹部および前記第１貫通孔に配置される第１導電層と、を含む第１回路素子を有する。【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関する。特に、半導体装置に含まれる半導体層の構造に関する。
近年、表示装置やパーソナルコンピュータなどの駆動回路には微細なスイッチング素子としてトランジスタ、ダイオードなどの半導体装置が用いられている。特に、表示装置において半導体装置は、各画素の階調に応じた電圧又は電流を供給するための選択トランジスタだけでなく、電圧又は電流を供給する画素を選択するための駆動トランジスタにも使用されている。半導体装置はその用途に応じて要求される特性が異なる。例えば、選択トランジスタとして使用される半導体装置は、オフ電流が低いことや半導体装置間の特性ばらつきが小さいことが要求される。駆動トランジスタとして使用される半導体装置は、高いオン電流が要求される。
上記のような表示装置において、従来からアモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置が開発されている。アモルファスシリコンや低温ポリシリコンをチャネルに用いた半導体装置は、６００℃以下のプロセスで形成することができるため、ガラス基板を用いて半導体装置を形成することができる。特に、アモルファスシリコンをチャネルに用いた半導体装置は、より単純な構造かつ４００℃以下のプロセスで形成することができるため、例えば第８世代（２１６０×２４６０ｍｍ）と呼ばれる大型のガラス基板を用いて形成することができる。しかし、アモルファスシリコンをチャネルに用いた半導体装置は移動度が低く、駆動トランジスタに使用することはできない。
低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置に比べて移動度が高いため、選択トランジスタだけでなく駆動トランジスタの半導体装置にも使用することができる。しかし、低温ポリシリコンや単結晶シリコンをチャネルに用いた半導体装置は構造およびプロセスが複雑である。５００℃以上のプロセスで半導体装置を形成する必要があるため、上記のような大型のガラス基板を用いて半導体装置を形成することができない。アモルファスシリコンや低温ポリシリコン、単結晶シリコンをチャネルに用いた半導体装置はいずれもオフ電流が高く、これらの半導体装置を選択トランジスタに用いた場合、印加した電圧を長時間保持することが難しかった。
そこで、最近では、アモルファスシリコンや低温ポリシリコンや単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている（例えば、特許文献１）。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、かつ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
特開２００９−１１１１２５号公報
一方で、半導体に含まれる材料によっては、配線とのコンタクト抵抗が増大することが問題となる。本発明に係る一実施形態は、上記実情に鑑み、製造コストが低く、簡単なプロセスにより、半導体と配線との間に良好なコンタクトを形成し、コンタクト抵抗の増大を抑制した半導体装置を提供することを目的とする。
本発明の一実施形態による半導体装置は、凹部を有する第１半導体層と、前記第１半導体層の上方に配置され、前記凹部と重畳する領域に第１貫通孔を有する第１絶縁層と、前記凹部および前記第１貫通孔に配置される第１導電層と、を含む第１回路素子を有する。
本発明の一実施形態による半導体装置の製造方法は、基板上に凹部を有する第１半導体層を形成し、前記第１半導体層の上に第１絶縁層を形成し、前記第１絶縁層の前記凹部と重畳する領域に第１貫通孔を形成し、前記凹部および前記第１貫通孔に配置される第１導電層を形成すること、を含む。
本発明の一実施形態に係る半導体装置の概要を示す平面図である。 本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の拡大断面図である。 本発明の一実施形態に係る半導体装置の拡大断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、下地層を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、半導体層を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、半導体層に不純物をドーピングする工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、酸化物半導体層に不純物をドーピングする工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、開口を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、バリアメタル層を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法において、ソース電極およびドレイン電極を形成する工程を示す断面図である。 本発明の一実施形態に係る半導体装置の拡大断面図である。 本発明の一実施形態に係る半導体装置の拡大断面図である。 本発明の一実施形態に係る半導体装置の拡大断面図である。 本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の一実施形態に係る半導体装置の概要を示す断面図である。 本発明の変形例に係る半導体装置の拡大断面図である。 本発明の変形例に係る半導体装置の拡大断面図である。 本発明の変形例に係る半導体装置の拡大断面図である。
以下、図面を参照して、本発明のいくつかの実施形態について詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、図面の寸法比率は、説明の都合上、実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略する。
本明細書において、ある一つの膜に対してエッチングや光照射を行って複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来し、同一の層構造、同一の材料を有する。したがって、これら複数の膜は同一層に存在しているものと定義する。
本明細書において、ある部材又は領域が、他の部材又は領域の「上（又は下）」にあるとする場合、特段の限定がない限り、これは他の部材又は領域の直上（又は直下）にある場合のみでなく、他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。
本明細書において、「ある構造体が他の構造体から露出するという」という表現は、ある構造体の一部が他の構造体によって覆われていない態様を意味し、この他の構造体によって覆われていない部分は、さらに別の構造体によって覆われる態様も含む。
〈実施形態１〉
図１〜図１６を用いて、本発明の実施形態１に係る半導体装置１０の概要について説明する。実施形態１の半導体装置１０は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子または量子ドット等の自発光素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）を利用した自発光表示装置、もしくは電子ペーパー等の反射型表示装置において、各々の表示装置の各画素や、選択トランジスタ、駆動トランジスタに用いられる。
ただし、本発明に係る半導体装置は、表示装置に用いられるものに限定されず、例えば、マイクロプロセッサ（Ｍｉｃｒｏ−Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）に用いられてもよい。
［半導体装置１０の構造］
図１は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、図１におけるＡ−Ａ’断面図である。図１および図２に示すように、半導体装置１０は、第１トランジスタ素子１００および第２トランジスタ素子２００を有する。第１トランジスタ素子１００および第２トランジスタ素子２００はいずれも基板１０５上に配置された下地層１１０の上方に配置されている。
［第１トランジスタ素子１００の構造］
第１トランジスタ素子１００は、第１半導体層１２０、第１ゲート絶縁層１３０、第１ゲート電極１４０、第１層間絶縁層１５０、第１ソース電極１６４、および第１ドレイン電極１６６を有する。第１半導体層１２０は下地層１１０の上方に配置されている。第１ゲート電極１４０は第１半導体層１２０の上方に配置されている。第１ゲート絶縁層１３０は第１半導体層１２０と第１ゲート電極１４０との間に配置されている。第１半導体層１２０は、チャネル領域１２２、ソース領域１２４、およびドレイン領域１２６を備える。チャネル領域１２２は、平面視において第１ゲート電極１４０と重畳する領域である。ソース領域１２４およびドレイン領域１２６は、平面視において第１ゲート電極１４０から露出された領域である。
第１トランジスタ素子１００は、第１半導体層１２０の上方に第１ゲート電極１４０が配置されたトップゲート型トランジスタである。第１半導体層１２０のソース領域１２４およびドレイン領域１２６における抵抗は、第１ゲート電極１４０に電位が供給されていない状態における第１半導体層１２０のチャネル領域１２２における抵抗よりも低い。換言すると、ソース領域１２４およびドレイン領域１２６の第１半導体層１２０の電気導電率は、第１ゲート電極１４０に電位が供給されていない状態におけるチャネル領域１２２の第１半導体層１２０の電気導電率よりも高い。なお、本実施形態では、第１半導体層１２０の材料は、低温ポリシリコンを含む。しかしながらこれに限定されず、第１半導体層１２０の材料は、酸化物半導体でなければよい。例えば、第１半導体層１２０の材料は、アモルファスシリコンや単結晶シリコンであってもよい。第１半導体層１２０のソース領域１２４およびドレイン領域１２６に含まれる不純物は、第１半導体層１２０のチャネル領域１２２に含まれる不純物よりも多い。また、第１半導体層１２０に含まれる不純物としては、ボロン（Ｂ）およびリン（Ｐ）など一般的な半導体製造工程で用いられる材料が用いられる。
第１層間絶縁層１５０は第１ゲート電極１４０の上方に配置されている。第１層間絶縁層１５０は第１半導体層１２０および第１ゲート電極１４０を覆っている。第１層間絶縁層１５０の上方には、さらに第２ゲート絶縁層２３０および第２層間絶縁層２５０が配置されている。第２ゲート絶縁層２３０および第２層間絶縁層２５０は、第１半導体層１２０および第１ゲート電極１４０を覆っている。第１ゲート絶縁層１３０、第１層間絶縁層１５０、第２ゲート絶縁層２３０、および第２層間絶縁層２５０には、第１半導体層１２０のソース領域１２４に達する開口部１５４、および第１半導体層１２０のドレイン領域１２６に達する開口部１５６が設けられている。第１ゲート絶縁層１３０、第１層間絶縁層１５０、第２ゲート絶縁層２３０、および第２層間絶縁層２５０は、開口部１５４および開口部１５６において第１半導体層１２０のソース領域１２４およびドレイン領域１２６を露出している。すなわち、開口部１５４および開口部１５６は、第１ゲート絶縁層１３０、第１層間絶縁層１５０、第２ゲート絶縁層２３０、および第２層間絶縁層２５０を貫通している。
第１ソース電極１６４および第１ドレイン電極１６６は第１層間絶縁層１５０の上方に配置されている。さらに、第１ソース電極１６４および第１ドレイン電極１６６は、第１層間絶縁層１５０、第１ゲート絶縁層１３０、第２層間絶縁層２５０、および第２ゲート絶縁層２３０の開口部１５４および開口部１５６に配置されている。第１ソース電極１６４は開口部１５４を介して第１半導体層１２０のソース領域１２４に接続されている。第１ドレイン電極１６６は開口部１５６を介して第１半導体層１２０のドレイン領域１２６に接続されている。
図３に、第１ソース電極１６４と第１半導体層１２０のソース領域１２４との接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６と第１半導体層１２０のドレイン領域１２６との接続領域も同様の構造であることからここでは省略する。図１から図３に示すように、第１半導体層１２０は、第１ソース電極１６４との接続部であるソース領域１２４に凹部１２５が設けられている。第１半導体層１２０は、第１ドレイン電極１６６との接続部であるドレイン領域１２６に凹部１２７が設けられている。開口部１５４は、第１半導体層１２０の凹部１２５と重畳する領域に配置されている。開口部１５６は、第１半導体層１２０の凹部１２７と重畳する領域に配置されている。すなわち、開口部１５４および開口部１５６は、底面において凹部１２５および凹部１２７と少なくとも一部接続されている。なお、凹部１２５および凹部１２７のパターンに関しては、後に詳しく説明する。
第１ソース電極１６４および第１ドレイン電極１６６は、第１半導体層１２０の凹部１２５および凹部１２７に配置されている。第１ソース電極１６４は凹部１２５を介して第１半導体層１２０のソース領域１２４に接続されている。第１ドレイン電極１６６は凹部１２７を介して第１半導体層１２０のドレイン領域１２６に接続されている。第１半導体層１２０が、第１ソース電極１６４および第１ドレイン電極１６６との接続部において凹部１２５および凹部１２７を有することで接触面積が増加し、第１ソース電極１６４と第１半導体層のソース領域１２４および第１ドレイン電極１６６と第１半導体層のドレイン領域１２６の間により良好なコンタクトを形成することができる。また、第１半導体層１２０が凹部１２５および凹部１２７を有することで、第１半導体層１２０と第１ソース電極１６４および第１ドレイン電極１６６との物理的な接続強度を向上することができ、第１トランジスタ素子１００の信頼性をさらに向上することができる。
第１層間絶縁層１５０、第１ゲート絶縁層１３０、第２層間絶縁層２５０、第２ゲート絶縁層２３０、および第１半導体層１２０と、第１ソース電極１６４および第１ドレイン電極１６６と、の間にはバリアメタル層１６５およびバリアメタル層１６７が配置されている。バリアメタル層１６５は、開口部１５４に配置されている。バリアメタル層１６７は、開口部１５６に配置されている。すなわち、バリアメタル層１６５およびバリアメタル層１６７は、開口部１５４および開口部１５６の側面および底面に配置されている。バリアメタル層１６５およびバリアメタル層１６７は、開口部１５４および開口部１５６の底面の凹部１２５および凹部１２７において開口を有する。
バリアメタル層１６５およびバリアメタル層１６７は、第１半導体層１２０の凹部１２５および凹部１２７の側面において分離されている。さらに、バリアメタル層１６５およびバリアメタル層１６７は、第１半導体層１２０の凹部１２５および凹部１２７の底面に配置されている。すなわち、バリアメタル層１６５は、開口部１５４の底面と凹部１２５の底面との間で不連続である。バリアメタル層１６７は、開口部１５６の底面と凹部１２７の底面との間で不連続である。本実施形態に係るバリアメタル層１６５およびバリアメタル層１６７は、第１半導体層１２０の凹部１２５および凹部１２７の側面には配置されない。しかしながらこれに限定されず、バリアメタル層１６５およびバリアメタル層１６７は、第１半導体層１２０の凹部１２５および凹部１２７の側面において部分的に配置されていてもよい。また、バリアメタル層１６５およびバリアメタル層１６７は、凹部１２５および凹部１２７の側面において分離されていればよく、凹部１２５および凹部１２７の底面には配置されなくてもよい。
バリアメタル層１６５が凹部１２５の側面において分離されていることで、第１ソース電極１６４は凹部１２５の側面において第１半導体層１２０のソース領域１２４と接している。凹部１２５の側面において第１ソース電極１６４とソース領域１２４とが直接接することで、バリアメタル層１６５が介在することによる第１ソース電極１６４とソース領域１２４との間のコンタクト抵抗の増大を抑制することができる。同様に、バリアメタル層１６７が凹部１２７の側面において分離されていることで、第１ドレイン電極１６６は凹部１２７の側面において第１半導体層１２０のドレイン領域１２６と接している。凹部１２７の側面において第１ドレイン電極１６６とドレイン領域１２６とが直接接することで、バリアメタル層１６７が介在することによる第１ドレイン電極１６６とドレイン領域１２６との間のコンタクト抵抗の増大を抑制することができる。
［凹部１２５および凹部１２７のパターン］
図４は、第１トランジスタ素子１００における第１半導体層１２０の凹部１２５を示す拡大断面図である。図４は、図３におけるＢ−Ｂ’断面である。なお、第１半導体層１２０の凹部１２７も同様であることからここでは省略する。図３および図４を用いて、第１トランジスタ素子１００における開口部１５４および第１半導体層１２０の凹部１２５の形状について説明する。凹部１２５および凹部１２７の開口端部における最小口径Ｄ１は、開口部１５４および開口部１５６の最小口径Ｄ２より小さい。本実施形態において、開口部１５４および開口部１５６はテーパー構造である。このため、開口部１５４および開口部１５６は側面に傾斜面を有し、底面（点線で示す領域）に最小口径Ｄ２を有する。すなわち、凹部１２５および凹部１２７の開口端部における最小口径Ｄ１は、開口部１５４および開口部１５６の底面における最小口径Ｄ２より小さい。本実施形態において、凹部１２５および凹部１２７は、開口端部と底面の段差が垂直に接続する構造である。このため、凹部１２５および凹部１２７は側面に垂直面を有し、開口端部から底面まで略同一の口径を有する。しかしながらこれに限定されず、凹部１２５および凹部１２７はテーパー構造であってもよい。
凹部１２５および凹部１２７の開口端部における最小口径Ｄ１は、Ｄ２より小さく、より好ましくは、１００ｎｍ以上最小口径Ｄ２未満である。凹部１２５および凹部１２７の開口端部における最小口径Ｄ１が１００ｎｍ未満もしくは最小口径Ｄ２以上であると、後述するバリアメタル層１６５、１６７の形成の工程において、凹部１２５および凹部１２７の開口端部から側面、底面にバリアメタル層１６５、１６７が連続的に成膜されることや、後述する第１ソース電極１６４および第１ドレイン電極１６６の形成の工程において、第１ソース電極１６４および第１ドレイン電極１６６が凹部１２５および凹部１２７の中に配置されないことがある。
凹部１２５および凹部１２７の第１半導体層１２０の膜厚方向における深さは、５０ｎｍ未満であることが好ましい。凹部１２５および凹部１２７の第１半導体層１２０の膜厚方向における深さは、第１半導体層１２０の膜厚に対して２０％以上１００％未満、好ましくは５０％以上１００％未満、より好ましくは９０％以上１００％未満である。凹部１２５および凹部１２７の深さが１０ｎｍ以下であると、後述するバリアメタル層１６５、１６７の形成の工程において、凹部１２５および凹部１２７の開口端部から側面、底面にバリアメタル層１６５、１６７が連続的に成膜されることがある。凹部１２５および凹部１２７の深さが５０ｎｍ以上であると、凹部１２５および凹部１２７が第１半導体層１２０を貫通し、下地層１１０および基板１０５に達してしまうことがある。しかしながらこれに限定されず、凹部１２５および凹部１２７は、第１半導体層１２０を貫通し、下地層１１０に達してもよい。
図４に示すように、凹部１２５および凹部１２７の開口端部における最大口径は、開口部１５４および開口部１５６の底面における最大口径より大きい。しかしながらこれに限定されず、凹部１２５および凹部１２７の開口端部における最大口径は、開口部１５４および開口部１５６の底面における最大口径より小さくてもよい。
なお、本実施形態においては、凹部１２５および凹部１２７は、開口部１５４および開口部１５６の底面に１つずつ配置される。しかしながらこれに限定されず、凹部１２５および凹部１２７は、開口部１５４および開口部１５６の底面に複数配置されてもよい。また本実施形態において、凹部１２５および凹部１２７はライン形状で示した。しかしながらこれに限定されず、凹部１２５および凹部１２７は任意の形状を取ることができ、複数の凹部１２５および凹部１２７は一部接続していてもよい。
［第２トランジスタ素子２００の構造］
第２トランジスタ素子２００は、第２半導体層２２０、第２ゲート絶縁層２３０、第２ゲート電極２４０、第２層間絶縁層２５０、第２ソース電極２６４、および第２ドレイン電極２６６を有する。第２半導体層２２０は下地層１１０の上方に配置されている。第２半導体層２２０は第１層間絶縁層１５０の上方に配置されている。第２ゲート電極２４０は第２半導体層２２０の上方に配置されている。第２ゲート絶縁層２３０は第２半導体層２２０と第２ゲート電極２４０との間に配置されている。第２半導体層２２０は、チャネル領域２２２、ソース領域２２４、およびドレイン領域２２６を備える。チャネル領域２２２は、平面視において第２ゲート電極２４０と重畳する領域である。ソース領域２２４およびドレイン領域２２６は、平面視において第２ゲート電極２４０から露出された領域である。
第２トランジスタ素子２００は、第２半導体層２２０の上方に第２ゲート電極２４０が配置されたトップゲート型トランジスタである。第２半導体層２２０のソース領域２２４およびドレイン領域２２６における抵抗は、第２ゲート電極２４０に電位が供給されていない状態における第２半導体層２２０のチャネル領域２２２における抵抗よりも低い。換言すると、ソース領域２２４およびドレイン領域２２６の第２半導体層２２０の電気導電率は、第２ゲート電極２４０に電位が供給されていない状態におけるチャネル領域２２２の第２半導体層２２０の電気導電率よりも高い。なお、本実施形態では、第２半導体層２２０の材料は、酸化物半導体を含む。第２半導体層２２０のソース領域２２４およびドレイン領域２２６に含まれる不純物は、第２半導体層２２０のチャネル領域２２２に含まれる不純物よりも多い。また、第２半導体層２２０に含まれる不純物としては、ボロン（Ｂ）、リン（Ｐ）、アルゴン（Ａｒ）、および窒素（Ｎ2）など一般的な半導体製造工程で用いられる材料が用いられる。
第２層間絶縁層２５０は第２ゲート電極２４０の上方に配置されている。第２層間絶縁層２５０は第２半導体層２２０および第２ゲート電極２４０を覆っている。第２ゲート絶縁層２３０、および第２層間絶縁層２５０には、第２半導体層２２０のソース領域２２４に達する開口部２５４、および第２半導体層２２０のドレイン領域２２６に達する開口部２５６が設けられている。すなわち、第２ゲート絶縁層２３０および第２層間絶縁層２５０は、開口部２５４および開口部２５６において第２半導体層２２０のソース領域２２４およびドレイン領域２２６を露出している。
第２ソース電極２６４および第２ドレイン電極２６６は第２層間絶縁層２５０の上方に配置されている。第２ソース電極２６４および第２ドレイン電極２６６は、第２層間絶縁層２５０、および第２ゲート絶縁層２３０の開口部２５４および開口部２５６に配置されている。第２ソース電極２６４は開口部２５４を介して第２半導体層２２０のソース領域２２４に接続されている。第２ドレイン電極２６６は開口部２５６を介して第２半導体層２２０のドレイン領域２２６に接続されている。
第２層間絶縁層２５０、第２ゲート絶縁層２３０、および第２半導体層２２０と、第２ソース電極２６４および第２ドレイン電極２６６と、の間にはバリアメタル層２６５およびバリアメタル層２６７が配置されている。バリアメタル層２６５は、開口部２５４に配置されている。バリアメタル層２６７は、開口部２５６に配置されている。すなわち、バリアメタル層２６５およびバリアメタル層２６７は、開口部２５４および開口部２５６の側面および底面に配置されている。
バリアメタル層２６５が開口部２５４の底面に配置されていることで、第２ソース電極２６４は、開口部２５４の底面において第２半導体層２２０のソース領域２２４とバリアメタル層２６５を介して接続している。第２ソース電極２６４は、バリアメタル層２６５を介して第２半導体層２２０と接続することで、酸化物半導体を含む第２半導体層２２０と直接接することで起こり得る酸化膜形成などを抑制することができ、これにより接触抵抗が増大することを抑制することができる。同様に、バリアメタル層２６７が開口部２５６の底面に配置されていることで、第２ドレイン電極２６６は、開口部２５６の底面において第２半導体層２２０のドレイン領域２２６とバリアメタル層２６７を介して接続している。第２ドレイン電極２６６は、バリアメタル層２６７を介して第２半導体層２２０と接続することで、酸化物半導体を含む第２半導体層２２０と直接接することで起こり得る酸化膜形成などを抑制することができ、これにより接触抵抗が増大することを抑制することができる。
［半導体装置１０を構成する各部材の材質］
基板１０５としては、ポリイミド基板が用いられる。基板１０５として、ポリイミド基板の他にもアクリル基板、シロキサン基板、またはフッ素樹脂基板などの樹脂を含む絶縁基板が用いられてもよい。基板１０５の耐熱性を向上させるために、上記の基板に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１０５が透明である必要はないため、基板１０５の透明度が悪化する不純物が用いられてもよい。一方、基板１０５が可撓性を有する必要がない場合は、基板１０５としてガラス基板、石英基板、およびサファイア基板などの透光性を有する絶縁基板が用いられてもよい。半導体装置１０が表示装置ではない集積回路の場合は、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、またはステンレス基板などの導電性基板のように、透光性を有さない基板が用いられてもよい。
下地層１１０としては、基板１０５と第１半導体層１２０との密着性が向上する、または基板１０５からの不純物が第１半導体層１２０に到達することを抑制する材料が用いられる。例えば、下地層１１０として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化酸化シリコン（ＳｉＮxＯy）、窒化シリコン（ＳｉＮx）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などが用いられる（ｘ、ｙは任意の正の数値）。これらの膜を積層した構造が用いられてもよい。ここで、基板１０５と第１半導体層１２０との十分な密着性が確保される、または不純物が基板１０５から第１半導体層１２０に到達することによる影響がほとんどない場合は、下地層１１０が省略されてもよい。下地層１１０としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料が用いられてもよい。
ここで、ＳｉＯxＮyおよびＡｌＯxＮyとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。ＳｉＮxＯyおよびＡｌＮxＯyとは、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。
上記に例示した下地層１１０は、物理蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）で形成されてもよく、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）で形成されてもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、めっき法、および分子線エピタキシー法などが用いられる。ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）−ＣＶＤ法又はホットワイヤＣＶＤ法）などが用いられる。ＴＥＯＳ層とはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としたＣＶＤ層を指す。
有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などが用いられる。下地層１１０は、単層であってもよく、上記の材料の積層であってもよい。例えば、下地層１１０は無機絶縁材料および有機絶縁材料の積層であってもよい。
第１半導体層１２０としては、半導体の特性を有するシリコンが用いられる。例えば、第１半導体層１２０として、ポリシリコン（多結晶シリコン）、アモルファスシリコン、単結晶シリコンが用いられてもよい。特に、第１半導体層１２０として、高温処理を必要としない低温ポリシリコンが用いられてもよい。
酸化物半導体を含む第２半導体層２２０としては、半導体の特性を有する酸化金属が用いられる。例えば、第２半導体層２２０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体が用いられてもよい。特に、第２半導体層２２０として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体が用いられてもよい。ただし、本発明の一実施形態において用いられるＩｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体は、上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、上記の比率に対して、移動度を向上させるためにＩｎの比率が大きい酸化物半導体が第２半導体層２２０として用いられてもよい。上記の比率に対して、光照射による影響を小さくするために、バンドギャップが大きくなるように、Ｇａの比率が大きい酸化物半導体が第２半導体層２２０として用いられてもよい。
Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体に他の元素が添加されていてもよい。例えばＡｌ、Ｓｎなどの金属元素が上記の酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ2）、酸化チタン（ＴｉＯ2）、酸化バナジウム（ＶＯ2）、酸化インジウム（Ｉｎ2Ｏ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）などが第２半導体層２２０として用いられてもよい。なお、第２半導体層２２０はアモルファスであってもよく、結晶性であってもよい。第２半導体層２２０はアモルファスと結晶の混相であってもよい。
第１ゲート絶縁層１３０、第２ゲート絶縁層２３０としては、ＳｉＮx、ＳｉＮxＯy、ＳｉＯxＮy、ＡｌＮx、ＡｌＮxＯy、ＡｌＯxＮyなどの無機絶縁材料が用いられる。第１ゲート絶縁層１３０、第２ゲート絶縁層２３０は下地層１１０と同様の方法で形成される。第１ゲート絶縁層１３０、第２ゲート絶縁層２３０は単層であってもよく、上記の材料の積層であってもよい。第１ゲート絶縁層１３０、第２ゲート絶縁層２３０は、下地層１１０と同じ材料であってもよく、異なる材料であってもよい。
第１ゲート電極１４０、第２ゲート電極２４０としては、一般的な金属材料または導電性半導体材料が用いられる。例えば、第１ゲート電極１４０、第２ゲート電極２４０として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。第１ゲート電極１４０、第２ゲート電極２４０として、上記の材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。第１ゲート電極１４０、第２ゲート電極２４０として、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体が用いられてもよい。第１ゲート電極１４０、第２ゲート電極２４０は単層であってもよく、上記の材料の積層であってもよい。
第１ゲート電極１４０、第２ゲート電極２４０として用いられる材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有する材料が好ましい。第１ゲート電極１４０、第２ゲート電極２４０として、第１ゲート電極１４０、第２ゲート電極２４０に０Ｖが印加されたときにトランジスタがオフするエンハンスメント型となる仕事関数を有する材料が用いられることが好ましい。
第１層間絶縁層１５０、第２層間絶縁層２５０としては、ＳｉＯx、ＳｉＯxＮy、ＡｌＯx、ＡｌＯxＮy、ＴＥＯＳ層などの無機絶縁材料が用いられる。第１層間絶縁層１５０、第２層間絶縁層２５０は下地層１１０と同様の方法で形成されてもよい。第１層間絶縁層１５０、第２層間絶縁層２５０は単層であってもよく、上記の材料の積層であってもよい。第１層間絶縁層１５０、第２層間絶縁層２５０は、第１層間絶縁層１５０、第２層間絶縁層２５０として用いられる材料の化学量論比に比べて酸素を多く含んでいてもよい。
第１ソース電極１６４、第１ドレイン電極１６６、第２ソース電極２６４、および第２ドレイン電極２６６としては、一般的な金属材料が用いられる。例えば、上記の電極として、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｚｎ、Ｍｏ、Ｉｎ、Ｓｎ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉなどが用いられてもよい。上記の電極は単層であってもよく、上記の材料の積層であってもよい。上記の電極として使用する材料は、酸化物半導体をチャネルに用いた半導体装置の製造工程における熱処理工程に対して耐熱性を有する材料が好ましい。
バリアメタル層１６５、１６７、２６５、および２６７として、第１ソース電極１６４、第１ドレイン電極１６６、第２ソース電極２６４、および第２ドレイン電極２６６の材料の窒化物が用いられてもよい。例えば、第１ソース電極１６４、第１ドレイン電極１６６、第２ソース電極２６４、および第２ドレイン電極２６６の材料としてＴｉ−Ａｌ−Ｔｉの積層が用いられる場合、バリアメタル層１６５、１６７、２６５、および２６７の材料としてＴｉＮが用いられてもよい。バリアメタル層２６５および２６７の材料にＴｉＮが用いられることで、第２ソース電極２６４および第２ドレイン電極２６６のＴｉが酸化物半導体を含む第２半導体層２２０と直接接することで起こり得る酸化膜形成などを抑制することができ、接触抵抗が増大することを抑制することができる。
以上のように、本発明の実施形態１に係る半導体装置１０によると、異なる半導体を用いた第１トランジスタ素子１００と第２トランジスタ素子２００とを簡単なプロセスにより形成することができるため、製造コストが低く、製造歩留まりが向上する半導体装置を提供することができる。これによって、例えば、オフ電流が低い酸化物半導体を用いた選択トランジスタと、移動度が高い低温ポリシリコンを用いた駆動トランジスタと、を混載する半導体装置を提供することができ、酸化物半導体と低温ポリシリコンの双方の特性をうまく利用することができる。
第１半導体層１２０が、第１ソース電極１６４および第１ドレイン電極１６６との接続部において凹部１２５および凹部１２７を有することで接触面積が増加し、より良好なコンタクトを形成することができる。また、第１半導体層１２０が凹部１２５および凹部１２７を有することで、第１半導体層１２０と第１ソース電極１６４および第１ドレイン電極１６６との物理的な接続強度を向上することができ、第１トランジスタ素子１００の信頼性をさらに向上することができる。
第２半導体層２２０が、第２ソース電極２６４および第２ドレイン電極２６６との接続部においてバリアメタル層２６５およびバリアメタル層２６７を介して接続することで、酸化物半導体を含む第２半導体層２２０と直接接することで起こり得る酸化膜形成などを抑制することができ、これにより接触抵抗が増大することを抑制することができる。
［半導体装置１０の製造方法］
図５〜図１６を用いて、本発明の実施形態１に係る半導体装置１０の製造方法について、断面図を参照しながら説明する。図５は、本発明の一実施形態に係る半導体装置の製造方法において、下地層を形成する工程を示す断面図である。図５に示すように、基板１０５上に下地層１１０を成膜する。
図６は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層を形成する工程を示す断面図である。まず基板の略全面にアモルファスシリコン層を成膜し、レーザー照射によってアモルファス（非結晶）状態からポリ（多結晶）状態にアニールする。その後、図６に示すように、フォトリソグラフィおよびエッチングによって凹部１２５および凹部１２７を含む第１半導体層１２０のパターンを形成する。
図７は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。図７に示すように、第１半導体層１２０の上方に第１ゲート絶縁層１３０および第１ゲート電極１４０を含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図７に示すような第１ゲート電極１４０のパターンを形成する。このとき第１半導体層１２０の凹部１２５および凹部１２７には、一時的に、第１ゲート絶縁層１３０が配置される。
図８は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層に不純物をドーピングする工程を示す断面図である。図８に示すように、上方（基板１０５に対して第１ゲート電極１４０が形成された側）から不純物をドーピングする。平面視において第１ゲート電極１４０とオーバーラップしない領域では、不純物は第１ゲート絶縁層１３０を介して第１半導体層１２０に到達する。第１半導体層１２０にドーピングされた不純物はキャリアとして機能するため、不純物がドーピングされた領域の第１半導体層１２０の抵抗が下がる。
一方、平面視において第１ゲート電極１４０とオーバーラップする領域では、不純物が第１ゲート電極１４０によってブロックされるため、第１半導体層１２０に到達しない。つまり、第１ゲート電極１４０を介した不純物のドーピングによって、第１半導体層１２０にチャネル領域１２２、ならびにチャネル領域１２２よりも低抵抗なソース領域１２４およびドレイン領域１２６が形成される。
図９は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。図９に示すように、第１ゲート電極１４０の上方に、第１ゲート電極１４０および第１半導体層１２０を覆う第１層間絶縁層１５０を成膜する。
図１０は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層を形成する工程を示す断面図である。図１０に示すように、基板の略全面に第２半導体層２２０を含む酸化物半導体層を成膜し、フォトリソグラフィおよびエッチングによって第２半導体層２２０のパターンを形成する。
図１１は、本発明の一実施形態に係る半導体装置の製造方法において、ゲート絶縁層およびゲート電極を形成する工程を示す断面図である。図１１に示すように、第２半導体層２２０の上方に第２ゲート絶縁層２３０および第２ゲート電極２４０を含む導電層を成膜し、フォトリソグラフィおよびエッチングによって図１１に示すような第２ゲート電極２４０のパターンを形成する。
図１２は、本発明の一実施形態に係る半導体装置の製造方法において、半導体層に不純物をドーピングする工程を示す断面図である。図１２に示すように、上方（基板１０５に対して第２ゲート電極２４０が形成された側）から不純物をドーピングする。平面視において第２ゲート電極２４０とオーバーラップしない領域では、不純物は第２ゲート絶縁層２３０を介して第２半導体層２２０に到達する。第２半導体層２２０に不純物がドーピングされると、不純物がドーピングされた領域の第２半導体層２２０の結晶構造が壊れ、抵抗が下がる。
一方、平面視において第２ゲート電極２４０とオーバーラップする領域では、不純物が第２ゲート電極２４０によってブロックされるため、第２半導体層２２０に到達しない。つまり、第２ゲート電極２４０を介した不純物のドーピングによって、第２半導体層２２０にチャネル領域２２２、ならびにチャネル領域２２２よりも低抵抗なソース領域２２４およびドレイン領域２２６が形成される。
図１３は、本発明の一実施形態に係る半導体装置の製造方法において、層間絶縁層を形成する工程を示す断面図である。図１３に示すように、第２ゲート電極２４０の上方に、第２ゲート電極２４０および第２半導体層２２０を覆う第２層間絶縁層２５０を成膜する。
図１４は、本発明の一実施形態に係る半導体装置の製造方法において、開口部を形成する工程を示す断面図である。第１ゲート絶縁層１３０、第１層間絶縁層１５０、第２ゲート絶縁層２３０、および第２層間絶縁層２５０に対してフォトリソグラフィおよびエッチングを行うことで、開口部１５４、１５６、２５４、２５６、を形成する。なお、開口部１５４および１５６は第１ゲート絶縁層１３０、第１層間絶縁層１５０、第２ゲート絶縁層２３０、および第２層間絶縁層２５０に形成される。開口部２５４および２５６は第２ゲート絶縁層２３０および第２層間絶縁層２５０に形成される。また、このとき第１半導体層１２０の凹部１２５および凹部１２７内に一時的に配置されていた第１ゲート絶縁層１３０も、開口部１５４および１５６の第１ゲート絶縁層１３０とともにエッチングされる。
開口部１５４は第１半導体層１２０のソース領域１２４を露出する。開口部１５６は第１半導体層１２０のドレイン領域１２６を露出する。開口部２５４は第２半導体層２２０のソース領域２２４を露出する。開口部２５６は第２半導体層２２０のドレイン領域２２６を露出する。
図１５は、本発明の一実施形態に係る半導体装置の製造方法において、開口部にバリアメタル層を形成する工程を示す断面図である。図１５に示すように、基板の略全面にバリアメタル層１６５、１６７、２６５、２６７を含むバリアメタル層を成膜する。バリアメタル層１６５、１６７、２６５、２６７は、開口部１５４、１５６、２５４、２５６の側面および底面にも成膜する。バリアメタル層１６５、１６７は、開口部１５４および開口部１５６の底面の凹部１２５および凹部１２７において開口を有する。
凹部１２５および凹部１２７の開口端部における最小口径Ｄ１が小さいことから、バリアメタル層１６５、１６７は、凹部１２５および凹部１２７の側面には成膜されない。バリアメタル層１６５、１６７は、凹部１２５および凹部１２７の底面には成膜される。すなわち、バリアメタル層１６５、１６７は、凹部１２５および凹部１２７の開口端部と底面の間で段切れする。ここで、段切れとはバリアメタル層１６５および１６７が凹部１２５および凹部１２７の段差に対して、その段差部で不連続である状態を示す。
図１６は、本発明の一実施形態に係る半導体装置の製造方法において、ソース電極およびドレイン電極を含む導電層を形成する工程を示す断面図である。図１６に示すように、基板の略全面に第１ソース電極１６４、第１ドレイン電極１６６、第２ソース電極２６４、および第２ドレイン電極２６６を含む導電層を成膜する。このとき第１半導体層１２０の凹部１２５および凹部１２７には、第１ソース電極１６４および第１ドレイン電極１６６が配置される。
そして、図１６に示す第１ソース電極１６４、第１ドレイン電極１６６、第２ソース電極２６４、および第２ドレイン電極２６６を含む導電層ならびにバリアメタル層を、フォトリソグラフィおよびエッチングすることによって図１および図２に示す第１ソース電極１６４、第１ドレイン電極１６６、第２ソース電極２６４、および第２ドレイン電極２６６を形成する。上記に示す製造方法によって、本発明の実施形態１に係る半導体装置１０を形成することができる。
〈実施形態２〉
図１７を用いて、本発明の実施形態２に係る半導体装置の概要について説明する。本実施形態に係る半導体装置１０Ａは、第１半導体層１２０ａの凹部１２５ａおよび凹部１２７ａが、第１半導体層１２０ａを貫通していることが、実施形態１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［半導体装置１０Ａの構造］
図１７は、本発明の一実施形態に係る半導体装置の拡大断面図である。図１７に、第１ソース電極１６４ａと第１半導体層１２０ａとの接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６ａと第１半導体層１２０ａとの接続領域も同様の構造であることからここでは省略する。
図１７に示すように、第１半導体層１２０ａは、第１ソース電極１６４ａとの接続部に凹部１２５ａが設けられている。第１半導体層１２０ａは、第１ドレイン電極１６６ａとの接続部に凹部１２７ａが設けられている。凹部１２５ａおよび凹部１２７ａは、第１半導体層１２０ａを貫通し、下地層１１０ａを露出している。凹部１２５ａおよび凹部１２７ａには、第１ソース電極１６４ａおよび第１ドレイン電極１６６ａが配置されている。凹部１２５ａおよび凹部１２７ａの底部には、バリアメタル層１６５ａおよびバリアメタル層１６７ａが配置されている。すなわち、第１ソース電極１６４ａは凹部１２５ａの側面において第１半導体層１２０ａのソース領域１２４ａと接している。第１ドレイン電極１６６ａは凹部１２７ａの側面において第１半導体層１２０ａのドレイン領域１２６ａと接している。
以上のように、本発明の実施形態２に係る半導体装置１０Ａによると、第１半導体層１２０ａの凹部１２５ａおよび凹部１２７ａが、第１半導体層１２０ａを貫通していることで、第１半導体層１２０ａと第１ソース電極１６４ａおよび第１ドレイン電極１６６ａとの接触面積が増加し、第１ソース電極１６４ａと第１半導体層のソース領域１２４ａおよび第１ドレイン電極１６６ａと第１半導体層のドレイン領域１２６ａの間により良好なコンタクトを形成することができる。また、第１半導体層１２０ａの凹部１２５ａおよび凹部１２７ａが、第１半導体層１２０ａを貫通していることで、第１半導体層１２０ａと第１ソース電極１６４ａおよび第１ドレイン電極１６６ａとの物理的な接続強度をさらに向上することができ、第１トランジスタ素子１００ａの信頼性をさらに向上することができる。
〈実施形態３〉
図１８を用いて、本発明の実施形態３に係る半導体装置の概要について説明する。本実施形態に係る半導体装置１０Ｂは、第１半導体層１２０ｂの凹部１２５ｂおよび凹部１２７ｂが、第１半導体層１２０ｂを貫通し、さらに下地層１１０ｂの凹部に接続していることが、実施形態１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［半導体装置１０Ｂの構造］
図１８は、本発明の一実施形態に係る半導体装置の拡大断面図である。図１８に、第１ソース電極１６４ｂと第１半導体層１２０ｂとの接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６ｂと第１半導体層１２０ｂとの接続領域も同様の構造であることからここでは省略する。
図１８に示すように、第１半導体層１２０ｂは、第１ソース電極１６４ｂとの接続部に凹部１２５ｂが設けられている。第１半導体層１２０ｂは、第１ドレイン電極１６６ｂとの接続部に凹部１２７ｂが設けられている。凹部１２５ｂおよび凹部１２７ｂは、第１半導体層１２０ｂを貫通し、下地層１１０ｂの凹部に接続している。ここで第１半導体層１２０ｂの貫通孔と下地層１１０ｂの凹部とは一体であり、いずれも凹部１２５ｂおよび凹部１２７ｂに含む。凹部１２５ｂおよび凹部１２７ｂには、第１ソース電極１６４ｂおよび第１ドレイン電極１６６ｂが配置されている。凹部１２５ｂおよび凹部１２７ｂの底部には、バリアメタル層１６５ｂおよびバリアメタル層１６７ｂが配置されている。すなわち、第１ソース電極１６４ｂは凹部１２５ｂの側面において第１半導体層１２０ｂのソース領域１２４ｂと接している。第１ドレイン電極１６６ｂは凹部１２７ｂの側面において第１半導体層１２０ｂのドレイン領域１２６ｂと接している。
以上のように、本発明の実施形態３に係る半導体装置１０Ｂによると、第１半導体層１２０ｂの凹部１２５ｂおよび凹部１２７ｂが、第１半導体層１２０ｂを貫通していることで、第１半導体層１２０ｂと第１ソース電極１６４ｂおよび第１ドレイン電極１６６ｂとの接触面積が増加し、第１ソース電極１６４ｂと第１半導体層のソース領域１２４ｂおよび第１ドレイン電極１６６ｂと第１半導体層のドレイン領域１２６ｂの間により良好なコンタクトを形成することができる。また、第１半導体層１２０ｂの凹部１２５ｂおよび凹部１２７ｂが、第１半導体層１２０ｂを貫通し、さらに下地層１１０ｂと接続していることで、第１半導体層１２０ｂと第１ソース電極１６４ｂおよび第１ドレイン電極１６６ｂとの物理的な接続強度をさらに向上することができ、第１トランジスタ素子１００ｂの信頼性をさらに向上することができる。
〈実施形態４〉
図１９を用いて、本発明の実施形態４に係る半導体装置の概要について説明する。本実施形態に係る半導体装置１０Ｃは、第１半導体層１２０ｃの凹部１２５ｃおよび凹部１２７ｃに、第１ゲート絶縁層１３０ｃが配置されていることが、実施形態１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［半導体装置１０Ｃの構造］
図１９は、本発明の一実施形態に係る半導体装置の拡大断面図である。図１９に、第１ソース電極１６４ｃと第１半導体層１２０ｃとの接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６ｃと第１半導体層１２０ｃとの接続領域も同様の構造であることからここでは省略する。
図１９に示すように、第１半導体層１２０ｃは、第１ソース電極１６４ｃとの接続部に凹部１２５ｃが設けられている。第１半導体層１２０ｃは、第１ドレイン電極１６６ｃとの接続部に凹部１２７ｃが設けられている。凹部１２５ｃおよび凹部１２７ｃには、第１ソース電極１６４ｃおよび第１ドレイン電極１６６ｃが配置されている。凹部１２５ｃおよび凹部１２７ｃにおいて、第１ソース電極１６４ｃおよび第１ドレイン電極１６６ｃの下方には、バリアメタル層１６５ｃおよびバリアメタル層１６７ｃが配置されている。凹部１２５ｃおよび凹部１２７ｃの底部には、第１ゲート絶縁層１３０ｃが配置されている。すなわち、第１ソース電極１６４ｃは凹部１２５ｃの側面において第１半導体層１２０ｃのソース領域１２４ｃと接している。第１ドレイン電極１６６ｃは凹部１２７ｃの側面において第１半導体層１２０ｃのドレイン領域１２６ｃと接している。
以上のように、本発明の実施形態４に係る半導体装置１０Ｃによると、第１半導体層１２０ｃが凹部１２５ｃおよび凹部１２７ｃを有することで、第１半導体層１２０ｃと第１ソース電極１６４ｃおよび第１ドレイン電極１６６ｃとの接触面積が増加し、第１ソース電極１６４ｃと第１半導体層のソース領域１２４ｃおよび第１ドレイン電極１６６ｃと第１半導体層のドレイン領域１２６ｃの間により良好なコンタクトを形成することができる。また、第１半導体層１２０ｃが凹部１２５ｃおよび凹部１２７ｃを有することで、第１半導体層１２０ｃと第１ソース電極１６４ｃおよび第１ドレイン電極１６６ｃとの物理的な接続強度を向上することができ、第１トランジスタ素子１００ｃの信頼性を向上することができる。
〈実施形態５〉
図２０を用いて、本発明の実施形態５に係る半導体装置１０Ｄの概要について説明する。本実施形態に係る半導体装置１０Ｄは、下地層１１０ｄの性質が異なることが実施形態１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［半導体装置１０Ａの構造］
図２０は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２０に示す半導体装置１０Ｄは図２に示す半導体装置１０に類似しているが、半導体装置１０Ｄは、下地層１１０ｄの性質において半導体装置１０とは相違する。本実施形態に係る半導体装置１０Ｄの下地層１１０ｄは、第１ゲート絶縁層１３０ｄよりもエッチングレートが低い。下地層１１０ｄの材料は、第１ゲート絶縁層１３０ｄの材料と同じであってもよく、この場合、下地層１１０ｄの膜質は第１ゲート絶縁層１３０ｄの膜質より緻密であってもよい。このような構成を有することで、本実施形態に係る半導体装置の製造方法において開口部を形成する工程で、下地層１１０ｄが第１ゲート絶縁層１３０ｄのエッチングストッパとして機能することができる。特に凹部１２５ｄおよび凹部１２７ｄが第１半導体層１２０ｄを貫通している実施形態２および実施形態３の構成において、下地層１１０ｄが侵食されることを抑制することができる。
〈実施形態６〉
図２１を用いて、本発明の実施形態６に係る半導体装置１０Ｅの概要について説明する。本実施形態に係る半導体装置１０Ｅは、基板１０５ｅと下地層１１０ｅとの間に金属層１０９ｅをさらに含むことが実施形態１に係る半導体装置１０と相違する。なお、以下の実施形態で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［半導体装置１０Ｅの構造］
図２１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２１に示す半導体装置１０Ｅは図２に示す半導体装置１０に類似しているが、半導体装置１０Ｅは、基板１０５ｅと下地層１１０ｅとの間に金属層１０９ｅをさらに含むことにおいて半導体装置１０とは相違する。このような構成を有することで、本実施形態に係る半導体装置の製造方法において開口部を形成する工程で、下地層１１０ｅの下方の金属層１０９ｅが第１ゲート絶縁層１３０ｅのエッチングストッパとして機能することができる。特に凹部１２５ｅおよび凹部１２７ｅが第１半導体層１２０ｅを貫通している実施形態２および実施形態３の構成において、下地層１１０ｅが侵食され、基板１０５ｅが露出することを抑制することができる。
〈変形例１〉
図２２を用いて、本発明の変形例に係る半導体装置の概要について説明する。本変形例に係る半導体装置１０Ｆは、第１半導体層１２０ｆの凹部１２５ｆおよび凹部１２７ｆが複数配置されていることが、実施形態１に係る半導体装置１０と相違する。なお、以下の変形例１から変形例３で参照する図面において、実施形態１と同一部分または同様な機能を有する部分には同一の数字または同一の数字の後にアルファベットを追加した符号を付し、その繰り返しの説明は省略する。
［半導体装置１０Ｆの構造］
図２２は、本発明の一変形例に係る半導体装置の拡大断面図である。図２２に、第１ソース電極１６４ｆと第１半導体層１２０ｆとの接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６ｆと第１半導体層１２０ｆとの接続領域も同様の構造であることからここでは省略する。
図２２に示すように、第１半導体層１２０ｆのソース領域１２４ｆには、第１ソース電極１６４ｆとの接続部に複数の凹部１２５ｆが設けられている。第１半導体層１２０ｆのドレイン領域１２６ｆには、第１ドレイン電極１６６ｆとの接続部に複数の凹部１２７ｆが設けられている。複数の凹部１２５ｆおよび凹部１２７ｆはそれぞれ離間している。複数の凹部１２５ｆおよび凹部１２７ｆには、第１ソース電極１６４ｆおよび第１ドレイン電極１６６ｆが配置されている。凹部１２５ｆおよび凹部１２７ｆの開口端部における最小口径Ｄ１は、開口部１５４ｆおよび開口部１５６ｆの最小口径Ｄ２より小さい。このため、複数の凹部１２５ｆおよび凹部１２７ｆの底部には、バリアメタル層１６５ｆおよびバリアメタル層１６７ｆが配置されている。しかしながら、バリアメタル層１６５ｆおよびバリアメタル層１６７ｆは、複数の凹部１２５ｆおよび凹部１２７ｆの側面には配置されず、開口端部と底部で分離されている。したがって、第１ソース電極１６４ｆは複数の凹部１２５ｆの側面において第１半導体層１２０ｆのソース領域１２４ｆと接している。第１ドレイン電極１６６ｆは複数の凹部１２７ｆの側面において第１半導体層１２０ｆのドレイン領域１２６ｆと接している。
以上のように、本発明の変形例に係る半導体装置１０Ｆによると、第１半導体層１２０ｆの凹部１２５ｆおよび凹部１２７ｆが複数配置されることで、第１半導体層１２０ｆと第１ソース電極１６４ｆおよび第１ドレイン電極１６６ｆとの接触面積がさらに増加し、第１ソース電極１６４ｆと第１半導体層のソース領域１２４ｆおよび第１ドレイン電極１６６ｆと第１半導体層のドレイン領域１２６ｆの間により良好なコンタクトを形成することができる。また、第１半導体層１２０ｆの凹部１２５ｆおよび凹部１２７ｆが複数配置されることで、第１半導体層１２０ｆと第１ソース電極１６４ｆおよび第１ドレイン電極１６６ｆとの物理的な接続強度をさらに向上することができ、第１トランジスタ素子１００ｆの信頼性をさらに向上することができる。
〈変形例２〉
図２３を用いて、本発明の変形例に係る半導体装置の概要について説明する。本変形例に係る半導体装置１０Ｇは、第１半導体層１２０ｇの凹部１２５ｇおよび凹部１２７ｇが複数配置され、それぞれ接続していることが、実施形態１に係る半導体装置１０と相違する。
［半導体装置１０Ｇの構造］
図２３は、本発明の一変形例に係る半導体装置の拡大断面図である。図２３に、第１ソース電極１６４ｇと第１半導体層１２０ｇとの接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６ｇと第１半導体層１２０ｇとの接続領域も同様の構造であることからここでは省略する。
図２３に示すように、第１半導体層１２０ｇのソース領域１２４ｇには、第１ソース電極１６４ｇとの接続部に複数の凹部１２５ｇが設けられている。第１半導体層１２０ｇのドレイン領域１２６ｇには、第１ドレイン電極１６６ｇとの接続部に複数の凹部１２７ｇが設けられている。複数の凹部１２５ｇおよび凹部１２７ｇはそれぞれ接続している。複数の凹部１２５ｇおよび凹部１２７ｇには、第１ソース電極１６４ｇおよび第１ドレイン電極１６６ｇが配置されている。凹部１２５ｇおよび凹部１２７ｇの開口端部における最小口径Ｄ１は、開口部１５４ｇおよび開口部１５６ｇの最小口径Ｄ２より小さい。このため、複数の凹部１２５ｇおよび凹部１２７ｇの底部には、バリアメタル層１６５ｇおよびバリアメタル層１６７ｇが配置されている。しかしながら、バリアメタル層１６５ｇおよびバリアメタル層１６７ｇは、複数の凹部１２５ｇおよび凹部１２７ｇの側面には配置されず、開口端部と底部で分離されている。したがって、第１ソース電極１６４ｇは複数の凹部１２５ｇの側面において第１半導体層１２０ｇのソース領域１２４ｇと接している。第１ドレイン電極１６６ｇは複数の凹部１２７ｇの側面において第１半導体層１２０ｇのドレイン領域１２６ｇと接している。
以上のように、本発明の変形例に係る半導体装置１０Ｇによると、第１半導体層１２０ｇの凹部１２５ｇおよび凹部１２７ｇが複数配置され接続していることで、第１半導体層１２０ｇと第１ソース電極１６４ｇおよび第１ドレイン電極１６６ｇとの接触面積がさらに増加し、第１ソース電極１６４ｇと第１半導体層のソース領域１２４ｇおよび第１ドレイン電極１６６ｇと第１半導体層のドレイン領域１２６ｇの間により良好なコンタクトを形成することができる。また、第１半導体層１２０ｇの凹部１２５ｇおよび凹部１２７ｇが複数配置され接続していることで、第１半導体層１２０ｇと第１ソース電極１６４ｇおよび第１ドレイン電極１６６ｇとの物理的な接続強度をさらに向上することができ、第１トランジスタ素子１００ｇの信頼性をさらに向上することができる。
〈変形例３〉
図２４を用いて、本発明の変形例に係る半導体装置の概要について説明する。本変形例に係る半導体装置１０Ｈは、第１半導体層１２０ｈの凹部１２５ｈおよび凹部１２７ｈが複数配置され、さらに形が異なることが、実施形態１に係る半導体装置１０と相違する。
［半導体装置１０Ｈの構造］
図２４は、本発明の一変形例に係る半導体装置の拡大断面図である。図２４に、第１ソース電極１６４ｈと第１半導体層１２０ｈとの接続領域の拡大断面図を示す。なお、第１ドレイン電極１６６ｈと第１半導体層１２０ｈとの接続領域も同様の構造であることからここでは省略する。
図２４に示すように、第１半導体層１２０ｈのソース領域１２４ｈには、第１ソース電極１６４ｈとの接続部に複数の凹部１２５ｈが設けられている。第１半導体層１２０ｈのドレイン領域１２６ｈには、第１ドレイン電極１６６ｈとの接続部に複数の凹部１２７ｈが設けられている。複数の凹部１２５ｈおよび凹部１２７ｈはそれぞれ離間している。複数の凹部１２５ｈおよび凹部１２７ｈには、第１ソース電極１６４ｈおよび第１ドレイン電極１６６ｈが配置されている。凹部１２５ｈおよび凹部１２７ｈの開口端部における最小口径Ｄ１は、開口部１５４ｈおよび開口部１５６ｈの最小口径Ｄ２より小さい。このため、複数の凹部１２５ｈおよび凹部１２７ｈの底部には、バリアメタル層１６５ｈおよびバリアメタル層１６７ｈが配置されている。しかしながら、バリアメタル層１６５ｈおよびバリアメタル層１６７ｈは、複数の凹部１２５ｈおよび凹部１２７ｈの側面には配置されず、開口端部と底部で分離されている。したがって、第１ソース電極１６４ｈは複数の凹部１２５ｈの側面において第１半導体層１２０ｈのソース領域１２４ｈと接している。第１ドレイン電極１６６ｈは複数の凹部１２７ｈの側面において第１半導体層１２０ｈのドレイン領域１２６ｈと接している。
以上のように、本発明の変形例に係る半導体装置１０Ｈによると、第１半導体層１２０ｈの凹部１２５ｈおよび凹部１２７ｈが複数配置されることで、第１半導体層１２０ｈと第１ソース電極１６４ｈおよび第１ドレイン電極１６６ｈとの接触面積がさらに増加し、第１ソース電極１６４ｈと第１半導体層のソース領域１２４ｈおよび第１ドレイン電極１６６ｈと第１半導体層のドレイン領域１２６ｈの間により良好なコンタクトを形成することができる。また、第１半導体層１２０ｈの凹部１２５ｈおよび凹部１２７ｈが複数配置され接続していることで、第１半導体層１２０ｈと第１ソース電極１６４ｈおよび第１ドレイン電極１６６ｈとの物理的な接続強度をさらに向上することができ、第１トランジスタ素子１００ｈの信頼性をさらに向上することができる。
なお本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。また、各実施形態は適宜組み合わせることが可能である。
１０ 半導体装置、１００ 第１トランジスタ素子、１０５ 基板、１０９ｅ 金属層、１１０ 下地層、１２０ 半導体層、１２２ チャネル領域、１２４ ソース領域、１２５ 凹部、１２６ ドレイン領域、１２７ 凹部、１３０ 第１ゲート絶縁層、１４０ 第１ゲート電極、１５０ 第１層間絶縁層、１５４ 開口部、１５６ 開口部、１６４ 第１ソース電極、１６５ バリアメタル層、１６６ 第１ドレイン電極、１６７ バリアメタル層、２００ 第２トランジスタ素子、２２０ 第２半導体層、２２２ チャネル領域、２２４ ソース領域、２２６ ドレイン領域、２３０ 第２ゲート絶縁層、２４０ 第２ゲート電極、２５０ 第２層間絶縁層、２５４ 開口部、２５６ 開口部、２６４ 第２ソース電極、２６５ バリアメタル層、２６６ 第２ドレイン電極、２６７ バリアメタル層

Claims (24)

  1. 凹部を有する第１半導体層と、
    前記第１半導体層の上方に配置され、前記凹部と重畳する領域に第１貫通孔を有する第１絶縁層と、
    前記凹部および前記第１貫通孔に配置される第１導電層と、を含む第１回路素子を有する半導体装置。
  2. 前記第１導電層は、前記凹部の側面に接する、請求項１に記載の半導体装置。
  3. 前記凹部の開口端部における最小口径は、前記第１貫通孔の最小口径より小さい、請求項２に記載の半導体装置。
  4. 前記第１回路素子は、前記第１半導体層と前記第１導電層との間に配置される第２導電層をさらに含み、
    前記第２導電層は、前記凹部において開口を有する、請求項１乃至３の何れか１項に記載の半導体装置。
  5. 前記第２導電層は、前記凹部の側面において分離されている、請求項４に記載の半導体装置。
  6. 前記第２導電層は、さらに前記凹部の底面に配置されている、請求項４または５に記載の半導体装置。
  7. 前記第２導電層の下方に配置される第２半導体層と、
    前記第２導電層の上方に配置され、前記第２導電層を介して前記第２半導体層に接続する第３導電層と、を含む第２回路素子をさらに有する、請求項４乃至６の何れか１項に記載の半導体装置。
  8. 前記第２回路素子は、前記第２半導体層の上方に配置され、前記第１貫通孔と重畳する領域に第２貫通孔を有する第２絶縁層と、をさらに含む、請求項７に記載の半導体装置。
  9. 前記第１導電層と前記第３導電層とは同一の材料である、請求項８に記載の半導体装置。
  10. 前記第２半導体層は酸化物半導体を含み、
    前記第１半導体層と前記第２半導体層とは異なる材料である、請求項８または９に記載の半導体装置。
  11. 前記第１回路素子は、
    前記第１半導体層と前記第１絶縁層との間に配置される第１ゲート電極と、
    前記第１半導体層と前記第１ゲート電極との間に配置される第１ゲート絶縁層と、をさらに含む請求項８乃至１０の何れか１項に記載の半導体装置。
  12. 前記第２回路素子は、
    前記第２半導体層と前記第２絶縁層との間に配置される第２ゲート電極と、
    前記第２半導体層と前記第２ゲート電極との間に配置される第２ゲート絶縁層と、をさらに含む請求項８乃至１１の何れか１項に記載の半導体装置。
  13. 前記第２半導体層は、前記第１絶縁層の上方に配置される請求項７乃至１２の何れか１項に記載の半導体装置。
  14. 前記第１導電層はＴｉを含み、前記第２導電層はＴｉＮを含む、請求項４乃至１３の何れか１項に記載の半導体装置。
  15. 前記凹部は、第１半導体層を貫通する、請求項１乃至１４の何れか１項に記載の半導体装置。
  16. 前記第１回路素子は、前記第１半導体層の下方に配置され、前記凹部と重畳する保護層をさらに含む、請求項１乃至１５の何れか１項に記載の半導体装置。
  17. 基板上に凹部を有する第１半導体層を形成し、
    前記第１半導体層の上に第１絶縁層を形成し、
    前記第１絶縁層の前記凹部と重畳する領域に第１貫通孔を形成し、
    前記凹部および前記第１貫通孔に配置される第１導電層を形成すること、を含む半導体装置の製造方法。
  18. 前記第１導電層を形成する前に、前記凹部において開口を有する第２導電層を形成すること、をさらに含む請求項１７に記載の半導体装置の製造方法。
  19. 前記第２導電層は、前記凹部の側面において不連続である、請求項１８に記載の半導体装置の製造方法。
  20. 前記第２導電層を、前記凹部の底面に形成する、請求項１８または１９に記載の半導体装置の製造方法。
  21. 前記第１絶縁層を形成した後に、第２半導体層を形成し、
    前記第２導電層を形成した後に、前記第１導電層と共に、前記第２導電層を介して前記第２半導体層に接続する第３導電層を形成すること、をさらに含む請求項１８乃至２０の何れか１項に記載の半導体装置の製造方法。
  22. 前記第２半導体層を形成した後に、第２絶縁層を形成し、
    前記第２導電層を形成する前に、前記第２絶縁層に前記第２半導体層を露出する第２貫通孔と、前記第１絶縁層および前記第２絶縁層に前記凹部と接続する第１貫通孔と前記第１貫通孔と接続する第３貫通孔と、を形成すること、をさらに含む請求項２１に記載の半導体装置の製造方法。
  23. 前記第２半導体層を酸化物半導体を含む材料を用いて形成し、
    前記第１半導体層と前記第２半導体層とを異なる材料を用いて形成する、請求項２１または２２に記載の半導体装置の製造方法。
  24. 前記第１導電層をＴｉを含む材料を用いて形成し、
    前記第２導電層をＴｉＮを含む材料を用いて形成する、請求項１８乃至２３の何れか１項に記載の半導体装置の製造方法。
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