JP2022136004A - 半導体素子とその製造方法 - Google Patents

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Abstract

【課題】小型化、高集積密度化の半導体素子の放熱の困難を解決する半導体素子とその製造方法を提供する。【解決手段】トランジスタ素子９０は、基板１００上方に配置された伝熱層１０４Ａと、チャンネル材料層１０６Ａと、ゲート構造１２０と、ソース及びドレイン端子１１０と、を備える。チャンネル材料層は、第１の表面と、第１の表面の反対側の第２の表面とを有し、第１の表面が伝熱層に接触した状態で、伝熱層上に配置される。ゲート構造は、チャンネル材料層上方に配される。ソース及びドレイン端子は、チャンネル材料層に接触し、ゲート構造の両側に位置する。【選択図】図９

Description

本開示は、半導体素子とその製造方法全般に関する。
半導体素子の小型化及び高集積密度化により、放熱が困難となっている。
技術的課題
本開示は、小型化、高集積密度化の半導体素子の放熱の困難を解決することを意図するものである。
以上の目的を達成するために、本開示は、第１の伝熱層と、チャンネル材料層と、ゲート構造と、ソース及びドレイン端子と、を備える半導体素子を提供する。第１の伝熱層は、基板上方に配置される。チャンネル材料層は、第１の表面と、第１の表面の反対側の第２の表面と、を有し、第１の表面が第１の伝熱層に接触した状態で、第１の伝熱層上に配される。ゲート構造は、チャンネル材料層の上方に配置される。ソース及びドレイン端子は、チャンネル材料層に接触し、ゲート構造の両側に位置する。
以上の目的を達成するために、本開示は、伝熱層と、チャネル層と、ゲート構造と、ゲート誘電層と、ソース及びドレインと、を備える半導体素子も提供する。伝熱層は、窒化ホウ素を含む。チャンネル層は、伝熱層上に配置され、低次元材料を含む。ゲート構造は、チャンネル層上方に配置される。ゲート誘電層は、ゲート構造とチャネル層との間に配置される。ソース及びドレインは、ゲート構造の隣に配置され、チャンネル層に接触する。
以上の目的を達成するために、本開示は、半導体素子の製造方法も提供する。この方法は、基板上方に伝熱層を形成することと、伝熱層上にチャンネル材料層を形成することと、チャンネル材料層上に誘電層を形成することと、誘電層をパターニングして、誘電層内に開口を形成することと、開口内にソース及びドレイン端子を形成することと、誘電層上方にゲート構造を形成することと、を備える。
基板とチャンネル層との間に配置された熱伝導率の高い伝熱層により、素子の放熱能力を向上し、素子の性能を向上する。
本開示の態様は、以下の詳細な説明を添付の図面とともに読むことで最もよく理解される。なお、当分野の標準的な慣行により、種々の特徴が正寸でない。実際のところ、種々の特徴の寸法は、検討を明確に行うため、任意で増減され得る。
図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における種々の段階の模式図である。 図１０及び図１１は、本開示のいくつかの実施形態に係る半導体素子を示す模式横断面図である。 図１０及び図１１は、本開示のいくつかの実施形態に係る半導体素子を示す模式横断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１２～図１８は、本開示のいくつかの実施形態に係るトランジスタ素子を作成する方法における各段階を示す模式上面図及び断面図である。 図１９及び図２０は、本開示のいくつかの実施形態に係る半導体素子を示す模式横断面図である。 図１９及び図２０は、本開示のいくつかの実施形態に係る半導体素子を示す模式横断面図である。
詳細な説明
以下の開示は、提供される主題の異なる特徴を実施するための多数の異なる実施形態又は実例を提供する。本開示を簡易化すべく、部品、値、動作、材料、配置等の具体例を以下に説明する。当然のことながら、これらは単なる例であり、限定を意図するものでない。他の部品、値、動作、材料、配置等が考えられる。例えば、以下の説明において、第２の特徴の上方又は上にある第１の特徴の形成は、第１及び第２の特徴が直接接触するように形成される実施形態を含んでもよく、第１及び第２の特徴の間に追加の特徴が形成されて、第１及び第２の特徴が直接接触しないようにする実施形態も含んでよい。また本開示は、種々の例において参照符号及び／又は文字を反復することがある。この反復は、簡易さ及び明確さを目的としたものであり、それ自体が種々の実施形態、及び／又は、討論対象の構成の間の関係を命じるものでない。
さらに、「下部」「下方」「下側」「上方」「上側」等、空間的に相対的な用語は、本明細書中、図中に示される１つの要素又は特徴の他の要素又は特徴に対する関係を示す説明を簡単にするために使用されることがある。空間的に相対的な用語は、図中に描かれる向きに加えて、使用中又は動作中の素子の異なる向きを包含することが意図されている。素子は、他の向きを向いていてもよく（９０度又は他の向きに回転される）、本明細書において使用される空間的に相対的な説明は、それに合わせて同様に解釈されてもよい。
また「第１の」「第２の」「第３の」「第４の」等の用語は、図中に示される同様又は異なる要素又は特徴を示す説明を簡単にするために、本明細書中において使用されることがあり、説明の有無又は文脈の順により、相互交換可能に使用されてもよい。
本開示の以下の実施形態は、広範に亘る具体的な文脈において実施可能である、適用可能な概念を提供するものであると理解されなければならない。実施形態は、さらなる説明を提供することが意図されるものであり、本開示の範囲を限定するために使用されるものでない。本明細書に記載の具体的な実施形態は、１つ以上の半導体素子を含む構造に関連しており、本開示の範囲を限定することが意図されるものでない。本開示の実施形態は、トランジスタ及びそれから作成される一体構造等、１つ以上の半導体素子により形成される構造の例としての製造プロセスを説明する。本開示の或る実施形態は、半導体トランジスタと、その他の要素と、を含む構造に関連する。基板、及び／又は、ウェハは、１つ以上の種別の集積回路、又はその内部の電子部品を含んでもよい。半導体素子は、バルク半導体基板又はシリコン／ゲルマニウム・オン・インシュレータ基板上に形成されてもよい。
図１～図９は、本開示のいくつかの実施形態に係る半導体素子の製造方法における各段階の模式図である。図１～図７及び図９には、構造の素子領域ＤＲの模式断面図が示されており、図８には、構造の模式上面図が示されている。
図１を参照すると、いくつかの実施形態において、上にオーバーレイ層１０２を有する基板１００が提供される。図１に示されるとおり、いくつかの実施形態において、オーバーレイ層１０２は、基板１００上の素子領域ＤＲ内に形成される。隔離構造１０３（図８に図示）は、基板１００内に含まれてもよく、素子領域ＤＲは、隔離構造の配置によって規定されてもよいことが理解される。図１～図７は、図示を目的として、基板１００の素子領域ＤＲの一部のみが示されている。図１を参照すると、いくつかの実施形態において、基板１００には、半導体基板が含まれる。一実施形態において、基板１００は、結晶性シリコン基板又はドープ半導体基板（例えば、ｐ型又はｎ型の半導体基板）等、バルク半導体基板を備える。一実施形態において、基板１００は、シリコン・オン・インシュレータ基板又はゲルマニウム・オン・インシュレータ基板を備える。或る実施形態において、基板１００は、設計要件に応じて、１つ以上のドープ領域又は種々の種別のドープ領域を含む。いくつかの実施形態において、ドープ領域には、ｐ型、及び／又は、ｎ型のドーパントでドープされる。例えば、ｐ型ドーパントは、ホウ素又はＢＦ２であり、ｎ型ドーパントは、リン又は砒素である。いくつかの実施形態において、基板１００は、ダイアモンド又はゲルマニウム等の他の好適な元素半導体、砒化ガリウム、炭化ケイ素、砒化インジウム、又はリン化インジウム等の好適な化合物半導体、炭化ケイ素ゲルマニウム、リン化ガリウム砒素、又はリン化ガリウムインジウム等の好適な合金半導体等で作成された半導体基板を含む。いくつかの実施形態において、基板１００は、サファイア基板を含む。いくつかの実施形態において、基板１００は、酸化インジウム錫（ＩＴＯ）基板等のガラス基板を含む。
いくつかの実施形態において、オーバーレイ層１０２は、窒化ケイ素層を含む。いくつかの実施形態において、オーバーレイ層１０２は、オプションであり、省略されてもよい。いくつかの実施形態において、図８中の隔離構造１０３は、トレンチ隔離構造である。他の実施形態において、隔離構造１０３は、ケイ素の局所酸化（ＬＯＣＯＳ）構造を含む。いくつかの実施形態において、隔離構造１０３の絶縁材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、スピン・オン誘電材料、又は低誘電率誘電材料を含む。一実施形態において、絶縁材料は、高密度プラズマ化学気相蒸着（ＨＤＰ－ＣＶＤ）及び亜大気圧ＣＶＤ（ＳＡＣＶＤ）等のＣＶＤによって形成されてもよく、又はスピン・オンで形成されてもよい。
低次元材料は、ナノ粒子、カーボンナノチューブ又はナノワイヤ等の１次元（１Ｄ）材料、グラフェン、六方晶窒化ホウ素（ｈ－ＢＮ）、黒リン、及び遷移金属ジカルコゲナイド（ＴＭＤ）等の２次元（２Ｄ）材料を含む。２Ｄ材料のうち、異なる種別の２Ｄ材料が、その性質に基づき、半導電性２Ｄ材料（例えば、２Ｈ ＴＭＤ）、金属性２Ｄ材料（例えば、ＩＴ ＴＭＤ）、及び絶縁性２Ｄ材料（例えば、ｈ－ＢＮ）に分類されることがある。ＴＭＤは、化学式ＭＸ２を有し、Ｍは、モリブデン（Ｍｏ）又はタングステン（Ｗ）等の遷移金属であり、Ｘは、硫黄（Ｓ）、セレニウム（Ｓｅ）、又はテルリウム（Ｔｅ）等のカルコゲンである。種々の結晶構造を有するＴＭＤでは、最も一般的な結晶構造が、三方対称性を備えた２Ｈフェーズであり、これは半導電性の特性を生じる（例えば、ＭｏＳ２、ＷＳ２、ＭｏＳｅ２、又はＷＳｅ２）。ＴＭＤの他の可能な結晶構造は、１Ｔフェーズであり、これは金属性の特性を生じる（例えば、ＷＴｅ２）。
ＴＭＤバルク結晶は、ファン・デル・ワールス引力によって互いに結合される単層によって形成される。ＴＭＤ単層は、直接バンドギャップを有し、ＴＭＤベース電界効果トランジスタ（ＴＭＤ－ＦＥＴ）等の電子素子に使用可能である。
図２を参照すると、伝熱層１０４が提供される。いくつかの実施形態において、伝熱層１０４は、キャリアＣ１によって運搬され、キャリアＣ１及び伝熱層１０４は、基板１００の上方の位置まで移動される。一実施形態において、伝熱層１０４は、素子領域ＤＲ内の所定の箇所に載置される。いくつかの実施形態において、伝熱層１０４は、基板１００上方に配置され、基板１００の素子領域ＤＲ全体を被覆する。いくつかの実施形態において、伝熱層１０４には、パターンが設けられ、基板１００上方に配置され、基板１００の素子領域ＤＲの一部を被覆する。伝熱層１０４の形成には、化学気相蒸着（ＣＶＤ）、溶液ベースの化学合成、及び／又は、機械的又は液体による剥離といった方法が含まれる。いくつかの実施形態において、伝熱層１０４は、約３０Ｗ／ｍ／Ｋ以上の熱伝導率を有する材料で作成されてもよい。いくつかの実施形態において、伝熱層１０４は、約２００～４００Ｗ／ｍ／Ｋの熱伝導率を有する材料で作成されてもよい。いくつかの実施形態において、伝熱層１０４の材料は、絶縁性２Ｄ材料を含む。いくつかの実施形態において、伝熱層１０４の材料は、窒化ホウ素を含む。例えば、窒化ホウ素は、非晶質窒化ホウ素、六方晶窒化ホウ素（ｈ－ＢＮ）、又は立方晶窒化ホウ素（ｃ－ＢＮ）であってもよい。例えば、伝熱層１０４の形成には、ＣＶＤによリ金属箔又は銅合金箔上にｈ－ＢＮの単層を形成した後、キャリアに移すことを含まれる。いくつかの実施形態において、伝熱層１０４の材料は、窒化アルミニウム（ＡｌＮ）を含む。いくつかの実施形態において、伝熱層１０４の材料は、酸化マグネシウム（ＭｇＯ）又は窒化ケイ素を含む。
図３を参照すると、伝熱層１０４は、基板１００上に移され、オーバーレイ層１０２上に配置される。いくつかの実施形態において、伝熱層１０４は、約０．３ｎｍ～約１０ｎｍの厚さを有する。一実施形態において、伝熱層１０４は、ｈ－ＢＮの多層を含む。その後、チャンネル材料層１０６が提供され、キャリアＣ２によって運搬される。キャリアＣ２及びチャンネル材料層１０６は、基板１００の上方の位置まで移動される。一実施形態において、チャンネル材料層１０６は、その後に、伝熱層１０４上において、素子領域ＤＲ内の所定箇所に載置される。チャンネル材料層１０６の形成には、パルスレーザー蒸着（ＰＬＤ）、ＣＶＤ、プラズマ促進原子層蒸着（ＰＥＡＬＤ）、溶液ベースの化学合成、及び／又は、機械的又は液体による剥離といった方法が含まれる。いくつかの実施形態において、チャンネル材料層１０６の材料は、半導電性２Ｄ材料を含む。いくつかの実施形態において、チャンネル材料層１０６の材料は、化学式ＭＸ２を有する遷移金属ジカルコゲナイド（ＴＭＤ）を含み、Ｍはモリブデン（Ｍｏ）又はタングステン（Ｗ）であり、Ｘは、硫黄（Ｓ）、セレニウム（Ｓｅ）、又はテルリウム（Ｔｅ）である。いくつかの実施形態において、チャンネル材料層１０６の材料は、ＭｏＳ２、ＷＳ２、又はＷＳｅ２を含む。例えば、チャンネル材料層１０６の形成には、ＣＶＤによリＭｏＳ２、ＷＳ２、又はＷＳｅ２の２Ｈフェーズ等、ＴＭＤの単層を選択的に形成した後、キャリアに移すことを含まれる。いくつかの実施形態において、チャンネル材料層１０６は、カーボンナノチューブ又はカーボンナノリボンを含む。
図４を参照すると、いくつかの実施形態において、チャンネル材料層１０６は、基板１００上に移され、伝熱層１０４上に配置される。いくつかの実施形態において、チャンネル材料層１０６は、約０．３ｎｍ～約５ｎｍの厚さ、又は約０．３ｎｍ～約１ｎｍの厚さを有する。一実施形態において、チャンネル材料層１０６は、１つ又は数個のＭｏＳ２原子層を含む。いくつかの実施形態において、伝熱層１０４及びチャンネル材料層１０６は、続いて、オーバーレイ層１０２の上方に順次載置され、伝熱層１０４及びチャンネル材料層１０６は、個別に、異なるキャリアＣ１及びＣ２を通じて移される。他のいくつかの実施形態において、伝熱層１０４及びチャンネル材料層１０６は、移され、１つのキャリア上に積層として重ね合わせられた後、その積層が基板１００上のオーバーレイ層１０２上に載置される。
或いは、いくつかの実施形態において、伝熱層１０４又はチャンネル材料層１０６のうちのいずれか、又は双方が、基板１００上方に、成長プロセスを通じて形成されてもよい。ＴＭＤを形成するためのパターン化核形成シードを利用した成長プロセスは、よく制御されたプロセスであり、その形成は現場で（同一の場所で）実施されてもよい。いくつかの実施形態において、成長プロセスは、ＣＶＤプロセスを含む。ＣＶＤプロセスは、電子サイクロトロン共鳴ＣＶＤ（ＥＣＲ－ＣＶＤ）、マイクロ波プラズマＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、熱ＣＶＤ、又は熱フィラメントＣＶＤを含んでもよい。他の実施形態において、成長プロセスは、物理気相蒸着（ＰＶＤ）プロセスである。移送形成法に比べて、成長法は、高密度又は精密ピッチの集積回路によく適用可能である。
いくつかの実施形態において、チャンネル材料層１０６は、基板１００の上方に配され、基板１００の素子領域ＤＲ全体を被覆する。一実施形態において、伝熱層１０４及びチャンネル材料層１０６は、略同一のパターンを有するように、フォトリソグラフィ及びエッチングの技術によりパターニングされる。いくつかの実施形態において、チャンネル材料層１０６には、パターンが設けられ、基板１００上方に配されて、基板１００の素子領域ＤＲの一部を被覆する。一実施形態において、伝熱層１０４のパターンは、チャンネル材料層１０６のパターンと略同一である。一実施形態において、伝熱層１０４のパターンは、チャンネル材料層１０６のパターンより大きなスパンである。
上述のとおり、いくつかの実施形態において、伝熱層１０４と、伝熱層１０４上に直接配置されたチャンネル材料層１０６とは、積層フィルムを形成し、下層の伝熱層１０４は、素子の放熱の改善を助ける。いくつかの実施形態において、チャンネル材料層１０６は、半導電性２Ｄ材料を含んでもよく、伝熱層１０４は、伝熱性の高い２Ｄ材料を含んでもよいため、材料相容性により、多くの表面散乱を伴うことなく、チャンネル材料層１０６と伝熱層１０４との間の界面を原子的にスムーズな界面とする。
いくつかの実施形態において、図８に示されるとおり、オーバーレイ層１０２はスキップされ、チャンネル材料層１０６が伝熱層１０４の上方に積層された状態で、伝熱層１０４が基板１００の表面上に直接配置される。
図４を参照すると、チャンネル材料層１０６が提供され、伝熱層１０４上に配された後、開口Ｏを有するフォトレジストパターン１０８が、チャンネル材料層１０６上、且つ、基板１００の上方に形成される。フォトレジストパターン１０８の形成は、ＣＶＤによる基板１００上方へのフォトレジスト層（図示せず）の形成又は塗布と、露光及び現像によるフォトレジスト層のパターニングと、を含む。例えば、フォトレジストパターンの開口Ｏは、後に形成されるソース及びドレイン領域を規定する輪郭又は形状を備えるように形成され、後に形成されるソース及びドレイン領域に対応する箇所に形成される。いくつかの実施形態において、フォトレジストパターン１０８は、開口部Ｏがチャンネル材料層１０６の一部を露出するように、チャンネル材料層１０６を被覆する。
図５を参照すると、フォトレジストパターン１０８をマスクとして使用して、エッチングプロセスを実施し、チャンネル材料層１０６の一部と、下層の伝熱層１０４の一部を除去し、パターン化されたチャンネル材料層１０６Ａと、パターン化された伝熱層１０４Ａとを形成する。いくつかの実施形態において、エッチングプロセスを通じて、オーバーレイ層１０２が露出されるまで、開口Ｏによって露出されたチャンネル材料層１０６の一部と、直下の伝熱層１０４を除去されて、パターン化されたチャンネル材料層１０６Ａとパターン化された伝熱層１０４Ａとに、トレンチ開口Ｓ１が形成される。
いくつかの実施形態において、エッチングプロセスは、１つ以上の異方性エッチングプロセス、等方性エッチングプロセス、又はこれらの組み合わせを実施することを含む。いくつかの実施形態において、エッチングプロセスは、反応性イオンエッチングプロセス又は原子層エッチングプロセスを実施することを含んでもよい。いくつかの実施形態において、エッチングプロセスは、反応性ガスアシストエッチングプロセス又は金属アシスト化学エッチングプロセスを実施することを含んでもよい。いくつかの実施形態において、エッチングプロセスは、レーザエッチングプロセス、及び／又は、熱アニーリングプロセスを実施することを含んでもよい。
いくつかの実施形態において、フォトレジストパターン１０８をマスクとして使用して、エッチングプロセスを実施し、下層の伝熱層１０４を除去することなく、開口Ｏによって露出されたチャンネル材料層１０６の一部を除去する。
図６を参照すると、ソース及びドレイン端子１１０が、トレンチ開口Ｓ１内、且つ、オーバーレイ層１０２上に形成される。いくつかの実施形態において、パターン化されたチャンネル材料層１０６Ａ上にフォトレジストパターン１０８を残した状態でトレンチ開口Ｓ１が形成された後、ソース及びドレイン端子１１０が、トレンチ開口Ｓ１内部に形成され、トレンチ開口Ｓ１を埋める。ソース及びトレイン端子が形成された後、フォトレジストパターン１０８が除去される。ソース及びドレイン端子１１０の形成を通じて、ソース及びドレイン端子１１０の間に位置するパターン化されたチャンネル材料層１０６Ａの領域は、チャンネル領域ＣＲとして機能してもよい。一方、ソース及びドレイン端子１１０の外部に位置するパターン化されたチャンネル材料層１０６Ａの一部は、電気的に浮遊させて、機能的は効果を果たさない。
ソース及びドレイン端子１１０の形成は、パターン化されたチャンネル材料層１０６Ａの上方に金属材料（図示せず）を形成して、トレンチ開口Ｓ１を埋めることを含む。例えば、選択のシード／ライナ材料層（図示せず）が形成され、金属材料の形成に先立って、トレンチ開口Ｓ１の側壁及び底部を被覆してもよい。いくつかの実施形態において、金属材料は、例えば、チタニウム（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、スカンジウム（Ｓｃ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、これらの合金、およびこれらの窒化物から選択される１つ以上の材料を含む。いくつかの実施形態において、金属材料は、チタニウム（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、スカンジウム（Ｓｃ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ）、又はこれらの組み合わせを含む。いくつかの実施形態において、金属材料は、ＣＶＤ（金属有機ＣＶＤ等）又はＰＶＤ（熱蒸着等）によって形成される。いくつかの実施形態において、金属材料の形成は、めっきプロセス（電気化学めっき法（ＥＣＰ）等）を実施することを含んでもよい。いくつかの実施形態において、金属材料は、金属有機ＣＶＤプロセスによって形成された金、パラジウム、又はチタニウムを含む。
いくつかの実施形態において、余分のシード／ライナ材料と、余分の金属材料は、平坦化プロセス、エッチングプロセス、又はその他の好適なプロセスを実施することによって除去してもよい。いくつかの実施形態において、平坦化プロセスは、化学機械研磨（ＣＭＰ）プロセスを実施することを含んでもよい。
上述のとおり、いくつかの実施形態において、伝熱層が、この素子構造に含まれ、伝熱層は、伝熱性の高い２Ｄ材料を含む。基板とチャンネル層との間に位置し、熱伝導率の高い伝熱層（又は、放熱材料）が、素子の放熱能力を改善し、素子の性能を向上する。また、チャンネル層を貫通するソース及びドレイン端子１１０が伝熱層上に直接着地するとき、より良好な放熱を達成することができ、動作中に生成される熱は、ソース及びドレイン端子下方に位置する伝熱層を通じて、放散されることができます。
図７を参照すると、誘電層１１２は、パターン化されたチャンネル材料層１０６Ａと、ソース及びドレイン端子１１０との上方に形成される。いくつかの実施形態において、誘電層１１２は、素子領域ＤＲ内において、パターン化されたチャンネル材料層１０６Ａとソース及びドレイン端子１１０を等角に（conformally）被覆する。いくつかの実施形態において、誘電層１１２の材料は、酸化ハフニウム（例えば、ＨｆＯ２）、酸化アルミニウム（例えば、Ａｌ２Ｏ３）、酸化ジルコニウム（例えば、ＺｒＯ２）、又はその他の好適な高誘電率誘電材料等の酸化物材料を含む。なお、高誘電率誘電材料は、通常、３．９超、約１０超、約１２超、又は約１６超の誘電率を有する誘電材料である。例えば、高誘電率誘電材料は、ＺｒＯ２、Ｇｄ２Ｏ３、ＨｆＯ２、ＢａＴｉＯ３、Ａｌ２Ｏ３、ＬａＯ２、ＴｉＯ２、Ｔａ２Ｏ５、Ｙ２Ｏ３、ＳＴＯ、ＢＴＯ、ＢａＺｒＯ、ＨｆＺｒＯ、ＨｆＬａＯ、ＨｆＴａＯ、ＨｆＴｉＯ、又はこれらの組み合わせ等の酸化金属を含んでもよい。いくつかの実施形態において、誘電層１１２の材料は、六方晶窒化ホウ素（ｈ－ＢＮ）を含む。例えば、誘電層１１２は、高密度プラズマ化学気相蒸着（ＨＤＰ－ＣＶＤ）、亜大気圧ＣＶＤ（ＳＡＣＶＤ）、又は原子層蒸着（ＡＬＤ）等のＣＶＤにより、形成されてもよい。いくつかの実施形態において、誘電層１１２は、約０．５ｎｍ～約１５ｎｍの範囲の厚さを有する。
図７及び図８を参照すると、誘電層１１２が形成された後、ゲート構造１２０が、誘電層１１２上、且つ、ソース及びドレイン端子１１０の間に形成される。いくつかの実施形態において、ゲート構造１２０は、パターン化されたチャンネル材料層１０６Ａのアクティブチャンネル領域ＣＲ上方に形成される。いくつかの実施形態において、ゲート構造１２０が形成された後、ゲート構造１２０の外側に位置する余分の誘電層１１２が除去される。ゲート構造１２０の下方の残余の誘電層１１２Ａは、ゲート誘電層として機能する。いくつかの実施形態において、図８に示されるとおり、隔離構造１０３によって規定される素子領域内において、パターン化された伝熱層１０４Ａとパターン化されたチャンネル材料層１０６Ａとは、各々、Ｘ方向に延設されたストリップとしての形状を有し、ソース及びドレイン端子１１０とゲート構造１２０とは、Ｘ方向に略直交するＹ方向に沿って延設された平行ストリップとしての形状を有する。図８の上面図において、ソース及びドレイン端子１１０とゲート構造１２０とは、個別に、パターン化された伝熱層１０４Ａとパターン化されたチャンネル材料層１０６Ａとのストリップ形状パターンに交差し、これらを被覆する。ゲート構造は、素子の設計要件に基づき、異なる区画に分離／切断されてもよいことが理解される。いくつかの実施形態において、ゲート構造１２０は、ゲート電極材料層（図示せず）を全面的に形成し、ゲート電極材料層をストリップ形状のゲート構造にパターニングすることにより、形成されてもよい。いくつかの実施形態において、ゲート構造１２０は、約１ｎｍ～約３０ｎｍの範囲の厚さを有する。
いくつかの実施形態において、ゲート構造１２０の材料は、金属、金属合金、又は窒化金属を含む。例えば、いくつかの実施形態において、ゲート構造１２０の材料は、Ｔｉ、Ｐｔ、Ｐｄ、Ａｕ、Ｗ、Ａｇ、Ｎｉ、Ａｌ、ＴｉＮ、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、又はこれらの組み合わせを含む。さらに、ゲート構造は、ライナ層、界面層、仕事関数層、又はこれらの組み合わせを含んでもよい。いくつかの代替の実施形態において、シード層、バリア層、接着層、又はこれらの組み合わせはまた、ゲート構造１２０とチャンネル材料層１０６Ａとの間に含まれてもよい。いくつかの実施形態において、ゲート構造１２０は、ＣＶＤ（ＭＯＣＶＤ等）又はＰＶＤ（熱蒸着等）により形成される。いくつかの実施形態において、ゲート構造１２０の形成は、めっきプロセス（ＥＣＰ等）を実施することを含んでもよい。
図９を参照すると、層間誘電（ＩＬＤ）層１３０は、基板１００上方を全面的に形成され、パターン化されたチャンネル材料層１０６Ａと誘電層１１２Ａとを被覆する。いくつかの実施形態において、ＩＬＤ層１３０は、ゲート構造１２０とソース及びドレイン端子１１０を被覆する。いくつかの実施形態において、ＩＬＤ層１３０の材料は、酸化ケイ素、窒化ケイ素、又は１つ以上の低誘電率誘電材料を含む。低誘電率誘電材料の例として、リンケイ酸ガラス（ＰＳＧ）及びホウリンケイ酸ガラス（ＢＰＳＧ）等のケイ酸塩ガラス、ＢＬＡＣＫ ＤＩＡＭＯＮＤ（登録商標）、ＳＩＬＫ（登録商標）、水素シルセスキオキサン（ＨＳＱ）、フッ素化酸化ケイ素（ＳｉＯＦ）、非晶質フッ素化炭素、パリレン、ＢＣＢ（ビス－ベンゾシクロブテン）、フレア（ＦＬＡＲＥ）、及びこれらの組み合わせ、を含む。ＩＬＤ層１３０は、１つ以上の誘電材料又は１つ以上の誘電層を含んでもよいことが理解される。いくつかの実施形態において、ＩＬＤ層１３０は、流動性ＣＶＤ（ＦＣＶＤ）、ＰＥＣＶＤ、ＨＤＰＣＶＤ、ＳＡＣＶＤ、スピン・オン・コーティング、又はその他の好適な方法により、好適な厚さに形成される。例えば、層間誘電材料層（図示せず）は、ＰＥＣＶＤにより形成されてもよく、エッチング又は研磨のプロセスを実施して、ＩＬＤ層１３０を形成するのに所望の厚さとなるまで、層間誘電材料層の厚さを低減してもよい。
図９を参照すると、ＩＬＤ層１３０を形成した後、コンタクト１４２及び１４４を形成し、トランジスタ素子９０（例えば、ＦＥＴ素子）を形成する。いくつかの実施形態において、コンタクト１４２は、ＩＬＤ層１３０内の、ソース及びドレイン端子１１０の直上の箇所に形成され、コンタクト１４４（１つのみ図示）は、ＩＬＤ層１３０内の、ゲート構造１２０の直上の箇所に形成される。いくつかの実施形態において、コンタクト１４２及び１４４は、それぞれ、ソース及びドレイン端子１１０とゲート構造１２０と、直接接触し、これらに接続される。
いくつかの実施形態において、コンタクト１４２及び１４４の形成は、ＩＬＤ層１３０上方にパターン化されたマスク層（図示せず）を形成することと、パターン化されたマスク層をマスクとして使用してＩＬＤをドライエッチングすることで、ソース及びドレイン端子１１０とゲート構造１２０とを露出するコンタクト開口Ｓ２を形成することと、を含む。図９に示されるとおり、コンタクト開口Ｓ２が、傾いた側壁を備えた状態で示されている。コンタクト開口は、実現可能であれば、略垂直の側壁を備えて形成されてもよいことが理解され、コンタクト開口Ｓ２の数は、単なる例示であり、本開示の範囲を限定することが意図されるものでない。いくつかの実施形態において、ＩＬＤ層１３０は、コンタクト開口の形成を支援するため、内部にエッチング停止層（図示せず）をさらに備えてもよい。その後、金属材料がコンタクト開口内に配置されてこれを埋め、コンタクト１４２及び１４４を形成する。金属材料は、例えば、Ａｌ、銅（Ｃｕ）、Ｗ、コバルト（Ｃｏ）、これらの合金、又はこれらの窒化物を含む。一実施形態において、金属材料は、ＣＶＤプロセス又はＰＶＤプロセスを実施することにより形成される。任意で、平坦化プロセス、エッチングプロセス、又はその他の好適なプロセスを実施することにより、余分の金属材料が除去されてもよい。いくつかの実施形態において、平坦化プロセスは、ＣＭＰプロセスを実施することを含んでもよい。図９に示されるとおり、ＩＬＤ層１３０の上面は、コンタクト１４２及び１４４の上面と略同一平面であり、これと平らである。
図９を参照すると、トランジスタ素子９０の構造は、基板１００上に配置されたオーバーレイ層１０２と、オーバーレイ層１０２上に配されたパターン化された伝熱層１０４Ａ及びパターン化されたチャンネル材料層１０６Ａと、を備える。いくつかの実施形態において、トランジスタ素子９０の構造は、パターン化されたチャンネル材料層１０６Ａ上に配置されたゲート構造１２０及びゲート誘電層１１２Ａと、オーバーレイ層１０２上に配置されたソース及びドレイン端子１１０と、を備える。いくつかの実施形態において、ソース及びドレイン端子１１０の間に位置するチャンネル材料層１０６Ａは、トランジスタのチャンネル領域ＣＲ（チャンネル層）として機能し、ソース及びドレイン端子１１０は、トランジスタのチャンネル領域ＣＲ（チャンネル層）に電気的に接触される（例えば、エッジ接触される）。いくつかの実施形態において、トランジスタ素子９０において、ゲート構造１２０とチャンネル材料層１０６Ａとの間に挟まれたゲート誘電層１１２Ａは、チャンネル領域ＣＲと接触するものの、ソース及びドレイン端子１１０からは離間している。いくつかの実施形態において、トランジスタ構造９０は、それぞれソース及びドレイン端子１１０とゲート構造１２０とに接触したコンタクト１４２及び１４４を備える。いくつかの実施形態において、トランジスタ構造９０は、トップゲート・トランジスタ構造である。
図示の実施形態において、説明した方法及び構造は、現在の半導体製造プロセスに相容性を備えるように形成されてもよい。例示としての実施形態において、説明された方法及び構造は、フロント・エンド・オブ・ライン（ＦＥＯＬ）プロセス中に形成される。一実施形態において、トランジスタ素子９０は、論理素子である。いくつかの実施形態において、チャンネル材料層１０６の材料は、ＴＭＤを含み、トランジスタ素子９０は、ＴＭＤベース電界効果トランジスタ（ＴＭＤ－ＦＥＴ）である。
図示したトランジスタ素子９０の構造は、集積回路の一部であってもよい。いくつかの実施形態において、図示の構造は、薄膜トランジスタ、高電圧トランジスタ等の能動素子、レジスタ、キャパシタ、インダクタ、フューズ等の受動素子、及び／又は、その他の好適な部品を含んでもよい。いくつかの実施形態において、本方法の追加実施形態として、図１～図９に描かれたプロセスステップ前、途中、及びその後に、追加のステップが設けられてもよく、上述のステップの一部が置換又は削除されてもよい。
図１０及び図１１は、本開示のいくつかの実施形態に係る半導体素子を示す模式横断面図である。図１０及び図１１に示される例としての構造は、図１～図９に示されるような、上述の実施形態に記載のようなプロセスステップに従って作成されてもよく、上述の実施形態に記載のと同様の材料が使用されてもよいが使用されてもよい。しかしながら、任意の他の相容性の或るプロセスステップ又は方法又は任意の他の材料が利用されてもよく、本開示の例示的な構造を形成するために、理解可能な変更又は調整がなされてもよいことが理解される。
図１０を参照すると、トランジスタ構造９０Ａは、基板１００上に直接配置された積層構造１２を備え、積層構造１２は、底部から上部に向けて連続的に積層された、伝熱層１０４’と、チャンネル材料層１０６’と、ゲート誘電層１１２’と、を備える。いくつかの実施形態において、トランジスタ構造９０Ａは、伝熱層１０４’上に配され、チャンネル材料層１０６’及びゲート誘電層１１２’を貫通するソース及びドレイン端子１１０を備える。いくつかの実施形態において、ソース及びドレイン端子１１０の間に位置するチャンネル材料層１０６’は、トランジスタのチャンネル領域ＣＲ（チャンネル層）として機能し、ソース及びドレイン端子１１０は、チャンネル領域と電気的に接続される。換言すると、ソース及びドレイン端子１１０は、トランジスタのチャンネル領域ＣＲ（チャンネル層）とエッジ接触される。いくつかの実施形態において、トランジスタ構造９０Ａは、積層構造１２の頂上部上に位置し、ゲート誘電層１１２’と接触するゲート構造１２０を備える。いくつかの実施形態において、トランジスタ構造９０Ａは、それぞれソース及びドレイン端子１１０とゲート構造１２０とに接触したコンタクト１４２及び１４４を備える。いくつかの実施形態において、トランジスタ構造９０Ａは、トップゲート・トランジスタ構造である。
図１１を参照すると、トランジスタ構造９０Ａと同様のトランジスタ構造９０Ｂが示されている。トランジスタ構造９０Ｂは、基板１００上に直接配された積層構造１４を備え、積層構造１４は、底部から上部に向けて連続的に積層された、伝熱層１０４”と、チャンネル材料層１０６”と、ゲート誘電層１１２”とを備える。いくつかの実施形態において、トランジスタ構造９０Ｂは、チャンネル材料層１０６”上に直接配置され、ゲート誘電層１１２”を貫通するソース及びドレイン端子１１０を備える。いくつかの実施形態において、ソース及びドレイン端子１１０の間に位置するチャンネル材料層１０６”は、トランジスタのチャンネル領域ＣＲ（チャンネル層）として機能し、ソース及びドレイン端子１１０は、チャンネル領域ＣＲと電気的に接続される（例えば、上部接触される）。いくつかの実施形態において、トランジスタ構造９０Ｂは、積層構造１４の上部に位置し、ゲート誘電層１１２”と接触するゲート構造１２０を備える。いくつかの実施形態において、トランジスタ構造９０Ｂは、それぞれソース及びドレイン端子１１０とゲート構造１２０と接触したコンタクト１４２及び１４４を備える。
上述のとおり、基板１００上に直接、且つ、基板１００とチャンネル層ＣＲとの間に配置した伝熱性の高い伝熱層１０４’又は１０４”の配置により、素子の放熱能力をさらに改善し、素子の性能を向上する。またソース及びドレイン端子１１０がチャンネル層ＣＲとエッジ接触され、伝熱層１０４’上に直接着地するとき、より良好な放熱を達成することができ、動作中に発生した熱は、ソース及びドレイン端子の下方に位置する伝熱層を通じて放熱されてもよい。また、ソース及びドレイン端子１１０がチャンネル層ＣＲとエッジ接触されるため、明確なフェルミレベルデピニング効果が達成され、素子の電流注入効率が向上される。
図１２～図１８は、本開示のいくつかの実施形態に係る、トランジスタ素子の製造方法における種々の段階を示す模式上面図及び断面図である。いくつかの実施形態に係るＦＥＴ素子の製造プロセスについて、以下に詳細に説明する。
図１２は、本開示のいくつかの実施形態に係るＦＥＴ素子の製造方法における１つの段階の模式上面図を示している。図１２を参照すると、基板３００が設けられ、基板３００上に材料層３０２が形成される。いくつかの実施形態において、基板３００は、上述の実施形態において説明した基板１００と同様であり、例示を目的として、基板３００の素子領域ＤＲの一部のみが示されている。いくつかの実施形態において、材料層３０２の形成は、基板３００にＣＶＤを施すことにより、絶縁性材料（図示せず）を形成することと、１つ以上のエッチングプロセスを通じて絶縁性材料を材料層３０２にパターニングして、部分的に下層の基板３００を露出することと、を備える。いくつかの実施形態において、材料層３０２は、酸化ケイ素、酸窒化ケイ素、又は窒化ケイ素等の絶縁性材料を含む。いくつかの実施形態において、材料層３０２は、プラズマＣＶＤ（ＰＥＣＶＤ）又は低圧ＣＶＤ（ＬＰＣＶＤ）又は原子層蒸着（ＡＬＤ）等の化学気相蒸着（ＣＶＤ）によって形成される。いくつかの実施形態において、材料層３０２は、Ｘ方向に延設されたストリップフィンパターンＳＦを備え、このフィンパターンは、基板３００の表面からまっすぐ（厚さ方向に）突出する。図１２に示されるとおり、ストリップフィンパターンＳＦは、１つのストリップフィンを有するが、２つ以上のフィンを有することも可能であり、パターンの数、幾何学形状、及び配置は、本開示の実施形態に限定されるものでない。
図１３は、本開示のいくつかの実施形態に係る、ＦＥＴ素子の製造方法における１つの段階の模式上面図を示している。図１４及び図１５は、それぞれ、横断面線Ｉ－Ｉ’とＩＩ－ＩＩ’に沿って、図１３に示された構造の模式横断面図を示している。図１３、図１４、及び図１５を参照すると、第１の伝熱層３０４、チャンネル材料層３０６、及び第２の伝熱層３０８は、基板３００及び材料層３０２の上方に連続的に形成される。いくつかの実施形態において、図１５に示されるとおり、第１の伝熱層３０４、チャンネル材料層３０６、及び第２の伝熱層３０８は、積層構造１６として連続的に積層される。図１３の上面図によると、積層構造１６は、Ｘ方向に延設されたワイドストリップパターンＷＰが下地のストリップフィンパターンＳＦを完全に被覆した状態で形成され、ワイドストリップパターンＷＰは、ストリップフィンパターンＳＦよりも広い幅（Ｙ方向）を有する。図１４に示されるとおり、チャンネル材料層３０６は、材料層３０２のストリップフィンパターンＳＦの外形に沿って形成され、３次元構造（ストリップフィンパターンＳＦ）の存在により、効果的なチャンネル幅を増加させることができ、これは、素子の性能に有利であり、素子密度をより高くするためのアクティブ領域をセーブする。
いくつかの実施形態において、第１の伝熱層３０４又は第２の伝熱層３０８のいずれかは、約３０Ｗ／ｍ／Ｋ以上の熱伝導率を有する材料で作成される。いくつかの実施形態において、第１の伝熱層３０４又は第２の伝熱層３０８は、約２００～４００Ｗ／ｍ／Ｋの熱伝導率を有する材料で作成される。いくつかの実施形態において、第１の伝熱層３０４の材料は、絶縁性２Ｄ材料を含む。いくつかの実施形態において、第１の伝熱層３０４の材料は、窒化ホウ素を含む。例えば、窒化ホウ素は、非晶質窒化ホウ素、六方晶窒化ホウ素（ｈ－ＢＮ）、又は立方晶窒化ホウ素（ｃ－ＢＮ）であってもよい。いくつかの実施形態において、第２の伝熱層３０８の材料は、絶縁性２Ｄ材料を含む。いくつかの実施形態において、第２の伝熱層３０８の材料は、六方晶窒化ホウ素（ｈ－ＢＮ）又は立方晶窒化ホウ素（ｃ－ＢＮ）等の窒化ホウ素を含む。いくつかの実施形態において、第２の伝熱層３０８の材料は、第１の伝熱層３０４の材料と略同一である。いくつかの実施形態において、第２の伝熱層３０８の材料は、第１の伝熱層３０４の材料とは異なる。いくつかの実施形態において、第２の伝熱層３０８の材料は、第１の伝熱層３０４の材料より低い熱伝導率を有する。いくつかの実施形態において、第２の伝熱層３０８の材料は、窒化アルミニウム（ＡｌＮ）を含む。いくつかの実施形態において、第２の伝熱層３０８の材料は、酸化マグネシウム（ＭｇＯ）又は窒化ケイ素を含む。
いくつかの実施形態において、チャンネル材料層３０６の材料は、半導電性２Ｄ材料を含む。いくつかの実施形態において、チャンネル材料層３０６の材料は、化学式ＭＸ２を有する遷移金属ジカルコゲナイド（ＴＭＤ）を含み、Ｍは、モリブデン（Ｍｏ）又はタングステン（Ｗ）であり、Ｘは、硫黄（Ｓ）、セレニウム（Ｓｅ）、又はテルリウム（Ｔｅ）である。いくつかの実施形態において、チャンネル材料層３０６の材料は、ＭｏＳ２、ＷＳ２、又はＷＳｅ２を含む。いくつかの実施形態において、チャンネル材料層３０６は、カーボンナノチューブ又はカーボンナノリボンを含む。
例えば、積層構造１６の形成には、第１の伝熱層３０４、チャンネル材料層３０６、及び第２の伝熱層３０８を個別に形成するＣＶＤと、第１の伝熱層３０４、チャンネル材料層３０６、及び第２の伝熱層３０８を基板３００上に移して、材料層３０２のストリップフィンパターンＳＦを被覆することと、が含まれる。いくつかの実施形態において、異なる成長プロセスを通じて、第１の伝熱層３０４、チャンネル材料層３０６、及び第２の伝熱層３０８は、基板上、且つ、材料層３０２のストリップフィンパターンＳＦ上方に、局所的且つ直接的にエピタキシャル成長されてもよい。いくつかの実施形態において、図１４に示されるとおり、第１の伝熱層３０４、チャンネル材料層３０６、及び第２の伝熱層３０８の積層構造１６は、ストリップフィンパターンＳＦの側壁及び上部を被覆し、基板３００の一部を被覆する。
いくつかの実施形態において、第１の伝熱層３０４及び第２の伝熱層３０８は、絶縁性２Ｄ材料を含み、チャンネル材料層３０６は、半導電性２Ｄ材料を含み、材料の相容性のために、チャンネル材料層３０６と第１の伝熱層３０４との間、チャンネル材料層３０６と第２の伝熱層３０８との間の接触面は、多くの表面散乱を伴うことなく、原子的にスムーズな接触面となる。いくつかの実施形態において、第１の伝熱層３０４が絶縁性２Ｄ材料を含み、チャンネル材料層３０６が半導電性２Ｄ材料を含むとき、チャンネル材料層３０６と第１の伝熱層３０４との間のスムーズな接触面が、表面散乱を最小化する助けとなる。
図１６は、本開示のいくつかの実施形態に係るＦＥＴ素子の製造方法における１つの段階の模式上面図を示している。図１７及び図１８は、それぞれ、横断面線Ｉ－Ｉ’及びＩＩ－ＩＩ”に沿った、図１６に示される構造の模式横断面図を示している。図１６、図１７、及び図１８を参照すると、ソース及びドレイン端子３１０が、第２の伝熱層３０８を貫通し、チャンネル材料層３０６上に形成される。図１６の上面図において、ソース及びドレイン端子３１０は、Ｙ方向に延設され、積層構造１６と交差する平行ストリップパターンとして形成され、積層構造１６のワイドストリップパターンＷＰの２つの端部の付近に配置される。その後、ゲート構造３２０は、第２の伝熱層３０８上、且つ、ソース及びドレイン端子３１０との間に形成される。一実施形態において、第２の伝熱層３０８は、ゲート誘電層として機能してもよい。図１６の上面図によると、ゲート構造３２０は、Ｙ軸方向に延設され、積層構造１６と交差するストリップパターンとして形成され、ソース及びドレイン端子３１０の間に配置され、ソース及びドレイン端子３１０から離間する。ソース及びドレイン端子とゲート構造との形成方法及び材料は、上述の実施形態において説明したものと同様であってもよく、詳細についてはここでは繰り返さない。
図１８を参照すると、ゲート構造３２０を形成した後、１つ以上のＩＬＤ層とコンタクトとが、トランジスタ素子１８を含む構造の上方に形成される。上述の実施形態において説明した同様の要素、材料、及び形成方法が、構造１８に適用可能であることが理解される。図示したトランジスタ素子１８の構造は、集積回路の一部であってもよい。いくつかの実施形態において、図示の構造は、薄膜トランジスタ、高電圧トランジスタ等の能動素子、レジスタ、キャパシタ、インダクタ、フューズ等の受動素子、及び／又は、その他の好適な部品を含んでもよい。いくつかの実施形態において、本方法の追加実施形態として、図１２～図１８に描かれたプロセスステップ前、途中、及びその後に、追加のステップが設けられてもよく、上述のステップの一部が置換又は削除されてもよい。
本方法のステップについて、一連の動作又はイベントとして図示及び説明したが、このような動作又はイベントの例示としての順序は、限定の意味で解釈されてはならないことが理解されるであろう。また本開示の１つ以上の実施形態を実施するために、すべての例示のプロセス又はステップが必要とされるものでない。
図１９及び図２０は、本開示のいくつかの実施形態に係る半導体素子を示す模式横断面図である。図１９及び図２０に示される例示としての構造は、図１～図９又は図１２～図１８に示されるような、上述の実施形態において説明したプロセスステップに従って作成されてもよく、上述の実施形態において説明したのと同様の材料が使用されてもよい。しかしながら、本開示の例示としての構造を形成するために、他の任意の相容性の或るプロセスステップ又は方法、又は他の任意の好適な材料が利用されてもよく、理解可能な変更又は調整がなされてもよいことが理解される。
図１９を参照すると、トランジスタ構造１９は、基板３００上に直接配される材料層３０２と、材料層３０２のストリップフィンパターンＳＦ上及び上方に配される積層構造１６’と、を備える。いくつかの実施形態において、積層構造１６’は、底部から上部に向けて連続的に積層された、第１の伝熱層３０４’と、チャンネル材料層３０６’と、第２の伝熱層３０８’とを備える。いくつかの実施形態において、トランジスタ構造１９は、基板３００上に配され、第２の伝熱層３０８’、チャンネル材料層３０６’、及び第１の伝熱層３０４’を貫通するソース及びドレイン端子３１０を備える。いくつかの実施形態において、ソース及びドレイン端子３１０の間に位置するチャンネル材料層３０６’は、トランジスタのチャンネル領域ＣＲ（チャンネル層）として機能し、ソース及びドレイン端子３１０は、チャンネル領域と電気的に接続される。換言すると、ソース及びドレイン端子３１０は、トランジスタのチェンネル領域ＣＲ（チャンネル層）とエッジ接触される。いくつかの実施形態において、トランジスタ構造１９は、積層構造１６’の上部に位置し、第２の伝熱層３０８’と接触するゲート構造３２０を備える。いくつかの実施形態において、トランジスタ構造１９は、トップゲート・トランジスタ構造である。
図２０を参照すると、トランジスタ構造１９と類似のトランジスタ構造２０が示されている。トランジスタ構造２０は、基板３００上に直接配された材料層３０２と、材料層３０２のストリップフィンパターンＳＦ上及び上方に直接配された積層構造１６”と、を備える。いくつかの実施形態において、積層構造１６”は、底部から上部に連続的に積層された、第１の伝熱層３０４”、チャンネル材料層３０６”、第２の伝熱層３０８”、及びゲート誘電層３０９を備える。いくつかの実施形態において、トランジスタ構造２０は、第１の伝熱層３０４”上に直接配置され、ゲート誘電層３０９、第２の伝熱層３０８”、及びチャンネル材料層３０６”を貫通するソース及びドレイン端子３１０を備える。いくつかの実施形態において、ソース及びドレイン端子３１０の間に位置するチャンネル材料層３０６”は、トランジスタのチャンネル領域ＣＲ（チャンネル層）として機能し、ソース及びドレイン端子３１０は、チャンネル領域ＣＲに電気的に接続される（例えば、側方接触又はエッジ接触される）。いくつかの実施形態において、トランジスタ構造２０は、積層構造１６”の上部に位置し、ゲート誘電層３０９と接触するゲート構造３２０を備える。一実施形態において、第２の伝熱層３０８”は、スキップされてもよく、ゲート誘電層３０９は、チャンネル材料層３０６”上に直接位置する。
上述のとおり、基板とチャンネル層ＣＲとの間の伝熱性の高い伝熱層の配置により、素子の放熱能力をさらに改善し、素子の性能を向上する。また、ソース及びドレイン端子３１０がチャンネル層ＣＲにエッジ接触され、伝熱層に直接着地するとき、より良好な放熱を達成することができ、動作中に生成される熱が、ソース及びドレイン端子の下方に位置する伝熱層を通じて放熱されてもよい。
例示としての実施形態において、チャンネル材料層の下方、及び、チャンネル層とソース及びドレイン端子との間に１つ以上の伝熱層があることによって、ソース及びドレイン端子、素子のより良好な放熱効率に繋がる。総じて、半導体素子の性能が改善される。
本開示のいくつかの実施形態において、半導体素子について説明する。半導体素子は、基板の上方に配置された第１の伝熱層、チャンネル材料層、ゲート構造、及びソース及びドレイン端子を備える。チャンネル材料層は、第１の表面と、第１の表面の反対側の第２の表面とを有し、チャンネル材料層は、第１の表面が第１の伝熱層と接触した状態で、第１の伝熱層上に配置される。ゲート構造は、チャンネル材料層上方に配置される。ソース及びドレイン端子は、チャンネル材料層に接触し、ゲート構造の両側に位置する。いくつかの実施形態において、前記ソース及びドレイン端子は、前記第１の伝熱層上に位置し、前記チャンネル材料層を貫通する。そのような実施形態のうちのいくつかの実施形態において、前記半導体素子は、第２の伝熱層をさらに備え、前記第２の伝熱層は、前記チャンネル材料層上に配置され、前記チャンネル材料層の前記第２の表面と接触し、前記ソース及びドレイン端子は、前記第２の伝熱層と前記チャンネル材料層とを貫通する。いくつかの実施形態において、前記ソース及びドレイン端子は、前記チャンネル材料層上に直接位置する。そのような実施形態のうちのいくつかの実施形態において、前記半導体素子は、第２の伝熱層をさらに備え、前記第２の伝熱層は、前記チャンネル材料層上に配置され、前記チャンネル材料層の前記第２の表面に接触し、前記ソース及びドレイン端子は、前記第２の伝熱層を貫通する。いくつかの実施形態において、前記半導体素子は、前記第１の伝熱層と前記基板との間に配された材料層をさらに備え、前記材料層は、フィンパターンを有し、前記第１の伝熱層及び前記チャンネル材料層は、前記フィンパターンの側壁及び上面を被覆する。いくつかの実施形態において、前記チャンネル材料層の材料は、低次元材料を含み、前記第１の伝熱層の材料は、２次元（２Ｄ）材料を含む。前記チャンネル材料層の材料は、半導電性２Ｄ材料を含み、前記第１の伝熱層の材料は、絶縁性２Ｄ材料を含む。いくつかの実施形態において、前記半導体素子は、前記ゲート構造と前記チャンネル材料層との間に位置するゲート誘電層をさらに備える。
本開示のいくつかの実施形態において、半導体素子について説明する。半導体素子は、伝熱層、チャンネル層、ゲート構造、ゲート誘電層、並びにソース及びドレインを備える。伝熱層は、窒化ホウ素を含む。チャンネル層は、伝熱層上に配置され、チャンネル層は、低次元材料を含む。ゲート構造は、チャンネル層上方に配置される。ゲート誘電層は、ゲート構造とチャンネル層との間に配置される。ソース及びドレインは、ゲート構造の隣に配置され、チャンネル層に接触する。いくつかの実施形態において、前記チャンネル層の前記低次元材料は、ＭＸ２と示される遷移金属ジカルコゲナイド（ＴＭＤ）を含み、Ｍは、モリブデン（Ｍｏ）又はタングステン（Ｗ）であり、Ｘは、硫黄（Ｓ）、セレニウム（Ｓｅ）、又はテルリウム（Ｔｅ）である。そのような実施形態のうちのいくつかの実施形態において、前記チャンネル層の前記低次元材料は、ＭｏＳ２、ＷＳ２、又はＷＳｅ２を含む。いくつかの実施形態において、前記半導体素子は、前記チャンネル層上、且つ、前記ゲート誘電層と前記チャンネル層との間に配された追加伝熱層をさらに備え、前記チャンネル層に接触した前記ソース及びドレインは、前記チャンネル層上に配置され、前記追加伝熱層を貫通する。いくつかの実施形態において、前記半導体素子は、前記チャンネル層上、且つ、前記ゲート誘電層と前記チャンネル層との間に配された追加伝熱層をさらに備え、前記チャンネル層に接触した前記ソース及びドレインは、前記伝熱層上に配置され、前記追加伝熱層と前記チャンネル層とを貫通する。いくつかの実施形態において、前記チャンネル層に接触する前記ソース及びドレインは、前記伝熱層上に配置され、前記チャンネル層を貫通する。いくつかの実施形態において、前記半導体素子は、前記伝熱層及び前記チャンネル層の下方に配置された材料層をさらに備え、前記材料層は、フィンパターンを有し、前記伝熱層及び前記チャンネル層は、前記フィンパターンの側壁及び上面を被覆する。
本開示のいくつかの実施形態において、半導体素子の形成方法について説明する。伝熱層は、基板の上方に形成される。チャンネル材料層は、伝熱層上に形成される。誘電層は、チャンネル材料層上に形成される。誘電層がパターニングされ、誘電層内に開口を形成する。ソース及びドレイン端子が、開口内に形成される。ゲート構造は、誘電層上方に形成される。いくつかの実施形態において、前記伝熱層を形成することは、化学気相蒸着プロセスを実施して、窒化ホウ素の多層を形成することを含む。いくつかの実施形態において、前記チャンネル材料層を形成することは、ＭｏＳ２、ＷＳ２、又はＷＳｅ２から選択された遷移金属ジカルコゲナイド（ＴＭＤ）の少なくとも１つの単層を選択的に形成する化学気相蒸着プロセスを実施することを含む。いくつかの実施形態において、前記開口内に形成された前記ソース及びドレイン端子は、前記チャンネル材料層と直接接触する。
以上、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴についてアウトラインを示した。当業者は、本明細書において紹介した実施形態と同一の目的を実施し、及び／又は、同一の効果を達成するために、他のプロセス及び構造を設計又は変更するための基板として、本開示を容易に使用してもよいことを理解しなければならない。当業者は、このような同等の構造が本開示の精神及び範囲から外れるものでなく、本開示の精神及び範囲から逸脱することなく、種々の変更、置換、及び交替がなされてもよいことも認識しなければならない。
本開示の半導体素子及びその製造方法は、小型化、高集積密度化の半導体素子を利用した種々の電子装置に広範に適用可能である。
１２、１４、１６、１６’、１６”：積層構造
１８、９０：トランジスタ素子
１９、２０、９０Ａ、９０Ｂ：トランジスタ構造
１００、３００：基板
１０２：オーバーレイ層
１０３：隔離構造
１０４、１０４’、１０４”：伝熱層
１０４Ａ：パターン化伝熱層
１０６、１０６’、１０６”、３０６、３０６’、３０６”：チャンネル材料層
１０６Ａ：パターン化チャンネル材料層
１０８：フォトレジストパターン
１１０、３１０：ソース及びドレイン端子
１１２：誘電層
１１２Ａ、１１２’、１１２”、３０９：ゲート誘電層
１２０、３２０：ゲート構造
１３０：層間誘電（ＩＬＤ）層
１４２、１４４：コンタクト
３０２：材料層
３０４、３０４’、３０４”：第１の伝熱層
３０８、３０８’、３０８”：第２の伝熱層
Ｃ１、Ｃ２：キャリア
ＣＲ：チャンネル領域
ＤＲ：素子領域
Ｉ－Ｉ’、ＩＩ－ＩＩ’：横断面線
Ｏ：開口
Ｓ１：トレンチ開口
Ｓ２：コンタクト開口
ＳＦ：ストリップフィンパターン
ＷＰ：ワイドストリップパターン

Claims (20)

  1. 半導体素子であって、
    基板上方に配置された第１の伝熱層と、
    第１の表面と、前記第１の表面の反対側の第２の表面とを有し、前記第１の表面が前記第１の伝熱層に接触した状態で、前記第１の伝熱層上に配置されるチャンネル材料層と、
    前記チャンネル材料層の上方に配置されたゲート構造と、
    前記チャンネル材料層に接触し、前記ゲート構造の両側に位置するソース及びドレイン端子と、を備える半導体素子。
  2. 前記ソース及びドレイン端子は、前記第１の伝熱層上に位置し、前記チャンネル材料層を貫通する請求項１に記載の半導体素子。
  3. 前記チャンネル材料層上に配置され、前記チャンネル材料層の前記第２の表面と接触した第２の伝熱層をさらに備え、前記ソース及びドレイン端子は、前記第２の伝熱層と前記チャンネル材料層とを貫通する請求項２に記載の半導体素子。
  4. 前記ソース及びドレイン端子は、前記チャンネル材料層上に直接位置する請求項１に記載の半導体素子。
  5. 前記チャンネル材料層上に配置され、前記チャンネル材料層の前記第２の表面に接触する第２の伝熱層をさらに備え、前記ソース及びドレイン端子は、前記第２の伝熱層を貫通する請求項４に記載の半導体素子。
  6. 前記第１の伝熱層と前記基板との間に配された材料層をさらに備え、前記材料層は、フィンパターンを有し、前記第１の伝熱層及び前記チャンネル材料層は、前記フィンパターンの側壁及び上面を被覆する請求項１に記載の半導体素子。
  7. 前記チャンネル材料層の材料は、低次元材料を含み、前記第１の伝熱層の材料は、２次元（２Ｄ）材料を含む請求項１に記載の半導体素子。
  8. 前記チャンネル材料層の材料は、半導電性２Ｄ材料を含み、前記第１の伝熱層の材料は、絶縁性２Ｄ材料を含む請求項１に記載の半導体素子。
  9. 前記ゲート構造と前記チャンネル材料層との間に位置するゲート誘電層をさらに備える請求項１に記載の半導体素子。
  10. 半導体素子であって、
    窒化ホウ素を含む伝熱層と、
    前記伝熱層上に配置され、低次元材料を含むチャンネル層と、
    前記チャンネル層上方に配置されるゲート構造と、
    前記ゲート構造と前記チャンネル層との間に配置されるゲート誘電層と、
    前記ゲート構造の隣に配置され、前記チャンネル層と接触するソース及びドレインと、を備える半導体素子。
  11. 前記チャンネル層の前記低次元材料は、ＭＸ２と示される遷移金属ジカルコゲナイド（ＴＭＤ）を含み、Ｍは、モリブデン（Ｍｏ）又はタングステン（Ｗ）であり、Ｘは、硫黄（Ｓ）、セレニウム（Ｓｅ）、又はテルリウム（Ｔｅ）である請求項１０に記載の半導体素子。
  12. 前記チャンネル層の前記低次元材料は、ＭｏＳ２、ＷＳ２、又はＷＳｅ２を含む請求項１１に記載の半導体素子。
  13. 前記チャンネル層上、且つ、前記ゲート誘電層と前記チャンネル層との間に配された追加伝熱層をさらに備え、前記チャンネル層に接触した前記ソース及びドレインは、前記チャンネル層上に配置され、前記追加伝熱層を貫通する請求項１０に記載の半導体素子。
  14. 前記チャンネル層上、且つ、前記ゲート誘電層と前記チャンネル層との間に配された追加伝熱層をさらに備え、前記チャンネル層に接触した前記ソース及びドレインは、前記伝熱層上に配置され、前記追加伝熱層と前記チャンネル層とを貫通する請求項１０に記載の半導体素子。
  15. 前記チャンネル層に接触する前記ソース及びドレインは、前記伝熱層上に配置され、前記チャンネル層を貫通する請求項１０に記載の半導体素子。
  16. 前記伝熱層及び前記チャンネル層の下方に配置された材料層をさらに備え、前記材料層は、フィンパターンを有し、前記伝熱層及び前記チャンネル層は、前記フィンパターンの側壁及び上面を被覆する請求項１０に記載の半導体素子。
  17. 半導体素子の製造方法であって、
    基板上方に伝熱層を形成することと、
    前記伝熱層上にチャンネル材料層を形成することと、
    前記チャンネル材料層上に誘電層を形成することと、
    前記誘電層をパターニングして、前記誘電層内に開口を形成することと、
    前記開口内にソース及びドレイン端子を形成することと、
    前記誘電層上方にゲート構造を形成することと、を備える方法。
  18. 前記伝熱層を形成することは、化学気相蒸着プロセスを実施して、窒化ホウ素の多層を形成することを含む請求項１７に記載の半導体素子の製造方法。
  19. 前記チャンネル材料層を形成することは、ＭｏＳ２、ＷＳ２、又はＷＳｅ２から選択された遷移金属ジカルコゲナイド（ＴＭＤ）の少なくとも１つの単層を選択的に形成する化学気相蒸着プロセスを実施することを含む請求項１７に記載の半導体素子の製造方法。
  20. 前記開口内に形成された前記ソース及びドレイン端子は、前記チャンネル材料層と直接接触する請求項１７に記載の半導体素子の製造方法。
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