JP2012033798A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】素子面積の増大を抑制しつつ、信頼性に優れた構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、化合物半導体基板１２と、化合物半導体基板１２に埋め込まれた埋込電極と、を備え、化合物半導体基板１２の主面に溝２２、２４が設けられており、少なくとも溝２２、２４の側壁上に設けられた第一の金属膜１０ａ、１０ｂと、少なくとも溝２２、２４の底面上に設けられており、第一の金属膜１０ａ、１０ｂと異種材料で構成される第二の金属膜９ａ、９ｂと、を含む積層体により溝２２、２４を埋め込むことで、上記埋込電極が構成されており、第一の金属膜１０ａ、１０ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なり、第二の金属膜９ａ、９ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

近年、化合物半導体を用いた高出力の電界効果トランジスタが開発されている。このような電解トランジスタにおいて、ｎ型トランジスタの例では、高いドレイン電圧が印加したオフ動作時に、インパクトイオン化によって発生した電子・正孔対のうち、電子はドレイン電極から外部に抜けていくが、一方、正孔はチャネル内に蓄積しやすい。

特許文献１には、上記の電解トランジスタにおいて、発生した正孔を外部に排出する技術が記載されている。同文献には、メタルからなるソース電極を高濃度ｐ型半導体層（電荷吸収層）に接触させて、トンネル電流機構を用いて正孔の接触抵抗を下げることにより、正孔をソース電極から抜くことが記載されている。

また、特許文献２から特許文献５には、ソース電極とは別に正孔を抜くために、ソース電極とは別の電極（所謂、基板電極）をチャネルに設置する技術が記載されている。

特開２０００−３４９０９６号公報 特許３３１６５３７号公報 特開２０１０−２８０３８号公報 特開２００７−３２９２０５号公報 特開２０００−２８６４２８号公報

しかし、上記特許文献１に記載の技術においては、例えば化合物半導体基板にＧａＮを用いた場合、不純物の活性化エネルギーが高いために、高濃度のｐ型半導体層の形成が困難となる。これにより、トンネル電流が阻害されることで正孔の排出効率が低くなることがあった。

上記特許文献２から特許文献５に記載の技術においては、ソース電極とは別に基板電極を形成する必要があるため、素子面積が増大し製造コストが高くなることがあった。

本発明によれば、
化合物半導体基板と、
前記化合物半導体基板に埋め込まれた埋込電極と、を備え、
前記化合物半導体基板の主面に溝が設けられており、少なくとも前記溝の側壁上に設けられた第一の金属膜と、少なくとも前記溝の底面上に設けられており、前記第一の金属膜と異種材料で構成される第二の金属膜と、を含む積層体により前記溝を埋め込むことで、前記埋込電極が構成されており、
前記第一の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なり、
前記第二の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なる、半導体装置が提供される。

本発明によれば、
化合物半導体基板の主面に溝を形成する工程と、
前記溝に２種以上の金属膜の積層体を埋め込む工程と、を備え、
埋め込む前記工程は、
少なくとも前記溝の側壁上に第一の金属膜を形成する工程と、
少なくも前記溝の底面上に第二の金属膜を形成する工程と、を有しており、
前記第一の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なり、
前記第二の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なる、半導体装置の製造方法が提供される。

本発明によれば、埋込電極は、異種の第一の金属膜および第二の金属膜の積層体で構成されている。これらの第一の金属膜および第二の金属膜のフェルミエネルギーは、それぞれ化合物半導体基板の真性フェルミエネルギーと異なる。つまり、第一の金属膜を多数キャリアにとって低抵抗な構成しかつ、第二の金属膜を少数キャリアにとって低抵抗な構成とすることができる。これにより、埋込電極は電子および正孔の両方にとって低抵抗な構成となる。このため、この埋込電極は、通常のチャネルに多数キャリアを供給するとともに、基板内部に発生した少数キャリアを引き抜くことができる。したがって、埋込電極が少数キャリアを引き抜くことにより、素子動作中にインパクトイオン化現象によって発生した少数キャリアが素子内蓄積することを抑制できるので、信頼性に優れた半導体装置が得られる。
また、本発明によれば、１つの埋込電極により、チャネルに多数キャリアを供給しつつ、基板の内部に発生した少数キャリアを抜くことができる。これにより、従来技術のように、チャネルに多数キャリアを供給するソース電極とは別に、少数キャリアを抜くための電極を設ける必要がなくなるので、素子面積の増加を抑制できる。

本発明によれば、素子面積の増大を抑制しつつ、信頼性に優れた構造を有する半導体装置およびその製造方法が提供される。

本発明の第一の実施の形態における半導体装置を示す断面図である。 本発明の第一の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の第一の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の第一の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の第二の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の第三の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の第三の実施の形態における半導体装置の製造手順を示す工程断面図である。 本発明の第四の実施の形態における半導体装置の製造手順を示す工程断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

＜第一の実施の形態＞
まず、第一の実施の形態の半導体装置１００について説明する。ここでは、半導体装置１００がＮ型のパワーＭＩＳＦＥＴである場合を示す。図１は第一の実施の形態の半導体装置１００の断面図を示す。

第一の実施の形態の半導体装置１００は、化合物半導体基板１２と、化合物半導体基板１２に埋め込まれた埋込電極と、を備え、化合物半導体基板１２の主面に溝２２、２４が設けられており、少なくとも溝２２、２４の側壁上に設けられた第一の金属膜１０ａ、１０ｂと、少なくとも溝２２、２４の底面上に設けられており、第一の金属膜１０ａ、１０ｂと異種材料で構成される第二の金属膜９ａ、９ｂと、を含む積層体により溝２２、２４を埋め込むことで、上記埋込電極が構成されており、第一の金属膜１０ａ、１０ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なり、第二の金属膜９ａ、９ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なる。また、半導体装置１００においては、化合物半導体基板１２は、支持基板１と、支持基板１上に設けられた第一の半導体層（ＧａＮ層２）と、ＧａＮ層２上に設けられた第二の半導体層（ＡｌＧａＮ層３）と、を有しており、溝２２、２４は、少なくともＡｌＧａＮ層３を貫通してＧａＮ層２まで達しており、第一の金属膜１０ａ、１０ｂは、少なくともＡｌＧａＮ層３に接触しており、かつＡｌＧａＮ層３の真性フェルミエネルギーと異なるフェルミエネルギーを有しており、第二の金属膜９ａ、９ｂは、少なくともＧａＮ層２に接触しており、かつＧａＮ層２の真性フェルミエネルギーと異なるフェルミエネルギーを有している。

本実施の形態の半導体装置１００は、化合物半導体基板１２上に設けられたゲート絶縁層６と、ゲート絶縁層６上に設けられたゲート電極７と、ゲート電極７の両側に設けられたソース電極３０とドレイン電極３２とを備える。これらのソース電極３０およびドレイン電極３２は上記埋込電極で構成されている。

上記化合物半導体基板１２は、Ｇａ含有窒化物半導体を含む。この化合物半導体基板１２は、支持基板１と、支持基板１上に設けられた緩衝層(図示せず)と、緩衝層上に設けられた第一の半導体層（ＧａＮ層２）と、第一の半導体層上に設けられた第二の半導体層（ＡｌＧａＮ層３）を有する。つまり、化合物半導体基板１２としては、サファイア、ＳｉＣまたはＳｉ等で構成される支持基板１上に、絶縁性を有する緩衝層、ＧａＮ層２およびＡｌＧａＮ層３をエピタキシャル成長で形成した基板を用いる。緩衝層は、例えば、ＡｌＮ層とＧａＮ層の積層構造で形成される。このＡｌＮはバンドギャップが広いことから絶縁体として作用する。このように、本実施の形態においては、ＧａＮ層２とＡｌＧａＮ層３との不純物濃度が低い、一般にノンドープと呼ばれる基板（化合物半導体基板１２）を用いる。

また、上記ソース電極３０は、ＡｌＧａＮ層３を貫通し、ＧａＮ層２の底部近傍までに達する溝２２に、第二の金属膜９ａおよび第一の金属膜１０ａからなる積層体を埋め込むことにより構成される埋込電極である。第二の金属膜９ａは、溝２２の底部の少なくとも一部または全面に形成されており、ＧａＮ層２に接触している。一方、第一の金属膜１０ａは、溝２２の側壁の少なくとも一部または全面に形成されており、ＡｌＧａＮ層３に接触している。このように、本実施の形態では、ソース電極３０は、第二の金属膜９ａ上に第一の金属膜１０ａが積層する積層電極となる。

また、上記ドレイン電極３２は、ＡｌＧａＮ層３を貫通し、ＧａＮ層２の底部近傍までに達する溝２２に、第二の金属膜９ｂおよび第一の金属膜１０ｂからなる積層体を埋め込むことにより構成される埋込電極である。第二の金属膜９ｂは、溝２２の底部の少なくとも一部または全面に形成されており、ＧａＮ層２に接触している。一方、第一の金属膜１０ｂは、溝２２の側壁の少なくとも一部または全面に形成されており、ＡｌＧａＮ層３に接触している。このように、本実施の形態では、ドレイン電極３２は、第二の金属膜９ｂ上に第一の金属膜１０ｂが積層する積層電極となる。また、ドレイン電極３２はソース電極３０と同様の構造とすることができる。

ここでは、第二の金属膜９ａ、９ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーよりも低い。一方、第一の金属膜１０ａ、１０ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーよりも高い。つまり、第二の金属膜９ａ、９ｂは、少なくとも第一の半導体層（ＧａＮ層２）に接触しており、かつＧａＮ層２の真性フェルミエネルギーよりも低いフェルミエネルギーを有している。一方、第一の金属膜１０ａ、１０ｂは、少なくとも第二の半導体層（ＡｌＧａＮ層３）に接触しており、かつＡｌＧａＮ層３の真性フェルミエネルギーよりも高いフェルミエネルギーを有している。具体的には、第二の金属膜９ａ、９ｂはＮｉまたはＰｔで構成されており、第一の金属膜１０ａ、１０ｂはＡｌまたはＡｌおよびＴｉの積層体で構成される。これにより、第二の金属膜９ａ、９ｂは、正孔にとって低抵抗となる。一方、第一の金属膜１０ａ、１０ｂは電子にとって低抵抗となる。つまり、第一の金属膜１０ａ、１０ｂおよび第二の金属膜９ａ、９ｂを含む積層体からなる電極（例えばソース電極３０）は、チャネルに電子を供給しつつ、基板の内部に発生した正孔を抜くことができる。

また、上記ゲート電極７は、ＡｌＧａＮ層３の主面に設けられた溝を埋め込むように形成されている。素子分離領域４は、ＧａＮ層２およびＡｌＧａＮ層３に設けられている。素子分離領域４の間に、化合物半導体基板１２上に設けられた上記ゲート電極７、ソース電極３０およびドレイン電極３２により構成されるＮ型トランジスタが形成されている。また、半導体装置１００は、ＡｌＧａＮ層３上に設けられたフィールドプレート層５と、フィールドプレート層５上に設けられており、ゲート電極７、ソース電極３０およびドレイン電極３２を覆う層間膜８とを有する。

続いて、本実施の形態の半導体装置１００の各構成について更に詳細に説明する。

（電極構造）
通常の高耐圧ＭＩＳＦＥＴにおいては、ゲートがオフ状態でドレイン電圧を印加する待機状態が発生する。待機状態ではゲート−ドレイン電極間の電界が高まる。このため、インパクトイオン化現象によって電子・正孔対が発生する。そのうち、電子はドレイン電極に流れ出すが、正孔はソース電極が正孔にとって障壁が高いためソース側で蓄積する。更にソース側のＧａＮ基板内ではポテンシャル勾配によってＧａＮ基板の表面（ＡｌＧａＮ）側ではなく、ＧａＮと緩衝層との界面近傍に集められる。以上のことから、正孔を効率よく排出する電極を設置する位置は、ＧａＮと緩衝層との界面近傍に設置することが望ましいことが分かる。本実施の形態においては、化合物半導体基板１２をエッチングして、ＧａＮ層２と緩衝層(図示せず)との界面近傍まで達する溝２２が設けられている。このため、ＧａＮ層２と緩衝層(図示せず)との界面近傍にソース電極３０の底部を配置することができるので、正孔を効率よく排出することができる。

（積層電極の構造）
また、本実施の形態に係る積層電極（ソース電極３０）は、化合物半導体基板１２中に形成した溝２２の内部に埋め込まれて形成される。積層電極のうち、ソース・ドレイン間を流れるチャネル電流を供給する上層の電極（第一の金属膜１０ａ）を構成する金属としては、チャネルキャリア（Ｎ型ＭＩＳＦＥＴの例では電子、Ｐ型ＭＩＳＦＥＴでは正孔）にとって低接触抵抗の金属が用いられる。一方、積層電極の下層の電極（第二の金属膜９ａ）を構成する金属としては、素子の動作時にインパクトイオン化で発生した、チャネルとは別の極性を持つキャリア（Ｎ型ＭＩＳＦＥＴの例では正孔、Ｐ型ＭＩＳＦＥＴでは電子）にとって抵抗が低い金属が用いられる。このような構造とすることで、正孔排出による電気特性の安定化と素子の抵抗の低減による低損失化を両立した高耐圧ＭＩＳＦＥＴを実現することが可能となる。

（積層電極を構成する金属元素）
また、金属膜とＧａを主成分とする窒化物半導体基板（化合物半導体基板１２）とが接触する場合において、電子にとって低抵抗な金属膜（第一の金属膜１０ａ、１０ｂ）は、例えばＡｌの単膜またはＴｉ／Ａｌの積層構造で構成される。ここで、ＴｉとＡｌを順に堆積し、熱処理を施すことでＧａＮ基板表面の酸化層が半金属化し低抵抗化することが知られている。一方、上記場合において、正孔にとって低抵抗な金属膜（第二の金属膜９ａ、９ｂ）は、例えばＮｉまたはＰｔで構成される。このように金属膜を電子または正孔にとってショットキー障壁が低い金属で構成することにより、電子または正孔にとって金属膜とＧａＮ基板等の窒化物半導体基板との接触面での抵抗を低くすることができる。これにより、電子および正孔にとって低抵抗な埋込電極（第二の金属膜９ａおよび第一の金属膜１０ａを有するソース電極３０、または第二の金属膜９ｂおよび第一の金属膜１０ｂを有するドレイン電極３２）が得られる。

（電極の構成と基板不純物）
本実施の形態に係る半導体装置１００は、チャネル領域の活性化不純物濃度（例えば、１×１０^１５ｃｍ^−３以下）が十分低いＡｌＧａＮ／ＧａＮ基板を用いたＭＩＳＦＥＴである。このＭＩＳＦＥＴにおいては、チャネル領域にはオフ状態（ゲート電圧がしきい値電圧以下の状態）においても、ソース−ドレイン間でのリークパスの影響が弱い。このため、図１に示すように、電子と正孔の両方に抵抗が低い両極性のコンタクト（ソース電極３０およびドレイン電極３２）を形成しても、オフ状態におけるリーク電流は無視できる。

一方、不純物をドープした基板上の場合、ソース電極だけを両極性の電極とし、ドレイン電極にはチャネルを形成する少数キャリアには抵抗が低く、基板の多数キャリアには抵抗が高い従来の電極を用いると良い。このような構造により、ドレイン電極接合においてリーク電流の原因となる多数キャリア電流の抑制が可能となる。

以上のように、基板不純物とソース及びドレイン電極との接触形態の相性を見定めて設計することで、正孔排出効果による素子動作の安定化とオフリーク電流の抑制の両立を実現できる。

続いて、第一の実施の形態の半導体装置１００の製造方法について説明する。図２〜４は、第一の実施の形態における半導体装置の製造手順の工程断面図示す。
第一の実施の形態の半導体装置１００の製造方法は化合物半導体基板１２の主面に溝２２、２４を形成する工程と、溝２２、２４に２種以上の金属膜（第一の金属膜１０ａ、１０ｂおよび第二の金属膜９ａ、９ｂ）の積層体を埋め込む工程と、を備え、埋め込む工程は、少なくとも溝２２、２４の側壁上に第一の金属膜１０ａ、１０ｂを形成する工程と、少なくも溝２２、２４の底面上に第二の金属膜９ａ、９ｂを形成する工程と、を有しており、第一の金属膜１０ａ、１０ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なり、第二の金属膜９ａ、９ｂのフェルミエネルギーは化合物半導体基板１２の真性フェルミエネルギーと異なる。また、本実施の形態に係る埋め込む工程は、溝２２、２４の底面上の第二の金属膜９ａ、９ｂの第一の膜厚を、側壁上の第二の金属膜９ａ、９ｂの第二の膜厚より厚く形成する工程と、除去する厚みを、第二の膜厚より厚く、かつ第一の膜厚する条件下で、側壁上の第二の金属膜９ａ、９ｂを除去する工程と、側壁上の第一の金属膜１０ａ、１０ｂを形成する工程と、をこの順で行う。そして、この第二の金属膜９ａ、９ｂを除去する上記工程は、さらに溝２２、２４の側壁の表面を清浄化する工程を含む。

まず、図２（ａ）のように、絶縁性の支持基板１上にＧａＮ層２とＡｌＧａＮ層３とをエピタキシャル成長した半導体基板（化合物半導体基板１２）を形成する。絶縁性の支持基板１としては、Ｓｉ基板上に絶縁性の緩衝層をエピタキシャル成長で形成した基板を用いた。ＧａＮ層とＡｌＧａＮ層の厚さは特に制約はないが、それぞれ２μｍ、３０ｎｍとする。

続いて、図２（ｂ）のように、ＧａＮ層２およびＡｌＧａＮ層３中に素子分離領域４を形成する。素子分離領域４は、例えば、リソグラフィー技術を用いて、素子分離領域４以外のＡｌＧａＮ層３表面にレジスト膜を形成し、イオン注入技術を用いて、ＧａＮ層２およびＡｌＧａＮ層中に窒素元素を導入することで形成する。

続いて、図２（ｃ）のように、ＡｌＧａＮ層３上にフィールドプレート膜５した後、フィールドプレート層５を貫通してＡｌＧａＮ層３にリセス（溝２０）を形成する。フィールドプレート層５は、まず基板を希塩酸洗浄し、例えばＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ＡｌＧａＮ層３上の全面にシリコン窒化膜を形成することで構成する。フィールドプレート膜５の厚みは特に制約はないが、１００ｎｍとする。引き続き、リソグラフィー技術を用いて、開口部を有する不図示のレジスト膜のパターンを形成した後、レジスト膜のパターンをマスクとして、フィールドプレート膜５およびＡｌＧａＮ層３をエッチングする。ＡｌＧａＮ層３のエッチング深さは特に制約はなく、所望のしきい値電圧となるように決定する。また、溝２０は、ＡｌＧａＮ層３を貫通して、ＧａＮ層２まで到達していてもよい。本実施の形態では、溝２０の底部におけるＡｌＧａＮ層３の残厚は５ｎｍとする。このようにして、本実施の形態では、チャネルとなる領域における溝２０の溝深さを調整することにより、しきい値電圧を制御する。

続いて、図３（ａ）に示すように、溝２０を埋め込むようにゲート絶縁膜６およびゲート電極７を形成する。ここでは、ゲート絶縁膜６の形成の前に、基板を希塩酸洗浄する。ゲート絶縁膜６及びゲート電極７の材料は特に制約はない。ゲート絶縁膜６には、ＡＬＤ（Ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ステップカバレッジの高い条件で形成したＡｌ_２Ｏ_３膜を用いる。また、ゲート電極７には、ＬＰＣＶＤ（Ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法を用いて、ｐ型不純物をドーピングした厚さ１００ｎｍの多結晶シリコン膜を用いる。ゲート電極７の形成には、リソグラフィー技術を用いてゲート形状のパターンを有するレジスト膜を形成し、ドライエッチング技術を用いて加工をする手法を用いる。なお、ゲート電極７は所謂フィールドプレート構造をしているが、フィールドプレート構造の適用または非適用によらず、本実施の形態の効果は得られる。

引き続き、フィールドプレート層５およびゲート電極７を埋め込むように層間膜８を形成する。層間膜８はＣＭＰ（Ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法を用いて、表面段差を平坦化しておくことが好ましい。層間膜８の材料についても特に制約はないが、ＰＥＣＶＤ技術を用いて形成したシリコン酸化膜を用いる。また、シリコン酸化膜の上にシリコン窒化膜を例えば５０ｎｍ堆積しておいてもよい。このシリコン窒化膜は、後述するソース及びドレイン電極を形成する際のＣＭＰ工程において、ＣＭＰストップ膜として作用する。本実施の形態では、まずシリコン酸化膜を６００ｎｍ堆積し、続いてＣＭＰ法を用いて、３００ｎｍのシリコン酸化膜を平坦化研磨する。その後、図示していないが、ゲート電極の外部配線用のパッドとなる領域を開口するために、リソグラフィー技術を用いて層間膜８をエッチングする。

続いて、図３（ｂ）に示すように、ソース領域及びドレイン領域において、少なくともＧａＮ層２を貫通する溝（溝２２および溝２４）を形成する。まず、リソグラフィー技術を用いて、レジスト膜に溝のパターンを形成し、ドライエッチング技術を用いて層間膜８とフィールドプレート膜５とＡｌＧａＮ層３とＧａＮ層を順にエッチングする。溝２２、２４の深さは支持基板１に到達する深さとしても良いが、基板に蓄積する正孔を効率よく排出するためには、電極との接触面積を拡げる方がより好ましい。このため、本実施の形態では、溝２２の底部におけるＧａＮ層２を例えば１００ｎｍ残すことにより、溝底部の全面を電極とする構造とする。溝の形状は、例えばテイパー形状（断面視において、下底幅が上底幅より短い台形形状）とすることができる。溝の形成条件としては、溝底面に対する溝側壁面の角度が７５度以上の比較的垂直性高い条件が好ましい。本実施の形態では、８０度の条件を用いる。

続いて、図３（ｃ）のように、少なくとも溝２２、２４の底部上に第二の金属膜９ａ、９ｂを形成する。第二の金属膜９ａ、９ｂを構成する金属は、基板に蓄積する正孔を排出する金属が用いられ、例えばＮｉを用いる。詳細には、まず、垂直性の高いスパッタ条件を用いて、溝２２、２４の底面上および層間膜８上の全面に、Ｎｉを１００ｎｍ堆積する。このとき、溝２２、２４の側壁上には２０ｎｍ以下のＮｉ膜が堆積する。溝２２、２４の側壁におけるＮｉとＧａＮとの接触部分では、電子にとってショットキー障壁が高い。そこで、本実施の形態では、チャネルに電子を効率よく供給するに、溝２２、２４の側壁上のＮｉ膜を除去する。まず、側壁上のＮｉ除去に対する製造マージンを確保するため、つまり、側壁上のＮｉ膜を確実に除去するために、側壁上のＮｉ膜より厚くウェットエッチングする条件を用いた。薬液としては例えば希塩酸を用いる。希塩酸を用いることで、側壁上のＧａの酸化物が除去され、次の工程で溝の側壁上に第一の金属膜１０ａ、１０ｂを形成する際に、清浄な界面を持つ金属半導体接触を形成できる。本実施の形態では、４０ｎｍのＮｉをエッチングする条件を用いる。このとき、溝の底部上には６０ｎｍのＮｉが残り、これが第二の金属膜９ａ、９ｂとなる。層間膜８上にもＮｉ膜が残されているが、このＮｉ膜は以降の工程で除去される。

続いて、図４（ａ）のように、少なくとも溝２２、２４を第一の金属膜１０で埋め込む。第一の金属膜１０を構成する金属としては、チャネルを流れる電子にとって低抵抗の金属が用いられ、例えば、Ａｌを用いる。また、Ａｌ膜の堆積方法には特に制約はないが、スパッタ法を用いて、溝２２、２４および層間膜８上の全面にＡｌ膜を形成する。Ａｌ膜の厚さは例えば３μｍとする。

続いて、図４（ｂ）のように、ソース電極３０及びドレイン電極３２を形成する。例えば、まず、ＣＭＰ法を用いて、上層のＡｌ膜とＮｉ膜を研磨し除去する。その後、プロセスダメージを除去するため、必要に応じてアニール処理を行っても良い。例えば、窒素雰囲気で４００℃、１時間の熱処理を行う。これにより、第一接触金属１０ａ、１０ｂを、溝２２、２４内に同時に形成することができる。以上のようにして、本実施の形態の半導体装置１００が得られる。

次に、本実施の形態の作用効果について説明する。
本実施の形態の半導体装置１００では、埋込電極は、異種の第一の金属膜１０ａ、１０ｂおよび第二の金属膜９ａ、９ｂの積層体で構成されている。これらの第一の金属膜１０ａ、１０ｂおよび第二の金属膜９ａ、９ｂのフェルミエネルギーは、それぞれ化合物半導体基板１２の真性フェルミエネルギーと異なる。つまり、第一の金属膜１０ａ、１０ｂを多数キャリアにとって低抵抗な構成しかつ、第二の金属膜９ａ、９ｂを少数キャリアにとって低抵抗な構成とすることができる。これにより、埋込電極は電子および正孔の両方にとって低抵抗な構成となる。したがって、この埋込電極は、通常のチャネルに多数キャリアを供給するとともに、基板内部に発生した少数キャリアを引き抜くことができる。
また、本実施の形態において、Ｎ型ＭＩＳＦＥＴの場合には、化合物半導体基板１２の真性フェルミエネルギーより、第二の金属膜９ａ、９ｂは低いフェルミエネルギーを有し、一方、第一の金属膜１０ａ、１０ｂは高いフェルミエネルギーを有する。これにより、埋込電極は電子および正孔にとって低抵抗な構成となる。したがって、この埋込電極は、チャネルに電子を供給しつつ、基板の内部に発生した正孔を抜くことができる。
以上によれば、埋込電極が正孔（少数キャリア）を引き抜くことにより、素子動作中にインパクトイオン化現象によって発生した正孔（少数キャリア）が素子内蓄積することを抑制できるので、信頼性に優れた半導体装置が得られる。また、埋込電極は電子および正孔の両方にとって低抵抗な構成となるので、素子抵抗を低減でき、低損失性に優れた半導体装置が得られる。

また、本実施の形態では、埋込電極は、電子にとって低抵抗な金属膜と正孔にとって低抵抗な金属膜との積層構造を有している。つまり、１つの埋込電極により、チャネルに電子を供給しつつ、基板の内部に発生した正孔を抜くことができる。これにより、従来技術のように、チャネルに電子を供給するソース電極とは別に、正孔を抜くための電極を設ける必要がなくなるので、素子面積の増加を抑制できる。したがって、本実施の形態では、素子面積メリットによる製造コストの低減を実現できる。

＜第二の実施の形態＞
次に、第二の実施の形態について説明する。
図５は、第二の実施の形態における半導体装置１００の製造手順の工程断面図示す。
第二の実施の形態における半導体装置１００の製造工程は、先に溝側壁上に電子にとって抵抗が低い第一接触金属を形成後、溝底部上に正孔にとって抵抗が低い第二接触金属を形成する工程以外は、基本的に第一の実施の形態と同様である。
この半導体装置の製造方法において、埋め込む上記工程は、少なくとも溝２２、２４の底面上および側壁上に第一の金属膜１０ａ、１０ｂを形成する工程と、溝２２、２４の底面上の第一の金属膜１０ａ、１０ｂを除去する工程と、少なくも溝２２、２４の底面上に第二の金属膜９ａ、９ｂを形成する工程とを、この順で行う。

まず、図２（ａ）〜図３（ｂ）と同様の工程により、図５（ａ）に示す構造を得る。続いて、図５（ｂ）に示すように、溝２２、２４の側壁上に、第一の金属膜１０ａ、１０ｂを形成する。第一の金属膜１０ａ、１０ｂには、Ａｌ膜を用いた。具体的には、まず、斜めスパッタ法を用いて、溝２２、２４の側壁上、溝２２、２４の底面上および層間膜８の表面上にＡｌ膜を成膜する。成膜条件としては、基板を回転ステージ上で回転させつつ、基板表面に対しスパッタターゲット中心が例えば６０〜７０度の位置に設置された状態でＡｌ膜を堆積する。Ａｌ膜の厚さは特に制約はないが、溝の側壁上の厚さが５０ｎｍとする。引き続き、垂直性の高いドライエッチング技術を用いて、Ａｌ膜をエッチングすることで、溝２２、２４の側壁上だけにＡｌ膜を残す。このようにして、溝２２、２４の側壁上のみに、第一の金属膜１０ａ、１０ｂが形成される。

続いて、図５（ｃ）のように、第二の金属膜９を、全面に堆積する。例えば、スパッタ法により、Ｎｉ膜を、溝２２、２４の側壁上、溝２２、２４の底面上および層間膜８の表面上に堆積する。Ｎｉ膜の膜厚は特に制約はないが、溝の底面上の膜厚が５０ｎｍとする。なお、Ｎｉ膜は溝２２、２４の側壁上のＡｌ膜（第一の金属膜１０ａ、１０ｂ）上に堆積されてもよい。

以降の工程は、図４（ａ）に示した工程と同様の工程を行う。これにより、図５（ｄ）に示すように、溝２２、２４に第一の金属膜１１ａ、１１ｂを埋め込む。以上により、埋込電極として、ソース電極３０（第二の金属膜９ａ、第一の金属膜１０ａ、第一の金属膜１１ａ）およびドレイン電極３２（第二の金属膜９ｂ、第一の金属膜１０ｂ、第一の金属膜１１ｂ）を形成する。ここでは、例えば、スパッタにより、３μｍのＡｌ膜で溝２２、２４を埋め込み、その後、ＣＭＰ法を用いて、上層のＡｌ膜とＮｉ膜を研磨し除去する。必要に応じて、プロセスダメージを除去するため、アニール処理を行っても良く、例えば、窒素雰囲気で４００℃、１時間の熱処理を行う。

以上により、第二の実施の形態の半導体装置１００が得られる。なお、第二の実施の形態の半導体装置１００は、泰一の実施の形態と同様の効果が得られる。

＜第三の実施の形態＞
次に、第三の実施の形態について説明する。
図６および図７は、第三の実施の形態における半導体装置１００の製造手順の工程断面図示す。
第三の実施の形態における半導体装置１００は、しきい値電圧を高めるためにｐ型不純物をドープしたｐＧａＮ層２'を用いる点、ソース電極３０のみ上記積層電極とする点以外は、基本的に第一の実施の形態と同様である。

第三の実施の形態の半導体装置１００は、ｎ型ＡｌＧａＮ／ＧａＮのＭＩＳＦＥＴである。この半導体装置１００は、化合物半導体基板１２の一部が、ｐＧａＮ層２'で構成されている。
また、本実施の形態では、ソース電極３０を、チャネルに電子を供給しつつ、基板の内部に発生した正孔を抜くことができる上記積層電極で構成し、一方、ドレイン電極（第一の金属膜１０ｂ）には電子にとって障壁が低いが正孔にとっては障壁が高い従来の電極を用いている。これにより、ｐＧａＮ層２'を通じてゲート電圧がオフ状態においても、ソース電極からドレイン電極に流れるオフリーク電流を抑制することができる。ソース電極３０の金属膜の形成は、第一の実施の形態及び第二の実施の形態で示した方法のいずれも適用できる。ここでは、第一の実施の形態で述べた方法を用いた例について示す。

まず、図２（ａ）〜図３（ｂ）と同様の工程により、図６（ａ）に示す構造を得る。続いて、図６（ｂ）に示すように、溝２２、２４の側壁上、溝２２、２４の底面上および層間膜８の表面上に第二の金属膜９を堆積する。このとき、第一の実施の形態で述べた条件と同様にして、溝の底面よりも溝の側面の膜厚が薄く堆積する垂直性の高いスパッタ法を用いて、Ｎｉ膜を形成する。

続いて、図６（ｃ）のように、ドレイン領域の第二の金属膜９を除去して、ソース領域のみに第二の金属膜９を残す。すなわち、リソグラフィー技術を用いて、ドレイン領域を開口したレジストパターンを形成し、ウェットエッチング法を用いて、ドレイン領域のＮｉ膜を全て除去する。薬液には希塩酸を用いる。続いて、図７（ａ）に示す、ソース電極領域の溝２２の側壁上に残るＮｉ膜を除去する。このとき、第一の実施の形態と同様の手法を用いる。

以降の工程は、第一の実施の形態の図４（ａ）に示す工程を行うことにより、図７（ｂ）の構造が得られる。このようにして、正孔用の第二の金属膜９ａがソース電極３０のみに形成された、半導体装置１００が得られる。

第三の実施の形態では、ｐ型不純物をドープしたｐＧａＮ層２'を用いることで、しきい値電圧を高め、オフリーク電流を抑制し、且つ、正孔蓄積による素子動作上の問題を改善することができる。なお、第三の実施の形態の半導体装置１００は、第１の実施の形態と同様の効果が得られる。

＜第四の実施の形態＞
次に、第四の実施の形態について説明する。
図８は、第三の実施の形態における半導体装置１００の製造手順の工程断面図示す。
第四の実施の形態における半導体装置１００の製造方法は、しきい値電圧を高めるためにｐ型不純物をドープしたｐＧａＮ層２'を用い、埋込電極を第二の実施の形態で示した方法で形成する点以外は、基本的に第三の実施の形態と同様である。

まず、第二の実施の形態の図４（ａ）〜図４（ｃ）に示す工程と同様の工程を行うことにより、図８（ａ）に示す構造を得る。続いて、図８（ｂ）のように、ドレイン領域の溝２４内の第一の金属膜１０ｂおよび第二の金属膜９を除去する。例えば、リソグラフィー技術を用いて、ドレイン領域を開口したレジストパターンを形成し、ウェットエッチング法を用いてドレイン領域のＮｉ膜（第二の金属膜９）とＡｌ膜（第一の金属膜１０ｂ）を全て除去する。薬液には希塩酸を用いる。

以降の工程は、第二の実施の形態の埋込電極を形成する工程から最終工程までを実施することにより、図８（ｃ）に示す構造が得られる。なお、ソース電極３０は、第一の金属膜１０ａ、第二の金属膜９ａおよび第一の金属膜１１ａで構成される埋込電極である。一方、ドレインで極は、第一の金属膜１１ｂで構成される埋込電極である。これらの第一の金属膜１１ａ、１１ｂとしては、Ａｌ膜が用いられる。

第四の実施の形態では、ｐ型不純物をドープしたｐＧａＮ層２'を用いることで、しきい値電圧を高め、オフリーク電流を抑制し、且つ、正孔蓄積による素子動作上の問題を改善することができる。なお、第四の実施の形態の半導体装置１００は、第１の実施の形態と同様の効果が得られる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば、本実施の形態の半導体装置は、Ｎ型ＭＩＳＦＥＴの場合について説明したが、これに限定されず、Ｐ型ＭＩＳＦＥＴでもよい。本変形例の半導体装置がＰ型ＭＩＳＦＥＴの場合には、第一金属膜のフェルミエネルギーは化合物半導体基板または第二の半導体層の真性フェルミエネルギーよりも高く、第二の金属膜のフェルミエネルギーは化合物半導体基板または第一の半導体層の真性フェルミエネルギーよりも低くなる。これにより、電子および正孔にとって低抵抗な埋込電極（ソース電極およびまたはドレイン電極）を構成できる。つまり、この埋込電極は、チャネルに正孔を供給しつつ、基板の内部に発生した電子を抜くことができる。以上により、本変形例の半導体装置がＰ型ＭＩＳＦＥＴの場合にも、本実施の形態と同様の効果が得られる。なお、同一の化合物半導体基板上に、本実施の形態のＮ型ＭＩＳＦＥＴと本変形例のＰ型ＭＩＳＦＥＴとを形成しても良い。

なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。

１ 支持基板
２ ＧａＮ層
２' ｐＧａＮ層
３ ＡｌＧａＮ層
４ 素子分離領域
５ フィールドプレート層
６ ゲート絶縁層
７ ゲート電極
８ 層間膜
９、９ａ、９ｂ 第二の金属膜
１０、１０ａ、１０ｂ 第一の金属膜
１１ａ、１１ｂ 第一の金属膜
１２ 化合物半導体基板
２０ 溝
２２ 溝
２４ 溝
３０ ソース電極
３２ ドレイン電極
１００ 半導体装置

Claims (14)

1. 化合物半導体基板と、
   前記化合物半導体基板に埋め込まれた埋込電極と、を備え、
   前記化合物半導体基板の主面に溝が設けられており、少なくとも前記溝の側壁上に設けられた第一の金属膜と、少なくとも前記溝の底面上に設けられており、前記第一の金属膜と異種材料で構成される第二の金属膜と、を含む積層体により前記溝を埋め込むことで、前記埋込電極が構成されており、
   前記第一の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なり、
   前記第二の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なる、半導体装置。
2. 前記化合物半導体基板上に設けられたゲート電極と、
   前記ゲート電極の両側に設けられたソース電極およびドレイン電極と、を備え、
   前記ソース電極が前記埋込電極で構成されている、請求項１に記載の半導体装置。
3. 前記第一の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーよりも高く、
   前記第二の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーよりも低い、請求項１または２に記載の半導体装置。
4. 前記化合物半導体基板は、基板と、前記基板上に設けられた第一の半導体層と、前記第一の半導体層上に設けられた第二の半導体層と、を有しており、
   前記溝は、少なくとも前記第二の半導体層を貫通して前記第一の半導体層まで達しており、
   前記第一の金属膜は、少なくとも前記第二の半導体層に接触しており、かつ前記第二の半導体層の真性フェルミエネルギーと異なるフェルミエネルギーを有しており、
   前記第二の金属膜は、少なくとも前記第一の半導体層に接触しており、かつ前記第一の半導体層の真性フェルミエネルギーと異なるフェルミエネルギーを有している、請求項１から３のいずれか１項に記載の半導体装置。
5. 前記化合物半導体基板は、Ｇａ含有窒化物半導体を含む、請求項１から４のいずれか１項に記載の半導体装置。
6. 前記第一の半導体層はＧａＮ層であり、前記第二の半導体層はＡｌＧａＮ層である、請求項１から５のいずれか１項に記載の半導体装置。
7. 前記第一の金属膜はＡｌまたはＡｌおよびＴｉの積層体で構成されており、前記第二の金属膜はＮｉまたはＰｔで構成されている、請求項１から６のいずれか１項に記載の半導体装置。
8. 前記ゲート電極、前記ソース電極および前記ドレイン電極によりｎ型トランジスタが構成されている、請求項３から７のいずれか１項に記載の半導体装置。
9. 前記第一の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーよりも低く、
   前記第二の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーよりも高い、請求項１に記載の半導体装置
10. 前記化合物半導体基板上に設けられたゲート電極と、
    前記ゲート電極の両側に設けられたソース電極およびドレイン電極と、を備え、
    前記ソース電極が前記埋込電極で構成されており、
    前記ゲート電極、前記ソース電極および前記ドレイン電極によりｐ型トランジスタが構成されている、請求項９に記載の半導体装置。
11. 化合物半導体基板の主面に溝を形成する工程と、
    前記溝に２種以上の金属膜の積層体を埋め込む工程と、を備え、
    埋め込む前記工程は、
    少なくとも前記溝の側壁上に第一の金属膜を形成する工程と、
    少なくも前記溝の底面上に第二の金属膜を形成する工程と、を有しており、
    前記第一の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なり、
    前記第二の金属膜のフェルミエネルギーは前記化合物半導体基板の真性フェルミエネルギーと異なる、半導体装置の製造方法。
12. 埋め込む前記工程は、
    前記溝の前記底面上の前記第二の金属膜の第一の膜厚を、前記側壁上の前記第二の金属膜の第二の膜厚より厚く形成する工程と、
    除去する厚みを、前記第二の膜厚より厚く、かつ前記第一の膜厚する条件下で、前記側壁上の前記第二の金属膜を除去する工程と、
    前記側壁上の前記第一の金属膜を形成する工程と、をこの順で行う、請求項１１に記載の半導体装置の製造方法。
13. 前記第二の金属膜を除去する前記工程は、さらに前記側壁の表面を清浄化する工程を含む、請求項１２に記載の半導体装置の製造方法。
14. 埋め込む前記工程は、
    少なくとも前記溝の前記底面上および前記側壁上に前記第一の金属膜を形成する工程と、
    前記溝の前記底面上の前記第一の金属膜を除去する工程と、
    少なくも前記溝の前記底面上に第二の金属膜を形成する工程と、をこの順で行う、請求項１１に記載の半導体装置の製造方法。

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