CN101765908A - 半导体装置的制造方法、半导体装置以及曝光装置 - Google Patents

半导体装置的制造方法、半导体装置以及曝光装置 Download PDF

Info

Publication number
CN101765908A
CN101765908A CN200880101115A CN200880101115A CN101765908A CN 101765908 A CN101765908 A CN 101765908A CN 200880101115 A CN200880101115 A CN 200880101115A CN 200880101115 A CN200880101115 A CN 200880101115A CN 101765908 A CN101765908 A CN 101765908A
Authority
CN
China
Prior art keywords
semiconductor layer
organic film
semiconductor device
layer
photosensitive organic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200880101115A
Other languages
English (en)
Inventor
内田诚一
小川裕之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101765908A publication Critical patent/CN101765908A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/094—Multilayer resist systems, e.g. planarising layers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G03F7/2022—Multi-step exposure, e.g. hybrid; backside exposure; blanket exposure, e.g. for image reversal; edge exposure, e.g. for edge bead removal; corrective exposure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

本发明提供设置有平坦化层、同时使半导体层上的加工容易的半导体装置的制造方法。通过该方法提供适当地制造的半导体装置以及适当地使用于该制造方法中的曝光装置。本发明的半导体装置的制造方法，其为在基板上具有半导体层、和平坦化层的半导体装置的制造方法，当俯视基板时所述平坦化层为包围半导体层的形状，所述制造方法包括：在基板上形成半导体层的工序；在半导体层上形成感光性有机膜的工序，所述感光性有机膜具有与半导体层的光吸收波段重复的感光波段；和将该感光波段的光从基板侧对感光性有机膜曝光，并对感光性有机膜进行显影而形成平坦化层的工序。

Description

半导体装置的制造方法、半导体装置以及曝光装置
技术领域
本发明涉及半导体装置的制造方法、半导体装置以及曝光装置。更详细而言，涉及具备在有源矩阵驱动方式中使用的薄膜晶体管以及配线层的半导体装置的制造方法、使用该方法适合制造的半导体装置、以及在该制造方法中适合使用的曝光装置。
背景技术
半导体装置是具备利用半导体的电特性的有源元件的电子装置。广泛使用于音频设备、通信设备、计算机、家电设备等中。作为半导体装置的结构，通常具备：形成于玻璃基板上的薄膜晶体管(Thin FilmTransistor：TFT)、以及以与该TFT连接的方式设置的栅极配线、源极配线、漏极配线等的配线层。TFT在有源矩阵驱动方式的液晶显示装置等中，作为控制像素的驱动的开关元件、驱动电路使用。近年，液晶显示装置的大型化和高精细化飞速发展，因而对半导体装置的高性能化提出了强烈要求，而且也对制造工序的高效率化提出了要求。
作为TFT的结构，通常在玻璃基板上层叠有半导体层、栅极绝缘膜、栅极电极和层间绝缘膜，通过设置于层间绝缘膜的接触孔将源极电极、漏极电极与半导体层连接，并将栅极配线与栅极电极连接。另外，在源极电极连接有源极配线，在漏极电极连接有漏极配线。
但是，形成以这样的栅极电极为代表的基底图案，并在该基底图案上形成源极电极(配线层)等时，存在由于基底图案的形状引起半导体装置的动作不良的情况。
具体而言，如图6所示，当在玻璃基板201上形成有：层叠有半导体层202、栅极绝缘膜203和栅极电极206的TFT；栅极配线205a；源极配线205b；以及覆盖它们的层间绝缘膜211的形态的情况下，在与栅极配线205a、源极配线205b等的配线层205重叠的层间绝缘膜211的上部，堆积在形成配线层205时产生的金属残渣200，存在有该金属残渣200引起配线层205间的短路的情况。
对此，公开有下述方法：当在基板上形成有栅极电极等的基底图案后，在该基底图案上涂敷具有绝缘性的感光性有机膜，从基板侧以基底图案作为掩模对感光性有机膜进行曝光，进而进行显影，由此将感光性有机膜的一部分除去，使基底图案平坦化(例如参照专利文献1～3。)。
但是，针对上述这样的半导体装置的制造寻求工序的高效率化，针对使基底图案平坦化的方法提出进一步改善的要求。
专利文献1：日本特开平1-165127号公报
专利文献2：日本特开平2-20828号公报
专利文献3：日本特开平8-23102号公报
发明内容
例如，如上所述作为TFT的结构，使用在玻璃基板上层叠有半导体层、栅极绝缘膜、栅极电极和层间绝缘膜，通过设置于层间绝缘膜的接触孔将源极电极和漏极电极与半导体层连接的结构的情况下，当形成将基底图案平坦化的平坦化层时，能够考虑如图5-1～5-6所示的半导体装置的制造方法。图5-1～5-6是表示与本发明有关的半导体装置的制造方法的一例的流程图，各图表示各制造阶段的截面。
首先，如图5-1所示，在玻璃基板101上形成半导体层102，进而在基板101和半导体层102上形成栅极绝缘膜103。接着，如图5-2所示，在形成TFT的区域中形成栅极电极106，而且在其他的区域中形成栅极配线105a和源极配线105b(配线层105)。接着，如图5-3所示，将厚度与栅极电极106、栅极配线105a、源极配线105b等同程度的感光性有机膜109涂敷于全体。接着，如图5-4所示，从玻璃基板101侧将使所涂敷的感光性有机膜109感光的波长的光110曝光，使感光性有机膜109硬化。此时，在栅极电极106、栅极配线105a、源极配线105b等的用具有遮光性的金属材料形成的部件上形成的感光性有机膜109，通过栅极电极106、栅极配线105a以及源极配线105b将光110遮断，因而不会发生硬化。然后通过显影工序将未被硬化的感光性有机膜109除去，形成如图5-5所示的平坦化层119。然后如图5-6所示，在平坦化层119上能够形成平坦的层间绝缘膜111。另外，在层间绝缘膜111和平坦化层119内设置接触孔，在该接触孔内，形成与半导体层102连接的源极配线113b和漏极配线113c。
由此能够形成平坦化层119，在其上形成的层间绝缘膜111也被平坦化，因而降低了在配线层105间的短路的发生。但是，本发明的发明者们发现，根据该制造方法，将感光性有机膜材料用作平坦化层的材料，仅将栅极电极、栅极配线等的导电性膜作为掩模进行曝光和显影从而进行平坦化层的图案形成，因此在不能够将导电性膜用作掩模的领域中，已硬化的感光性有机膜残留，例如发现在半导体层上残留感光性有机膜。另外，发现在半导体层上设置有开口部(接触孔)的情况下等，有必要对已硬化的感光性有机膜进行加工，进而，为了对这样的已硬化的感光性有机膜进行加工，需要新的额外的工序。
本发明鉴于上述现状而完成，其目的是提供设置有平坦化层而且使半导体层上的加工容易的半导体装置的制造方法；利用该制造方法适当地制造的半导体装置；以及适当地适用于该制造方法的曝光装置。
本发明的发明者们，对高效率地制造具备平坦的层间绝缘膜的半导体装置的方法进行了多种研究，关注使由配线层引起的凹凸平整的平坦化层。并且，发现即使在使用感光性有机膜作为平坦化层的材料的情况下，也能够通过在曝光时使用半导体层所吸收的波段的光，将半导体层作为掩模使用，从而除去半导体层上的感光性有机膜，由此，不需要为了形成接触孔等重新进行已硬化的感光性有机膜的加工，意识到能够彻底解决上述课题，达成本发明。
即，本发明是在基板上具有半导体层、和平坦化层的半导体装置的制造方法，当俯视基板时上述平坦化层为包围半导体层的形状，上述制造方法包括：在基板上形成半导体层的工序；在半导体层上形成感光性有机膜的工序，上述感光性有机膜具有与半导体层的光吸收波段重复的感光波段；和将该感光波段的光从基板侧对感光性有机膜曝光，并对感光性有机膜进行显影而形成平坦化层的工序。在下文对本发明进行详细叙述。
根据本发明的制造方法制造的半导体装置，在基板上具有半导体层、和俯视基板时包围半导体层的形状的平坦化层。平坦化层将由设置在基板上的部件导致而产生的凹凸平坦化。通过本发明的制造方法形成的平坦化层，以包围半导体层的周围的方式设置，实际并不存在于半导体层上。此外，由设置在半导体层上的部件，通常难以产生大的凹凸，因而即使不特别设置平坦化层也可以。作为成为凹凸的原因的部件，能够举出与TFT连接的栅极配线、源极配线、漏极配线、电容配线等的配线层。在这些配线层形成有多个的情况下，存在例如以高功能化和高精细化为目的将配线间距(配线间的间隔)较窄地形成的情况，在该情况下，在各配线层上和配线层间上形成的层间绝缘膜的表面产生较大的凹凸。另外，这样的凹凸使得难以对形成在层间绝缘膜上的配线层进行适当的图案形成，引起“在层间绝缘膜的上层和下层配线间发生短路”、“在层间绝缘膜的上层配线间发生短路”等的问题。根据本发明形成的平坦化层，是为了抑制这样的问题的发生而设置的。
根据本发明的制造方法制造的半导体装置的结构，只要将这样的构成要素作为必须形成的要素，则是否包括其他的构成要素都可以，例如，也可以在半导体层上具有栅极绝缘膜、栅极电极等。另外，基板和半导体层是否为直接接触均可，例如也可以在基板和半导体层之间设置有绝缘膜等。并且，基板和平坦化层是否为直接接触均可，例如也可以在基板与平坦化层之间设置有绝缘膜等。
本发明的制造方法包括：(1)在基板上形成半导体层的工序；(2)在半导体层上形成感光性有机膜的工序，该感光性有机膜具有与半导体层的光吸收波段重复的感光波段；(3)将该感光波段的光从基板侧对感光性有机膜曝光，并对感光性有机膜进行显影而形成平坦化层的工序。本发明中，感光性有机膜是具有光硬化性的膜，接受到其感光波段的光时硬化。感光性有机膜被形成于配线层间的情况较多，因而优选具有绝缘性。
上述(1)的工序中，能够使用通常的半导体层的形成方法。作为半导体层的材料，例如能够使用硅、锗、硒等。在使用硅时，可以使用非晶硅和多晶硅中的任意一种。作为半导体层的形成方法，例如能够使用CVD(Chemical Vapor Deposition：化学气相淀积)法、等离子体CVD法、低压CVD法、常压CVD法、远程CVD法等。
在上述(2)和(3)的工序中，首先，在半导体层上形成具有与半导体层的光吸收波段重复的感光波段的感光性有机膜。此外，在该工序中，从制造工序的观点出发，优选感光性有机膜不仅形成在半导体层而是形成在基板全体，当在基板上配置有配线层、电极等的部件的情况下，也可以形成在这些部件上。接着，将具有感光性有机膜的感光波段的光从基板侧对整个面进行曝光(照射)从而使感光性有机膜感光而硬化。这样一来，该感光波段的光也在半导体层的光吸收波段，因此不仅配线层、电极等的导电性膜，半导体层也作为掩模起作用，半导体层上的感光性有机膜未被曝光，不发生半导体层上的感光性有机膜的硬化。另外，与此同时，对形成于半导体层上和导电性膜上以外的区域中的感光性有机膜进行曝光，因此感光性有机膜发生硬化。此外，无论感光性有机膜是否与半导体层直接接触形成均可，例如，也可以在感光性有机膜和半导体层之间设置有绝缘膜等。在本发明的制造方法中，半导体层的光吸收波段和感光性有机膜的感光波段的重复的程度，只要是以感光性有机膜不发生硬化而半导体层能够进行光吸收的程度重复即可。作为使这些波段重复的方法，可以使用与感光性有机膜的感光波段相对应选择进行照射的光的方法，也可以使用不改变照射的光的波段，例如将多种感光性有机膜的材料进行组合，使感光性有机膜的感光波段与照射的光的波段、半导体层的光吸收波段相对应的方法。
并且，接着通过显影工序，半导体层上和导电性膜上的感光性有机膜被除去，另一方面，在其他的区域中，已硬化的感光性有机膜残留。由此，完成用于使设置在基板上的凹凸平坦化的平坦化层。像这样根据本发明，能够形成消除由配线层等导致而产生的凹凸的平坦化层，并且除去在半导体层上形成的感光性有机膜。因此，在后续工序中不需要对半导体层上的已硬化的感光性有机膜进行加工，制造效率将得以提高。
上述制造方法，优选还包括在半导体层上形成层间绝缘膜的工序；和在层间绝缘膜的相对于半导体层重叠的区域中形成开口部的工序。在本说明书中的“层间绝缘膜”是用于将半导体层与形成于其上的层分离的膜，只要具有绝缘性则不仅限于单层，也可以为多层。另外，只要相对于半导体层重叠形成有层间绝缘膜，则在其他的区域中也可以形成有层间绝缘膜，例如，也可以在栅极配线等的配线层上设置有层间绝缘膜。根据这样的方法，即使在半导体层上形成层间绝缘膜的情况下，也能够不对感光性有机膜进行加工而形成直至达到半导体层的开口部(例如接触孔)，制造效率得以提高。作为形成开口部的方法，例如能够举例蚀刻法。此外，假如，为了对已硬化的感光性有机膜形成接触孔，除在层间绝缘膜形成接触孔的工序之外，还需要进行用于除去感光性有机膜的灰化、剥离等的处理，工序变得非常复杂。
上述制造方法，优选还包括在平坦化层上形成层间绝缘膜的工序，上述感光性有机膜使用介电常数比层间绝缘膜的材料更低的材料形成。在本发明的制造方法中，平坦化层用于使形成于基板上的配线等的凹凸平坦化，因此平坦化层大多配置于各配线层间。所以，平坦化层优选使用介电常数更低的材料形成，特别是层间绝缘膜形成于平坦化层上的情况下，构成平坦化层的感光性有机膜的材料为介电常数比层间绝缘膜的材料更低的材料，从而能够减低各配线层间产生的静电电容，其结果是，得到例如能够抑制在配线层中传递的信号的延迟的半导体装置。
本发明还是在基板上具有半导体层的半导体装置，上述半导体装置具有俯视基板时为包围半导体层的形状的平坦化层，上述平坦化层由具有与半导体层的光吸收波段重复的感光波段的感光性有机膜形成。本发明的半导体装置优选使用上述本发明的制造方法制作。本发明的半导体装置所具备平坦化层，以包围半导体层的周围的方式设置，实质上不存在于半导体层上。在本发明中，半导体层的光吸收波段与感光性有机膜的感光波段重复的程度，以感光性有机膜不发生硬化而半导体层能够进行光吸收的程度重复即可。
根据本发明的半导体装置，通过平坦化层，能够抑制形成于其上的结构的台阶差的发生，“层间绝缘膜的上层和下层配线间发生短路”、“在层间绝缘膜的上层配线间发生短路”等的问题能够得到改善。另外，平坦化层实质上不存在于半导体层上，因此实际进行制造时，不需要对半导体层上的已硬化的感光性有机膜进行加工。
上述半导体装置，优选在半导体层上具有层间绝缘膜，上述层间绝缘膜优选在其与半导体层重叠的区域中具有开口部。在半导体层上，通常在层间绝缘膜进行形成用于将半导体层和配线连接的开口部(接触孔)的工序，因此在本方式中，实际进行制造时，不需要在层间绝缘膜形成开口部(接触孔)的工序之外另外在半导体层上的已硬化的感光性有机膜形成开口部(接触孔)。
上述半导体装置优选在平坦化层上具有层间绝缘膜，上述感光性有机膜使用介电常数比层间绝缘膜的材料更低的材料形成。本发明的半导体装置中，平坦化层用于使形成于基板上的配线等的凹凸平坦化，因此平坦化层大多配置在各配线层间。所以，平坦化层优选使用介电常数更低的材料形成，特别是在平坦化层上形成层间绝缘膜的情况下，构成平坦化层的感光性有机膜的材料由介电常数比层间绝缘膜的材料更低的材料形成，从而能够减低在各配线层间产生的静电电容，其结果是，得到例如能够抑制在配线层中传递的信号的延迟的半导体装置。
本发明还是半导体装置制造用的曝光装置，上述半导体装置在基板上具有半导体层和平坦化层，上述平坦化层是将感光性有机膜形成图案为当俯视基板时包围半导体层的形状而形成，上述曝光装置具备光源，上述光源从基板侧对感光性有机膜照射与半导体层的光吸收波段和平坦化层的感光波段重复的波段的光。作为曝光装置，能够举例具备光源、透镜、载物台等的装置。本发明的曝光装置优选能够适用于上述本发明的制造方法。本发明的曝光装置，半导体层的光吸收波段与感光性有机膜的感光波段的重复的程度，只要能够发出以感光性有机膜不会硬化而半导体层能够进行光吸收的程度重复的光即可。例如，因为作为半导体层材料适当地使用的硅的光吸收波段为308nm以下，所以优选能够发出具有308nm以下的波段的光。本发明的制造装置具备光源，该光源从基板侧对感光性有机膜照射与半导体层的光吸收波段和平坦化层的感光波段重复的波段的光，因此根据本发明的制造装置，能够有效地制造具备平坦化层的半导体装置，该平坦化层使由配线层等导致而产生的凹凸平坦化。
发明的效果
根据本发明的半导体装置的制造方法，即使作为用于消除由配线层等导致的凹凸的平坦化层使用感光性有机膜形成，也不会在半导体层上残留已硬化的感光性有机膜，使得进行用于将半导体层和配线连接的接触孔的形成等的加工变得容易，提高制造效率。
附图说明
图1-1是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示将半导体层2形成为岛状的阶段。
图1-2是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示形成有栅极绝缘膜3的阶段。
图1-3是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示形成有导电性膜4的阶段。
图1-4是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示形成有配线层5和栅极电极6的阶段。
图1-5是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示注入有离子8的阶段。
图1-6是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示形成有感光性有机膜9的阶段。
图1-7是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示已进行曝光的阶段。
图1-8是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示形成有平坦化层19的阶段。
图1-9是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示在层间绝缘膜11形成有接触孔12的阶段。
图1-10是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图，表示形成有源极配线13b和漏极配线13c的阶段。
图2是示意性地表示用实施方式1的制造方法制作的半导体装置的立体图。
图3是表示用实施方式1的制造方法制作的半导体装置的平面示意图。
图4是表示实施方式1中能够作为感光性有机膜9的材料使用的聚酰亚胺(CBDA/BAPP)的吸收光谱的图表。
图5-1是表示本发明相关的半导体装置的制造流程的一例的截面示意图，表示形成有栅极绝缘膜103的阶段。
图5-2是表示本发明相关的半导体装置的制造流程的一例的截面示意图，表示形成有配线层105和栅极电极106的阶段。
图5-3是表示本发明相关的半导体装置的制造流程的一例的截面示意图，表示形成有感光性有机膜109的阶段。
图5-4是表示本发明相关的半导体装置的制造流程的一例的截面示意图，表示已进行曝光的阶段。
图5-5是表示本发明相关的半导体装置的制造流程的一例的截面示意图，表示形成有平坦化层119的阶段。
图5-6是表示本发明相关的半导体装置的制造流程的一例的截面示意图，表示形成有源极配线113b和漏极配线113c的阶段。
图6是现有技术的不具有平坦化层的半导体装置的截面示意图。
符号说明：
1、101、201：透明基板
2、102、202：半导体层
2a：通道区域
2b：源极区域
2c：漏极区域
3、103、203：栅极绝缘膜
4：导电性膜
5、105、205：配线层
5a、105a、205a：栅极配线
5b、105b、205b：源极配线
6、106、206：栅极电极
7：抗蚀剂图案
8：离子
9、109：感光性有机膜
10：光
11、111、211：层间绝缘膜
12：接触孔
13b、113b：源极配线
13c、113c：漏极配线
19、119：平坦化层
200：金属残渣
具体实施方式
在下文中提出实施方式，对于本发明，虽然参照附图进行更加详细地说明，但本发明并不仅限定于该实施方式。
(实施方式1)
图1-1～1-10是表示用实施方式1的制造方法制作的半导体装置的制造流程的截面示意图。各图表示各制造阶段的截面。
首先，在透明基板上形成半导体层。作为半导体层的形成方法，例如，能够举例通过CVD法等在一面形成非晶硅层后，照射准分子激光等使其热熔融而结晶化，变成多晶硅层的方法。
接着，在多晶硅层上涂敷抗蚀剂，进行使用光致掩模的选择曝光工序。接着进行显影工序，以在多晶硅层上的规定的位置残留抗蚀剂的方式进行图案化。接着，将该抗蚀剂图案作为掩模通过干式蚀刻法等对多晶硅层进行蚀刻，将如图1-1所示的岛状的半导体层2形成在透明基板1上。然后，将半导体层2上的抗蚀剂图案除去。此外，作为透明基板1的材料，能够使用玻璃、石英、塑料等。半导体层2的膜厚例如为50nm左右。
接着，如图1-2所示，使用将TEOS(Tetra Ethyl Ortho Silicate：原硅酸四乙酯)等作为材料的等离子体CVD法，将膜厚20～100nm的氧化膜(TEOS膜)堆积在透明基板1和半导体层2上，形成栅极绝缘膜3。
接着，如图1-3所示，使用溅射法等使导电性膜4堆积在栅极绝缘膜3上。导电性膜4只要是将为了在后面进行的从基板背面进行曝光而使用的波长的光吸收或反射的膜即可，没有特别的限定，导电性膜4可以是单层和叠层的任意一种。导电性膜4能够使用例如氮化钽(TaN)和钨(W)的叠层结构(下层：TaN，上层：W)，使各自的膜厚例如是：TaN为50nm左右，W为370nm左右。
接着，在导电性膜4上涂敷抗蚀剂，进行使用光致掩模的选择曝光工序。接着进行显影工序，以在导电性膜4上的规定的位置残留抗蚀剂的方式进行图案形成。接着，将抗蚀剂图案作为掩模使用干式蚀刻法等对导电性膜4进行蚀刻，如图1-4所示，形成栅极配线5a、源极配线5b等的配线层5和栅极电极6。接着，除去配线层5和栅极电极6上的抗蚀剂图案。
接着，如图1-5所示，首先在透明基板1和各部件上的、形成半导体层2的源极区域和漏极区域的注入区域以外的区域中形成抗蚀剂图案7，接着将该抗蚀剂图案7和栅极电极6作为掩模，以加速电压20～80KeV、投配量(dose)5×10-14～1×10-16cm2将磷离子8注入至半导体层2中。由此，在半导体层2中，在与栅极电极6重叠的区域中形成通道区域2a，在与栅极电极6重叠的区域以外的区域中形成高浓度地掺杂有N型杂质的源极区域2b和漏极区域2c。此外，在形成P型半导体的情况下，此时以同样的条件注入硼离子。然后，以450～550℃的温度在半导体层2进行热退火，使已注入的离子活化。
接着，如图1-6所示，在透明基板1和各部件上，以与配线层5和栅极电极6相同的膜厚、或者更厚但不超过50nm程度的膜厚涂敷形成具有光硬化性的感光性有机膜9。此时作为所使用的感光性有机膜9的材料，能够例举负型抗蚀剂等。在本实施方式中，使用感光波段与硅(半导体层)的光吸收波段重复的材料。由于通常硅吸收的波段为308nm以下，因此作为感光性有机膜9，优选使用感光波段为308nm以下的材料。
另外，此时感光性有机膜9，为了使接近的配线层5间的静电电容的发生降低，优选使用在后文叙述的介电常数比层间绝缘膜的材料低的材料形成。作为层间绝缘膜的材料，例如能够使用氮化硅(SiNx)、氧化硅(SiO2)，但通过使用比氮化硅、氧化硅介电常数更低的、例如感光性聚酰亚胺等的材料，能够抑制在配线层5中传递的信号的延迟。此外，感光性聚酰亚胺的介电常数为2.5～3.5，具有与SiNx的介电常数6～7和SiO2的介电常数3.9相比较小的值。上述感光性聚酰亚胺，能够使用例如感光性聚酰亚胺涂层剂(商品名：负型Photoneece，TORAY公司制)。
图4是表示实施方式1中能够用作感光性有机膜9的材料的聚酰亚胺(CBDA/BAPP)的吸收光谱的图表(引用自Jpn.J.Appl.Phys.Vol38(1999)Suppl.38-1PP.176-179)。图5的粗实线表示聚酰亚胺(CBDA/BAPP)的吸收光谱，聚酰亚胺(CBDA/BAPP)的吸收光谱在硅吸收的308nm以下的波段中光吸收较大。因而，聚酰亚胺(CBDA/BAPP)形成用于消除配线层5间的凹凸的平坦化层，而且作为用于使感光性有机膜9不残留在半导体层2上的材料适用。
接着，如图1-7所示，从透明基板1的背面(与半导体层形成侧的相反侧)对透明基板1的整个面照射用于使感光性有机膜9硬化的光10。此时照射的光10，是半导体层2的源极区域2b和漏极区域2c进行吸收的波段、并且是感光性有机膜9感光的波段的光。在本实施方式中，由于使用具有308nm以下的光吸收波段的硅和具有308nm以下的感光波段的感光性有机膜，因而优选照射具有308nm以下的波段的光，使用具有照射这样的光的机构的曝光装置进行照射是适当的。
作为光源的种类，能够举例水银灯、卤素灯、氙气灯、金属卤化物灯等。在使用这些光源的情况下，优选使用能够提取出308nm以下的波段的光的干涉滤波器。另外也可以使用照射KrF准分子激光(248nm)等的短波段的光的光源。作为曝光装置的种类，能够举例步进式投影曝光装置(stepper)、近接式曝光装置、镜面投影曝光装置等。此外，在进行背面曝光的情况下现有技术中使用的曝光装置，通常使用水银灯作为光源，照射g线(λg＝436nm)、h线(λh＝405nm)、i线(λi＝365nm)的混合而成的光，但是这样的波长中，存在有透过硅的光。
根据本实施方式，即使将光10照射至透明基板1的整个面，由于配线层5和栅极电极6、以及半导体层2作为掩模起作用，因而配线层5、栅极电极6和半导体层2上以外的感光性有机膜9硬化。然后，通过进行显影工序，配线层5、栅极电极6和半导体层2上的未硬化的感光性有机膜9被除去。由此，如图1-8所示使已硬化的感光性有机膜残留，发挥消除配线层5和栅极绝缘膜3所形成的台阶差的平坦化层19的作用。
接着，如图1-9所示，在配线层5、栅极电极6、平坦化层19和半导体层2上形成层间绝缘膜11。层间绝缘膜11例如使用CVD法等使50～500nm的氮化硅膜、氧化硅膜等堆积而形成。
接着，在层间绝缘膜11上的形成接触孔的区域以外的区域中形成抗蚀剂图案。接着，以抗蚀剂图案作为掩模通过干式蚀刻法等对层间绝缘膜11的一部分进行蚀刻，在层间绝缘膜11和栅极绝缘膜3形成贯通半导体层2为止的接触孔12。然后，将层间绝缘膜11上的抗蚀剂图案除去。在现有技术中，在该层间绝缘膜11和栅极绝缘膜3之间，形成有由已硬化的感光性有机膜形成的平坦化层，接触孔的形成较为困难，但根据本实施方式，能够保持原状地使用通常条件的蚀刻工序，不必重新进行用于除去感光性有机膜的灰化、剥离等的处理。
并且在最后，如图1-10所示，在接触孔12内，用溅射法等形成与半导体层2的源极区域2b和漏极区域2c连接的源极配线13b和漏极配线13c。作为源极配线13b和漏极配线13c的材料，能够举例钛(Ti)、铝(Al)和钛(Ti)的层叠结构等。
图2是示意性表示用实施方式1的制造方法制作的半导体装置的立体图。另外，图3是用实施方式1的制造方法制作的半导体装置的平面示意图。如图2所示，用实施方式1的制造方法制作的半导体装置，在基板1上具备半导体层2和栅极绝缘膜3，在半导体层2上，隔着栅极绝缘膜3形成有栅极电极6。
在未形成半导体层2的区域中在栅极绝缘膜3上的一部分区域中，形成有栅极配线5a、源极配线5b等的配线层5，并且形成有用于将由这些配线5导致产生的凹凸平坦化的平坦化层19。图2中以虚线所表示的部分为半导体层3。反之，在形成有半导体层3的区域中在栅极绝缘膜3上未形成平坦化层19，其结果是，当俯视基板1时，平坦化层19成为包围半导体层2的形状。即，如图3所示，用实施方式1的制造方法制作的半导体装置，具有当俯视基板时为包围半导体层的形状的平坦化层。这是由于，作为平坦化层19的材料的感光性有机膜的感光波段，与半导体层2的光吸收波段重复，形成于半导体层2上的感光性有机膜未被硬化从而被除去。
如图2所示，栅极电极6形成于半导体层2上的一部分区域和栅极绝缘膜3上的一部分区域中。在配线层5和栅极电极6上，未配置平坦化层。这是由于，具有感光性有机膜的感光波段的光，不能够透过配线层5和栅极电极6，所以形成于半导体层2上的感光性有机膜未被硬化从而被除去。由此，形成于基板上的基底图案全体被平坦化。
另外，虽然图2和图3中未表示，但在这些栅极绝缘膜3、栅极电极6、配线层5、平坦化层19等上的全体都形成有层间绝缘膜。这样形成的层间绝缘膜，由于基底图案整体被平坦化而成为“层间绝缘膜的上层和下层配线间发生短路”、“层间绝缘膜的上层配线间发生短路”等问题得到改善的结构。此外，层间绝缘膜的与半导体层重叠的区域中形成有开口部，在其中形成有源极电极、漏极电极等的半导体元件所具备的各种电极。
实施方式1中作为平坦化层19的材料的感光性有机膜，使用介电常数比层间绝缘膜的材料更低的材料形成，使得能够进一步减低接近的配线层5间的静电电容的发生，能够得到进一步抑制在配线层5中传递的信号的延迟的半导体装置。
此外，本申请以2007年8月1日提出申请的日本国专利申请2007-200632号为基础，基于巴黎公约以及进入国的法规主张优先权。该申请的内容的全体作为参照被编入在本申请中。

Claims (7)

1.一种半导体装置的制造方法，所述半导体装置在基板上具有半导体层和平坦化层，当俯视基板时所述平坦化层为包围半导体层的形状，所述制造方法的特征在于，包括：
在基板上形成半导体层的工序；
在半导体层上形成感光性有机膜的工序，所述感光性有机膜具有与半导体层的光吸收波段重复的感光波段；和
将该感光波段的光从基板侧对感光性有机膜曝光，并对感光性有机膜进行显影而形成平坦化层的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于：
所述制造方法还包括：在半导体层上形成层间绝缘膜的工序；和在层间绝缘膜的相对于半导体层重叠的区域中形成开口部的工序。
3.如权利要求2所述的半导体装置的制造方法，其特征在于：
所述制造方法还包括在平坦化层上形成层间绝缘膜的工序，
所述感光性有机膜使用介电常数比层间绝缘膜的材料更低的材料形成。
4.一种半导体装置，其在基板上具有半导体层，该半导体装置的特征在于：
该半导体装置具有当俯视基板时为包围半导体层的形状的平坦化层，
该平坦化层由感光性有机膜形成，所述感光性有机膜具有与半导体层的光吸收波段重复的感光波段。
5.如权利要求4所述的半导体装置，其特征在于：
所述半导体装置在半导体层上具有层间绝缘膜，
该层间绝缘膜在其与半导体层重叠的区域中具有开口部。
6.如权利要求4所述的半导体装置，其特征在于：
所述半导体装置在平坦化层上具有层间绝缘膜，
所述感光性有机膜由介电常数比层间绝缘膜的材料更低的材料形成。
7.一种曝光装置，其为半导体装置制造用的曝光装置，所述半导体装置在基板上具有半导体层和平坦化层，所述平坦化层是将感光性有机膜形成图案为当俯视基板时包围半导体层的形状而形成，所述曝光装置的特征在于：
具备光源，所述光源从基板侧对感光性有机膜照射与半导体层的光吸收波段和平坦化层的感光波段重复的波段的光。
CN200880101115A 2007-08-01 2008-07-14 半导体装置的制造方法、半导体装置以及曝光装置 Pending CN101765908A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007200632 2007-08-01
JP2007-200632 2007-08-01
PCT/JP2008/062701 WO2009016951A1 (ja) 2007-08-01 2008-07-14 半導体装置の製造方法、半導体装置、及び、露光装置

Publications (1)

Publication Number Publication Date
CN101765908A true CN101765908A (zh) 2010-06-30

Family

ID=40304186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880101115A Pending CN101765908A (zh) 2007-08-01 2008-07-14 半导体装置的制造方法、半导体装置以及曝光装置

Country Status (3)

Country Link
US (1) US8188577B2 (zh)
CN (1) CN101765908A (zh)
WO (1) WO2009016951A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740309A (zh) * 2018-09-21 2021-04-30 夏普株式会社 显示装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101850567B1 (ko) 2010-07-16 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102841514A (zh) * 2011-06-23 2012-12-26 上海华虹Nec电子有限公司 用湿法可显影填充材料实现高台阶表面图形曝光的方法
MY202342A (en) * 2017-06-08 2024-04-24 Intel Corp Over-molded ic package with in-mold capacitor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60257171A (ja) 1984-06-01 1985-12-18 Hitachi Ltd 薄半素子の製造方法およびその素子
JPH0616506B2 (ja) * 1984-12-26 1994-03-02 株式会社半導体エネルギー研究所 積層体の側周辺に選択的に被膜を形成する方法
JPH01165127A (ja) 1987-12-22 1989-06-29 Nippon Telegr & Teleph Corp <Ntt> 表面平坦化法
US4918504A (en) * 1987-07-31 1990-04-17 Nippon Telegraph And Telephone Corporation Active matrix cell
US5198377A (en) * 1987-07-31 1993-03-30 Kinya Kato Method of manufacturing an active matrix cell
JP2745544B2 (ja) 1988-07-08 1998-04-28 富士通株式会社 Ｔｆｔ型液晶表示装置の製造方法
JPH0823102A (ja) 1994-07-08 1996-01-23 Matsushita Electric Ind Co Ltd 電子部品及びその製造方法
JP3460170B2 (ja) * 1997-02-03 2003-10-27 シャープ株式会社 薄膜トランジスタ及びその製造方法
US6720522B2 (en) * 2000-10-26 2004-04-13 Kabushiki Kaisha Toshiba Apparatus and method for laser beam machining, and method for manufacturing semiconductor devices using laser beam machining

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112740309A (zh) * 2018-09-21 2021-04-30 夏普株式会社 显示装置
CN112740309B (zh) * 2018-09-21 2022-09-06 夏普株式会社 显示装置

Also Published As

Publication number Publication date
WO2009016951A1 (ja) 2009-02-05
US8188577B2 (en) 2012-05-29
US20100171199A1 (en) 2010-07-08

Similar Documents

Publication Publication Date Title
JP5154009B2 (ja) 有機シロキサン系絶縁膜の製造方法、及び、この製造方法で製造した有機シロキサン系絶縁膜を層間絶縁として用いた液晶表示装置の製造方法
US10741410B2 (en) Material composition and methods thereof
US7384728B2 (en) Method of fabricating a semiconductor device
US20050236671A1 (en) Multi-planar layout vertical thin-film transistor inverter
TW200307986A (en) Semiconductor device and method for forming transistors having a reduced pitch
EP0686999B1 (en) Pattern formation in the fabrication of microelectronic devices
JP4245743B2 (ja) エッジリンス装置およびエッジリンス方法
KR100419535B1 (ko) 동피막의 선택형성방법
CN101765908A (zh) 半导体装置的制造方法、半导体装置以及曝光装置
US8673543B2 (en) Method for manufacturing semiconductor device
US8697537B2 (en) Method of patterning for a semiconductor device
US7825041B2 (en) Method of reworking a semiconductor substrate and method of forming a pattern of a semiconductor device
US20080073321A1 (en) Method of patterning an anti-reflective coating by partial etching
US7883835B2 (en) Method for double patterning a thin film
CN101221889A (zh) 形成图案的方法
JP2005236186A (ja) 半導体装置とその製造方法並びに電子機器
US7811747B2 (en) Method of patterning an anti-reflective coating by partial developing
JPH11284189A (ja) 薄膜半導体装置およびその製造方法、ならびにアクティブマトリックス基板およびその製造方法、液晶装置
JP2007103766A (ja) パターン形成方法および薄膜トランジスタの製造方法
JP3961041B2 (ja) 半導体集積回路装置およびその製造方法
KR0161467B1 (ko) 반도체장치의 평탄화 방법
KR100840323B1 (ko) 반사형 액정 표시 장치용 박막 트랜지스터 기판 및 그의제조 방법
US20230096938A1 (en) Fabrication of back-end-of-line interconnects
KR100602088B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100200706B1 (ko) 폴리실리콘 박막트랜지스터 액정표시소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20100630