JPS6178119A - 半導体の製造方法 - Google Patents
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- JPS6178119A JPS6178119A JP59200154A JP20015484A JPS6178119A JP S6178119 A JPS6178119 A JP S6178119A JP 59200154 A JP59200154 A JP 59200154A JP 20015484 A JP20015484 A JP 20015484A JP S6178119 A JPS6178119 A JP S6178119A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体の製造方法に関し、特(乙薄膜トラン
ジスタを低温プロセスにて製造する際の能動領域となる
薄膜半導体層を形成するのに好適な半導体の製造方法に
関する。
ジスタを低温プロセスにて製造する際の能動領域となる
薄膜半導体層を形成するのに好適な半導体の製造方法に
関する。
一般に薄膜トランジスタは、石英ガラス等の絶縁基体上
にSi(シリコン)等の半導体薄膜を被着形成し、この
薄膜半導体層に例えばチャンネルが形成される活性領域
や低抵抗のソース領域、ドレイン領域をそれぞれ形成し
て、FET(電界効果型トランジスタ)を構成するよう
にしている。
にSi(シリコン)等の半導体薄膜を被着形成し、この
薄膜半導体層に例えばチャンネルが形成される活性領域
や低抵抗のソース領域、ドレイン領域をそれぞれ形成し
て、FET(電界効果型トランジスタ)を構成するよう
にしている。
このような薄膜トランジスタにおいては、薄膜半導体層
の上記活性領域の電気的特性がトランジスタの特性を左
右するため、特性の良い上記活性領域を得ることが極め
て重要となっている。
の上記活性領域の電気的特性がトランジスタの特性を左
右するため、特性の良い上記活性領域を得ることが極め
て重要となっている。
ところで、薄膜トランジスタの基板としては、従来より
高融点の石英ガラスが一般に用いられているが、材料費
が嵩み高価格となるため、石英ガラスよりは低融点の通
常の耐熱ガラス(例えばいわゆるパイレククス等)を基
板に用いることが望まれている。このような比較的低融
点の耐熱ガラス(軟化点が600℃〜800℃程度)を
基板に用いる場合には、薄膜トランジスタの製造工程中
の基板の上限温度を6006C〜8009C程度以下と
するような低温プロセスが必要トナル。
高融点の石英ガラスが一般に用いられているが、材料費
が嵩み高価格となるため、石英ガラスよりは低融点の通
常の耐熱ガラス(例えばいわゆるパイレククス等)を基
板に用いることが望まれている。このような比較的低融
点の耐熱ガラス(軟化点が600℃〜800℃程度)を
基板に用いる場合には、薄膜トランジスタの製造工程中
の基板の上限温度を6006C〜8009C程度以下と
するような低温プロセスが必要トナル。
しかしながら、このような低温プロセスにおいては、特
性の良好な上記活性領域を得ることは困難である。すな
わち、基板上に例えばCVD法(気相成長法)でSiを
被着形成したのみでは、結晶粒径の小さな多結晶シリコ
ン層が形成され、電気的特性、特に実効移動度μ・tr
、閾値電圧Vthのの点で良好なものが得られない。次
に、上記CVD法等により被着形成された多結晶シリコ
ン層の少なくとも上記活性領域となる部分に対して局所
的にレーザを照射して溶融固化することにより結晶性を
良くし、特性向上を図る方法も考えられているが、この
場合には固化する際の種結晶や成長方向のばらつき等に
より、再現性が悪く、均質性、歩留り、リーク等の点で
問題が残存している。また、赤外線のハロゲンランプ等
を用いたランプ加熱蒸着法も試みられているが、現在の
ところは閾値電圧vIhが高く、実効移動度μ。11が
小さく、良好な電気的特性が得られていないのが実状で
ある。
性の良好な上記活性領域を得ることは困難である。すな
わち、基板上に例えばCVD法(気相成長法)でSiを
被着形成したのみでは、結晶粒径の小さな多結晶シリコ
ン層が形成され、電気的特性、特に実効移動度μ・tr
、閾値電圧Vthのの点で良好なものが得られない。次
に、上記CVD法等により被着形成された多結晶シリコ
ン層の少なくとも上記活性領域となる部分に対して局所
的にレーザを照射して溶融固化することにより結晶性を
良くし、特性向上を図る方法も考えられているが、この
場合には固化する際の種結晶や成長方向のばらつき等に
より、再現性が悪く、均質性、歩留り、リーク等の点で
問題が残存している。また、赤外線のハロゲンランプ等
を用いたランプ加熱蒸着法も試みられているが、現在の
ところは閾値電圧vIhが高く、実効移動度μ。11が
小さく、良好な電気的特性が得られていないのが実状で
ある。
この他、MBD(モレキエラー・ビーム・デポジション
、分子線成長)法による半導体薄膜成長形成の場合には
、艮好な特性が得られるものの、装置や製造設備に費用
が嵩み、製品のコストアップの一因となるのみならず、
いわゆるスループットが小さく、製造も困難である。
、分子線成長)法による半導体薄膜成長形成の場合には
、艮好な特性が得られるものの、装置や製造設備に費用
が嵩み、製品のコストアップの一因となるのみならず、
いわゆるスループットが小さく、製造も困難である。
以上述べたように、薄膜トランジスタを低温プロセスに
て製造しようとすると、得られた薄膜半導体層、さらに
は活性領域となる部分の電気的特性が不充分であり、ま
た良好な特性を得るための方法(例えばMBD法)は装
置が高価で製造が困難でスループットが小さく、製品の
コストアップの原因となる。
て製造しようとすると、得られた薄膜半導体層、さらに
は活性領域となる部分の電気的特性が不充分であり、ま
た良好な特性を得るための方法(例えばMBD法)は装
置が高価で製造が困難でスループットが小さく、製品の
コストアップの原因となる。
本発明は、このような従来の実情に鑑み、比較的簡単な
方法で電気的特性の良好な薄膜半導体層を低温プロセス
で形成し得るような半導体の製造方法の提供を目的とす
る。
方法で電気的特性の良好な薄膜半導体層を低温プロセス
で形成し得るような半導体の製造方法の提供を目的とす
る。
すなわち、本発明に係る半導体の製造方法の特徴は、絶
縁基体上に非晶質又は多結晶の半導体層を形成し、該半
導体層に短波長レーザを照射して表面部のみ上記半導体
層の粒径の成長を行わせた後、熱処理を施して固形成長
を行わせることである。
縁基体上に非晶質又は多結晶の半導体層を形成し、該半
導体層に短波長レーザを照射して表面部のみ上記半導体
層の粒径の成長を行わせた後、熱処理を施して固形成長
を行わせることである。
以上のよう(0半導体層の表面部に成長核あるいは種と
なる粒径の比較的大きな結晶粒(グレイン)の層を形成
した後に熱処理による固相成長を行わせることで、いわ
ゆる低温プロセスにより最終的に粒径のばらつきが少な
く大径の結晶粒より成る特性の良好な多結晶シリコン層
等の半導体層を、石英より低融点の一般の耐熱ガラス板
等の絶縁基体上に形成することができる。
なる粒径の比較的大きな結晶粒(グレイン)の層を形成
した後に熱処理による固相成長を行わせることで、いわ
ゆる低温プロセスにより最終的に粒径のばらつきが少な
く大径の結晶粒より成る特性の良好な多結晶シリコン層
等の半導体層を、石英より低融点の一般の耐熱ガラス板
等の絶縁基体上に形成することができる。
以下、本発明の半導体の製造方法を薄膜トランジスタの
製造工程に適用した一実施例について、図面を参照しな
がら説明する。
製造工程に適用した一実施例について、図面を参照しな
がら説明する。
先ず、IX1図において、石英よりも低融点の耐熱カラ
ス(例えばいわゆるパイレックス等)の基板1上に膜厚
が1000八程度の5iCh絶縁膜2を被着形成して成
る絶縁基体上には、多結晶シリコン層3がCVD法(気
相成長法)等により例えば100OA程度の厚みに被着
形成されている。
ス(例えばいわゆるパイレックス等)の基板1上に膜厚
が1000八程度の5iCh絶縁膜2を被着形成して成
る絶縁基体上には、多結晶シリコン層3がCVD法(気
相成長法)等により例えば100OA程度の厚みに被着
形成されている。
この多結晶シリコン層3の表面に対して、いわゆるエキ
シマレーザ(Kr −F 、 Ar −F等)のような
短波長レーザ(例えば波長が2000A〜3000A)
を照射して表面近傍のみをアニール処理し、第2図に示
すように、粒径の比較的大きなグレイン(結晶粒)5を
多結晶シリコン層3の表面近傍に形成する。
シマレーザ(Kr −F 、 Ar −F等)のような
短波長レーザ(例えば波長が2000A〜3000A)
を照射して表面近傍のみをアニール処理し、第2図に示
すように、粒径の比較的大きなグレイン(結晶粒)5を
多結晶シリコン層3の表面近傍に形成する。
なお、多結晶シリコン層3の膜厚が例えば500OA程
度と比較的厚い場合には、Ar (アルゴン)レーザあ
るい(まレーザ以外のハロゲンランプ゛等で多結晶シリ
コン層3を加熱し、粒径の比較的大きなグレイン5を形
成するようにしてもよい。
度と比較的厚い場合には、Ar (アルゴン)レーザあ
るい(まレーザ以外のハロゲンランプ゛等で多結晶シリ
コン層3を加熱し、粒径の比較的大きなグレイン5を形
成するようにしてもよい。
このとき、下部の低融点耐熱ガラス基板1が損傷したり
熱による変形を生じないようにすることは勿論である。
熱による変形を生じないようにすることは勿論である。
また、レーザによるアニール時には、一般に表面にS
ioz膜等を被着形成(いわゆるキャッピング)してい
る。
ioz膜等を被着形成(いわゆるキャッピング)してい
る。
次(乙 イオン注入法により多結晶シリコン層3の表面
より例えばSi”(シリコンイオン)を打ち込むことに
よって、上記粒径の大きくされたグレイン5の層の下部
領域をアモルファス(非晶質)化し、第3図に示すよう
な非晶質ンリフン層6を形成する。これは、イオン注入
されたSi+は、表面から所定の打ち込み深さ、いわゆ
る投射飛程Rpを中心として統計的な変動幅をもって分
布することより、表面近傍の大粒径のグレイン5の層は
アモルファス化されず、下部領域のみがアモルファス化
される。
より例えばSi”(シリコンイオン)を打ち込むことに
よって、上記粒径の大きくされたグレイン5の層の下部
領域をアモルファス(非晶質)化し、第3図に示すよう
な非晶質ンリフン層6を形成する。これは、イオン注入
されたSi+は、表面から所定の打ち込み深さ、いわゆ
る投射飛程Rpを中心として統計的な変動幅をもって分
布することより、表面近傍の大粒径のグレイン5の層は
アモルファス化されず、下部領域のみがアモルファス化
される。
このときの34”4オン注入条件としては、例えば多結
晶シリコン層3の膜厚が100OA程度のとき。
晶シリコン層3の膜厚が100OA程度のとき。
打ち込みエネルギを50〜60keVとして投射飛程R
pを700〜soo昼し、打ち込みドーズ量をlX15
cm 程度とする。また、多結晶シリコンI婢3の膜
厚がさらに厚い場合lζは、上記打ち込みエネルギを高
めればよい。
pを700〜soo昼し、打ち込みドーズ量をlX15
cm 程度とする。また、多結晶シリコンI婢3の膜
厚がさらに厚い場合lζは、上記打ち込みエネルギを高
めればよい。
次に、例えば600’Cで15時間程度のカ鳴処理(ア
ニール処理)をN2(窒素)ガス中で施すことにより、
上記大粒径のグレイン5を成長核あるいは種ξして非晶
質シリコン層6に対していわゆる固相成長を行わせ、第
4図に示すように、シリコン層7の全体の厚みにわたっ
て大粒径(例えば粒径が約1000A程度以上)の結晶
粒を成長させて多結晶シリコン層7を形成する。このよ
うにして得られた多結晶シリコン層1は1粒径が大きい
のみならず。
ニール処理)をN2(窒素)ガス中で施すことにより、
上記大粒径のグレイン5を成長核あるいは種ξして非晶
質シリコン層6に対していわゆる固相成長を行わせ、第
4図に示すように、シリコン層7の全体の厚みにわたっ
て大粒径(例えば粒径が約1000A程度以上)の結晶
粒を成長させて多結晶シリコン層7を形成する。このよ
うにして得られた多結晶シリコン層1は1粒径が大きい
のみならず。
ばらつきの少ない均質なものとなっており、高特性が得
られることは勿論のこと、再現性が良く、歩留りも少な
い。
られることは勿論のこと、再現性が良く、歩留りも少な
い。
ところで、一般の薄膜トランジスタの能動領域となる半
導体層、例えば多結晶シリコン層の膜厚は、最小でも1
500A以上、通常は3000A以上となっており、上
記多結晶シリコンN7の厚みを予めこの程度の膜厚に形
成しておくことで、第4図の工程が終了した段階の多結
晶シリコン層7をそのまま能動領域に用いた通常の薄膜
トランジスタを構成することも可能である。
導体層、例えば多結晶シリコン層の膜厚は、最小でも1
500A以上、通常は3000A以上となっており、上
記多結晶シリコンN7の厚みを予めこの程度の膜厚に形
成しておくことで、第4図の工程が終了した段階の多結
晶シリコン層7をそのまま能動領域に用いた通常の薄膜
トランジスタを構成することも可能である。
これに対して、本件発明者は、先に、上記能動領域とな
る半導体層の膜厚を100OA以下としたとき、200
A〜300A程度のところで良好な電気的特性、特に、
大きな実効移動度μ、ffが得られることを見出し、こ
のような膜厚が数百へ程度の超薄膜シリコン層を能動領
域とする薄膜トランジスタを既に提案している。以下、
この超薄膜トランジスタを製造するための工程について
説明する。
る半導体層の膜厚を100OA以下としたとき、200
A〜300A程度のところで良好な電気的特性、特に、
大きな実効移動度μ、ffが得られることを見出し、こ
のような膜厚が数百へ程度の超薄膜シリコン層を能動領
域とする薄膜トランジスタを既に提案している。以下、
この超薄膜トランジスタを製造するための工程について
説明する。
すなわち、第4囚に示す固相成長工程が終了した多結晶
シリコン層7に対し、表面を液温か例えば170℃程度
の燐酸(HaPO◆)にてエツチング処理することによ
り、膜厚を薄くし、第5図に示の薄膜多結晶シリコン1
if7を形成する。なお、上述した超薄膜トランジスタ
を形成するための多結晶シリコン/17の膜厚さしては
、20λ〜1000また、上記エツチングによる薄膜化
の際のエツチング液としては、液温が160’C以上の
燐酸がエツチングの安定性、エツチングレート(2〜3
膜を得るための膜厚制御jこ好適なものである。なお、
エツチング液となる燐酸の液温のより好ましい範囲は、
1700C〜180℃である。
シリコン層7に対し、表面を液温か例えば170℃程度
の燐酸(HaPO◆)にてエツチング処理することによ
り、膜厚を薄くし、第5図に示の薄膜多結晶シリコン1
if7を形成する。なお、上述した超薄膜トランジスタ
を形成するための多結晶シリコン/17の膜厚さしては
、20λ〜1000また、上記エツチングによる薄膜化
の際のエツチング液としては、液温が160’C以上の
燐酸がエツチングの安定性、エツチングレート(2〜3
膜を得るための膜厚制御jこ好適なものである。なお、
エツチング液となる燐酸の液温のより好ましい範囲は、
1700C〜180℃である。
次1乙必要に応じて水素化処理を施すことにより、グレ
インバウンダリ(粒界)に生じているトラップを減少さ
せて特性向上を図る。この水素化処理は、例えば炉中に
水素ガスを導入しながら400℃程度でアニール(加熱
)することにより、あるいは水素を含むプラズマ5iN
(窒化シリコン)膜を全面に被着形成(G・わゆるキャ
ッピング)した状態でアニールすることにより行えばよ
く、この他、水素プラズマアニール法やこれらを組み合
せた方法で行ってもよい。
インバウンダリ(粒界)に生じているトラップを減少さ
せて特性向上を図る。この水素化処理は、例えば炉中に
水素ガスを導入しながら400℃程度でアニール(加熱
)することにより、あるいは水素を含むプラズマ5iN
(窒化シリコン)膜を全面に被着形成(G・わゆるキャ
ッピング)した状態でアニールすることにより行えばよ
く、この他、水素プラズマアニール法やこれらを組み合
せた方法で行ってもよい。
なお、この水素化処理は、上記第4内の工程が終了した
段階で行ってもよいが、第5−のような超薄膜とした後
に水素化処理を行うことで最良の特性、例えば実効移動
度μ。ffがl OOcm”/Vsec以上、閾値電圧
7thが5v以下のような極めて優れた特性を得ること
も可能LfEる。
段階で行ってもよいが、第5−のような超薄膜とした後
に水素化処理を行うことで最良の特性、例えば実効移動
度μ。ffがl OOcm”/Vsec以上、閾値電圧
7thが5v以下のような極めて優れた特性を得ること
も可能LfEる。
以上のようにして薄膜化され水素化処理の施された第5
図に示す上記超薄膜(膜厚が例えば20OA〜30ON
)の多結晶シリコン層7を用いて薄膜トランジスタを構
成するには、従来と同様な製造工程に従えばよい。すな
わち、第5因の多結晶シリコン層7に対して、必要とす
る薄膜トラン7スタの能動領域形状を形成するためのパ
ターンエツチング処理を施した後、第6図に示すように
、ゲート絶縁膜となるS」02膜11を例えばCVD法
(気相成長法)等により被着形成し、この5i(h膜1
1上にゲート電極や配線電極となる低抵抗の不純物トー
プ多結晶シリコン層12をCVD法等により被着形成す
る。
図に示す上記超薄膜(膜厚が例えば20OA〜30ON
)の多結晶シリコン層7を用いて薄膜トランジスタを構
成するには、従来と同様な製造工程に従えばよい。すな
わち、第5因の多結晶シリコン層7に対して、必要とす
る薄膜トラン7スタの能動領域形状を形成するためのパ
ターンエツチング処理を施した後、第6図に示すように
、ゲート絶縁膜となるS」02膜11を例えばCVD法
(気相成長法)等により被着形成し、この5i(h膜1
1上にゲート電極や配線電極となる低抵抗の不純物トー
プ多結晶シリコン層12をCVD法等により被着形成す
る。
次(乙 これらの5102膜11および不純物ドープ多
結晶シリコン層12をパターンエツチングして。
結晶シリコン層12をパターンエツチングして。
第7図に示すように、ゲート絶縁膜11Gおよびゲート
電極12Gを形成する。次に、これらのゲート絶縁膜1
1Gおよびゲート電極12Gを拡散マスクトスるいわゆ
るセルファライン法等により、多結晶シリコン層γに不
純物を拡散し、低抵抗のソース領域7Sおよびドレイン
領域7Dを形成する。これらのソース領域7Sとドレイ
ン領域7Dとの間のゲート下部領域は、トランジスタ素
子の動作中にチャンネルが形成されるいわゆる活性領域
7Aとなる。さらに、これらの各領域が形成された多結
晶シリコン層7およびゲート電極12G上に絶縁膜とし
て例えばpso(燐シリケートガラス)膜13を被着形
成し、上記各ソース領域γSおよびドレイン領域7Dの
上部のPSG膜131こコンタクト用の窓部148およ
び14Dをそれぞれ開設した後、電極となるAl(アル
ミニウム)層を被着形成しパターニングして、ソース電
極158およびトレイン電極15Dをそれぞれ形成する
ことにより、薄膜トランジスタを製造すればよい。
電極12Gを形成する。次に、これらのゲート絶縁膜1
1Gおよびゲート電極12Gを拡散マスクトスるいわゆ
るセルファライン法等により、多結晶シリコン層γに不
純物を拡散し、低抵抗のソース領域7Sおよびドレイン
領域7Dを形成する。これらのソース領域7Sとドレイ
ン領域7Dとの間のゲート下部領域は、トランジスタ素
子の動作中にチャンネルが形成されるいわゆる活性領域
7Aとなる。さらに、これらの各領域が形成された多結
晶シリコン層7およびゲート電極12G上に絶縁膜とし
て例えばpso(燐シリケートガラス)膜13を被着形
成し、上記各ソース領域γSおよびドレイン領域7Dの
上部のPSG膜131こコンタクト用の窓部148およ
び14Dをそれぞれ開設した後、電極となるAl(アル
ミニウム)層を被着形成しパターニングして、ソース電
極158およびトレイン電極15Dをそれぞれ形成する
ことにより、薄膜トランジスタを製造すればよい。
なお、本発明は上記実施例のみに限定されるものではな
く、例えば、上記第1図の短波長レーザによる表面部の
みの熱処理工程と、第21のイオン注入によるアモルフ
ァス化(非晶質化)工程との順序を逆としてもよい。ま
た、最初に被着形成する多結晶シリコン層3の代りに、
非晶質シリコン層を被着形成してもよい。
く、例えば、上記第1図の短波長レーザによる表面部の
みの熱処理工程と、第21のイオン注入によるアモルフ
ァス化(非晶質化)工程との順序を逆としてもよい。ま
た、最初に被着形成する多結晶シリコン層3の代りに、
非晶質シリコン層を被着形成してもよい。
以上の説明からも明らかなように、多結晶シリコン層等
の半導体層の表面に短波長レーザを照射して表面部にの
み粒径の比較的大きなグレインを有する層を形成してお
き、このグレインを成長核あるいは種として比較的低温
(例えば600℃程度)のアニール処理を施していわゆ
る固相成長を行わせることにより、ガラス基板等の絶縁
基体の温度を比較的低温(例えば600℃〜800℃以
下)に保ったまま、粒径が大きく特性の艮好な多結晶シ
リコン層等の半導体層を得ることができる。
の半導体層の表面に短波長レーザを照射して表面部にの
み粒径の比較的大きなグレインを有する層を形成してお
き、このグレインを成長核あるいは種として比較的低温
(例えば600℃程度)のアニール処理を施していわゆ
る固相成長を行わせることにより、ガラス基板等の絶縁
基体の温度を比較的低温(例えば600℃〜800℃以
下)に保ったまま、粒径が大きく特性の艮好な多結晶シ
リコン層等の半導体層を得ることができる。
したがって、石英に比べて安価な低融点の耐熱ガラス(
例えば軟化点が600°C〜800℃程度)を基板とし
て用いて、いわゆる低温プロセスにより、均質で再現性
が良く歩留りが良く特性も良好な多結晶シリコン層等の
半導体層を得ることができ、さらには、例えば実効移動
度μ・「【が100cm2/V−sec程度以上で閾値
電圧vthが5V程度以下のような極めて高い特性の半
導体層を得ることも可能となる。
例えば軟化点が600°C〜800℃程度)を基板とし
て用いて、いわゆる低温プロセスにより、均質で再現性
が良く歩留りが良く特性も良好な多結晶シリコン層等の
半導体層を得ることができ、さらには、例えば実効移動
度μ・「【が100cm2/V−sec程度以上で閾値
電圧vthが5V程度以下のような極めて高い特性の半
導体層を得ることも可能となる。
4商面の簡単な説明
第1図ないし第7因は本発明を薄膜トランノスクの製造
方法に適用した一実施例を示す製造工程に従った概略断
面図である。
方法に適用した一実施例を示す製造工程に従った概略断
面図である。
Claims (1)
- 絶縁基体上に非晶質又は多結晶の半導体層を形成し、
該半導体層に短波長レーザを照射して表面部のみ上記半
導体層の粒径の成長を行わせた後、熱処理を施して固相
成長を行わせることを特徴とする半導体の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59200154A JPH0722121B2 (ja) | 1984-09-25 | 1984-09-25 | 半導体の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59200154A JPH0722121B2 (ja) | 1984-09-25 | 1984-09-25 | 半導体の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6178119A true JPS6178119A (ja) | 1986-04-21 |
JPH0722121B2 JPH0722121B2 (ja) | 1995-03-08 |
Family
ID=16419684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59200154A Expired - Lifetime JPH0722121B2 (ja) | 1984-09-25 | 1984-09-25 | 半導体の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0722121B2 (ja) |
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1984
- 1984-09-25 JP JP59200154A patent/JPH0722121B2/ja not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
JPH0722121B2 (ja) | 1995-03-08 |
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