JPS6171636A - シリコンのエツチング方法 - Google Patents
シリコンのエツチング方法Info
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- JPS6171636A JPS6171636A JP19317084A JP19317084A JPS6171636A JP S6171636 A JPS6171636 A JP S6171636A JP 19317084 A JP19317084 A JP 19317084A JP 19317084 A JP19317084 A JP 19317084A JP S6171636 A JPS6171636 A JP S6171636A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、シリコンのエツチング方法に関し、特に、薄
膜トランジスタを低温プロセスにて製造する際のシリコ
ン層の薄膜化に好適なシリコンのエツチング方法に関す
る。
膜トランジスタを低温プロセスにて製造する際のシリコ
ン層の薄膜化に好適なシリコンのエツチング方法に関す
る。
し従来の技術］
基板上に被着形成された多結晶シリコン等のシリコンを
エツチング処理する場合には、一般に、ＨＦ（フン酸）
とＨＮＯａ（硝酸）との混合液等を用いた液相エツチン
グ、あるいはＣＨＲ（やＣＦ４等のエツチング・カスを
用いたドライエツチング（反応性イオンエソチンク）等
が知られており、これらのエツチング方法は、フォトリ
ンクラフィ処理のようにシリコン層を選択的に除去する
場合等には好ましいものである。ところが、シリコン層
の厚みをエツチングにより制御しようとする場合、特に
数百へ程度以下の厚みのシリコン薄膜を残すようにエツ
チングしようとする場合には、上述した方法では安定性
が悪く、エツチングレートが比較的速いため薄膜化の制
御が困難で精度も悪いという欠点を有している。この他
、ＫＯＨ（水酸化カリウム）等のアルカリ溶液にてシリ
コンをエツチングすることも考えられるが、多結晶シリ
コンの場合には結晶粒（いわゆるグレイン）内部と境界
部（グレインバウンダリ）とのエラチンクレートが異な
るため、膜厚制御が困難である。
エツチング処理する場合には、一般に、ＨＦ（フン酸）
とＨＮＯａ（硝酸）との混合液等を用いた液相エツチン
グ、あるいはＣＨＲ（やＣＦ４等のエツチング・カスを
用いたドライエツチング（反応性イオンエソチンク）等
が知られており、これらのエツチング方法は、フォトリ
ンクラフィ処理のようにシリコン層を選択的に除去する
場合等には好ましいものである。ところが、シリコン層
の厚みをエツチングにより制御しようとする場合、特に
数百へ程度以下の厚みのシリコン薄膜を残すようにエツ
チングしようとする場合には、上述した方法では安定性
が悪く、エツチングレートが比較的速いため薄膜化の制
御が困難で精度も悪いという欠点を有している。この他
、ＫＯＨ（水酸化カリウム）等のアルカリ溶液にてシリ
コンをエツチングすることも考えられるが、多結晶シリ
コンの場合には結晶粒（いわゆるグレイン）内部と境界
部（グレインバウンダリ）とのエラチンクレートが異な
るため、膜厚制御が困難である。
ところで、一般の薄膜トランジスタの能動領域となる半
導体層、例えばシリコン層の膜厚は、最小でも１５００
Ａ以上、通常は３０００Ａ以上となっているが、本件発
明者は、先に、膜厚を１０００Ａ以下としたとき、２０
０Ａ〜３００Ａ程度のところで大きな実効移動度、４ｅ
ｆｆが得られることを見出し、このような膜厚が数百λ
程度以下の超薄膜シリコン層を能動領域とする薄膜トラ
ンジスタを既に提案している。この場合、基板上に上記
能動領域となる数百へ以下の超薄膜多結晶シリコン層を
気相成長させたのみでは充分な特性が得られず、予め必
要とする能動領域の膜厚よりも厚く気相成長法等により
多結晶シリコン層を被着形成した後、表面を熱酸化して
酸化膜とするとともに、残りの多結晶シリコン層の膜厚
か上記能動領域の膜厚となるように上記熱酸化処理を制
御して、上述のような超薄膜の多結晶シリコン層を得て
いる。
導体層、例えばシリコン層の膜厚は、最小でも１５００
Ａ以上、通常は３０００Ａ以上となっているが、本件発
明者は、先に、膜厚を１０００Ａ以下としたとき、２０
０Ａ〜３００Ａ程度のところで大きな実効移動度、４ｅ
ｆｆが得られることを見出し、このような膜厚が数百λ
程度以下の超薄膜シリコン層を能動領域とする薄膜トラ
ンジスタを既に提案している。この場合、基板上に上記
能動領域となる数百へ以下の超薄膜多結晶シリコン層を
気相成長させたのみでは充分な特性が得られず、予め必
要とする能動領域の膜厚よりも厚く気相成長法等により
多結晶シリコン層を被着形成した後、表面を熱酸化して
酸化膜とするとともに、残りの多結晶シリコン層の膜厚
か上記能動領域の膜厚となるように上記熱酸化処理を制
御して、上述のような超薄膜の多結晶シリコン層を得て
いる。
なお、この超薄膜の多結晶シリコン層上の熱酸化膜（Ｓ
ＩＯ２膜）は、ケート絶縁膜として用いることが多い。
ＩＯ２膜）は、ケート絶縁膜として用いることが多い。
このような超薄膜の薄膜トランジスタを製造する工程に
おいて、上記多結晶シリコン層表面を熱酸化する際には
、例えは１０００°Ｃ程度の高温で加熱する必要かあり
、基板としては石英板等の高価な材料を用いる必要があ
る。
おいて、上記多結晶シリコン層表面を熱酸化する際には
、例えは１０００°Ｃ程度の高温で加熱する必要かあり
、基板としては石英板等の高価な材料を用いる必要があ
る。
そこで、基板として通常の耐熱カラス、例えばいわゆる
パイレックス程度の低融点（石英に比べて融点が低い）
ガラスを用いて、上記薄膜トランジスタを製造すること
が強く望まれている。このような低融点の耐熱ガラスを
基板に用いるためには、薄膜トランジスタの製造工程中
の加熱温度の上限を６００°Ｃ〜７００℃程度に抑える
ような低温プロセスの開発が要求され、特に、上記熱酸
化による多結晶シリコン層の薄膜化をエツチング処理で
置き換えることが必要とされる。
パイレックス程度の低融点（石英に比べて融点が低い）
ガラスを用いて、上記薄膜トランジスタを製造すること
が強く望まれている。このような低融点の耐熱ガラスを
基板に用いるためには、薄膜トランジスタの製造工程中
の加熱温度の上限を６００°Ｃ〜７００℃程度に抑える
ような低温プロセスの開発が要求され、特に、上記熱酸
化による多結晶シリコン層の薄膜化をエツチング処理で
置き換えることが必要とされる。
〔発明が解決しようとする問題点１
以上述べたように、例えば薄膜トランジスタを低温プロ
セスで製造しようとするときには、基板上に被着形成さ
れた多結晶シリコン層を膜厚制御しながらエツチング処
理して薄膜化することが必要とされるが、従来より一般
に知られているエツチング方法では、エツチングの安定
性や精度が悪く、薄膜化制御は極めて困難である。
セスで製造しようとするときには、基板上に被着形成さ
れた多結晶シリコン層を膜厚制御しながらエツチング処
理して薄膜化することが必要とされるが、従来より一般
に知られているエツチング方法では、エツチングの安定
性や精度が悪く、薄膜化制御は極めて困難である。
そこで本発明は、シリコンを安定かつ高精度に膜厚を制
御しながらエツチングでき、例えば薄膜トランジスタを
低温プロセスにて製造する際の基板上に被着形成された
多結晶シリコン層の薄膜化に適用して好ましいシリコン
のエツチング方法の提供を目的とする。
御しながらエツチングでき、例えば薄膜トランジスタを
低温プロセスにて製造する際の基板上に被着形成された
多結晶シリコン層の薄膜化に適用して好ましいシリコン
のエツチング方法の提供を目的とする。
すなわち、本発明に係るシリコンのエツチング方法は、
シリコンを液温か１６０℃以上の熱燐酸（ＨａＰＯ４）
てエツチング処理することを特徴としている。
シリコンを液温か１６０℃以上の熱燐酸（ＨａＰＯ４）
てエツチング処理することを特徴としている。
この１６０℃以上、好ましくは１７０℃〜１８０′Ｃの
熱燐酸によりシリコンをエツチングする際、特に多結晶
シリコン層を薄膜化する際には、エツチングの安定性か
良く、エツチングレートも適度であり、膜厚制御が容易
かつ高精度に行える。
熱燐酸によりシリコンをエツチングする際、特に多結晶
シリコン層を薄膜化する際には、エツチングの安定性か
良く、エツチングレートも適度であり、膜厚制御が容易
かつ高精度に行える。
［実施例］
以下、本発明の一実施例となるシリコンのエツチング方
法を薄膜トラン７スタの製造工程に適用した一例につい
て図面を参照しながら説明する。
法を薄膜トラン７スタの製造工程に適用した一例につい
て図面を参照しながら説明する。
先ず第１図において、石英よりも低融点の耐熱カラス（
例えばいわゆるパイレックス等）より成る基板１上には
、例えば１００ＯＡ程度の膜厚のＳｉ０ｇ絶縁膜２を介
して、多結晶シリコン層３がＣＶＤ法（気相成長法）等
により例えば８００八程度の厚みに被着形成されている
。
例えばいわゆるパイレックス等）より成る基板１上には
、例えば１００ＯＡ程度の膜厚のＳｉ０ｇ絶縁膜２を介
して、多結晶シリコン層３がＣＶＤ法（気相成長法）等
により例えば８００八程度の厚みに被着形成されている
。
この多結晶シリコン層３の表面に対して、いわゆるエキ
シマレーザ等の短波長レーザ（例えば波傍のみをアニー
ル処理し、第２図に示すように、粒径の比較的大きなり
レイン（結晶粒）５を多結晶シリコン層３の表面近傍に
形成する。
シマレーザ等の短波長レーザ（例えば波傍のみをアニー
ル処理し、第２図に示すように、粒径の比較的大きなり
レイン（結晶粒）５を多結晶シリコン層３の表面近傍に
形成する。
次に、イオン注入法により多結晶シリコン層３の表面よ
り例えばＳｉ”（シリコンイオン）を打ち込むことによ
って、上記粒径の大きくされたグレイン５の層の下部領
域をアモルファス（非晶質）化し、第３図に示すような
非晶質シリコン層６を形成する。これは、イオン注入さ
れたＳｉ＋は、表面から所定の打ち込み深さ、いわゆる
投射飛程Ｒｐを中心として統計的な変動幅をもって分布
することより、表面近傍の大粒径のグレイン５の層はア
モルファス化されず、下部領域のみがアモルファス化さ
れる。
り例えばＳｉ”（シリコンイオン）を打ち込むことによ
って、上記粒径の大きくされたグレイン５の層の下部領
域をアモルファス（非晶質）化し、第３図に示すような
非晶質シリコン層６を形成する。これは、イオン注入さ
れたＳｉ＋は、表面から所定の打ち込み深さ、いわゆる
投射飛程Ｒｐを中心として統計的な変動幅をもって分布
することより、表面近傍の大粒径のグレイン５の層はア
モルファス化されず、下部領域のみがアモルファス化さ
れる。
このときのＳ−イオン注入条件としては、例えば打ち込
みエネルギを５０〜６０ｋｅｙとして投射飛程比Ｐを７
００〜８００Ａとし、打ち込みドーズ量をＩ Ｘ １０
ｃｍ 程度とする。
みエネルギを５０〜６０ｋｅｙとして投射飛程比Ｐを７
００〜８００Ａとし、打ち込みドーズ量をＩ Ｘ １０
ｃｍ 程度とする。
次に、例えば６００°Ｃ程度の加熱処理（アニール処理
）を施すことにより、上記大粒径のフレイン５を成長核
あるいは種として非晶質シリコン層６に対していわゆる
固相成長を行わせ、第４図に示すように、シリコン層７
の全体の厚みにわたって大粒径（例えば粒径が約１００
０Ａ程度以上）の結晶粒を成長させて多結晶シリコン層
γを形成する。
）を施すことにより、上記大粒径のフレイン５を成長核
あるいは種として非晶質シリコン層６に対していわゆる
固相成長を行わせ、第４図に示すように、シリコン層７
の全体の厚みにわたって大粒径（例えば粒径が約１００
０Ａ程度以上）の結晶粒を成長させて多結晶シリコン層
γを形成する。
次に、この多結晶シリコン層７表面を液温か例えば１７
０ ’Ｃ程度の熱燐酸にてエツチング処理することによ
り、膜厚を薄くし、第５図に示すような薄膜の多結晶シ
リコン層７を形成する。この薄膜多結晶シリコン層７の
膜厚としては、例えば２発明者が先に提案した超薄膜ト
ランジスタを形成するための膜厚としては、２０人〜１
０００λでに好ましくは２００Ａ〜５００Ａである。
０ ’Ｃ程度の熱燐酸にてエツチング処理することによ
り、膜厚を薄くし、第５図に示すような薄膜の多結晶シ
リコン層７を形成する。この薄膜多結晶シリコン層７の
膜厚としては、例えば２発明者が先に提案した超薄膜ト
ランジスタを形成するための膜厚としては、２０人〜１
０００λでに好ましくは２００Ａ〜５００Ａである。
ここで、液温か１７０℃の熱燐酸により多結晶シリコン
表面をエツチング処理するときの経過時間（処理時間）
とエツチング減少分（エツチツク除去された膜厚）との
関係を第６図の曲線へに示す。この第６図外特性曲線八
からも明らかなように、エツチングレートは２〜３Ａ／
分となっており、エツチングにより数百へ程度の薄膜を
得る際 □の膜厚制御に好適となっている。なお、第
６図中の特性曲線Ｂは、多結晶シリコン厚に対して約１
０００Ａ程度の熱酸化処理を施すときの酸化膜形成に伴
う多結晶シリコン膜厚の減少分を示すものである。これ
らの特性曲線Ａ、Ｂから明らかなように、例えば８００
Ａの膜厚の多結晶シリコン層を熱燐酸エツチングあるい
は熱酸化処理により５００〜６００八程度膜厚を減少さ
せ、最終的に２００〜３００八程度の多結晶シリコン薄
膜を得る際には、いずれの場合も２００〜３００分程度
のエツチングあるいは熱酸化を施せばよい。すなわち、
１７０°Ｃの熱燐酸エツチングにより膜厚を数百へ程度
減少させるための処理時間は、従来の熱酸化による処理
時間と同程度（ただし、酸化膜除去のためのエツチング
処理を含まず）である。この熱燐酸によるエッチツクに
際しては、液温および濃度を一定に保つことが重要であ
る。
表面をエツチング処理するときの経過時間（処理時間）
とエツチング減少分（エツチツク除去された膜厚）との
関係を第６図の曲線へに示す。この第６図外特性曲線八
からも明らかなように、エツチングレートは２〜３Ａ／
分となっており、エツチングにより数百へ程度の薄膜を
得る際 □の膜厚制御に好適となっている。なお、第
６図中の特性曲線Ｂは、多結晶シリコン厚に対して約１
０００Ａ程度の熱酸化処理を施すときの酸化膜形成に伴
う多結晶シリコン膜厚の減少分を示すものである。これ
らの特性曲線Ａ、Ｂから明らかなように、例えば８００
Ａの膜厚の多結晶シリコン層を熱燐酸エツチングあるい
は熱酸化処理により５００〜６００八程度膜厚を減少さ
せ、最終的に２００〜３００八程度の多結晶シリコン薄
膜を得る際には、いずれの場合も２００〜３００分程度
のエツチングあるいは熱酸化を施せばよい。すなわち、
１７０°Ｃの熱燐酸エツチングにより膜厚を数百へ程度
減少させるための処理時間は、従来の熱酸化による処理
時間と同程度（ただし、酸化膜除去のためのエツチング
処理を含まず）である。この熱燐酸によるエッチツクに
際しては、液温および濃度を一定に保つことが重要であ
る。
このようにして、従来のような１０００°Ｃ程度の高温
の熱酸化処理を施すことなく、１７０°Ｃ程度の熱燐酸
によりエツチングを施すことで多結晶シリコン層７の薄
膜化が行える。したがって、基板１としては、石英板の
ような高融点材料を用いる必要かなく、比較的低融点（
例えば軟化点が約６００°Ｃ〜８００°Ｃ程度）のいわ
ゆるパイレツクス等の一般の耐熱ガラスを用いることか
でき、安価である。
の熱酸化処理を施すことなく、１７０°Ｃ程度の熱燐酸
によりエツチングを施すことで多結晶シリコン層７の薄
膜化が行える。したがって、基板１としては、石英板の
ような高融点材料を用いる必要かなく、比較的低融点（
例えば軟化点が約６００°Ｃ〜８００°Ｃ程度）のいわ
ゆるパイレツクス等の一般の耐熱ガラスを用いることか
でき、安価である。
以上のようにして薄膜化された第５図に示す多結晶シリ
コン層７（膜厚か例えば２００Ａ〜３０ＱＡ）に対して
、薄膜トランジスタの能動領域形状に対応したパターン
エツチング処理を施した後、第７図に示すように、ケー
ト絶縁膜となる５Ｉ０２膜１１を例えばＣＶＤ法等によ
り被着形成し、この５ｉＣｈ膜１１上にゲート電極や配
線電極となる低抵抗の不純物トープ多結晶シリコン層１
２をＣＶＤ法等により被着形成する。
コン層７（膜厚か例えば２００Ａ〜３０ＱＡ）に対して
、薄膜トランジスタの能動領域形状に対応したパターン
エツチング処理を施した後、第７図に示すように、ケー
ト絶縁膜となる５Ｉ０２膜１１を例えばＣＶＤ法等によ
り被着形成し、この５ｉＣｈ膜１１上にゲート電極や配
線電極となる低抵抗の不純物トープ多結晶シリコン層１
２をＣＶＤ法等により被着形成する。
次に、これらの５ｉＯｚ膜１１および不純物トープ多結
晶シリコン層１２をパターンエツチングして、第８図に
示すように、ゲート絶縁膜１１Ｇおよびゲート電極１．
２ Ｇを形成する。次に、これらのゲート絶縁膜１１Ｇ
およびケート電極１２Ｇを拡散マスクとするいわゆるセ
ルファライン法等により、多結晶シリコン層７に不純物
を拡散し、低抵抗のソース領域７Ｓおよびトレイン領域
７Ｄを形成する。これらのソース領域７Ｓとドレイン領
域７Ｄとの間のゲート下部領域は、トランジスタ素子の
動作中にチャンネルが形成されるいわゆる活性領域７Ａ
となる。さらに、これらの各領域が形成された多結晶シ
リコン層７およびゲート電極１２Ｇ上に絶縁膜として例
えばＰＳＧ（燐シリケ−トランジスタを被着形成し、上
記各ソース領れそれ開設した後、電極となるＡｊ（アル
ミニラ成することにより、薄膜トランジスタを製造でき
る。
晶シリコン層１２をパターンエツチングして、第８図に
示すように、ゲート絶縁膜１１Ｇおよびゲート電極１．
２ Ｇを形成する。次に、これらのゲート絶縁膜１１Ｇ
およびケート電極１２Ｇを拡散マスクとするいわゆるセ
ルファライン法等により、多結晶シリコン層７に不純物
を拡散し、低抵抗のソース領域７Ｓおよびトレイン領域
７Ｄを形成する。これらのソース領域７Ｓとドレイン領
域７Ｄとの間のゲート下部領域は、トランジスタ素子の
動作中にチャンネルが形成されるいわゆる活性領域７Ａ
となる。さらに、これらの各領域が形成された多結晶シ
リコン層７およびゲート電極１２Ｇ上に絶縁膜として例
えばＰＳＧ（燐シリケ−トランジスタを被着形成し、上
記各ソース領れそれ開設した後、電極となるＡｊ（アル
ミニラ成することにより、薄膜トランジスタを製造でき
る。
なお、本発明は上記実施例のみに限定されるものではな
く、例えばエツチング方法する対象物としては、薄膜ト
ランジスタの能動領域となる多結晶シリコン層のみなら
ず、他の種々のシリコンに適用てき、特に、エツチング
される膜厚を安定かつ高精度に制御する必要のあるもの
に対して好適である。
く、例えばエツチング方法する対象物としては、薄膜ト
ランジスタの能動領域となる多結晶シリコン層のみなら
ず、他の種々のシリコンに適用てき、特に、エツチング
される膜厚を安定かつ高精度に制御する必要のあるもの
に対して好適である。
本発明に係るシリコンのエツチング方法によれば、シリ
コンのエツチングにょる膜厚減少分を安定かつ高精度に
制御でき、特に、多結晶シリコン層を薄膜化に適用した
場合には、従来のような１０００°Ｃ程度もの高温熱酸
化処理が不要となり、上限温度が例えば６００°Ｃ程度
の低温プロセスによる薄膜トランジスタの製造が可能と
なって、石英板よりも低融点の一般の安価な耐熱ガラス
等を基板に用いることができる。
コンのエツチングにょる膜厚減少分を安定かつ高精度に
制御でき、特に、多結晶シリコン層を薄膜化に適用した
場合には、従来のような１０００°Ｃ程度もの高温熱酸
化処理が不要となり、上限温度が例えば６００°Ｃ程度
の低温プロセスによる薄膜トランジスタの製造が可能と
なって、石英板よりも低融点の一般の安価な耐熱ガラス
等を基板に用いることができる。
第１図ないし第５図は本発明の一実施例を説明するため
の工程順に従った概略断面図、第６図は熱燐酸エツチン
グ処理および熱酸化処理による処理時間と多結晶シリコ
ン膜厚減少分との関係を示すクラ７、第７図および第８
図は薄膜化された多結晶シリコン層を用いて薄膜トラン
ジスタを製造する際の製造工程順に従った概略断面図で
ある。
の工程順に従った概略断面図、第６図は熱燐酸エツチン
グ処理および熱酸化処理による処理時間と多結晶シリコ
ン膜厚減少分との関係を示すクラ７、第７図および第８
図は薄膜化された多結晶シリコン層を用いて薄膜トラン
ジスタを製造する際の製造工程順に従った概略断面図で
ある。
Claims (1)
- シリコンを液温が１６０℃以上の熱燐酸でエッチング
処理することを特徴とするシリコンのエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19317084A JPS6171636A (ja) | 1984-09-14 | 1984-09-14 | シリコンのエツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19317084A JPS6171636A (ja) | 1984-09-14 | 1984-09-14 | シリコンのエツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6171636A true JPS6171636A (ja) | 1986-04-12 |
Family
ID=16303455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19317084A Pending JPS6171636A (ja) | 1984-09-14 | 1984-09-14 | シリコンのエツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6171636A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541795B2 (en) | 1994-06-14 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and production method for the same |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1984
- 1984-09-14 JP JP19317084A patent/JPS6171636A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6541795B2 (en) | 1994-06-14 | 2003-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device and production method for the same |
| US6797550B2 (en) | 2001-12-21 | 2004-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method therefor |
| US7319055B2 (en) | 2001-12-21 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a semiconductor device utilizing crystallization of semiconductor region with laser beam |
| US6911358B2 (en) | 2001-12-28 | 2005-06-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7129121B2 (en) | 2001-12-28 | 2006-10-31 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US7635883B2 (en) | 2001-12-28 | 2009-12-22 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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