JPS61127118A - 半導体薄膜の形成方法 - Google Patents
半導体薄膜の形成方法Info
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- JPS61127118A JPS61127118A JP59249406A JP24940684A JPS61127118A JP S61127118 A JPS61127118 A JP S61127118A JP 59249406 A JP59249406 A JP 59249406A JP 24940684 A JP24940684 A JP 24940684A JP S61127118 A JPS61127118 A JP S61127118A
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- Materials Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体薄膜の形成方法に関するものであって、
薄膜トランジスタ用の多結晶シリコン薄膜の形成に適用
して最適なものである。
薄膜トランジスタ用の多結晶シリコン薄膜の形成に適用
して最適なものである。
従来の技術
従来、多結晶シリコン薄膜トランジスタ（以下多結晶シ
リコンＴＰＴと称する）用の多結晶シリコン膜を形成す
るためには、例えば石英基板の上にまず多結晶シリコン
膜を形成し、次いでこの多結晶シリコン膜にＳビ等をイ
オン注入することによりこの多結晶シリコン膜を非晶質
化した後、アニールまたは熱酸化を行うことにより結晶
化を行っている。この方法によれば、結晶粒が比較的大
きい多結晶シリコン膜を得ることができるが、この多結
晶シリコン膜を用いて構成されるＴＰＴで得られる電子
移動度μは高々１００ｃＪ／Ｖ ・ｓｅｃ程度である
。ところが、この程度の大きさの移動度μでは、５ＯＩ
（３次元ＩＣ）としての応用には十分でない。
リコンＴＰＴと称する）用の多結晶シリコン膜を形成す
るためには、例えば石英基板の上にまず多結晶シリコン
膜を形成し、次いでこの多結晶シリコン膜にＳビ等をイ
オン注入することによりこの多結晶シリコン膜を非晶質
化した後、アニールまたは熱酸化を行うことにより結晶
化を行っている。この方法によれば、結晶粒が比較的大
きい多結晶シリコン膜を得ることができるが、この多結
晶シリコン膜を用いて構成されるＴＰＴで得られる電子
移動度μは高々１００ｃＪ／Ｖ ・ｓｅｃ程度である
。ところが、この程度の大きさの移動度μでは、５ＯＩ
（３次元ＩＣ）としての応用には十分でない。
より高い移動度μを得てＳｏｌとしての応用を可能とす
るためには、多結晶シリコン膜中の結晶粒の粒径をより
大きくすると共に結晶粒の配向性を向上させることが必
要である。またデバイス設計を容易にするためには、結
晶粒の大きさ及びその配向性の制御性や膜内でのそれら
の均一性を高めることが必要である。しかしながら、レ
ーザー等を用いた種々の試みにもかかわらず、結晶粒の
粒径が十分に大きくまた結晶粒の配向性が良好でしかも
膜内での結晶粒の粒径及び配向性が均一な多結晶シリコ
ン膜は未だ得られていないのが現状である。
るためには、多結晶シリコン膜中の結晶粒の粒径をより
大きくすると共に結晶粒の配向性を向上させることが必
要である。またデバイス設計を容易にするためには、結
晶粒の大きさ及びその配向性の制御性や膜内でのそれら
の均一性を高めることが必要である。しかしながら、レ
ーザー等を用いた種々の試みにもかかわらず、結晶粒の
粒径が十分に大きくまた結晶粒の配向性が良好でしかも
膜内での結晶粒の粒径及び配向性が均一な多結晶シリコ
ン膜は未だ得られていないのが現状である。
なおＴＰＴに関する先行文献としては、日本応用物理学
会第４５回学術講演会予稿集、１４ｐ−Ａ−４〜１４ｐ
−Ａ−６（１９Ｂ ４）が挙げられる。
会第４５回学術講演会予稿集、１４ｐ−Ａ−４〜１４ｐ
−Ａ−６（１９Ｂ ４）が挙げられる。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、従来の多結晶シリコ
ン膜等の半導体薄膜の形成方法が有する上述のような欠
点を是正した半導体薄膜の形成方法を提供することを目
的とする。
ン膜等の半導体薄膜の形成方法が有する上述のような欠
点を是正した半導体薄膜の形成方法を提供することを目
的とする。
問題点を解決するための手段
本発明に係る半導体薄膜の形成方法は、所定の基板（例
えば石英基板１）上に半導体薄膜（例えば多結晶シリコ
ン膜３）を形成する工程と、上記半導体薄膜に所定のイ
オン（例えばＳｉ２）をイオン注入することによりこの
半導体薄膜を非晶質化させて非晶質半導体薄膜（例えば
非晶質シリコン膜４）を形成する工程と、上記非晶質半
導体薄膜を所定膜厚に薄膜化する工程と、上記薄膜化さ
れた上記非晶質半導体薄膜を熱処理することにより固相
成長を行う工程とをそれぞれ具備している。
えば石英基板１）上に半導体薄膜（例えば多結晶シリコ
ン膜３）を形成する工程と、上記半導体薄膜に所定のイ
オン（例えばＳｉ２）をイオン注入することによりこの
半導体薄膜を非晶質化させて非晶質半導体薄膜（例えば
非晶質シリコン膜４）を形成する工程と、上記非晶質半
導体薄膜を所定膜厚に薄膜化する工程と、上記薄膜化さ
れた上記非晶質半導体薄膜を熱処理することにより固相
成長を行う工程とをそれぞれ具備している。
実施例
実施例を説明する前に本発明を案出するに至った背景に
ついて述べる。すなわち、Ｃ，Ｖ、Ｔｈｏｍｐｓｏｎ。
ついて述べる。すなわち、Ｃ，Ｖ、Ｔｈｏｍｐｓｏｎ。
Ｈｅｎｒｙ １．Ｓｍ１ｔｈ （Ｍ Ｉ Ｔ、 Ａｐ
ｌ、、土工、ｐ６０３（１９８４））によれば、第２図
に示すような粒径がｄｆｌで厚さがｈ（ただしｄｎ ／
２ ＝ ｒ、 ＝定数）の−次結晶粒を考えた場合、
アニールにより成長される二次結晶粒の半径ｒ、 （＝
ｄ、 ／２）は、アニール時間をもとすると（ｒ＊
−ｒｙｌ ）ＱＣｔ／ｈで表され、この式より二次結晶
粒の成長は、アニール時間ｔに比例し、厚さｈに反比例
することがわかる。なおこの二次結晶粒の成長は、異方
的な表面エネルギーの最小化によって行われるものであ
る。従って、多結晶シリコン膜にＳｉ゛等をイオン注入
することにより一旦非晶質シリコン膜とし、次いでこの
非晶質シリコン膜を薄膜化した後、長時間アニールを行
うことにより固相成長を行わせてまず一次結晶粒を形成
し、次いで上記の式に従って二次結晶粒を成長させるこ
とができることがわかる。
ｌ、、土工、ｐ６０３（１９８４））によれば、第２図
に示すような粒径がｄｆｌで厚さがｈ（ただしｄｎ ／
２ ＝ ｒ、 ＝定数）の−次結晶粒を考えた場合、
アニールにより成長される二次結晶粒の半径ｒ、 （＝
ｄ、 ／２）は、アニール時間をもとすると（ｒ＊
−ｒｙｌ ）ＱＣｔ／ｈで表され、この式より二次結晶
粒の成長は、アニール時間ｔに比例し、厚さｈに反比例
することがわかる。なおこの二次結晶粒の成長は、異方
的な表面エネルギーの最小化によって行われるものであ
る。従って、多結晶シリコン膜にＳｉ゛等をイオン注入
することにより一旦非晶質シリコン膜とし、次いでこの
非晶質シリコン膜を薄膜化した後、長時間アニールを行
うことにより固相成長を行わせてまず一次結晶粒を形成
し、次いで上記の式に従って二次結晶粒を成長させるこ
とができることがわかる。
以下本発明に係る半導体薄膜の形成方法を超薄膜多結晶
シリコンＴＰＴの製造に適用した一実施例を図面に基づ
いて説明する。
シリコンＴＰＴの製造に適用した一実施例を図面に基づ
いて説明する。
第１Ａ図に示すように、まず石英基板１上に５ｉ（ｈ膜
２を被着形成し、次いでこのＳｉＯ□膜２上に例えばＬ
ＰＣＶＤ法により例えば１ａ厚が８００人の多結晶シリ
コン膜３ （結晶粒を３ａで将来する）を被着形成する
。
２を被着形成し、次いでこのＳｉＯ□膜２上に例えばＬ
ＰＣＶＤ法により例えば１ａ厚が８００人の多結晶シリ
コン膜３ （結晶粒を３ａで将来する）を被着形成する
。
次にこの多結晶シリコン膜３に例えばＳｉ゛を加速エネ
ルギー４０ＫｅＶ、ドーズｆｉｔ１．５ Ｘ １０１５
ｃｍ −２の条件でイオン注入することによりこの多結
晶シリコン膜３を非晶質化して、第１Ｂ図に示すように
非晶質シリコン膜４を形成する。
ルギー４０ＫｅＶ、ドーズｆｉｔ１．５ Ｘ １０１５
ｃｍ −２の条件でイオン注入することによりこの多結
晶シリコン膜３を非晶質化して、第１Ｂ図に示すように
非晶質シリコン膜４を形成する。
次に例えばＲＣＡ洗浄液（Ｈ２Ｏ： Ｈ２０□：ＮＨ３
＝７：２：１）による洗浄後に所定のエツチング液（Ｈ
２Ｏ：Ｓｏｌ ＝１５：１）によるライトエツチングを
行うことにより、第１Ｃ図に示すように、上記非晶質シ
リコン膜４を膜厚２００人程度に薄膜化する。この後、
上記非晶質シリコン膜４上にＬＰＣＶＤ法によりＳｉＯ
□膜５を被着形成する。
＝７：２：１）による洗浄後に所定のエツチング液（Ｈ
２Ｏ：Ｓｏｌ ＝１５：１）によるライトエツチングを
行うことにより、第１Ｃ図に示すように、上記非晶質シ
リコン膜４を膜厚２００人程度に薄膜化する。この後、
上記非晶質シリコン膜４上にＬＰＣＶＤ法によりＳｉＯ
□膜５を被着形成する。
次にＮ２雰囲気中において例えば１０００℃で１００時
間程度アニールを行う。このアニールにより、非晶質シ
リコン膜４が固相成長し、その結果、第１Ｄ図に示すよ
うに、各結晶粒６ａが表面エネルギー最小の（１００）
面配向をしていてしかも結晶粒６ａの粒径が極めて大き
い多結晶シリコン膜６が形成される。この後、Ｓｉｎｇ
膜５をエツチング除去する。
間程度アニールを行う。このアニールにより、非晶質シ
リコン膜４が固相成長し、その結果、第１Ｄ図に示すよ
うに、各結晶粒６ａが表面エネルギー最小の（１００）
面配向をしていてしかも結晶粒６ａの粒径が極めて大き
い多結晶シリコン膜６が形成される。この後、Ｓｉｎｇ
膜５をエツチング除去する。
次に第１Ｅ図に示すように、上記多結晶シリコン膜６の
所定部分をエツチング除去することにより所定形状とし
た後、ＬＰＣＶＤ法により全面にＳｉＯ□膜７及びＤＯ
ＰＯ３膜８ （不純物をドープした多結晶シリコン膜）
を順次被着形成する。
所定部分をエツチング除去することにより所定形状とし
た後、ＬＰＣＶＤ法により全面にＳｉＯ□膜７及びＤＯ
ＰＯ３膜８ （不純物をドープした多結晶シリコン膜）
を順次被着形成する。
次に上記ＤＯＰｏＳ膜８及びＳｉＯ□膜７の所定部分を
順次エツチング除去して、第１Ｆ図に示すように所定形
状のＤＯＰＯ３膜から成るゲート電極９及び所定形状の
ＳｉＯ□膜から成るゲート絶縁膜１０を形成する。
順次エツチング除去して、第１Ｆ図に示すように所定形
状のＤＯＰＯ３膜から成るゲート電極９及び所定形状の
ＳｉＯ□膜から成るゲート絶縁膜１０を形成する。
次に第１Ｇ図に示すように、全面にＰＳＧ膜１１を被着
形成し、次いで１０００℃程度で熱処理を行うことによ
りこのＰＳＧ膜１膜中１中まれているリン（Ｐ）を上記
多結晶シリコン膜６中に拡散させて、ｎ＋型のソース領
域１２及びドレイン領域１３を形成する。
形成し、次いで１０００℃程度で熱処理を行うことによ
りこのＰＳＧ膜１膜中１中まれているリン（Ｐ）を上記
多結晶シリコン膜６中に拡散させて、ｎ＋型のソース領
域１２及びドレイン領域１３を形成する。
この後、第１Ｈ図に示すように、ＰＳＧ膜工１の所定部
分をエツチング除去して開口１１ａ。
分をエツチング除去して開口１１ａ。
１１ｂを形成した後、これらの開口１１ａ、１１ｂを通
じてＡＩから成る電極１４．１５を形成して、目的とす
る超薄膜多結晶シリコンＴＰＴを完成させる。
じてＡＩから成る電極１４．１５を形成して、目的とす
る超薄膜多結晶シリコンＴＰＴを完成させる。
上述の実施例によれば、結晶粒の大きさが従来に比べて
大きい多結晶シリコン膜６を得ることができ、従ってこ
の多結晶シリコン膜６を用いて形成された上述の実施例
によるＴＰＴの移動度μを従来に比べて大きくすること
ができる。従って、従来に比べて特性の良好なＴＰＴを
得ることができるので、Ｓｏｌへの応用が可能である。
大きい多結晶シリコン膜６を得ることができ、従ってこ
の多結晶シリコン膜６を用いて形成された上述の実施例
によるＴＰＴの移動度μを従来に比べて大きくすること
ができる。従って、従来に比べて特性の良好なＴＰＴを
得ることができるので、Ｓｏｌへの応用が可能である。
また結晶粒の大きさが大きいのみならず、各結晶粒の配
向性が従来に比べて極めて高いので、単結晶シリコン膜
に近い多結晶シリコン膜６を得ることができる。しかも
上述の実施例により得られる多結晶シリコン膜６の結晶
粒の大きさ及びその配向性は大面積に亘ってほぼ均一で
あるのみならず、それらの制御性は良好であるので、デ
バイス設計が容易である。
向性が従来に比べて極めて高いので、単結晶シリコン膜
に近い多結晶シリコン膜６を得ることができる。しかも
上述の実施例により得られる多結晶シリコン膜６の結晶
粒の大きさ及びその配向性は大面積に亘ってほぼ均一で
あるのみならず、それらの制御性は良好であるので、デ
バイス設計が容易である。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づいて種々の変形が可能である。例えば、上述の実
施例においては、非晶質シリコン膜４を薄膜化するのに
ＬＯとＳｏｌとの混合液によるウェットエツチングを用
いたが、ＫＯＨ水溶液や熱リン酸等によるウェットエツ
チングや反応性イオンエツチング（ＲＩ Ｅ）等のドラ
イエツチングにより薄膜化してもよい。また非晶質シリ
コン膜４の薄膜化は、この非晶質シリコン膜４を熱酸化
することにより行ってもよい。例えば上述の実施例にお
いては、膜厚２００人の非晶質シリコン膜４を得るため
には、１０００℃で１５０分程度熱酸化を行えばよい。
実施例に限定されるものではなく、本発明の技術的思想
に基づいて種々の変形が可能である。例えば、上述の実
施例においては、非晶質シリコン膜４を薄膜化するのに
ＬＯとＳｏｌとの混合液によるウェットエツチングを用
いたが、ＫＯＨ水溶液や熱リン酸等によるウェットエツ
チングや反応性イオンエツチング（ＲＩ Ｅ）等のドラ
イエツチングにより薄膜化してもよい。また非晶質シリ
コン膜４の薄膜化は、この非晶質シリコン膜４を熱酸化
することにより行ってもよい。例えば上述の実施例にお
いては、膜厚２００人の非晶質シリコン膜４を得るため
には、１０００℃で１５０分程度熱酸化を行えばよい。
なお薄膜化した後の非晶質シリコン膜４の膜厚は、アニ
ール過程における表面エネルギー依存性を大きくして結
晶粒の粒径を大きくすると共に結晶粒の配向性を高める
ためには３００Å以下であることが好ましい。
ール過程における表面エネルギー依存性を大きくして結
晶粒の粒径を大きくすると共に結晶粒の配向性を高める
ためには３００Å以下であることが好ましい。
また上述の実施例においては、（１００）面配向の多結
晶シリコン膜６を形成する場合につき説明したが、（１
１１）面配向の多結晶シリコン膜６を得るためには、非
晶質シリコン膜４上にＳｉＯ□膜５を形成しない状態で
アニールを行えばよい。
晶シリコン膜６を形成する場合につき説明したが、（１
１１）面配向の多結晶シリコン膜６を得るためには、非
晶質シリコン膜４上にＳｉＯ□膜５を形成しない状態で
アニールを行えばよい。
これは５ｉＯｚ膜５が形成されていない状態では、（１
１１）面配向の状態が表面エネルギー最小となるためで
ある。さらに上述のように熱酸化法により非晶質シリコ
ン膜４の薄ＩＱ化を行う場合には、熱酸化によりこの非
晶質シリコン膜４の表面にＳｉＯ□膜が形成されている
状態でアニールを行えば（１００）面配向の多結晶シリ
コン膜６が得られ、また上記ＳｉＯ□膜をエツチング除
去してからアニールを行えば（１１１）面配向の多結晶
シリコン膜６が得られる。
１１）面配向の状態が表面エネルギー最小となるためで
ある。さらに上述のように熱酸化法により非晶質シリコ
ン膜４の薄ＩＱ化を行う場合には、熱酸化によりこの非
晶質シリコン膜４の表面にＳｉＯ□膜が形成されている
状態でアニールを行えば（１００）面配向の多結晶シリ
コン膜６が得られ、また上記ＳｉＯ□膜をエツチング除
去してからアニールを行えば（１１１）面配向の多結晶
シリコン膜６が得られる。
さらに上述の実施例においては、最初にＬＰＣＶＤ法に
より多結晶シリコン膜３を形成したが、グロー放電分解
法またはプラズマＣＶＤ法により不完全な非晶質状態の
シリコン膜を形成することも可能である。また固相成長
のためのアニールの温度は、上述の実施例で用いた１０
００℃に限定されるものではなく、必要に応じて変更可
能である。
より多結晶シリコン膜３を形成したが、グロー放電分解
法またはプラズマＣＶＤ法により不完全な非晶質状態の
シリコン膜を形成することも可能である。また固相成長
のためのアニールの温度は、上述の実施例で用いた１０
００℃に限定されるものではなく、必要に応じて変更可
能である。
また多結晶シリコン膜３を非晶質化するためのイオン種
としては、上述の実施例で用いたＳｔ”以外に例えばＦ
４を用いることができる。なおこれらのイオンのドーズ
量は、アニール温度との組合せによっても異なるが、５
×１０′′〜１．５ Ｘ １０１５ｃｍ −”であるの
が好ましい。ここで、５ Ｘ １０１４ｃｍ−”はアニ
ール温度が６００°Ｃである場合に好ましいドーズ量で
ある。また基板としては、石英基板の他に必要に応じて
種々の基板を用いることができ、例えばシリコン基板を
用いることができる。
としては、上述の実施例で用いたＳｔ”以外に例えばＦ
４を用いることができる。なおこれらのイオンのドーズ
量は、アニール温度との組合せによっても異なるが、５
×１０′′〜１．５ Ｘ １０１５ｃｍ −”であるの
が好ましい。ここで、５ Ｘ １０１４ｃｍ−”はアニ
ール温度が６００°Ｃである場合に好ましいドーズ量で
ある。また基板としては、石英基板の他に必要に応じて
種々の基板を用いることができ、例えばシリコン基板を
用いることができる。
発明の効果
本発明に係る半導体薄膜の形成方法によれば、従来に比
べてその結晶粒の大きさが大きくしかも結晶粒の配向性
が高い多結晶の半導体薄膜を制御性よく形成することが
できる。
べてその結晶粒の大きさが大きくしかも結晶粒の配向性
が高い多結晶の半導体薄膜を制御性よく形成することが
できる。
第１Ａ図〜第１Ｈ図は本発明に係る半導体薄膜の形成方
法を超薄膜多結晶シリコンＴＰＴの製造に適用した一実
施例を工程順に示す断面図、第２図は一次結晶粒から二
次結晶粒への成長の様子を説明するための一次結晶粒の
斜視図である。 なお図面に用いられた符号において、 ■・−・−・−−−−−−−・〜・石英基板３．６−−
一−−・−−−〜−一・−多結晶シリコン膜４−−−−
−・−・−・−・−・−・−非晶質シリコン膜９−・−
・−一−−−−−−−−−−ゲート電極１０・−・・−
−−ｍ−−−−−・−・−ゲート絶縁膜１２−・・−・
・・−・−・−・ソース領域１３−・−・−−−−・−
・−ドレイン領域である。
法を超薄膜多結晶シリコンＴＰＴの製造に適用した一実
施例を工程順に示す断面図、第２図は一次結晶粒から二
次結晶粒への成長の様子を説明するための一次結晶粒の
斜視図である。 なお図面に用いられた符号において、 ■・−・−・−−−−−−−・〜・石英基板３．６−−
一−−・−−−〜−一・−多結晶シリコン膜４−−−−
−・−・−・−・−・−・−非晶質シリコン膜９−・−
・−一−−−−−−−−−−ゲート電極１０・−・・−
−−ｍ−−−−−・−・−ゲート絶縁膜１２−・・−・
・・−・−・−・ソース領域１３−・−・−−−−・−
・−ドレイン領域である。
Claims (1)
- 所定の基板上に半導体薄膜を形成する工程と、上記半
導体薄膜に所定のイオンをイオン注入することによりこ
の半導体薄膜を非晶質化させて非晶質半導体薄膜を形成
する工程と、上記非晶質半導体薄膜を所定膜厚に薄膜化
する工程と、上記薄膜化された上記非晶質半導体薄膜を
熱処理することにより固相成長を行う工程とをそれぞれ
具備することを特徴とする半導体薄膜の形成方法。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249406A JPH0824103B2 (ja) | 1984-11-26 | 1984-11-26 | 薄膜トランジスタの製造方法 |
| KR85008245A KR970000472B1 (en) | 1984-11-26 | 1985-11-05 | Semiconductor thin film transistor & method of manufacturing the same |
| CA000495614A CA1239706A (en) | 1984-11-26 | 1985-11-19 | Method of forming a thin semiconductor film |
| US06/801,319 US4693759A (en) | 1984-11-26 | 1985-11-25 | Method of forming a thin semiconductor film |
| AT0343185A AT399421B (de) | 1984-11-26 | 1985-11-25 | Verfahren zur ausbildung einer dünnen halbleiterschicht |
| GB08529007A GB2169442B (en) | 1984-11-26 | 1985-11-25 | Forming thin semiconductor films |
| DE3541587A DE3541587C2 (de) | 1984-11-26 | 1985-11-25 | Verfahren zur Herstellung eines dünnen Halbleiterfilms |
| NL8503269A NL194832C (nl) | 1984-11-26 | 1985-11-26 | Werkwijze voor het vormen van een dunne-halfgeleiderfilm. |
| FR858517451A FR2573916B1 (fr) | 1984-11-26 | 1985-11-26 | Procede de fabrication d'un film semi-conducteur mince et film ainsi obtenu |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59249406A JPH0824103B2 (ja) | 1984-11-26 | 1984-11-26 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61127118A true JPS61127118A (ja) | 1986-06-14 |
| JPH0824103B2 JPH0824103B2 (ja) | 1996-03-06 |
Family
ID=17192504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59249406A Expired - Lifetime JPH0824103B2 (ja) | 1984-11-26 | 1984-11-26 | 薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0824103B2 (ja) |
| KR (1) | KR970000472B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109337A (ja) * | 1988-10-18 | 1990-04-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5659694A (en) * | 1979-10-18 | 1981-05-23 | Agency Of Ind Science & Technol | Manufacture of thin film |
| JPS5680126A (en) * | 1979-12-05 | 1981-07-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Formation of monocrystalline semiconductor |
-
1984
- 1984-11-26 JP JP59249406A patent/JPH0824103B2/ja not_active Expired - Lifetime
-
1985
- 1985-11-05 KR KR85008245A patent/KR970000472B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5659694A (en) * | 1979-10-18 | 1981-05-23 | Agency Of Ind Science & Technol | Manufacture of thin film |
| JPS5680126A (en) * | 1979-12-05 | 1981-07-01 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Formation of monocrystalline semiconductor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02109337A (ja) * | 1988-10-18 | 1990-04-23 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0824103B2 (ja) | 1996-03-06 |
| KR970000472B1 (en) | 1997-01-11 |
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