JPH08236640A - 半導体基板上への厚さの異なるゲート酸化物の形成プロセス - Google Patents

半導体基板上への厚さの異なるゲート酸化物の形成プロセス

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JPH08236640A
JPH08236640A JP7311474A JP31147495A JPH08236640A JP H08236640 A JPH08236640 A JP H08236640A JP 7311474 A JP7311474 A JP 7311474A JP 31147495 A JP31147495 A JP 31147495A JP H08236640 A JPH08236640 A JP H08236640A
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Abstract

(57)【要約】 （修正有） 【課題】 半導体基板上への厚さの異なるゲート酸化物
の形成プロセスを提供する。 【解決手段】 異なる厚さを有するゲート酸化物２２
が、基板上に半導体層１０を成長させること、半導体層
上に酸化物層を成長させること、酸化物層の選択された
領域を露出すること、露出された酸化物層下の半導体層
をアモルファス化すること、アモルファス化領域２０及
び非アモルファス化領域の両方を有する半導体層を露出
するため、酸化物層を除去すること、及び半導体層のア
モルファス化及び非アモルファス化領域上に、ゲート酸
化物を成長させることを含むプロセスによって、半導体
層上に形成される。アモルファス化領域２０上に成長し
たゲート酸化物は、非アモルファス化領域上に成長した
ゲート酸化物より厚くなる。本発明のプロセスは、特別
の集積回路作製の設計変更を必要とせず、各種のデバイ
ス、特にＭＯＳ形デバイスを作製するために使用でき
る。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は半導体基板上に異なる厚さを有す
るゲート酸化物を形成するプロセスに係る。
【０００２】
【本発明の背景】相補金属−酸化物−半導体（ＣＭＯ
Ｓ）技術の最近の進歩により、０．５μｍ又はそれ以下
の長さを有するきわめて狭いチャネルトランジスタ・デ
バイスが作られてきた。これらの狭いデバイスの１つの
利点は、集積回路上に高密度に充填できることである。
回路設計者がこの高密度形状を開発するにつれ、集積回
路の電力消費は、設計上次第に重要な項目になってき
た。システムの電力消費を下げる１つの技術は、集積回
路の電力供給電圧を、典型的な５ボルト（Ｖ）から、約
１．８ないし約３．３Ｖの範囲の電圧に下げることであ
った。低電圧システム用に設計されたＣＭＯＳ集積回路
は、全体の高いデバイス特性を保つため、薄いゲート酸
化物トランジスタを必要とする。
【０００３】薄いゲート酸化物デバイスにより生じる問
題は、同じシステム中でより高電圧のデバイスと組合せ
て使用することが、困難なことである。なぜなら、古い
デバイスで用いられる電源及びデバイス出力の変動が、
新しい薄いゲート酸化物デバイスのもろい酸化物層を、
容易に破損しうるからである。薄いゲート及び厚いゲー
ト酸化物技術を組合せる１つの方式は、内部及び外部ク
ロックが異なる電圧で動作するよう、特別のＩ／Ｏバッ
ファを用いて、単一の集積回路又はチップ上に、異なる
デバイスを混合することであった。注文による製造プロ
セスは費用がかかり、限られた種類のデバイスのみが入
手できる。
【０００４】単一チップ上に、厚さが変化したゲート酸
化物を作製する１つの共通的な方法が、図１に描かれて
いる。図１Ａに示されるように、第１のゲート酸化物層
１２が、エピタキシャル・シリコン層１０上に形成され
る。その後、第１のポリシリコン層１４を、図１Ｂに示
されるように、第１のゲート酸化物層１２上の全面に堆
積させる。次に、更に図１Ｂに示されるように、パター
ン形成されたレジスト１６を、第１のポリシリコン層１
４上に形成する。次に、第１のポリシリコン層を、パタ
ーン形成されたレジスト１６をマスクとして用いて、非
等方的にエッチする。パターン形成されたレジスト１６
を除去し、図１Ｃ中で１７と一般的に印された第１の積
層ゲートを形成する。次に、第２のゲート酸化物層１８
を堆積／成長し、次に図１Ｄに示されるように、第２の
ポリシリコン層２０を堆積させる。次に、図１Ｅに示さ
れるように、パターン形成されたレジスト２２を第２の
ポリシリコン層２０上に形成する。第２のポリシリコン
層２０及び第２のゲート酸化物層１８を、パターン形成
されたレジスト２２をマスクとして用い、次に非等方的
にエッチする。その後、図１Ｆに示されるように、パタ
ーン形成されたレジスト２２を除去し、第１の積層ゲー
ト１７のゲート酸化物より厚いゲート酸化物を有する一
般的に２４と印された第２の積層ゲートを形成する。単
一ウエハ又はチップ上に、厚さの異なるゲート酸化物を
形成するには、多くの工程が含まれることが、きわめて
明らかである。
【０００５】
【本発明の要約】本発明に従うと、半導体層上に異なる
厚さを有するゲート酸化物を形成するプロセスが実現す
る。本発明のプロセスは、基板上に半導体層を成長させ
ること、半導体層上に酸化物層を成長させること、酸化
物層の選択された領域を露出すること、酸化物層の露出
された領域下の半導体層をアモルファス化すること、酸
化物層を除去すること及び半導体層上にゲート酸化物を
成長させることを含む。ゲート酸化物は半導体層の非ア
モルファス化領域に比べ、半導体層のアモルファス化さ
れた領域上で、より厚く成長する。半導体／集積回路デ
バイス作製に従事している者には周知の技術を用いて、
その後、半導体層上に各種のデュアル電圧、信号ミキシ
ング、純アナログ及びディジタルデバイスが形成でき
る。
【０００６】本発明のプロセスは、異なる厚さのゲート
酸化物が生成されるデバイス作製操作を通して、特殊で
経費のかかる設計変更の必要性を除く。
【０００７】ここで用いられる“半導体層”という用語
は、結晶成長技術により、基板上に一様又は選択的に成
長させる材料をさす。そのような材料には、エピタキシ
ャル・シリコン、多結晶シリコン（ポリシリコン）及び
シリコン−ゲルマニウムが含まれる。適切な結晶成長技
術には、化学気相堆積、分子線エピタキシー、反応性マ
グネトロンスパッタリング及び同様のものが含まれる。
【０００８】
【好ましい実施例の詳細な記述】本発明のプロセスにつ
いて、例を示す目的でのみ、単一の半導体層上に、異な
る厚さのゲート酸化物を形成することに関して述べる。
当業者には、本発明は図２−図８の具体的な実施例には
限定されないことが明らかであろう。
【０００９】図面を参照すると、図２は半導体層１０を
示し、それはエピタキシャル・シリコンから成るのが好
ましい。半導体層１０は以後、エピタキシャル・シリコ
ン層１０をさすことにする。エピタキシャル・シリコン
層１０は典型的な場合、たとえば化学気相堆積のような
周知の結晶成長技術を用いて、シリコンウエハ上に成長
させる。エピタキシャル・シリコン層１０は、エピタキ
シャル・シリコン層１０の選択された領域中に、ホウ
素、リン、砒素等のドーパントをイオン注入し、その後
ドーパントを電気的に活性化するため、アニーリングす
ることにより形成された複数のデバイスタブ１１を含む
ことができる。デバイスタブの形成前又は形成後、エピ
タキシャル・シリコン層からあらゆる欠陥を除去するた
め、典型的な場合約１５０Å厚の犠牲となる熱酸化物層
（図示されていない）を、必要に応じて成長させる。こ
の犠牲となる熱酸化物層は、たとえば化学気相堆積（Ｃ
ＶＤ）といった当業者に周知の各種プロセスにより成長
させてよい。典型的な場合、犠牲となる酸化物層は、エ
ピタキシャル・シリコン層１０を約６００℃ないし約１
２００℃の範囲に加熱し、次に基板を酸化させることに
より成長させる。犠牲となる熱酸化物層は、たとえば１
０：１ＨＦエッチを用いて、完全にエッチバックされ
る。
【００１０】次に、図３に示されるように、エピタキシ
ャル・シリコン層１０上に、酸化物層１２を選択的に成
長させる。酸化物層１２の厚さは、約６０ないし約５０
０Å、好ましくは約８０ないし約２００Åに変えてよ
い。酸化物層１２は当業者には周知のさまざまなプロセ
ス、たとえば基板を約６００ないし約１２００℃、好ま
しくは約７００ないし約９００℃に加熱し、たとえば湿
ったＯ2 又は乾いたＯ2といったもので、基板を酸化す
ることにより堆積できる。
【００１１】図４を参照すると、酸化物層１２上にマス
ク層１４を堆積させることにより、本発明に従って、酸
化物層１２の選択された領域が露出されている。マスク
層は第１の酸化物層１２の選択された領域を露出する窓
１６を形成するため、パターン形成される。マスク層１
４は典型的な場合、レジスト材料あるいはマスク材料と
して適していることが知られている任意の他の材料を含
む。
【００１２】次に、図５を参照すると、イオン１８が窓
１６を通過して、酸化物層１２の露出された領域及び酸
化物層１２の露出された領域下のエピタキシャル・シリ
コン層１０中に浸透するように、注入手段（図示されて
いない）により、イオン１８が注入される。エピタキシ
ャル・シリコン層１０中にイオン１８を注入すると、損
傷が生じる。すなわち、エピタキシャル・シリコン層１
０の結晶構造を、アモルファス化する。図６はアモルフ
ァス化した領域を示し、この場合、イオン１８はエピタ
キシャル・シリコン層１０の選択された領域中に注入さ
れている。酸化物層１２は部分的に、イオン１８がエピ
タキシャル層１０中に注入された時、エピタキシャル・
シリコン層１０に、過度の損傷が生じるのを防止する働
きをする。イオン１８はエピタキシャル・シリコン層１
０をアモルファス化する能力によって選択される。その
ようなイオンには、シリコン、フッ素、砒素及びそれら
の混合物が含まれる。シリコンが好ましい。
【００１３】イオン１８は任意の適当な技術、好ましく
はイオン混合注入により、典型的な場合約１×１０12な
いし約５×１０16、好ましくは約１×１０15ないし約５
×１０15イオン／ｃｍ2 の範囲のドーズ、典型的な場合
約５ないし約５００、好ましくは約２０ないし約５０Ｋ
ｅＶのエネルギーで注入できる。イオン混合注入は典型
的な場合、基板の表面をアモルファス化するため、中間
層の存在下又は中間層なしで、基板中にイオン注入する
ことを含む。そのようなアモルファス化注入のドーズ又
はエネルギーは、露出された酸化物層１２の厚さ及び望
ましいエピタキシャル・シリコン層１０に与える損傷の
量に依存して変わるであろう。エピタキシャル・シリコ
ン層１０に与える損傷の量は、もちろんアモルファス化
注入のドーズ及びエネルギーを制御することにより決め
られる。従って、本発明に従って行われるアモルファス
化注入の適切なドーズ及びエネルギーは、日常的な実験
により決めることができる。
【００１４】エピタキシャル・シリコン層１０の選択さ
れた領域のアモルファス化が完了した後、たとえば乾式
又は湿式エッチにより、マスク層１４を除去する。別の
実施例では、アモルファス化注入により生じた損傷の一
部を回復させるため、熱アニールを用いることができ
る。典型的な場合、熱アニーリングは約６００ないし約
１２００℃、好ましくは約７５０ないし約９００℃の範
囲の温度で、約０．１ないし約１２０分、好ましくは約
６０ないし約９０分間行われる。そのようなアニーリン
グ工程に続き、たとえば１０：１ＨＦ溶液といった周知
の従来技術を用いた化学エッチングといった任意の適切
な方法により、酸化物層１２が除去される。
【００１５】その後、ゲート酸化物２２を図７に示され
るように、エピタキシャル・シリコン層１０上に成長さ
せる。ゲート酸化物２２は任意の適当な成長技術によ
り、エピタキシャル・シリコン層１０上に成長できる。
典型的な場合、ゲート酸化物層２２は約６００ないし約
１２００℃、好ましくは約７００ないし約９００℃の範
囲の温度に、基板を加熱し、湿ったＯ2 又は乾いたＯ2
で基板を酸化することにより、エピタキシャル・シリコ
ン層１０上に成長させる。酸化の後は、図７に描かれる
ように、エピタキシャル・シリコン層１０のアモルファ
ス化領域２０上に成長したゲート酸化物２２は、エピタ
キシャル・シリコン層１０の非アモルファス化領域上に
成長したゲート酸化物層２２より、厚くなるであろう。
別の実施例において、ゲート酸化物２２はエピタキシャ
ル・シリコン層１０のアモルファス化領域２０又は非ア
モルファス化領域上に、選択的に成長できる。それはた
とえば、ゲート酸化物を選択的に成長すべき領域を露出
する窓を形成するため、マスク作成及びエッチングを行
う当業者には周知の技術を用いて成長できる。
【００１６】以下で議論する図８は、ここで述べたアモ
ルファス化した領域上に成長させたゲート酸化物の厚さ
は、アモルファス化注入のエネルギーの関数であること
を示している。一般に、アモルファス化領域上に成長し
たゲート酸化物の厚さは、約４０ないし約５００Åと広
範囲で、好ましくは約１００ないし約１６０Åである。
非アモルファス化領域上に成長したゲート酸化物の厚さ
は、約２０ないし約４００Åと広範囲で、約８０ないし
約１３０Åが好ましい。従って、厚さが変化する酸化物
が、ここで述べたプロセスを用いて、半導体基板上に形
成できる。
【００１７】図８は表面上に成長した酸化物（ＳｉＯ
2 ）層を有するエピタキシャル・シリコン層の断面の透
過電子顕微鏡写真（ＴＥＭ）である。図８Ａは非アモル
ファス化エピタキシャル・シリコン層（基準用）上に成
長した１３０ 厚の酸化物層の断面のＴＥＭである。
【００１８】図８Ｂ−図８Ｅはアモルファス化したエピ
タキシャル・シリコン層上に成長させた酸化物層の断面
のＴＥＭである。図８Ｂ−図８Ｅに示されたエピタキシ
ャル・シリコン層（ＴＥＭ中では“Ｓｉ”と印されてい
る）は、それぞれイオン混合注入を用い、５×１０15Ｓ
ｉ／ｃｍ2 のドーズにシリコンを注入した。図８Ｂ−図
８Ｅのエピタキシャル・シリコン層のそれぞれにＳｉイ
オンを注入するために用いたエネルギーは、それぞれ１
５ＫｅＶ、２０ＫｅＶ、３０ＫｅＶ及び５０ＫｅＶであ
った。１４０Å厚の酸化物層が図８Ｂのエピタキシャル
・シリコン層上に成長し、１６０Å厚の酸化物層が、図
８Ｃ−図８Ｅのエピタキシャル層上に成長した。これら
のデータは、エピタキシャル・シリコン層の非アモルフ
ァス化領域に比べ、アモルファス化領域上では異なる厚
さに成長することを示している。
【００１９】周知のプロセスに従い、厚さの変わるゲー
ト酸化物上に、たとえばｎ−ＭＯＳ、ｐ−ＭＯＳ及びＣ
ＭＯＳデバイスといった各種のＭＯＳデバイスが形成で
きる。従って、たとえば積層ゲートを形成するために、
ポリシリコンをゲート酸化物上に堆積でき、積層ゲート
の両側に、ソース及びドレイン領域を生成させるため、
拡散又はイオン注入により、ドーパント物質を半導体層
中に導入できる。ドーパント物質が導入される時、積層
ゲートは自己整合マスクとして働き、ゲート下のチャネ
ルをドーパント物質から遮蔽する。特に好ましい実施例
において、５Ｖ及び約１．８ないし約３．３Ｖの範囲内
で動作する両方のデバイスが、本発明のプロセスに従っ
て生成した厚さの変わるゲート酸化物上に作製される。
【００２０】各種の実施例を参照しながら、本発明につ
いて具体的に示し、述べてきたが、当業者には特許請求
の範囲で述べられる本発明の精神及び視野を離れること
なく、本発明の修正及び変更が行えることが、認識され
るであろう。
【図面の簡単な説明】
【図１Ａ】単一半導体層上に、異なるゲート層厚を生成
する従来技術の方法の一連の段階を、概略断面図で示す
図Ａである。
【図１Ｂ】単一半導体層上に、異なるゲート層厚を生成
する従来技術の方法の一連の段階を、概略断面図で示す
図Ｂである。
【図１Ｃ】単一半導体層上に、異なるゲート層厚を生成
する従来技術の方法の一連の段階を、概略断面図で示す
図Ｃである。
【図１Ｄ】単一半導体層上に、異なるゲート層厚を生成
する従来技術の方法の一連の段階を、概略断面図で示す
図Ｄである。
【図１Ｅ】単一半導体層上に、異なるゲート層厚を生成
する従来技術の方法の一連の段階を、概略断面図で示す
図Ｅである。
【図１Ｆ】単一半導体層上に、異なるゲート層厚を生成
する従来技術の方法の一連の段階を、概略断面図で示す
図Ｆである。
【図２】本発明のプロセスの一連の段階を、概略断面図
で示す図である。
【図３】本発明のプロセスの一連の段階を、概略断面図
で示す図である。
【図４】本発明のプロセスの一連の段階を、概略断面図
で示す図である。
【図５】本発明のプロセスの一連の段階を、概略断面図
で示す図である。
【図６】本発明のプロセスの一連の段階を、概略断面図
で示す図である。
【図７】本発明のプロセスの一連の段階を、概略断面図
で示す図である。
【図８Ａ】エピタキシャル・シリコン層上に成長させた
酸化物層の断面の透過顕微鏡（ＴＥＭ）写真Ａである。
【図８Ｂ】エピタキシャル・シリコン層上に成長させた
酸化物層の断面の透過顕微鏡（ＴＥＭ）写真Ｂである。
【図８Ｃ】エピタキシャル・シリコン層上に成長させた
酸化物層の断面の透過顕微鏡（ＴＥＭ）写真Ｃである。
【図８Ｄ】エピタキシャル・シリコン層上に成長させた
酸化物層の断面の透過顕微鏡（ＴＥＭ）写真Ｄである。
【図８Ｅ】エピタキシャル・シリコン層上に成長させた
酸化物層の断面の透過顕微鏡（ＴＥＭ）写真Ｅである。
【符号の説明】
１０ エピタキシャル・シリコン層、半導体層、シリ
コン層 １１ デバイスタブ １２ 酸化物層 １４ ポリシリコン層、マスク層 １６ レジスト、窓 １７ 積層ゲート １８ Ｆｉｇ１Ｆではゲート酸化物層 Ｆｉｇ５ではイオン ２０ ポリシリコン層 ２２ レジスト

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ａ）基板上に半導体層を成長させるこ
    と； ｂ）半導体層上に、酸化物層を堆積させること； ｃ）半導体層の選択された領域をアモルファス化するこ
    と； ｄ）アモルファス化領域及び非アモルファス化領域の両
    方を有する半導体層を露出させるため、酸化物層を除去
    すること；及び ｅ）半導体層上に異なる厚さのゲート酸化物を形成する
    ため、半導体層のアモルファス化領域及び非アモルファ
    ス化領域上に、ゲート酸化物を成長させることを含む半
    導体層上に異なる厚さのゲート酸化物を成長させるプロ
    セス。
  2. 【請求項２】 基板はシリコンウエハである請求項１記
    載のプロセス。
  3. 【請求項３】 半導体層はエピタキシャル・シリコン、
    多結晶シリコン又はシリコン−ゲルマニウムである請求
    項１記載のプロセス。
  4. 【請求項４】 酸化物層を成長させる前に、半導体層の
    表面から欠陥を除去するため、半導体層上に犠牲となる
    熱酸化物を成長及び除去する工程が行われる請求項１記
    載のプロセス。
  5. 【請求項５】 酸化物層の成長前に、半導体層に複数の
    デバイスタブを形成する請求項１記載のプロセス。
  6. 【請求項６】 基板を約６００℃ないし約１２００℃の
    範囲の温度に加熱し、基板を酸化することにより、基板
    上に酸化物層を成長させる請求項１記載のプロセス。
  7. 【請求項７】 酸化物層は約６０ないし約５００Åの範
    囲の厚さを有する請求項１記載のプロセス。
  8. 【請求項８】 酸化物層は約８０ないし約２００Åの範
    囲の厚さを有する請求項１記載のプロセス。
  9. 【請求項９】 半導体層の選択された領域をアモルファ
    ス化する工程は、酸化物層上にマスク層を堆積させ、マ
    スク層をパターン形成し、酸化物層の選択された領域を
    露出する窓を形成し、その後露出された酸化物層下の半
    導体層中に、イオンを注入することにより行われる請求
    項１記載のプロセス。
  10. 【請求項１０】 イオンはシリコン、フッ素、砒素及び
    それらの混合物から成る類から選択される請求項９記載
    のプロセス。
  11. 【請求項１１】 イオンはイオン混合注入により注入さ
    れる請求項９記載のプロセス。
  12. 【請求項１２】 イオンは約１×１０12ないし約５×１
    ０16イオン／ｃｍ2の範囲のドーズに注入される請求項
    ９記載のプロセス。
  13. 【請求項１３】 イオンは約１×１０15ないし約５×１
    ０15イオン／ｃｍ2の範囲のドーズに注入される請求項
    ９記載のプロセス。
  14. 【請求項１４】 イオンは約５ないし約５００ＫｅＶの
    範囲のエネルギーで注入される請求項９記載のプロセ
    ス。
  15. 【請求項１５】 イオンは約２０ないし約５０ＫｅＶの
    範囲のエネルギーで注入される請求項９記載のプロセ
    ス。
  16. 【請求項１６】 酸化物層は除去される前にアニールさ
    れる請求項１記載のプロセス。
  17. 【請求項１７】 基板を約６００℃ないし約１２００℃
    の範囲の温度に加熱し、基板を酸化することによって、
    半導体層のアモルファス化及び非アモルファス化領域上
    に、ゲート酸化物を成長させる請求項１記載のプロセ
    ス。
  18. 【請求項１８】 半導体層のアモルファス化領域上に成
    長したゲート酸化物は、約４０ないし約５００Åの範囲
    の厚さを有する請求項１記載のプロセス。
  19. 【請求項１９】 半導体層のアモルファス化領域上に成
    長したゲート酸化物は、約１００ないし約１６０Åの範
    囲の厚さを有する請求項１記載のプロセス。
  20. 【請求項２０】 半導体層の非アモルファス化領域上に
    成長したゲート酸化物は、約２０ないし約４００Åの範
    囲の厚さを有する請求項１記載のプロセス。
  21. 【請求項２１】 基板の非アモルファス化領域上に成長
    したゲート酸化物は、約８０ないし約１３０Åの範囲の
    厚さを有する請求項１記載のプロセス。
  22. 【請求項２２】 （ｆ）異なる厚さのゲート酸化物上
    に、デバイスを作製することを更に含む請求項１記載の
    プロセス。
  23. 【請求項２３】 デバイスはデュアル電圧、信号ミキシ
    ング、純アナログ及びディジタルデバイスから成る類か
    ら選択される請求項２２記載のプロセス。
  24. 【請求項２４】 デバイスはＭＯＳデバイスである請求
    項２２記載のプロセス。
  25. 【請求項２５】 少なくとも１つのデバイスは約１．８
    ないし約３．３Ｖの範囲の電圧で動作し、少なくとも１
    つのデバイスは約５Ｖの電圧で動作する請求項２２記載
    のプロセス。
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