KR100293263B1 - 박막트랜지스터의제조방법 - Google Patents
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Abstract
대입경의 다결정 실리콘 박막을 형성하여 박막 트랜지스터를 형성할 경우에, 보다 확실히 활성 영역 내의 막질(膜質)을 균일화하여 트랜지스터의 이동도(μ ) 등의 분균일을 억제하여, 고성능화를 도모한다. 비정질(非晶質) 실리콘 박막(2) 상의 소정의 위치에 점형(dot-shaped)의 결정 성장핵(5)을 발생시켜서 고상(固相) 결정화하여 실리콘 박막(13)을 성하는 박막 트랜지스터의 제조 방법에 있어서, 결정 성장핵(5)을 박막 트랜지스터의 활성 영역이 형성되는 영역 외의 근방에 형성하여, 고상 결정화를 행한다.
Description
본 발명은 박막 트랜지스터(thin film transistor)의 제조 방법, 특히 실리콘 박막을 사용한 박막 트랜지스터의 제조 방법에 관한 것이다.
고저항 부하형(high resistance load type)의 SRAM(정적 램) 등에 있어서, 동작 마진, 신뢰성, 대기 전류 (stand-by current) 등을 충분히 확보하기 위해, 막질(膜質)의 균일성이 우수한 다결정(多結晶) 실리콘에 형성한 박막 트랜지스터(TFT)를 부하 소자로서 사용한 적층형(stack type)의 SRAM이 제안되어 있다.
다결정 실리콘은 예를 들면, 통상의 화학적 기상(氣相) 성장(CVD)법에 의해 형성할 수 있으나, 특히 비교적 결정 입자가 큰 다결정 실리콘막을 형성하려고 할 경우, 막질의 균일성이 우수하고 또한 저누설이며 고이동도를 가진 막을 형성하는 것이 어렵다 이에 대해, 랜덤 고상(固相) 성장법, 또는 저농도에 이온을 주입한 후 레지스트 마스크를 통해 선택적으로 고농도로 이온을 주입하여 결정 성장핵(成長核)을 발생시키고, 그 후 저온 고상 성장을 수행하는 선택적 성장 방법 등이 제안되어 있다. 이와 같은 고상 성장 결정화(SPC: Solid Phase Crystallization) 기술은 다결정 실리콘의 대입경화가 가능하며, 그러므로 고이동도화가 가능해지고, 전술한 TFT 적층형 SRAM 등에의 응용 연구시험 제작이 성행하고 있다.
그러나, 전술한 랜덤 고상 성장법에 의한 경우는 결정을 선택적으로 성장시키는 것이 어려우므로, 트랜지스터의 채널이 결정 입계(粒界)에 걸릴 염려가 있으며, 이 경우 누설 전류나 임계 전압에 불균일을 일으켜서, 트랜지스터의 신뢰성의 저하를 초래할 염려가 있다. 또한, 선택적 성장 방법에 의한 경우는 레지스트 피착에 의한 표면 오염이나, 저농도 이온주입 영역의 불균일성에 의한 막질의 불균일화 등을 일으킬 염려가 있다.
이에 대해, 본 출원인은 먼저 일본국 특원평 3(1991)-285702호 출원에 있어서, 기판 상의 비정질(非晶質) 반도체층의 상면에 차광성 마스크를 형성한 후, 이 마스크를 통해 비정질 반도체층에 엑시머 레이저광을 조사(照射)하여 이 비정질 반도체층에 결정 성장핵을 발생시키고, 그 후 저온 고상 어닐(anneal) 처리를 함으로써 결정 성장핵으로부터 결정을 성장시켜서 비정질 반도체층에 단결정(單結晶) 영역을 형성하는 반도체 결정의 성장 방법을 제안하였다.
이 방법에 의한 경우, 품질이 우수한 단결정 영역을 선택적으로 성장할 수 있어서, 트랜지스터의 채널층에 결정 임계가 형성되지 않고, 누설 전류가 대폭으로 저감되어 이동도가 높아지고, 입계 전압의 불균일을 감소시키고, 트랜지스터의 신뢰성의 향상을 도모할 수 있다.
본 발명은 이와 같은 방법을 이용하여 대입경의 다결정 실리콘 박막을 형성하여 박막 트랜지스터를 형성할 경우에, 보다 확실히 활성층 내의 막질을 균일화하여 트랜지스터의 이동도(μ ) 등의 불균일을 억제하여, 고성능화를 도모하는 것을 목적으로 한다.
본 발명은 그 일례의 제조 공정도를 도 1a 내지 도 1c에 도시한 바와 같이, 비정질 실리콘 박막(2) 상의 소정의 위치에 점형(dot-shaped)의 결정 성장핵(core film; 5)을 발생시켜서 고상 결정화하여 실리콘 박막(13)을 형성하는 박막 트랜지스터의 제조 방법에 있어서, 결정 성장핵(5)-여기서 결정 성장핵은 상기 실리콘 박막의 두께보다는 작은 직경을 가짐-을 박막 트랜지스터의 게이트 영역 아래의 활성 영역이 형성되는 영역 외의 근방에 형성하여, 고상 결정화를 행한다.
또한, 본 발명은 비정질 실리콘 박막 상의 소정의 위치에 점형의 결정 성장핵을 발생시켜서 고상 결정화하여 실리콘 박막을 형성하는 박막 트랜지스터의 제조 방법에 있어서, 도 2에 그 일례를 개략적으로 나타내는 확대 단면도를 도시한 바와 같이, 결정 성장핵(5)-여기서 결정 성장핵은 상기 실리콘 박막의 두께보다는 작은 직경을 가짐-을 소스 영역(9s) 또는 드레인 영역(9d)에 형성하여, 고상 결정화를 행한다.
전술한 바와 같이 본 발명에 의하면, 결정 성장핵(5)을 활성 영역(채널 영역) 외에 형성함으로써, 활성 영역을 양호하고 균일한 막질을 가지고 형성할 수 있다. 즉, 이온 주입이나 레이저광 조사 등에 의해 형성한 결정 성장핵은 그 후의 저온 고상화 처리에 의해 단결정으로 되지 않고 미세한 결정 입자가 형성될 경우가 있으며, 이 결정 성장핵을 포함하는 영역을 단결정으로 하는 것은 어려우나, 본 발명에 있어서는 이 결정 성장핵(5)을 게이트 영역 아래의 활성 영역 외의 근방에 형성하고, 이 결정 성장핵(5)의 주변에 생기는 단결정 영역 내에 활성 영역이 확실히 포함되는 구성으로 할 수 있으므로, 여기에 있어서의 전자 이동도(μ )의 향상, 스윙 값(swing value; S)의 저감화 등을 도모하여 박막 트랜지스터의 성능의 향상을 도모할 수 있다
또한, 본 발명에 의하면, 소스 또는 드레인 영역(9s) 또는 (9d)에 결정 성장핵(5)을 형성함으로써, 마찬가지로 활성 영역이 확실히 단결정 영역 내에 포함되도록 할 수 있으며, 박막 트랜지스터의 성능의 향상을 도모할 수 있다.
제1도는 박막 트랜지스터의 제조 방법의 일례의 제조 공정도.
제2도는 박막 트랜지스터의 제조 방법의 일례의 한 제조 공정도.
제3도는 박막 트랜지스터의 일례를 개략적으로 나타내는 확대 평면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 기판, 2 : 절연층
3 : 비정질 실리콘 박막, 4 : 마스크층
5 : 결정 성장핵, 6 : 입계
7 : 절연층, 8 : 게이트 전극
9c : 활성 영역, 9s : 소스 영역
9d : 드레인 영역, 14 : 단결정 영역
본 발명의 일실시예에 대하여 도 1을 참조하여 설명한다. 이 예에 있어서는, 전술한 일본국 특원평 3(1991)-285702호에 있어서 제안한 실리콘 박막의 형성 방법을 적용한 경우이며, 비정질(非晶質) 실리콘 박막을 형성한 후 엑시머 레이저를 조사(照射)하여 결정 성장핵을 발생시키고, 그 후 저온 고상(固相) 어닐 처리를 행하여 실리콘 박막을 형성하는 경우를 나타낸다.
먼저, 도 1a에 도시한 바와 같이, 예를 들면 LPCVD(저압의 화학적 기상 성장)법에 의해 예를 들면, Si로 이루어지는 기판(1)의 상면에 SiO2등으로 이루어지는 절연층(2)을 형성한다 이어서, SiH4(모노실란) 또는 Si2H6(디실란)을 반응 가스로서 사용하여 LPVCD 법 또는 플라즈마 CVD 법 등에 의해, 절연막(2)의 상면에 비정질 실리콘 박막(3)을 예를 들면, 40㎚의 두께로 성막(成膜)한다.
또한, 이때 CVD 법에 의해 기판(1)의 상면에 poly-Si(다결정 실리콘)층을 형성하고, 그 후 형성한 poly-Si에 Si+를 이온 주입하고, 이 poly-Si층을 비정질화하여 비정질 실리콘 박막(3)을 형성해도 된다.
또는, 기판(1)의 상면에 SiO2등으로 이루어진 절연막(2)을 형성하지 않고, 석영 유리 등에 의해 이루어진 기판(1)에 전술한 공정과 같이 CVD 법에 의해 비정질 실리콘 박막(3)을 성막할 수도 있다.
그 후, 예를 들면 CVD 법에 의해 비정질 실리콘 박막(3)의 상면에 500㎚ 정도의 두께의 예를 들면, 산화 실리콘층(4a)과 100㎚ 정도의 두께의 실리콘층(4b)으로 이루어진 마스크층(4)을 형성한다. 이 경우 산화 실리콘층(4a)은 엑시머 레이저광을 조사함으로써, 이 위의 실리콘층(4b)에서 열 변환된 엑시머 레이저의 열을 이 실리콘층(4a)에 의해 충분히 도피시킬 수 있도록 그 두께를 선정한다. 또한, 실리콘층(4a)은 엑시머 레이저가 투과하지 않는 두께로 선정한다. 통상 80㎚ 정도 이상이면 된다.
그 후, 포토리소그라피(photo-lithography) 등의 적용에 의해 실리콘층(4b)의 상면에 레지스트(도시하지 않음)를 도포한 후 패턴 노광, 현상한 후 레지스트 패턴을 마스크로 하여 RIE(반응성 이온 식각) 등의 이방성(異方性) 식각을 행하여 산화 실리콘층(4a) 및 실리콘층(4b)으로 이루어진 마스크층(4)을 패터닝하여, 결정 성장핵을 발생시키는 위치에 개구(4h)를 형성한다. 이 개구(4h)는 후술하는 공정에서 형성하는 결정 성장핵의 중심부에 예를 들면, 원형 패턴으로서 형성하고, 그 지름은 0.8㎛ 정도 이하로 한다. 이 지름이 0 8㎛ 이상이 될 경우는 저온 고상 성장 처리 후에 결정 성장하는 영역이 다결정 실리콘으로 된다.
그 후, 도 1a에 있어서 화살표 E로 표시한 바와 같이, 이 마스크층(4)을 통해 엑시머 레이저를 비정질 실리콘 박막(3)에 조사한다. 엑시머 레이저가 개구(4h)를 통해 조사된 부분에는 도 Ib에 있어서 ● 으로 표시한 바와 같이, 결정 성장핵(5)이 발생한다. 조사하는 엑시머 레이저의 에너지 밀도는 비정질 실리콘 박막(3)의 두께에 대응하여 이 비정질 실리콘 박막(3)이 결정화되지 않도록 선정한다. 예를 들면, 비정질 실리콘 박막(3)의 두께가 40㎚의 경우는 예를 들면, 60mJ/㎠로 할 수 있다
그리고, 다음에 마스크층(4)을 습식 식각, 플라즈마 식각 등의 비정질 실리콘 박막(3)에 손상을 주지 않는 수단에 의해 제거하고, 예를 들면 전기로를 사용하여 질소 분위기 중에서 600℃ 40시간의 저온 고상 어닐 처리를 하여, 도 1b에 도시한 바와 같이 결정 성장핵(5)을 중심으로 하여 단결정 영역(14, 15)을 가진 실리콘 박막(13)을 형성한다. (6)은 단결정영역 (14) 및 (15)의 사이의 입계를 나타낸다.
그리고, 그 후 도 1c에 도시한 바와 같이, 실리콘 박막(13) 상에 SiO2등의 절연층(7)을 형성하고, 그 위에 결정 성장핵(5)으로부터의 간격 △L을 1∼2㎛의 예를 들면, l㎛로 하여 게이트 전극(8)을 포토리소그라피 등의 적용에 의해 패터닝 형성한다. 이와 같이 하여, 게이트 전극(8)의 바로 밑의 활성 영역(9c)으로 되는 부분에 결정 성장핵(5)이 형성되지 않고, 따라서 단결정 영역 내에 이 활성 영역(9c)이 확실히 포함되는 구성으로 한다. 그리고, 도시하지 않으나, 게이트 전극(9)의 양측에 이온 주입 등을 행하여 소스/드레인 영역을 형성하여 박막 트랜지스터를 얻을 수 있다.
즉, 도 2에 도시한 바와 같이, 이 경우 소스 영역(9s)에 결정 성장핵(5)이 형성되고, 도 3에 그 확대 평면도를 개략적으로 도시한 바와 같이, 게이트 영역 아래의 활성 영역(9c)이 확실히 단결정 영역(14)에 포함되도록 형성된다. 이 경우, 드레인 영역(9d) 내에 결정 성장핵(5)이 형성되는 경우도 마찬가지로 게이트 영역 아래의 활성 영역(9c)을 단결정 영역으로 할 수 있다.
이와 같이 하여 형성된 단결정 영역 내의 활성 영역(9c)은 균일성이 우수한 막질로 되어서, 누설 전류가 적고, 또한 캐리어 이동도(μ )가 높고 따라서 상호콘덕턴스(gm)가 큰 박막 트랜지스터를 얻을 수 있다. 또한, 이 게이트 영역 아래의 활성 영역, 즉, 채널 영역에 결정 입계가 존재하지 않으므로, 트랩 밀도를 작게 하여 스윙 값의 저감화를 도모하여 온전류(on current)를 크게 할 수 있는 동시에, 누설 전류나 임계 전압의 불균일을 억제할 수 있다.
또한, 전술한 예에 있어서는 엑시머 레이저를 조사하여 결정 성장핵을 형성하였으나, 그밖에 저농도로 실리콘 이온을 주입한 후 선택적으로 고농도로 실리콘 이온을 주입하여 결정 성장핵을 발생시키는 방법, 또는 전자빔이나 이온빔에 의해 결정 성장핵을 발생시키는 방법 등 여러 방법을 이용하여 박막 트랜지스터를 형성할 경우에 적응할 수 있는 것은 물론이다.
전술한 바와 같이 본 발명에 의하면, 게이트 영역 아래의 활성 영역이 확실하게 단결정 영역 내에 형성되도록 할 수 있어서, 저누설 전류, 고캐리어 이동도를 얻을 수 있으며, 또한 상호콘덕턴스를 크게 하여 스윙 값의 저감화에 따라서 온전류의 증대화를 도모할 수 있어서, 박막 트랜지스터의 성능의 향상을 도모할 수 있다. 그리고, 또한 누설 전류나 임계 전압의 불균일을 억제하여, 신뢰성이 높은 박막 트랜지스터를 얻을 수 있다
Claims (2)
- 비정질(非晶質) 실리콘 박막 상의 소정의 위치에 점형(dot-shaped)의 결정 성장핵을 발생시켜서 고상(固相) 결정화하여 실리콘 박막을 형성하는 박막 트랜지스터의 제조 방법에 있어서,상기 결정 성장핵-여기서 결정 성장핵은 상기 실리콘 박막의 두께보다는 작은 직경을 가짐-을 상기 박막 트랜지스터의 게이트 영역 아래의 활성 영역이 형성되는 영역 외의 근방에 형성하여, 고상 결정화를 수행하는것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 비정질 실리콘 박막 상의 소정의 위치에 점형의 결정 성장핵을 발생시켜서 고상 결정화하여 실리콘 박막을 형성하는 박막 트랜지스터의 제조 방법에 있어서,상기 결정 성장핵-여기서 결정 성장핵은 상기 실리콘 박막의 두께보다는 작은 직경을 가짐-을 소스 영역 또는 드레인 영역에 형성하여, 고상 결정화를 수행하는것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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