JP2002329667A - シリコン薄膜結晶化方法および薄膜トランジスタの製造方法 - Google Patents
シリコン薄膜結晶化方法および薄膜トランジスタの製造方法Info
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- 238000000034 method Methods 0.000 title claims abstract description 178
- 239000010409 thin film Substances 0.000 title claims abstract description 170
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 51
- 229910052710 silicon Inorganic materials 0.000 title claims description 51
- 239000010703 silicon Substances 0.000 title claims description 51
- 238000002425 crystallisation Methods 0.000 claims abstract description 130
- 230000008025 crystallization Effects 0.000 claims abstract description 124
- 229910052751 metal Inorganic materials 0.000 claims abstract description 105
- 239000002184 metal Substances 0.000 claims abstract description 105
- 238000001914 filtration Methods 0.000 claims abstract description 72
- 238000010438 heat treatment Methods 0.000 claims abstract description 58
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 56
- 230000008569 process Effects 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 14
- 239000011521 glass Substances 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 8
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 230000004913 activation Effects 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 230000008018 melting Effects 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims description 5
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 230000000644 propagated effect Effects 0.000 claims description 4
- 239000010453 quartz Substances 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- 229910052793 cadmium Inorganic materials 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052703 rhodium Inorganic materials 0.000 claims description 3
- 229910052707 ruthenium Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 229910052799 carbon Inorganic materials 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 239000013078 crystal Substances 0.000 abstract description 152
- 239000002245 particle Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 31
- 238000010586 diagram Methods 0.000 description 29
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 18
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000001965 increasing effect Effects 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 230000001939 inductive effect Effects 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 238000007740 vapor deposition Methods 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000006698 induction Effects 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000001918 dark-field optical micrograph Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000031700 light absorption Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 101100116283 Arabidopsis thaliana DD11 gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101710146479 Implantin Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02367—Substrates
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- H01L21/02488—Insulating materials
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- H01L21/02518—Deposited layers
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- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
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- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02686—Pulsed laser beam
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Abstract
(57)【要約】 （修正有）
【課題】ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａ
ｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法によ
る薄膜トランジスタの電子移動度、漏れ電流などの電気
特性を画期的に改善する製造方法を提供する。 【解決手段】アモルファスシリコン層をパターニング
し、結晶化ソース領域６０とソース領域６４、ゲート電
極６５下部のチヤネル領域、及びドレイン領域６６を含
む活性層領域を連結するフィルタリングチャンネル６３
を形成する。熱処理により、結晶化ソース領域６０のＭ
ＩＣソース金属が蒸着された領域６１から結晶化された
結晶粒がフィルタリングチャンネル６３を通過し、活性
層領域が結晶化される。本方法による結晶フィルタリン
グ技法を適用して種々の薄膜トランジスタを作成する。
ｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法によ
る薄膜トランジスタの電子移動度、漏れ電流などの電気
特性を画期的に改善する製造方法を提供する。 【解決手段】アモルファスシリコン層をパターニング
し、結晶化ソース領域６０とソース領域６４、ゲート電
極６５下部のチヤネル領域、及びドレイン領域６６を含
む活性層領域を連結するフィルタリングチャンネル６３
を形成する。熱処理により、結晶化ソース領域６０のＭ
ＩＣソース金属が蒸着された領域６１から結晶化された
結晶粒がフィルタリングチャンネル６３を通過し、活性
層領域が結晶化される。本方法による結晶フィルタリン
グ技法を適用して種々の薄膜トランジスタを作成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
（ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌ
ｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）
及び３Ｄ超高集積半導体素子等に用いられる薄膜トラン
ジスタに関し、特に薄膜トランジスタのソース、ドレイ
ン及びチャンネルを形成する活性層（Ａｃｔｉｖｅ Ｌ
ａｙｅｒ）を結晶フィルタリング技法により結晶化させ
る方法に関する。
（ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌ
ｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）
及び３Ｄ超高集積半導体素子等に用いられる薄膜トラン
ジスタに関し、特に薄膜トランジスタのソース、ドレイ
ン及びチャンネルを形成する活性層（Ａｃｔｉｖｅ Ｌ
ａｙｅｒ）を結晶フィルタリング技法により結晶化させ
る方法に関する。
【０００２】本発明によると、ＭＩＣ（Ｍｅｔａｌ Ｉ
ｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）ソー
ス金属により誘導されたＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄ
ｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔ
ｉｏｎ）により結晶化される多結晶領域で、一定方向の
結晶成分だけをフィルタリングして薄膜トランジスタの
活性層を単結晶シリコン（Ｓｉｎｇｌｅ Ｃｒｙｓｔａ
ｌｌｉｎｅ Ｓｉｌｉｃｏｎ）に結晶化させることがで
きる。
ｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）ソー
ス金属により誘導されたＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄ
ｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔ
ｉｏｎ）により結晶化される多結晶領域で、一定方向の
結晶成分だけをフィルタリングして薄膜トランジスタの
活性層を単結晶シリコン（Ｓｉｎｇｌｅ Ｃｒｙｓｔａ
ｌｌｉｎｅ Ｓｉｌｉｃｏｎ）に結晶化させることがで
きる。
【０００３】
【従来の技術】通常、液晶ディスプレイに使用される非
晶質シリコン薄膜トランジスタは、ガラスあるいは石英
などの透明基板にゲート電極を形成し、ゲート酸化膜、
非晶質（Ａｍｏｒｐｈｏｕｓ）シリコン及びｎ型非晶質
シリコンを蒸着させてソース及びドレインを形成した
後、絶縁層を形成して構成される。薄膜トランジスタの
ソース、ドレイン及びチャンネルを構成する活性層は、
通常、ガラスなどの透明基板上に化学気相蒸着（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶ
Ｄ）法を用いて形成するが、このような方法により形成
された活性層は非晶質シリコンであるので、〜１ｃｍ2
／Ｖｓ以下の低い電子移動度（Ｅｌｅｃｔｒｏｎ Ｍｏ
ｂｉｌｉｔｙ）を有する。
晶質シリコン薄膜トランジスタは、ガラスあるいは石英
などの透明基板にゲート電極を形成し、ゲート酸化膜、
非晶質（Ａｍｏｒｐｈｏｕｓ）シリコン及びｎ型非晶質
シリコンを蒸着させてソース及びドレインを形成した
後、絶縁層を形成して構成される。薄膜トランジスタの
ソース、ドレイン及びチャンネルを構成する活性層は、
通常、ガラスなどの透明基板上に化学気相蒸着（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶ
Ｄ）法を用いて形成するが、このような方法により形成
された活性層は非晶質シリコンであるので、〜１ｃｍ2
／Ｖｓ以下の低い電子移動度（Ｅｌｅｃｔｒｏｎ Ｍｏ
ｂｉｌｉｔｙ）を有する。
【０００４】薄膜トランジスタ液晶ディスプレイが次第
に小型化が要求され、開口率が減少する趨勢に応じて駆
動ＩＣを画素トランジスタと共に形成する技術が要求さ
れている。このため、非晶質シリコンを熱処理して多結
晶シリコン層に結晶化する技術が使用されている。多結
晶シリコン薄膜トランジスタは、ガラスあるいは石英な
どの基板に非晶質シリコンを蒸着し、多結晶化させた
後、ゲート酸化膜及びゲート電極を形成し、ソース及び
ドレインにドーパントを注入した後、アニール処理を行
って活性化させた後、絶縁層を形成して構成される。
に小型化が要求され、開口率が減少する趨勢に応じて駆
動ＩＣを画素トランジスタと共に形成する技術が要求さ
れている。このため、非晶質シリコンを熱処理して多結
晶シリコン層に結晶化する技術が使用されている。多結
晶シリコン薄膜トランジスタは、ガラスあるいは石英な
どの基板に非晶質シリコンを蒸着し、多結晶化させた
後、ゲート酸化膜及びゲート電極を形成し、ソース及び
ドレインにドーパントを注入した後、アニール処理を行
って活性化させた後、絶縁層を形成して構成される。
【０００５】一般的に、多結晶薄膜トランジスタの電子
移動度は〜１００ｃｍ2／Ｖｓの値を有し、これを利用
して液晶ディスプレイに用いられる駆動ＩＣを、画素ト
ランジスタのような基板上に集積して用いる。
移動度は〜１００ｃｍ2／Ｖｓの値を有し、これを利用
して液晶ディスプレイに用いられる駆動ＩＣを、画素ト
ランジスタのような基板上に集積して用いる。
【０００６】多結晶シリコン薄膜トランジスタの特性を
決定する最も重要な変数は、多結晶シリコンの内部に含
まれた結晶粒界（Ｃｒｙｓｔａｌ Ｇｒａｉｎ Ｂｏｕ
ｎｄａｒｙ）の数及び形状である。多結晶シリコン内部
の結晶粒界の数や形状に従って多結晶薄膜トランジスタ
の電子移動度やしきい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏ
ｌｔａｇｅ）の値が大きく変わるようになる。多結晶薄
膜トランジスタは、活性層として用いられる多結晶シリ
コン内に必然的に結晶粒界が含まれているので、単結晶
シリコンの電子移動度である８００ｃｍ2／Ｖｓに比べ
て非常に小さい電子移動度を示し、素子と素子間のバラ
ツキが生じる確率が高まる。従って、多結晶シリコン薄
膜トランジスタを利用して液晶ディスプレイを製作した
場合、駆動ＩＣと画素トランジスタまでは同時に同じ基
板上に形成させることができるが、単結晶に比べてより
小さな電子移動度により液晶表示素子のコントローラ、
ＤＡＣ、クロック発生器などを基板上に形成させること
ができない。また、液晶表示装置内の素子と素子間のバ
ラツキ度の増加により画面品位の低下及び生産性の減少
が示されるようになる。従って、単結晶シリコン素子と
同一の特性を有して均一の素子特性を確保するために非
晶質シリコンを利用し、単結晶シリコン薄膜を形成する
技術が用いられている。
決定する最も重要な変数は、多結晶シリコンの内部に含
まれた結晶粒界（Ｃｒｙｓｔａｌ Ｇｒａｉｎ Ｂｏｕ
ｎｄａｒｙ）の数及び形状である。多結晶シリコン内部
の結晶粒界の数や形状に従って多結晶薄膜トランジスタ
の電子移動度やしきい電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏ
ｌｔａｇｅ）の値が大きく変わるようになる。多結晶薄
膜トランジスタは、活性層として用いられる多結晶シリ
コン内に必然的に結晶粒界が含まれているので、単結晶
シリコンの電子移動度である８００ｃｍ2／Ｖｓに比べ
て非常に小さい電子移動度を示し、素子と素子間のバラ
ツキが生じる確率が高まる。従って、多結晶シリコン薄
膜トランジスタを利用して液晶ディスプレイを製作した
場合、駆動ＩＣと画素トランジスタまでは同時に同じ基
板上に形成させることができるが、単結晶に比べてより
小さな電子移動度により液晶表示素子のコントローラ、
ＤＡＣ、クロック発生器などを基板上に形成させること
ができない。また、液晶表示装置内の素子と素子間のバ
ラツキ度の増加により画面品位の低下及び生産性の減少
が示されるようになる。従って、単結晶シリコン素子と
同一の特性を有して均一の素子特性を確保するために非
晶質シリコンを利用し、単結晶シリコン薄膜を形成する
技術が用いられている。
【０００７】液晶表示素子用の薄膜トランジスタに用い
られる単結晶シリコントランジスタを得るために多様な
方法が提案された。連続側面固相化（Ｓｅｑｕｅｎｔｉ
ａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏ
ｎ：ＳＬＳ）は、非晶質シリコンにシェブロン状のマス
クを通過したレーザをシリコンに走査して非晶質シリコ
ンを結晶化させながら、局部的な領域に単結晶シリコン
を形成する技術である。
られる単結晶シリコントランジスタを得るために多様な
方法が提案された。連続側面固相化（Ｓｅｑｕｅｎｔｉ
ａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏ
ｎ：ＳＬＳ）は、非晶質シリコンにシェブロン状のマス
クを通過したレーザをシリコンに走査して非晶質シリコ
ンを結晶化させながら、局部的な領域に単結晶シリコン
を形成する技術である。
【０００８】ＳＬＳ法は、レーザ光の走査を精巧に制御
することが技術的に困難であり、局部的に形成される単
結晶シリコン膜内に多結晶シリコン結晶粒界の混入が頻
繁であるので、均一の特性の単結晶シリコン薄膜を製作
し難いという限界がある。また、一度に一枚ずつの基板
だけを加工することができるので、高炉で一時に配置加
工を行う場合よりも生産性が劣る。
することが技術的に困難であり、局部的に形成される単
結晶シリコン膜内に多結晶シリコン結晶粒界の混入が頻
繁であるので、均一の特性の単結晶シリコン薄膜を製作
し難いという限界がある。また、一度に一枚ずつの基板
だけを加工することができるので、高炉で一時に配置加
工を行う場合よりも生産性が劣る。
【０００９】連続粒界固相化（Ｃｏｎｔｉｎｕｏｕｓ
Ｇｒａｉｎ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ：ＣＧＳ）
法は、ニッケル、パラジウム、アルミニウムなどの金属
を非晶質シリコンと接触させたり、これらの金属をシリ
コンに注入して２００〜５００℃の低温でも非晶質シリ
コンを結晶化させて単結晶に近い結晶粒界の方向性が類
似する結晶化されたシリコン薄膜を製造する技術であ
る。ＣＧＳ法は、結晶化されたシリコン薄膜内に非晶質
シリコンの結晶化に触媒（Ｃａｔａｌｙｓｔ）として使
用された金属シリサイド成分が存在するので、これを除
去するための再熱処理工程が必要なゲッタリング（Ｇｅ
ｔｔｅｒｉｎｇ）工程を進行しなければならないという
問題点があり、本質的にＣＧＳ法により形成されたシリ
コン薄膜が単結晶ではないので、単結晶に比べて特性が
劣る。
Ｇｒａｉｎ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ：ＣＧＳ）
法は、ニッケル、パラジウム、アルミニウムなどの金属
を非晶質シリコンと接触させたり、これらの金属をシリ
コンに注入して２００〜５００℃の低温でも非晶質シリ
コンを結晶化させて単結晶に近い結晶粒界の方向性が類
似する結晶化されたシリコン薄膜を製造する技術であ
る。ＣＧＳ法は、結晶化されたシリコン薄膜内に非晶質
シリコンの結晶化に触媒（Ｃａｔａｌｙｓｔ）として使
用された金属シリサイド成分が存在するので、これを除
去するための再熱処理工程が必要なゲッタリング（Ｇｅ
ｔｔｅｒｉｎｇ）工程を進行しなければならないという
問題点があり、本質的にＣＧＳ法により形成されたシリ
コン薄膜が単結晶ではないので、単結晶に比べて特性が
劣る。
【００１０】最近、このような従来の非晶質シリコン結
晶化方法の問題点を克服した方法として、金属とシリコ
ンとが反応して生成されたシリサイドが側面に伝播し続
けながら、順次的に結晶化を誘導する金属誘導側面結晶
化（ＭＩＬＣ）現象を利用してシリコン薄膜を結晶化さ
せる方法が提案された（Ｓ．Ｗ．Ｌｅｅ ｅｔ ａ
ｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌ
ｅｔｔｅｒ， １７（４），ｐ．１６０，１９９６参
照）。このようなＭＩＬＣ法を利用する場合、非晶質シ
リコン層を結晶化させるために用いられた金属成分が、
活性層領域には殆ど残留しないので、残留金属成分によ
る電流漏れ及びその他の電気的特性の劣化がないという
利点がある。また、ＭＩＬＣ法を利用する場合、３００
℃〜５００℃の比較的低温でシリコンの結晶化を誘導す
ることができるので、高炉(Ｆｕｒｎａｃｅ）を利用し
て基板の損傷なしに複数枚の基板を同時に結晶化させる
ことができるという利点がある。
晶化方法の問題点を克服した方法として、金属とシリコ
ンとが反応して生成されたシリサイドが側面に伝播し続
けながら、順次的に結晶化を誘導する金属誘導側面結晶
化（ＭＩＬＣ）現象を利用してシリコン薄膜を結晶化さ
せる方法が提案された（Ｓ．Ｗ．Ｌｅｅ ｅｔ ａ
ｌ．，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌ
ｅｔｔｅｒ， １７（４），ｐ．１６０，１９９６参
照）。このようなＭＩＬＣ法を利用する場合、非晶質シ
リコン層を結晶化させるために用いられた金属成分が、
活性層領域には殆ど残留しないので、残留金属成分によ
る電流漏れ及びその他の電気的特性の劣化がないという
利点がある。また、ＭＩＬＣ法を利用する場合、３００
℃〜５００℃の比較的低温でシリコンの結晶化を誘導す
ることができるので、高炉(Ｆｕｒｎａｃｅ）を利用し
て基板の損傷なしに複数枚の基板を同時に結晶化させる
ことができるという利点がある。
【００１１】図１（ａ）〜図１（ｄ）は、ＭＩＣ及びＭ
ＩＬＣを利用して薄膜トランジスタの活性層を構成する
シリコン層を結晶化させる従来技術の工程を示す断面図
である。
ＩＬＣを利用して薄膜トランジスタの活性層を構成する
シリコン層を結晶化させる従来技術の工程を示す断面図
である。
【００１２】図１（ａ）に示すように、非晶質シリコン
層１０が、バッファ層（図示せず）が形成されている絶
縁基板１００上に蒸着され、フォトリソグラフィにより
非晶質シリコン１０をパターニングして活性層が形成さ
れる。ゲート絶縁層１１及びゲート電極１２が通常の方
法を用いて活性層上に形成される。図１（ｂ）に示すよ
うに、ゲート電極をマスクとして基板全体を不純物でド
ープして活性層のソース領域１０Ｓ及びドレイン領域１
０Ｄを形成する。図１（ｃ）に示すように、ゲート電極
とゲート電極の周辺のソース及びドレイン領域が覆われ
るように、フォトレジスト１３を形成して基板及びフォ
トレジスト全体表面に金属層１４を蒸着させる。金属層
は、ニッケルを２０Å程度の厚さに蒸着させて形成する
ことが望ましい。図１（ｄ）に示すように、フォトレジ
ストを除去して基板全体を３００℃〜５００℃の温度で
熱処理すれば、残留された金属層の直下のソース及びド
レイン領域ではソース金属が非晶質シリコンに接触した
り、注入されてシリコンを直接結晶化させるＭＩＣによ
り結晶化され（ＭＩＣ領域）、ソース及びドレイン領域
中で金属層が覆われいない（ｍｅｔａｌ−ｏｆｆｓｅ
ｔ）部分とゲート電極の下部のチャンネル領域１０Ｃで
はＭＩＣ領域から誘導されるＭＩＬＣにより結晶化が誘
導される（ＭＩＬＣ領域）。図１（ａ）〜図１（ｄ）に
示された技術において、フォトレジストをゲート電極の
両側のソース及びドレイン領域まで覆うように形成する
理由は、チャンネル領域とソース、ゲート領域の境界面
まで金属層が蒸着される場合には、これらの境界面とチ
ャンネル領域内にＭＩＣ現象により流入された金属成分
が残留し、チャンネル領域の電流漏れと動作特性を低下
させるという問題が生じるためである。チャンネル領域
を除いたソース及びドレイン領域は、残留金属成分によ
る影響を強く受けないので、チャンネル領域から約０．
０１〜５μｍ以上離れたソース及びドレイン領域は、Ｍ
ＩＣにより結晶化させてチャンネル領域及びチャンネル
周辺領域についてのみＭＩＬＣによる結晶化を誘導して
結晶化時間を短縮させる。
層１０が、バッファ層（図示せず）が形成されている絶
縁基板１００上に蒸着され、フォトリソグラフィにより
非晶質シリコン１０をパターニングして活性層が形成さ
れる。ゲート絶縁層１１及びゲート電極１２が通常の方
法を用いて活性層上に形成される。図１（ｂ）に示すよ
うに、ゲート電極をマスクとして基板全体を不純物でド
ープして活性層のソース領域１０Ｓ及びドレイン領域１
０Ｄを形成する。図１（ｃ）に示すように、ゲート電極
とゲート電極の周辺のソース及びドレイン領域が覆われ
るように、フォトレジスト１３を形成して基板及びフォ
トレジスト全体表面に金属層１４を蒸着させる。金属層
は、ニッケルを２０Å程度の厚さに蒸着させて形成する
ことが望ましい。図１（ｄ）に示すように、フォトレジ
ストを除去して基板全体を３００℃〜５００℃の温度で
熱処理すれば、残留された金属層の直下のソース及びド
レイン領域ではソース金属が非晶質シリコンに接触した
り、注入されてシリコンを直接結晶化させるＭＩＣによ
り結晶化され（ＭＩＣ領域）、ソース及びドレイン領域
中で金属層が覆われいない（ｍｅｔａｌ−ｏｆｆｓｅ
ｔ）部分とゲート電極の下部のチャンネル領域１０Ｃで
はＭＩＣ領域から誘導されるＭＩＬＣにより結晶化が誘
導される（ＭＩＬＣ領域）。図１（ａ）〜図１（ｄ）に
示された技術において、フォトレジストをゲート電極の
両側のソース及びドレイン領域まで覆うように形成する
理由は、チャンネル領域とソース、ゲート領域の境界面
まで金属層が蒸着される場合には、これらの境界面とチ
ャンネル領域内にＭＩＣ現象により流入された金属成分
が残留し、チャンネル領域の電流漏れと動作特性を低下
させるという問題が生じるためである。チャンネル領域
を除いたソース及びドレイン領域は、残留金属成分によ
る影響を強く受けないので、チャンネル領域から約０．
０１〜５μｍ以上離れたソース及びドレイン領域は、Ｍ
ＩＣにより結晶化させてチャンネル領域及びチャンネル
周辺領域についてのみＭＩＬＣによる結晶化を誘導して
結晶化時間を短縮させる。
【００１３】図２（ａ）〜図２（ｂ）は、従来のＭＩＣ
及びＭＩＬＣ技法により薄膜トランジスタを製作した時
の結晶質の透過電子顕微鏡写真であり、図２（ｃ）は、
写真の結晶化状態を概略化した図である。金属触媒剤が
存在するＭＩＣ領域は、多結晶シリコンの形状で結晶化
が進行され、ＭＩＬＣにより結晶化されたＭＩＬＣ領域
は、図２（ｂ）に示されたように、同一の方向に成長す
るいくつの結晶粒（ｃｒｙｓｔａｌ ｇｒａｉｎ）を含
みながら、図２（ｃ）に示されたように、複数個の結晶
粒界を含む多結晶シリコン薄膜の形態で結晶化が進行さ
れる。この場合、通常２〜２０μｍ程度の大きさを有す
る活性層を形成する結晶化されたシリコン層は、一つ以
上から複数個の結晶粒界を含むようになるので、電子移
動度の劣化と、素子と素子との間のバラツキが示される
ようになる。従って、ＭＩＬＣにより結晶化されたポリ
シリコンを活性層として有する薄膜トランジスタの性能
をさらに高めるためには、非晶質シリコンをＭＩＬＣを
通じて単結晶シリコンとして結晶化させることができる
技術が要求されてきた。
及びＭＩＬＣ技法により薄膜トランジスタを製作した時
の結晶質の透過電子顕微鏡写真であり、図２（ｃ）は、
写真の結晶化状態を概略化した図である。金属触媒剤が
存在するＭＩＣ領域は、多結晶シリコンの形状で結晶化
が進行され、ＭＩＬＣにより結晶化されたＭＩＬＣ領域
は、図２（ｂ）に示されたように、同一の方向に成長す
るいくつの結晶粒（ｃｒｙｓｔａｌ ｇｒａｉｎ）を含
みながら、図２（ｃ）に示されたように、複数個の結晶
粒界を含む多結晶シリコン薄膜の形態で結晶化が進行さ
れる。この場合、通常２〜２０μｍ程度の大きさを有す
る活性層を形成する結晶化されたシリコン層は、一つ以
上から複数個の結晶粒界を含むようになるので、電子移
動度の劣化と、素子と素子との間のバラツキが示される
ようになる。従って、ＭＩＬＣにより結晶化されたポリ
シリコンを活性層として有する薄膜トランジスタの性能
をさらに高めるためには、非晶質シリコンをＭＩＬＣを
通じて単結晶シリコンとして結晶化させることができる
技術が要求されてきた。
【００１４】
【発明が解決しようとする課題】本発明は、非晶質シリ
コンの金属誘導側面結晶化法（ＭＩＬＣ）により生成さ
れた多結晶の結晶における問題点を克服するために、Ｍ
ＩＬＣ結晶化ステップで非晶質シリコンを直接単結晶化
させる方法を提供する。具体的に、本発明は非晶質シリ
コンの金属誘導側面結晶化法（ＭＩＬＣ）に結晶フィル
タリング技法を適用して低温で非晶質シリコンを単結晶
化する方法を提供することを目的とする。
コンの金属誘導側面結晶化法（ＭＩＬＣ）により生成さ
れた多結晶の結晶における問題点を克服するために、Ｍ
ＩＬＣ結晶化ステップで非晶質シリコンを直接単結晶化
させる方法を提供する。具体的に、本発明は非晶質シリ
コンの金属誘導側面結晶化法（ＭＩＬＣ）に結晶フィル
タリング技法を適用して低温で非晶質シリコンを単結晶
化する方法を提供することを目的とする。
【００１５】このような目的を達成するために、本発明
は、絶縁体の基板上に形成されたシリコン薄膜上にＭＩ
Ｃ法を利用して所望の領域に結晶粒（ｃｒｙｓｔａｌ
ｓｅｅｄ）を形成し、ＭＩＬＣ現象を利用して結晶をＭ
ＩＣ領域から側面領域に成長させ、この結晶中で一部あ
るいは一つだけの結晶をフィルタリング（ｆｉｌｔｅｒ
ｉｎｇ）することにより、その以後の領域ではフィルタ
リングされた結晶だけが継続的な結晶成長をなすことが
できるようにする。従って、フィルタ領域以後の領域で
は、単結晶シリコン薄膜が形成されるようになる。この
時、ＭＩＬＣ領域以外の領域では、結晶粒生成や成長が
行われることができないように結晶成長温度を６５０℃
以内に制限し、これにより数十〜数百μｍに達する広い
領域に単結晶シリコン薄膜を形成させることができ、こ
れをＴＦＴ（Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏ
ｒ）のような半導体素子の製造領域で用いることにな
る。
は、絶縁体の基板上に形成されたシリコン薄膜上にＭＩ
Ｃ法を利用して所望の領域に結晶粒（ｃｒｙｓｔａｌ
ｓｅｅｄ）を形成し、ＭＩＬＣ現象を利用して結晶をＭ
ＩＣ領域から側面領域に成長させ、この結晶中で一部あ
るいは一つだけの結晶をフィルタリング（ｆｉｌｔｅｒ
ｉｎｇ）することにより、その以後の領域ではフィルタ
リングされた結晶だけが継続的な結晶成長をなすことが
できるようにする。従って、フィルタ領域以後の領域で
は、単結晶シリコン薄膜が形成されるようになる。この
時、ＭＩＬＣ領域以外の領域では、結晶粒生成や成長が
行われることができないように結晶成長温度を６５０℃
以内に制限し、これにより数十〜数百μｍに達する広い
領域に単結晶シリコン薄膜を形成させることができ、こ
れをＴＦＴ（Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏ
ｒ）のような半導体素子の製造領域で用いることにな
る。
【００１６】本発明は、非晶質シリコン薄膜の結晶化温
度を低くするために、ＮｉなどのようなＭＩＣ誘導（ｓ
ｏｕｒｃｅ）金属を結晶粒成長ソースとして用いるが、
ＭＩＣを誘導するために使用された金属がシリコン薄膜
に残留して半導体特性を阻害するという問題があるＭＩ
Ｃ領域ではないＭＩＬＣ領域に単結晶シリコン薄膜を形
成することにより、ＭＩＣ誘導金属が半導体素子の性能
を阻害するという問題が発生しないようにする。
度を低くするために、ＮｉなどのようなＭＩＣ誘導（ｓ
ｏｕｒｃｅ）金属を結晶粒成長ソースとして用いるが、
ＭＩＣを誘導するために使用された金属がシリコン薄膜
に残留して半導体特性を阻害するという問題があるＭＩ
Ｃ領域ではないＭＩＬＣ領域に単結晶シリコン薄膜を形
成することにより、ＭＩＣ誘導金属が半導体素子の性能
を阻害するという問題が発生しないようにする。
【００１７】また、本発明は、前記非晶質シリコンの低
温単結晶化法により製造された単結晶シリコン薄膜を含
む薄膜トランジスタを提供することを目的とする。本発
明は、ガラスのような基板上にＴＦＴのような半導体素
子を形成するため、ガラスの変形温度である６５０℃以
下で非晶質シリコン層の結晶化工程を進行する。従っ
て、本発明の工程を利用すればＬＣＤやＯＬＥＤのよう
な表示素子のスイッチング及び駆動素子を構成する薄膜
トランジスタを直接基板上で形成させることができる。
温単結晶化法により製造された単結晶シリコン薄膜を含
む薄膜トランジスタを提供することを目的とする。本発
明は、ガラスのような基板上にＴＦＴのような半導体素
子を形成するため、ガラスの変形温度である６５０℃以
下で非晶質シリコン層の結晶化工程を進行する。従っ
て、本発明の工程を利用すればＬＣＤやＯＬＥＤのよう
な表示素子のスイッチング及び駆動素子を構成する薄膜
トランジスタを直接基板上で形成させることができる。
【００１８】図３〜図５及び図６〜図８は、非晶質シリ
コン層が、結晶フィルタリング技法を利用したＭＩＬＣ
により単結晶化される過程を示す図である。図３〜図５
は、ＭＩＣソースとしてＮｉを用いて図面の右側から左
側にＭＩＬＣによる結晶化が進行される過程を示す図で
あり、図３は、非晶質シリコンを５２０℃で３０時間熱
処理した後で得た光学顕微鏡の暗視野像の写真である。
写真で見るように、フィルタチャンネル３２の右側領域
でＭＩＬＣによる結晶化が進行されて多結晶シリコン領
域３１が形成され、フィルタチャンネルの左側領域でも
ＭＩＬＣが進行されて多結晶シリコンでない単結晶シリ
コンを含む領域３３が形成されていくことを見ることが
できる。
コン層が、結晶フィルタリング技法を利用したＭＩＬＣ
により単結晶化される過程を示す図である。図３〜図５
は、ＭＩＣソースとしてＮｉを用いて図面の右側から左
側にＭＩＬＣによる結晶化が進行される過程を示す図で
あり、図３は、非晶質シリコンを５２０℃で３０時間熱
処理した後で得た光学顕微鏡の暗視野像の写真である。
写真で見るように、フィルタチャンネル３２の右側領域
でＭＩＬＣによる結晶化が進行されて多結晶シリコン領
域３１が形成され、フィルタチャンネルの左側領域でも
ＭＩＬＣが進行されて多結晶シリコンでない単結晶シリ
コンを含む領域３３が形成されていくことを見ることが
できる。
【００１９】このような現象が生じる理由は、図２
（ｂ）及び図２（ｃ）のように、ＭＩＬＣにより多結晶
化された領域の結晶成長先端では針状単結晶粒が成長す
ることを見ることができる。このような針状単結晶粒が
不規則な方向に成長が持続されると、ＭＩＬＣ領域に多
結晶シリコンが形成されるようになる。
（ｂ）及び図２（ｃ）のように、ＭＩＬＣにより多結晶
化された領域の結晶成長先端では針状単結晶粒が成長す
ることを見ることができる。このような針状単結晶粒が
不規則な方向に成長が持続されると、ＭＩＬＣ領域に多
結晶シリコンが形成されるようになる。
【００２０】図３に示すように、フィルタチャンネル３
２の幅を多結晶シリコン領域３１内に形成された多結晶
シリコン結晶が１つ以上通過することができないように
調節するようになれば、チャンネル左側の領域ではフィ
ルタチャンネルを通過した単結晶が全体領域内で成長し
て単結晶領域を形成するようになるものである。フィル
タチャンネルを通過した単結晶成長は数百μｍ以上まで
も成長が可能であるが、図６〜図８は、図３〜図５の状
態でさらに１５時間を熱処理した場合の状態である。図
面の右側にはＭＩＣソース金属としてニッケルが形成さ
れた領域３４が見える。フィルタチャンネル左側のＭＩ
ＬＣ領域３３には、図３に示す非晶質領域が全部単結晶
化されており、左側への単結晶成長も数百μｍ以上に達
していることが分かる。普通、半導体素子で活性層の領
域は、数十から数百μｍ以下であるので、本発明で形状
させた単結晶領域で十分に素子を製作することができ、
このような方式で製作された素子は、既存の多結晶シリ
コン薄膜で製作された素子よりも更に向上された特性を
示すようになる。
２の幅を多結晶シリコン領域３１内に形成された多結晶
シリコン結晶が１つ以上通過することができないように
調節するようになれば、チャンネル左側の領域ではフィ
ルタチャンネルを通過した単結晶が全体領域内で成長し
て単結晶領域を形成するようになるものである。フィル
タチャンネルを通過した単結晶成長は数百μｍ以上まで
も成長が可能であるが、図６〜図８は、図３〜図５の状
態でさらに１５時間を熱処理した場合の状態である。図
面の右側にはＭＩＣソース金属としてニッケルが形成さ
れた領域３４が見える。フィルタチャンネル左側のＭＩ
ＬＣ領域３３には、図３に示す非晶質領域が全部単結晶
化されており、左側への単結晶成長も数百μｍ以上に達
していることが分かる。普通、半導体素子で活性層の領
域は、数十から数百μｍ以下であるので、本発明で形状
させた単結晶領域で十分に素子を製作することができ、
このような方式で製作された素子は、既存の多結晶シリ
コン薄膜で製作された素子よりも更に向上された特性を
示すようになる。
【００２１】図9（ａ）は、ＭＩＬＣにより薄膜トラン
ジスタの活性層を多結晶シリコン層で作る従来の技術を
示し、図9（ｂ）は、活性層のチャンネル領域及び周辺
部が、図9（ａ）の結晶化方法により結晶化された状態
を示す。ソース領域５１及びドレイン領域５２にＭＩＣ
現象を誘導する金属層を蒸着させ、ゲート電極５３の下
部のチャンネル領域とゲート周辺の金属オフセット（ｍ
ｅｔａｌ ｏｆｆｓｅｔ）領域５４にはＭＩＣソース金
属が蒸着されない。この状態で活性層を熱処理すれば、
ＭＩＣソース金属が蒸着された領域からチャンネル領域
に結晶化が進行され、金属オフセット領域とチャンネル
領域の非晶質シリコン層が図9（ｂ）に示されたように
結晶化される。
ジスタの活性層を多結晶シリコン層で作る従来の技術を
示し、図9（ｂ）は、活性層のチャンネル領域及び周辺
部が、図9（ａ）の結晶化方法により結晶化された状態
を示す。ソース領域５１及びドレイン領域５２にＭＩＣ
現象を誘導する金属層を蒸着させ、ゲート電極５３の下
部のチャンネル領域とゲート周辺の金属オフセット（ｍ
ｅｔａｌ ｏｆｆｓｅｔ）領域５４にはＭＩＣソース金
属が蒸着されない。この状態で活性層を熱処理すれば、
ＭＩＣソース金属が蒸着された領域からチャンネル領域
に結晶化が進行され、金属オフセット領域とチャンネル
領域の非晶質シリコン層が図9（ｂ）に示されたように
結晶化される。
【００２２】図９（ｂ）を参照すれば、チャンネル領域
の両側に多数のシリコン結晶が形成されており、チャン
ネル領域の中央部には、チャンネル両側で成長したＭＩ
ＬＣ多結晶シリコン領域が接するＭＩＬＣ境界面５５が
形成される。ＭＩＬＣにより生成された多結晶シリコン
は単結晶シリコンに比べて電子移動度をはじめとする電
気的特性が劣悪し、ＭＩＬＣ境界面５５にはシリコンの
ＭＩＬＣ現象を誘導したニッケルなどの金属のシリサイ
ド成分が蓄積されるので、特に薄膜トランジスタのチャ
ンネル領域の漏れ電流及び電子移動度などの電気的特性
を低下させるという問題がある。
の両側に多数のシリコン結晶が形成されており、チャン
ネル領域の中央部には、チャンネル両側で成長したＭＩ
ＬＣ多結晶シリコン領域が接するＭＩＬＣ境界面５５が
形成される。ＭＩＬＣにより生成された多結晶シリコン
は単結晶シリコンに比べて電子移動度をはじめとする電
気的特性が劣悪し、ＭＩＬＣ境界面５５にはシリコンの
ＭＩＬＣ現象を誘導したニッケルなどの金属のシリサイ
ド成分が蓄積されるので、特に薄膜トランジスタのチャ
ンネル領域の漏れ電流及び電子移動度などの電気的特性
を低下させるという問題がある。
【００２３】
【課題を解決するための手段】本発明は、ＭＩＬＣによ
り形成された多結晶シリコン活性層を含む従来の薄膜ト
ランジスタの問題点を克服するために、上記で説明した
通り、結晶フィルタリング技法を利用してシリコン活性
層及び薄膜トランジスタを製造する方法を提供すること
を目的とする。
り形成された多結晶シリコン活性層を含む従来の薄膜ト
ランジスタの問題点を克服するために、上記で説明した
通り、結晶フィルタリング技法を利用してシリコン活性
層及び薄膜トランジスタを製造する方法を提供すること
を目的とする。
【００２４】上記目的を達成するために、本発明に係る
シリコン薄膜結晶化方法は、薄膜トランジスタの活性層
を構成するシリコン薄膜を結晶化する方法において、
（ａ）基板上に非晶質シリコン薄膜を形成するステップ
と、（ｂ）前記非晶質シリコン薄膜をパターニングし
て、ＭＩＣソース金属を含む結晶化ソース領域、活性層
領域、及び前記結晶化ソース領域と前記活性層領域とを
連結するフィルタリングチャンネルを形成するステップ
と、（ｃ）前記パターニングされた非晶質シリコン薄膜
を熱処理し、前記結晶化ソース領域及び前記活性層領域
を結晶化させるステップとを含むことを特徴とする。
シリコン薄膜結晶化方法は、薄膜トランジスタの活性層
を構成するシリコン薄膜を結晶化する方法において、
（ａ）基板上に非晶質シリコン薄膜を形成するステップ
と、（ｂ）前記非晶質シリコン薄膜をパターニングし
て、ＭＩＣソース金属を含む結晶化ソース領域、活性層
領域、及び前記結晶化ソース領域と前記活性層領域とを
連結するフィルタリングチャンネルを形成するステップ
と、（ｃ）前記パターニングされた非晶質シリコン薄膜
を熱処理し、前記結晶化ソース領域及び前記活性層領域
を結晶化させるステップとを含むことを特徴とする。
【００２５】また、本発明に係る薄膜トランジスタの製
造方法は、結晶化されたシリコン活性層を有する薄膜ト
ランジスタを製造する方法において、（ａ）基板上に非
晶質シリコン薄膜を形成するステップと、（ｂ）前記非
晶質シリコン薄膜をパターニングして、ＭＩＣソース金
属を含む結晶化ソース領域、活性層領域、及び前記結晶
化ソース領域と前記活性層領域とを連結するフィルタリ
ングチャンネルを形成するステップと、（ｃ）前記パタ
ーニングされた非晶質シリコン薄膜を熱処理し、前記結
晶化ソース領域及び前記活性層領域を結晶化させるステ
ップと、（ｄ）前記活性層領域上にゲート絶縁層及びゲ
ート電極を形成するステップと、（ｅ）前記活性層領域
に不純物を注入するステップと、（ｆ）コンタクト絶縁
層を少なくとも前記活性層領域に形成し、及び少なくと
も１つのコンタクトホールを前記コンタクト絶縁層に形
成するステップと、（ｇ）コンタクトホールを通じて前
記活性層領域と電気的に接続する少なくとも１つのコン
タクト電極を形成するステップとを含むことを目的とす
る。
造方法は、結晶化されたシリコン活性層を有する薄膜ト
ランジスタを製造する方法において、（ａ）基板上に非
晶質シリコン薄膜を形成するステップと、（ｂ）前記非
晶質シリコン薄膜をパターニングして、ＭＩＣソース金
属を含む結晶化ソース領域、活性層領域、及び前記結晶
化ソース領域と前記活性層領域とを連結するフィルタリ
ングチャンネルを形成するステップと、（ｃ）前記パタ
ーニングされた非晶質シリコン薄膜を熱処理し、前記結
晶化ソース領域及び前記活性層領域を結晶化させるステ
ップと、（ｄ）前記活性層領域上にゲート絶縁層及びゲ
ート電極を形成するステップと、（ｅ）前記活性層領域
に不純物を注入するステップと、（ｆ）コンタクト絶縁
層を少なくとも前記活性層領域に形成し、及び少なくと
も１つのコンタクトホールを前記コンタクト絶縁層に形
成するステップと、（ｇ）コンタクトホールを通じて前
記活性層領域と電気的に接続する少なくとも１つのコン
タクト電極を形成するステップとを含むことを目的とす
る。
【００２６】
【発明の実施の形態】以下、添付された図面を参照して
上記で説明したような結晶フィルタリング技法に使用さ
れる結晶フィルタの構造及び結晶フィルタリング技法を
用いて薄膜トランジスタを製造する工程などの具体的な
実施形態を説明する。
上記で説明したような結晶フィルタリング技法に使用さ
れる結晶フィルタの構造及び結晶フィルタリング技法を
用いて薄膜トランジスタを製造する工程などの具体的な
実施形態を説明する。
【００２７】図１０（ａ）は、図９に示された従来技術
の問題を解決するために、結晶フィルタリング技法を用
いる本発明の構成を示す概略図である。活性層（ｓｏｕ
ｒｃｅ／ｄｒａｉｎ／ｃｈａｎｎｅｌ）を含む非晶質シ
リコン層をパターニングして図面の左側の結晶化ソース
領域６０及び右側のソース６４、ゲート電極６５の下部
のチャンネル領域及びドレイン領域６６を含む活性層領
域６７を連結する結晶化フィルタリングチャンネル６３
を形成する。結晶化ソース領域６０と結晶フィルタリン
グチャンネル６３とは、活性層領域をパターニングする
時に同時に形成することができる。結晶化ソース領域６
０は、結晶フィルタリングチャンネル６３と共に結晶フ
ィルタを構成し、結晶化ソース領域はＭＩＣソース金属
が蒸着された領域６１とソース金属が蒸着されない領域
６２とを含む。ＭＩＣソース金属は、スパッタリング、
加熱蒸着（ｅｖａｐｏｒａｔｉｏｎ）、ＣＶＤなどの方
法を用いて１〜２００Åの厚さで蒸着される。ＭＩＣソ
ース金属が蒸着されない領域６２の幅ａは、ＭＩＣソー
ス金属領域６１から伝播されるＭＩＬＣにより形成され
た多結晶シリコンの結晶粒（図２（ｂ）参照）の一つま
たは一部が結晶フィルタリングチャンネル６３を通過す
るように適切に調節することができ、通常２〜５０μｍ
となることが適合であり、５〜２０μｍの範囲であるこ
とがより望ましい。
の問題を解決するために、結晶フィルタリング技法を用
いる本発明の構成を示す概略図である。活性層（ｓｏｕ
ｒｃｅ／ｄｒａｉｎ／ｃｈａｎｎｅｌ）を含む非晶質シ
リコン層をパターニングして図面の左側の結晶化ソース
領域６０及び右側のソース６４、ゲート電極６５の下部
のチャンネル領域及びドレイン領域６６を含む活性層領
域６７を連結する結晶化フィルタリングチャンネル６３
を形成する。結晶化ソース領域６０と結晶フィルタリン
グチャンネル６３とは、活性層領域をパターニングする
時に同時に形成することができる。結晶化ソース領域６
０は、結晶フィルタリングチャンネル６３と共に結晶フ
ィルタを構成し、結晶化ソース領域はＭＩＣソース金属
が蒸着された領域６１とソース金属が蒸着されない領域
６２とを含む。ＭＩＣソース金属は、スパッタリング、
加熱蒸着（ｅｖａｐｏｒａｔｉｏｎ）、ＣＶＤなどの方
法を用いて１〜２００Åの厚さで蒸着される。ＭＩＣソ
ース金属が蒸着されない領域６２の幅ａは、ＭＩＣソー
ス金属領域６１から伝播されるＭＩＬＣにより形成され
た多結晶シリコンの結晶粒（図２（ｂ）参照）の一つま
たは一部が結晶フィルタリングチャンネル６３を通過す
るように適切に調節することができ、通常２〜５０μｍ
となることが適合であり、５〜２０μｍの範囲であるこ
とがより望ましい。
【００２８】結晶化ソース領域を含む活性層が形成され
た基板を熱処理すれば、領域６１からＭＩＬＣによる結
晶化が進行されて領域６２を横切って結晶粒の先端がフ
ィルタリングチャンネル６３に到達するようになる。フ
ィルタリングチャンネル６３の幅ｂは、領域６２の幅と
連関付けて一つの結晶粒またはその一部を通過させるよ
うに調節され、通常０．１〜２０μｍ、望ましくは１〜
５μｍ程度の幅を有することが望ましい。領域６２の幅
が広くなるほどフィルタリングチャンネル６３の幅がこ
れに比例して広くなることが望ましいが、これは領域６
２の幅が広いほどフィルタリングチャンネル６３に到達
する結晶粒の大きさが大きくなるためである。フィルタ
リングチャンネルの長さｃは、通常０〜５ μｍ となる
ことが適切である。フィルタリングチャンネルの形状及
び位置は図１０（ａ）とは異なって多様に変更されるこ
とができるが、これについては後述することにする。
た基板を熱処理すれば、領域６１からＭＩＬＣによる結
晶化が進行されて領域６２を横切って結晶粒の先端がフ
ィルタリングチャンネル６３に到達するようになる。フ
ィルタリングチャンネル６３の幅ｂは、領域６２の幅と
連関付けて一つの結晶粒またはその一部を通過させるよ
うに調節され、通常０．１〜２０μｍ、望ましくは１〜
５μｍ程度の幅を有することが望ましい。領域６２の幅
が広くなるほどフィルタリングチャンネル６３の幅がこ
れに比例して広くなることが望ましいが、これは領域６
２の幅が広いほどフィルタリングチャンネル６３に到達
する結晶粒の大きさが大きくなるためである。フィルタ
リングチャンネルの長さｃは、通常０〜５ μｍ となる
ことが適切である。フィルタリングチャンネルの形状及
び位置は図１０（ａ）とは異なって多様に変更されるこ
とができるが、これについては後述することにする。
【００２９】フィルタリングチャンネル６３は、領域６
１からフィルタリングチャンネルに到達する多結晶シリ
コンの結晶粒の中で、チャンネル方向と水平方向に成長
する結晶粒だけを選択的に通過させる（フィルタリン
グ）役割をする。このような意味で、本明細書ではチャ
ンネル６３を結晶フィルタリングチャンネル（ｃｒｙｓ
ｔａｌ ｆｉｌｔｅｒｉｎｇ ｃｈａｎｎｅｌ）と呼
ぶ。結晶フィルタリングチャンネル６３を通過した結晶
粒は、大略一定の結晶方向を有し、熱処理が進行される
ことに従って活性層６７は、図６〜図８と関連して説明
した通り結晶化が進行される。結晶フィルタを通過した
結晶あるいは各結晶は、継続的に結晶成長するようにな
り、これにより活性層には単結晶あるいは複数個のの結
晶だけからなる多結晶シリコン薄膜が形成されるように
なる。最も理想的な形状は、最適の構造を設定し、活性
層領域で単結晶シリコン薄膜が形成されるようにするこ
とである。このような方法により、活性層が結晶化され
た場合、図１０（ｂ）に示すように、薄膜トランジスタ
の動作特性に最も大きい影響を及ぼすチャンネル領域
を、単結晶シリコン薄膜として形成することができる。
本発明の方法を利用すれば、薄膜トランジスタの活性層
全体を単結晶化させることができる。しかし、結晶化時
間を短縮するためにはチャンネル領域を含む活性層の一
部を単結晶化させた後、薄膜トランジスタを製造するこ
とができる。
１からフィルタリングチャンネルに到達する多結晶シリ
コンの結晶粒の中で、チャンネル方向と水平方向に成長
する結晶粒だけを選択的に通過させる（フィルタリン
グ）役割をする。このような意味で、本明細書ではチャ
ンネル６３を結晶フィルタリングチャンネル（ｃｒｙｓ
ｔａｌ ｆｉｌｔｅｒｉｎｇ ｃｈａｎｎｅｌ）と呼
ぶ。結晶フィルタリングチャンネル６３を通過した結晶
粒は、大略一定の結晶方向を有し、熱処理が進行される
ことに従って活性層６７は、図６〜図８と関連して説明
した通り結晶化が進行される。結晶フィルタを通過した
結晶あるいは各結晶は、継続的に結晶成長するようにな
り、これにより活性層には単結晶あるいは複数個のの結
晶だけからなる多結晶シリコン薄膜が形成されるように
なる。最も理想的な形状は、最適の構造を設定し、活性
層領域で単結晶シリコン薄膜が形成されるようにするこ
とである。このような方法により、活性層が結晶化され
た場合、図１０（ｂ）に示すように、薄膜トランジスタ
の動作特性に最も大きい影響を及ぼすチャンネル領域
を、単結晶シリコン薄膜として形成することができる。
本発明の方法を利用すれば、薄膜トランジスタの活性層
全体を単結晶化させることができる。しかし、結晶化時
間を短縮するためにはチャンネル領域を含む活性層の一
部を単結晶化させた後、薄膜トランジスタを製造するこ
とができる。
【００３０】活性層領域を結晶化するために使用される
結晶化ソース領域と結晶フィルタリングチャンネルで構
成される結晶フィルタは、多様な形状で構成されること
ができるが、一般的に次の条件を満たさなければならな
い。（１）活性層領域と結晶化ソース領域は、活性層領
域よりも狭い幅を有する結晶フィルタリングチャンネル
により相互連結する。（２）結晶化ソース領域の一部に
ＭＩＣを誘導する金属が蒸着または注入される。（３）
ＭＩＣソース金属が印加された部分と結晶フィルタリン
グチャンネル間には所定の距離を置く。以上の条件が満
たされる範囲内で結晶フィルタの構造及び位置などが多
様に変更されることができるが、以下では、本発明で使
用される結晶フィルタの例が説明される。
結晶化ソース領域と結晶フィルタリングチャンネルで構
成される結晶フィルタは、多様な形状で構成されること
ができるが、一般的に次の条件を満たさなければならな
い。（１）活性層領域と結晶化ソース領域は、活性層領
域よりも狭い幅を有する結晶フィルタリングチャンネル
により相互連結する。（２）結晶化ソース領域の一部に
ＭＩＣを誘導する金属が蒸着または注入される。（３）
ＭＩＣソース金属が印加された部分と結晶フィルタリン
グチャンネル間には所定の距離を置く。以上の条件が満
たされる範囲内で結晶フィルタの構造及び位置などが多
様に変更されることができるが、以下では、本発明で使
用される結晶フィルタの例が説明される。
【００３１】図１１は、本発明で使用される典型的な結
晶フィルタリング構造を示す平面図である。結晶化ソー
ス領域７２は、活性層領域７４と同一幅の四角形状とな
っており、ＭＩＣ金属領域７１は活性層領域の幅と同一
であり、結晶フィルタリングチャンネル７３から一定の
距離を置くように結晶化ソース領域の一部に形成され
る。結晶フィルタリングチャンネル７３は、活性層領域
の幅の中央に位置するように形成される。図１２は、図
１１に示す構造と同一であり、ただし結晶フィルタリン
グチャンネル７３が活性層７４の幅方向にある一側面部
に位置するという点において差異がある。図１３に示す
ように、結晶化ソース領域７２のＭＩＣ金属領域７１
は、パターニングされた結晶化ソース領域７２の一部分
のみに形成されることができる。図１４に示すように、
結晶化ソース領域のＭＩＬ金属領域７１をパターニング
された活性層領域７４の幅よりも大きくすることができ
る。図１５に示すように、結晶化ソース領域７２は活性
層領域７４よりも小さな幅を有することもできる。図1
6、図１７に示すように、結晶化ソース領域７２は活性
層領域７４の角や側面に位置することもできる。図１8
に示すように、結晶化ソース領域７２は、結晶フィルタ
リングチャンネル７３を向いた方向に幅が次第に小さく
なるテーパー形状を有することができる。図19に示すよ
うに、結晶フィルタリングチャンネル７３を間に置いて
結晶化ソース領域７２と活性層領域７４がテーパーされ
た形状を有することもできる。図20に示すように、結晶
化ソース領域７２を活性層領域７４の両方に配置するこ
ともできる。この場合に、活性層領域には二つの結晶が
形成されるが、薄膜トランジスタの形成位置を調節して
薄膜トランジスタの動作特性に最も大きい影響を及ぼす
チャンネル領域が一つの結晶上に位置するようにすれ
ば、単結晶を用いる素子の特性を得る一方、活性層領域
の両方で結晶成長がなされるので、活性層領域を結晶化
するためにかかる時間を短縮することができる。図21に
示すように、結晶化ソース領域７２を２段階の構造で形
成すればフィルタリング効果を倍加し得る。また、必要
により結晶化ソース領域を図21に示された２段階以上の
多段階構造で構成することもできる。
晶フィルタリング構造を示す平面図である。結晶化ソー
ス領域７２は、活性層領域７４と同一幅の四角形状とな
っており、ＭＩＣ金属領域７１は活性層領域の幅と同一
であり、結晶フィルタリングチャンネル７３から一定の
距離を置くように結晶化ソース領域の一部に形成され
る。結晶フィルタリングチャンネル７３は、活性層領域
の幅の中央に位置するように形成される。図１２は、図
１１に示す構造と同一であり、ただし結晶フィルタリン
グチャンネル７３が活性層７４の幅方向にある一側面部
に位置するという点において差異がある。図１３に示す
ように、結晶化ソース領域７２のＭＩＣ金属領域７１
は、パターニングされた結晶化ソース領域７２の一部分
のみに形成されることができる。図１４に示すように、
結晶化ソース領域のＭＩＬ金属領域７１をパターニング
された活性層領域７４の幅よりも大きくすることができ
る。図１５に示すように、結晶化ソース領域７２は活性
層領域７４よりも小さな幅を有することもできる。図1
6、図１７に示すように、結晶化ソース領域７２は活性
層領域７４の角や側面に位置することもできる。図１8
に示すように、結晶化ソース領域７２は、結晶フィルタ
リングチャンネル７３を向いた方向に幅が次第に小さく
なるテーパー形状を有することができる。図19に示すよ
うに、結晶フィルタリングチャンネル７３を間に置いて
結晶化ソース領域７２と活性層領域７４がテーパーされ
た形状を有することもできる。図20に示すように、結晶
化ソース領域７２を活性層領域７４の両方に配置するこ
ともできる。この場合に、活性層領域には二つの結晶が
形成されるが、薄膜トランジスタの形成位置を調節して
薄膜トランジスタの動作特性に最も大きい影響を及ぼす
チャンネル領域が一つの結晶上に位置するようにすれ
ば、単結晶を用いる素子の特性を得る一方、活性層領域
の両方で結晶成長がなされるので、活性層領域を結晶化
するためにかかる時間を短縮することができる。図21に
示すように、結晶化ソース領域７２を２段階の構造で形
成すればフィルタリング効果を倍加し得る。また、必要
により結晶化ソース領域を図21に示された２段階以上の
多段階構造で構成することもできる。
【００３２】また、図22に示されたように、ＭＩＣ金属
層７１を長方形でないくさび形状で作ることができる。
ＭＩＣ金属層の先端を尖らす場合には、結晶フィルタの
効果をより向上させることができる。ＭＩＬＣ結晶成長
は、ＭＩＣソース金属の表面から垂直方向に成長する確
率が最も高いので、ＭＩＣ金属層が図２２に示すよう
に、くさび形状を有する場合には、結晶化過程において
シリコン結晶がＭＩＣソース金属層７１から放射状に成
長してフィルタリングチャンネル７３を向く結晶成分以
外の他の結晶成分はチャンネルを向かないようになり、
フィルタリングチャンネルで一つの結晶だけがフィルタ
リングされる確率が増大される効果がある。
層７１を長方形でないくさび形状で作ることができる。
ＭＩＣ金属層の先端を尖らす場合には、結晶フィルタの
効果をより向上させることができる。ＭＩＬＣ結晶成長
は、ＭＩＣソース金属の表面から垂直方向に成長する確
率が最も高いので、ＭＩＣ金属層が図２２に示すよう
に、くさび形状を有する場合には、結晶化過程において
シリコン結晶がＭＩＣソース金属層７１から放射状に成
長してフィルタリングチャンネル７３を向く結晶成分以
外の他の結晶成分はチャンネルを向かないようになり、
フィルタリングチャンネルで一つの結晶だけがフィルタ
リングされる確率が増大される効果がある。
【００３３】また、ＭＩＣ金属層７１が図22のくさび形
状でない点または結晶フィルタリングチャンネル７３方
向に延びる直線形状を有することができる。このような
場合にも、ＭＩＣ金属層からフィルタリングチャンネル
を向いて結晶成長が放射状に進行されるので、フィルタ
リング効果を向上させることができる。ＭＩＣ金属層か
らフィルタリングチャンネルを向いて結晶の放射状成長
を誘導するためには、フィルタリングチャンネルを向い
たＭＩＣ金属層の先端（ｔｉｐ）が１μｍ以内の幅を有
することが望ましい。
状でない点または結晶フィルタリングチャンネル７３方
向に延びる直線形状を有することができる。このような
場合にも、ＭＩＣ金属層からフィルタリングチャンネル
を向いて結晶成長が放射状に進行されるので、フィルタ
リング効果を向上させることができる。ＭＩＣ金属層か
らフィルタリングチャンネルを向いて結晶の放射状成長
を誘導するためには、フィルタリングチャンネルを向い
たＭＩＣ金属層の先端（ｔｉｐ）が１μｍ以内の幅を有
することが望ましい。
【００３４】本発明で用いる非晶質シリコンの低温単結
晶化方法は、大韓民国特許第２７６３７８号に記載され
た方法を用いて実行されることができる。本発明による
非晶質シリコンの結晶化方法において、結晶化のための
誘導金属物質としてＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａ
ｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔ
ｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔを含む一般の金属物質を
用いることができるが、結晶化誘導金属物質としてＮｉ
及びＰｄが効果的である。
晶化方法は、大韓民国特許第２７６３７８号に記載され
た方法を用いて実行されることができる。本発明による
非晶質シリコンの結晶化方法において、結晶化のための
誘導金属物質としてＮｉ、Ｐｄ、Ｔｉ、Ａｇ、Ａｕ、Ａ
ｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔ
ｒ、Ｒｕ、Ｒｈ、Ｃｄ及びＰｔを含む一般の金属物質を
用いることができるが、結晶化誘導金属物質としてＮｉ
及びＰｄが効果的である。
【００３５】以下では、上記で説明した単結晶フィルタ
リング技法を用いて薄膜トランジスタを製造する工程の
実施形態を図面を参照して説明する。 ＜実施形態１＞図２３〜図３３は、本発明により非晶質
シリコンを結晶化した後、トランジスタを製造する工程
を示した工程図である。
リング技法を用いて薄膜トランジスタを製造する工程の
実施形態を図面を参照して説明する。 ＜実施形態１＞図２３〜図３３は、本発明により非晶質
シリコンを結晶化した後、トランジスタを製造する工程
を示した工程図である。
【００３６】図２３と図２４は、それぞれガラス基板８
０上に適当な厚さの底部絶縁層８１を形成し、その上に
非晶質シリコン薄膜８２を形成してパターニングした状
態の断面図及び平面図である。底部絶縁層８１は、基板
から薄膜トランジスタの活性層を形成するシリコン薄膜
８２に汚染物質が拡散されることを防止するための目的
で形成されるが、場合によっては、非晶質シリコン薄膜
を底部絶縁層８１なしに基板上に直接形成することがで
きる。シリコン薄膜は、従来の方法を利用して形成され
るが、例えば低圧化学蒸着法、常圧化学蒸着法、ＰＥ
（ＰｌａｓｍａＥｎｈａｎｃｅｄ）ＣＶＤ法などを利用
することができる。
０上に適当な厚さの底部絶縁層８１を形成し、その上に
非晶質シリコン薄膜８２を形成してパターニングした状
態の断面図及び平面図である。底部絶縁層８１は、基板
から薄膜トランジスタの活性層を形成するシリコン薄膜
８２に汚染物質が拡散されることを防止するための目的
で形成されるが、場合によっては、非晶質シリコン薄膜
を底部絶縁層８１なしに基板上に直接形成することがで
きる。シリコン薄膜は、従来の方法を利用して形成され
るが、例えば低圧化学蒸着法、常圧化学蒸着法、ＰＥ
（ＰｌａｓｍａＥｎｈａｎｃｅｄ）ＣＶＤ法などを利用
することができる。
【００３７】基板上に形成された非晶質シリコン薄膜８
２は、フォトレジストなどのマスクを用いたエッチング
工程によりパターニングされ、図２４に示すように、結
晶化ソース領域８３、結晶フィルタリングチャンネル８
４及び活性層領域８５に対応する非晶質シリコンパター
ンを形成する。
２は、フォトレジストなどのマスクを用いたエッチング
工程によりパターニングされ、図２４に示すように、結
晶化ソース領域８３、結晶フィルタリングチャンネル８
４及び活性層領域８５に対応する非晶質シリコンパター
ンを形成する。
【００３８】次に、図２５及び図２６に示した通り、非
晶質シリコン薄膜をパターニングして形成された結晶化
ソース領域でＭＩＣ領域８６を形成する部分に、Ｎｉの
ようなＭＩＣソース金属層８７を蒸着させる。金属層を
蒸着する方法として基板全体に金属層を蒸着し、所望の
形状でパターニングする方法を用いることもできるが、
本発明の実施形態では、ＭＩＣ領域を除いた他の領域を
フォトレジストでマスキングした後、例えば低圧化学蒸
着法、常圧化学蒸着法、ＰＥ ＣＶＤ、スパッタリング
法、気相蒸着法などの方法を用いてＮｉのようなＭＩＣ
ソース金属を蒸着し、フォトレジストマスクを除去し、
ＭＩＣ領域８６上にＭＩＣソース金属層８７を形成す
る。前述に示すように、ＭＩＣソース金属層８７は結晶
フィルタリングチャンネル８４から一定の距離が離れる
ように形成される。
晶質シリコン薄膜をパターニングして形成された結晶化
ソース領域でＭＩＣ領域８６を形成する部分に、Ｎｉの
ようなＭＩＣソース金属層８７を蒸着させる。金属層を
蒸着する方法として基板全体に金属層を蒸着し、所望の
形状でパターニングする方法を用いることもできるが、
本発明の実施形態では、ＭＩＣ領域を除いた他の領域を
フォトレジストでマスキングした後、例えば低圧化学蒸
着法、常圧化学蒸着法、ＰＥ ＣＶＤ、スパッタリング
法、気相蒸着法などの方法を用いてＮｉのようなＭＩＣ
ソース金属を蒸着し、フォトレジストマスクを除去し、
ＭＩＣ領域８６上にＭＩＣソース金属層８７を形成す
る。前述に示すように、ＭＩＣソース金属層８７は結晶
フィルタリングチャンネル８４から一定の距離が離れる
ように形成される。
【００３９】ＭＩＣソース金属層が蒸着された後には、
図27及び図28に示された通り、基板全体を高炉内で熱処
理して非晶質シリコンを結晶化させる。結晶化熱処理
は、通常高炉を利用して４００〜６００℃、望ましくは
５００〜６００℃の温度に進行される。熱処理が進行さ
れることにより、ＭＩＣソース金属層の下部の非晶質シ
リコン層は、ＭＩＣにより多結晶化されてＭＩＣ領域８
６となり、ＭＩＣ領域と隣接した領域８８は、ＭＩＣ領
域から伝播されるＭＩＬＣにより結晶化が誘導されて多
結晶化される。領域８８のＭＩＬＣによる多結晶成長が
結晶フィルタリングチャンネル８４に到達すると、一定
の方向の結晶成分だけがフィルタリングチャンネル８４
を通過して薄膜トランジスタの活性層領域を形成する領
域８５では単結晶化が進行される。熱処理が進行される
ことに従って、活性層領域はフィルタリングチャンネル
に近い部分から結晶化が進行されるが、フィルタリング
された結晶成分が活性層領域の単結晶化を誘導しても、
特に結晶化の初期には活性層に単結晶と非晶質（または
多結晶）シリコンが混在する現象（図3,4,5参照）を示
し、結晶化が進行されることに従って単結晶成分が次第
に増加するようになる。本発明を利用して活性層領域を
結晶化する場合、結晶化に所要される時間を考慮して活
性層の単結晶成分が所定水準以上となる時点で結晶化工
程を終えることもできる。しかし、本発明による結晶フ
ィルタリング技法を用いる場合には、活性層が完全に単
結晶化しないとしても従来のＭＩＬＣによる多結晶化方
法に比べて、活性層の単結晶成分が大きく増加するので
結晶特性を画期的に向上させることができる。
図27及び図28に示された通り、基板全体を高炉内で熱処
理して非晶質シリコンを結晶化させる。結晶化熱処理
は、通常高炉を利用して４００〜６００℃、望ましくは
５００〜６００℃の温度に進行される。熱処理が進行さ
れることにより、ＭＩＣソース金属層の下部の非晶質シ
リコン層は、ＭＩＣにより多結晶化されてＭＩＣ領域８
６となり、ＭＩＣ領域と隣接した領域８８は、ＭＩＣ領
域から伝播されるＭＩＬＣにより結晶化が誘導されて多
結晶化される。領域８８のＭＩＬＣによる多結晶成長が
結晶フィルタリングチャンネル８４に到達すると、一定
の方向の結晶成分だけがフィルタリングチャンネル８４
を通過して薄膜トランジスタの活性層領域を形成する領
域８５では単結晶化が進行される。熱処理が進行される
ことに従って、活性層領域はフィルタリングチャンネル
に近い部分から結晶化が進行されるが、フィルタリング
された結晶成分が活性層領域の単結晶化を誘導しても、
特に結晶化の初期には活性層に単結晶と非晶質（または
多結晶）シリコンが混在する現象（図3,4,5参照）を示
し、結晶化が進行されることに従って単結晶成分が次第
に増加するようになる。本発明を利用して活性層領域を
結晶化する場合、結晶化に所要される時間を考慮して活
性層の単結晶成分が所定水準以上となる時点で結晶化工
程を終えることもできる。しかし、本発明による結晶フ
ィルタリング技法を用いる場合には、活性層が完全に単
結晶化しないとしても従来のＭＩＬＣによる多結晶化方
法に比べて、活性層の単結晶成分が大きく増加するので
結晶特性を画期的に向上させることができる。
【００４０】以上、本発明に用いられる結晶化熱処理方
法として高炉を利用した熱処理方法を説明したが、高温
ランプなどの光を利用した熱処理も可能である。光を利
用した結晶化熱処理方法の一つは基板全体に光を照射し
て一度に熱処理する方法であり、この方法を利用する場
合には工程が速くて単純ではあるが、ＭＩＬＣ領域以外
の領域でも光の照射により結晶核が生成されて単結晶成
長を阻害することができるという問題がある。
法として高炉を利用した熱処理方法を説明したが、高温
ランプなどの光を利用した熱処理も可能である。光を利
用した結晶化熱処理方法の一つは基板全体に光を照射し
て一度に熱処理する方法であり、この方法を利用する場
合には工程が速くて単純ではあるが、ＭＩＬＣ領域以外
の領域でも光の照射により結晶核が生成されて単結晶成
長を阻害することができるという問題がある。
【００４１】このような問題を解決する他の方法は、基
板の一部に光を照射して光照射領域を移動させて熱処理
する走査（ｓｃａｎｎｉｎｇ）方法である。走査方式を
用いる場合には、基板内に置かれる活性層の位置を調節
して光走査が始まる位置にＭＩＣソース金属が位置する
ようにすべきである。換言すれば、結晶成長方向と光走
査方向が一致するように設計されなければならない。場
合によっては、結晶性を高めるために、光を一度だけ走
査することでなく、重畳されたり、多段階または複数回
走査することもできる。光を利用する結晶化熱処理は、
光により得られる結晶化温度が高くて結晶成長の速度が
速くて結晶化度が優秀であるという利点がある。光を利
用した結晶化熱処理は、高炉を利用する熱処理に比べて
工程条件が難しいが、特性が優秀な単結晶シリコン薄膜
を得ることができるという側面で技術的重要性がある。
板の一部に光を照射して光照射領域を移動させて熱処理
する走査（ｓｃａｎｎｉｎｇ）方法である。走査方式を
用いる場合には、基板内に置かれる活性層の位置を調節
して光走査が始まる位置にＭＩＣソース金属が位置する
ようにすべきである。換言すれば、結晶成長方向と光走
査方向が一致するように設計されなければならない。場
合によっては、結晶性を高めるために、光を一度だけ走
査することでなく、重畳されたり、多段階または複数回
走査することもできる。光を利用する結晶化熱処理は、
光により得られる結晶化温度が高くて結晶成長の速度が
速くて結晶化度が優秀であるという利点がある。光を利
用した結晶化熱処理は、高炉を利用する熱処理に比べて
工程条件が難しいが、特性が優秀な単結晶シリコン薄膜
を得ることができるという側面で技術的重要性がある。
【００４２】以上で説明した方式の結晶化熱処理過程が
終了された後、必要により結晶化領域にエキシマレーザ
などの光を照射する熱処理や高炉を利用した高温熱処
理、ＲＴＡ、マイクロウェーブ等の２次熱処理を通じて
結晶性をより向上させることができる。
終了された後、必要により結晶化領域にエキシマレーザ
などの光を照射する熱処理や高炉を利用した高温熱処
理、ＲＴＡ、マイクロウェーブ等の２次熱処理を通じて
結晶性をより向上させることができる。
【００４３】ＭＩＬＣ薄膜の場合、追加で熱処理を行な
う場合、結晶性がさらに向上されることが知られてお
り、単結晶薄膜の場合にも、微細な欠陥が薄膜に存在す
るので追加の熱処理により結晶性の向上を期待すること
ができる。ＭＩＬＣにより得られた結晶は、針状形状の
微小結晶が集まって大きい結晶を構成する。ＭＩＬＣに
より結晶化されたシリコンは、従来のＳＰＣ法により得
られた多結晶シリコンに比べて欠陥が少ないが、微小な
欠陥を含んでいる。ＭＩＬＣにより得られた多結晶シリ
コンを９００℃の温度で３０分間熱処理を行うと、電子
移動度を２００ｃｍ2／Ｖｓ以上に高めることができ、
素子の大きさを小さくしてチャンネル領域内に存在する
結晶の数を少なくすれば、５００ｃｍ2／Ｖｓに近い電
子移動度を得ることができる。これは、ＭＩＬＣにより
形成された結晶内に存在する微細な欠陥が熱処理により
大きく減少されることができるということを示す。本発
明の方法により結晶化されたシリコン薄膜は、従来のＭ
ＩＬＣにより形成されたシリコン薄膜と異なって大部分
の結晶方向が同一の単結晶で構成されることができる
が、結晶化時間または条件により結晶内に微細な欠陥ま
たは結晶粒界が存在する。従って、本発明により形成さ
れたシリコン結晶薄膜も追加の熱処理により結晶特性が
大きく向上される。
う場合、結晶性がさらに向上されることが知られてお
り、単結晶薄膜の場合にも、微細な欠陥が薄膜に存在す
るので追加の熱処理により結晶性の向上を期待すること
ができる。ＭＩＬＣにより得られた結晶は、針状形状の
微小結晶が集まって大きい結晶を構成する。ＭＩＬＣに
より結晶化されたシリコンは、従来のＳＰＣ法により得
られた多結晶シリコンに比べて欠陥が少ないが、微小な
欠陥を含んでいる。ＭＩＬＣにより得られた多結晶シリ
コンを９００℃の温度で３０分間熱処理を行うと、電子
移動度を２００ｃｍ2／Ｖｓ以上に高めることができ、
素子の大きさを小さくしてチャンネル領域内に存在する
結晶の数を少なくすれば、５００ｃｍ2／Ｖｓに近い電
子移動度を得ることができる。これは、ＭＩＬＣにより
形成された結晶内に存在する微細な欠陥が熱処理により
大きく減少されることができるということを示す。本発
明の方法により結晶化されたシリコン薄膜は、従来のＭ
ＩＬＣにより形成されたシリコン薄膜と異なって大部分
の結晶方向が同一の単結晶で構成されることができる
が、結晶化時間または条件により結晶内に微細な欠陥ま
たは結晶粒界が存在する。従って、本発明により形成さ
れたシリコン結晶薄膜も追加の熱処理により結晶特性が
大きく向上される。
【００４４】薄膜トランジスタの基板をガラスで構成す
る場合には、ガラスの変形温度以上で高温２次熱処理を
することができないので、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ）やレーザを利用して２
次熱処理をするようになる。ＲＴＡを用いる場合、ガラ
スの変形温度である６００℃よりも高い温度である８０
０〜１１００℃の温度で短期間シリコン結晶を熱処理し
てシリコン薄膜の結晶性を向上させることができる。
る場合には、ガラスの変形温度以上で高温２次熱処理を
することができないので、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ）やレーザを利用して２
次熱処理をするようになる。ＲＴＡを用いる場合、ガラ
スの変形温度である６００℃よりも高い温度である８０
０〜１１００℃の温度で短期間シリコン結晶を熱処理し
てシリコン薄膜の結晶性を向上させることができる。
【００４５】レーザを利用した熱処理には連続波レーザ
（ｃｏｎｔｉｎｕｏｕｓ ｗａｖｅｌａｓｅｒ）やエキ
シマレーザを用いることが効率的である。エキシマレー
ザは、大部分の波長が２５０〜３５０ｎｍとしてガラス
基板では光吸収が起きず、シリコンでのみ光吸収が起き
るので、シリコン薄膜を瞬間的に熱処理することができ
る。レーザのエネルギーを調整すれば、シリコン薄膜を
瞬間的に溶融温度以上に加熱することが可能であるが、
本発明による結晶化方法により形成されたシリコン結晶
は良好な結晶性を有するので、シリコンの溶融温度以下
の温度で熱処理することがむしろ電子移動度を増加させ
る効果がある。
（ｃｏｎｔｉｎｕｏｕｓ ｗａｖｅｌａｓｅｒ）やエキ
シマレーザを用いることが効率的である。エキシマレー
ザは、大部分の波長が２５０〜３５０ｎｍとしてガラス
基板では光吸収が起きず、シリコンでのみ光吸収が起き
るので、シリコン薄膜を瞬間的に熱処理することができ
る。レーザのエネルギーを調整すれば、シリコン薄膜を
瞬間的に溶融温度以上に加熱することが可能であるが、
本発明による結晶化方法により形成されたシリコン結晶
は良好な結晶性を有するので、シリコンの溶融温度以下
の温度で熱処理することがむしろ電子移動度を増加させ
る効果がある。
【００４６】電子移動度が８０ｃｍ2／ＶｓであるＭＩ
ＬＣシリコン薄膜をレーザを利用して追加で熱処理をす
れば、電子移動度を２００ｃｍ2／Ｖｓ以上まで高める
ことができるが、この時使用されるエネルギー範囲は２
００〜３００ｍＪ／ｃｍ2である。本発明により形成さ
れたシリコン薄膜は、結晶フィルタリング技法により最
初から単結晶比率が高い状態で形成されるので、レーザ
照射によりシリコンの溶融が起きれば、むしろ結晶の特
性が劣化されるので、レーザによる追加熱処理は、シリ
コン溶融温度以下のエネルギーを用いることが必要であ
る。
ＬＣシリコン薄膜をレーザを利用して追加で熱処理をす
れば、電子移動度を２００ｃｍ2／Ｖｓ以上まで高める
ことができるが、この時使用されるエネルギー範囲は２
００〜３００ｍＪ／ｃｍ2である。本発明により形成さ
れたシリコン薄膜は、結晶フィルタリング技法により最
初から単結晶比率が高い状態で形成されるので、レーザ
照射によりシリコンの溶融が起きれば、むしろ結晶の特
性が劣化されるので、レーザによる追加熱処理は、シリ
コン溶融温度以下のエネルギーを用いることが必要であ
る。
【００４７】以上のような方法により結晶化された活性
層領域８５は、薄膜トランジスタの活性層を形成するた
めに用いられる。図29及び図30に示すように、単結晶化
された活性層領域上に、例えば低圧化学蒸着法、常圧化
学蒸着法、ＰＥ ＣＶＤ、スパッタリング法、気相蒸着
法などの方法を利用してゲート絶縁層及びゲート電極層
を蒸着した後、これをフォトレジスト等でパターニング
した後、エッチングしてゲート絶縁層８９及びゲート電
極９０が形成される。ゲート電極物質としては、Ａｌ、
Ａｕ、Ａｇ等の金属とドープされたポリシリコンなどの
導電性材料を用いることができる。
層領域８５は、薄膜トランジスタの活性層を形成するた
めに用いられる。図29及び図30に示すように、単結晶化
された活性層領域上に、例えば低圧化学蒸着法、常圧化
学蒸着法、ＰＥ ＣＶＤ、スパッタリング法、気相蒸着
法などの方法を利用してゲート絶縁層及びゲート電極層
を蒸着した後、これをフォトレジスト等でパターニング
した後、エッチングしてゲート絶縁層８９及びゲート電
極９０が形成される。ゲート電極物質としては、Ａｌ、
Ａｕ、Ａｇ等の金属とドープされたポリシリコンなどの
導電性材料を用いることができる。
【００４８】ゲート絶縁膜及びゲート電極が形成された
後、図３１に示すように、薄膜トランジスタのソース及
びドレインを形成するために不純物をドープする。不純
物ドープを、例えば燐（Ｐ）、ボロン（Ｂ）等の元素を
イオン質量ドープ（ＩｏｎＭａｓｓ Ｄｏｐｉｎｇ）
法、またはインプランティング法（Ｉｍｐｌａｎｔｉｎ
ｇ）により注入する。不純物ドープ後、ドーパント活性
化のための熱処理を従来の技術により実行する。
後、図３１に示すように、薄膜トランジスタのソース及
びドレインを形成するために不純物をドープする。不純
物ドープを、例えば燐（Ｐ）、ボロン（Ｂ）等の元素を
イオン質量ドープ（ＩｏｎＭａｓｓ Ｄｏｐｉｎｇ）
法、またはインプランティング法（Ｉｍｐｌａｎｔｉｎ
ｇ）により注入する。不純物ドープ後、ドーパント活性
化のための熱処理を従来の技術により実行する。
【００４９】活性層の不純物注入及びアニールが終了さ
れると、図32に示すように、基板上に従来の技術を利用
してコンタクト絶縁層９１を形成し、これをパターニン
グしてコンタクトホール９２を形成する。コンタクト絶
縁層としてはシリコン酸化膜、シリコン窒化膜などが使
用されることができ、蒸着方法としてスパッタリング
法、気相蒸着法、低圧化学蒸着法、常圧化学蒸着法、Ｐ
Ｅ ＣＶＤなどの方法を利用することができる。
れると、図32に示すように、基板上に従来の技術を利用
してコンタクト絶縁層９１を形成し、これをパターニン
グしてコンタクトホール９２を形成する。コンタクト絶
縁層としてはシリコン酸化膜、シリコン窒化膜などが使
用されることができ、蒸着方法としてスパッタリング
法、気相蒸着法、低圧化学蒸着法、常圧化学蒸着法、Ｐ
Ｅ ＣＶＤなどの方法を利用することができる。
【００５０】次に、図３３に示すように、導電性材料を
従来の技術により蒸着し、パターニング、エッチングし
てソース及びドレインのコンタクト電極９３を形成して
薄膜トランジスタが完成される。実際の画素電極に使用
されるＴＦＴの場合には、以後にピクセル電極を形成す
るための工程を経るようになる。
従来の技術により蒸着し、パターニング、エッチングし
てソース及びドレインのコンタクト電極９３を形成して
薄膜トランジスタが完成される。実際の画素電極に使用
されるＴＦＴの場合には、以後にピクセル電極を形成す
るための工程を経るようになる。
【００５１】このような過程を経て製造された薄膜トラ
ンジスタは、多結晶シリコンを用いる従来の薄膜トラン
ジスタに比べて電子移動度がより高く、漏れ電流も小さ
いだけでなく、長時間の駆動にも特性が劣悪とならない
ので、より向上された動作特性を期待することができ
る。また、単結晶特性を有する活性層を用いて薄膜トラ
ンジスタを製造すれば、多結晶シリコン薄膜では具現で
きない多様な半導体素子を薄膜トランジスタに集積させ
ることが可能であり、ディスプレイ装置に追加的な機能
を付加して具現することが可能となる。
ンジスタは、多結晶シリコンを用いる従来の薄膜トラン
ジスタに比べて電子移動度がより高く、漏れ電流も小さ
いだけでなく、長時間の駆動にも特性が劣悪とならない
ので、より向上された動作特性を期待することができ
る。また、単結晶特性を有する活性層を用いて薄膜トラ
ンジスタを製造すれば、多結晶シリコン薄膜では具現で
きない多様な半導体素子を薄膜トランジスタに集積させ
ることが可能であり、ディスプレイ装置に追加的な機能
を付加して具現することが可能となる。
【００５２】以下、本発明の第１実施形態に基づいて本
発明の他の実施形態を説明する。以下、実施形態の説明
で別に説明されていない工程及び技術内容は、実施形態
１の場合と同一なものであると理解されるべきである。
発明の他の実施形態を説明する。以下、実施形態の説明
で別に説明されていない工程及び技術内容は、実施形態
１の場合と同一なものであると理解されるべきである。
【００５３】＜実施形態２＞図３４は、本発明の他の実
施形態を示す部分断面図である。図２３〜図３３を参照
して説明した本発明の実施形態では、図２３、図２４に
示すように、非晶質シリコン薄膜をパターニングして結
晶化ソース領域８３、結晶フィルタリングチャンネル８
４、活性層領域８５などを形成した後、結晶化ソース領
域の一部にＭＩＣソース金属層８７を形成した。しか
し、図34の実施形態では、底部絶縁層８１にＭＩＣソー
ス金属層９４を先ず形成した後、非晶質シリコン薄膜を
蒸着させ、これをパターニングして結晶化ソース領域９
５、結晶フィルタリングチャンネル９６、活性層領域９
７を形成する。図34のような構造を本発明の実施形態１
と同様の方式で熱処理すれば実施形態１と同一の結果を
得ることができる。従って、本発明でＭＩＣ金属層と非
晶質シリコン薄膜を形成するステップは、本発明の範囲
内で順序を変えることができる。
施形態を示す部分断面図である。図２３〜図３３を参照
して説明した本発明の実施形態では、図２３、図２４に
示すように、非晶質シリコン薄膜をパターニングして結
晶化ソース領域８３、結晶フィルタリングチャンネル８
４、活性層領域８５などを形成した後、結晶化ソース領
域の一部にＭＩＣソース金属層８７を形成した。しか
し、図34の実施形態では、底部絶縁層８１にＭＩＣソー
ス金属層９４を先ず形成した後、非晶質シリコン薄膜を
蒸着させ、これをパターニングして結晶化ソース領域９
５、結晶フィルタリングチャンネル９６、活性層領域９
７を形成する。図34のような構造を本発明の実施形態１
と同様の方式で熱処理すれば実施形態１と同一の結果を
得ることができる。従って、本発明でＭＩＣ金属層と非
晶質シリコン薄膜を形成するステップは、本発明の範囲
内で順序を変えることができる。
【００５４】＜実施形態３＞実施形態１においては、結
晶化ソース領域８３のＭＩＣ領域８６上にＭＩＣ誘導
（ｓｏｕｒｃｅ）金属層８７を蒸着する方法を使用した
が、ＭＩＣ領域に金属層を蒸着させる方法の代りにＭＩ
Ｃ誘導金属をインプラントする方法を用いることもでき
る。この場合、ＭＩＣ領域以外の部分をフォトレジスト
でマスキングしてＮｉのような金属ソースをインプラン
ティングした後、マスクとして使用されたフォトレジス
トを除去すれば、ＭＩＣ領域のみにＮｉが注入されるよ
うになる。ソース金属を注入した後、実施形態１と同一
の工程を経て単結晶活性層を有する薄膜トランジスタを
製造することができる。
晶化ソース領域８３のＭＩＣ領域８６上にＭＩＣ誘導
（ｓｏｕｒｃｅ）金属層８７を蒸着する方法を使用した
が、ＭＩＣ領域に金属層を蒸着させる方法の代りにＭＩ
Ｃ誘導金属をインプラントする方法を用いることもでき
る。この場合、ＭＩＣ領域以外の部分をフォトレジスト
でマスキングしてＮｉのような金属ソースをインプラン
ティングした後、マスクとして使用されたフォトレジス
トを除去すれば、ＭＩＣ領域のみにＮｉが注入されるよ
うになる。ソース金属を注入した後、実施形態１と同一
の工程を経て単結晶活性層を有する薄膜トランジスタを
製造することができる。
【００５５】＜実施形態４＞実施形態１では、パターニ
ングされた非晶質シリコンのＭＩＣ領域８６上にＭＩＣ
ソース金属層８７を蒸着し（図25参照）、熱処理を行っ
た後、ゲート絶縁層８９及びゲート電極９０を形成（図
29参照）したが、本実施形態では、図35に示すように、
非晶質シリコン薄膜を結晶化ソース領域１００、結晶フ
ィルタリングチャンネル１０１、活性層領域１０２をパ
ターニング形成した後、ゲート絶縁層１０３を蒸着し、
その上にフォトレジストＰＲを形成する方法を用いる。
ングされた非晶質シリコンのＭＩＣ領域８６上にＭＩＣ
ソース金属層８７を蒸着し（図25参照）、熱処理を行っ
た後、ゲート絶縁層８９及びゲート電極９０を形成（図
29参照）したが、本実施形態では、図35に示すように、
非晶質シリコン薄膜を結晶化ソース領域１００、結晶フ
ィルタリングチャンネル１０１、活性層領域１０２をパ
ターニング形成した後、ゲート絶縁層１０３を蒸着し、
その上にフォトレジストＰＲを形成する方法を用いる。
【００５６】その後、ＭＩＣ領域を形成するためのパタ
ーンをフォトレジストに形成し、フォトレジストをマス
クとしてＭＩＣ領域を覆っているゲート絶縁層１０３を
エッチングすると、開口部１０５が形成される。その
後、基板全体にＭＩＣ誘導金属層を蒸着またはイオン注
入などの方法により形成し、フォトレジストを除去する
と、図３６に示すように、ＭＩＣ領域上にＭＩＣソース
金属層１０６が形成されるようになる。
ーンをフォトレジストに形成し、フォトレジストをマス
クとしてＭＩＣ領域を覆っているゲート絶縁層１０３を
エッチングすると、開口部１０５が形成される。その
後、基板全体にＭＩＣ誘導金属層を蒸着またはイオン注
入などの方法により形成し、フォトレジストを除去する
と、図３６に示すように、ＭＩＣ領域上にＭＩＣソース
金属層１０６が形成されるようになる。
【００５７】図３７に示すように、結晶化熱処理が行わ
れ、ゲート絶縁層１０３の上にゲート電極層１０７を形
成し、ゲート電極の形状でパターニングすると、図38の
ような構造を得ることができる。以下、実施形態１の図
31以下と同一の工程を経て単結晶薄膜トランジスタが製
造される。
れ、ゲート絶縁層１０３の上にゲート電極層１０７を形
成し、ゲート電極の形状でパターニングすると、図38の
ような構造を得ることができる。以下、実施形態１の図
31以下と同一の工程を経て単結晶薄膜トランジスタが製
造される。
【００５８】＜実施形態５＞本実施形態では、実施形態
４の変形された形状であって、実施形態４の図37の結晶
化熱処理を実行する以前にゲート電極１０７を形成する
図３８の工程をまず実行する。これは本発明で結晶化熱
処理が４００〜６００℃の比較的低温で進行されるの
で、ゲート電極を形成した後でも結晶化熱処理が可能で
あるためである。
４の変形された形状であって、実施形態４の図37の結晶
化熱処理を実行する以前にゲート電極１０７を形成する
図３８の工程をまず実行する。これは本発明で結晶化熱
処理が４００〜６００℃の比較的低温で進行されるの
で、ゲート電極を形成した後でも結晶化熱処理が可能で
あるためである。
【００５９】＜実施形態６＞本実施形態では、結晶化ソ
ース領域１１０、結晶フィルタリングチャンネル１１
１、活性層領域１１２がパターニング形成された非晶質
シリコン薄膜に、ＭＩＣ誘導金属層を形成する以前に図
３９aに示すように、活性層領域の所定の位置にゲート
絶縁層１１３及びゲート電極１１４をまず形成する。そ
の以後に、実施形態１と同一の方法により図３９bに示
すように、結晶化ソース領域１１０のＭＩＣ領域上にＭ
ＩＣソース金属層１１５を蒸着させる。
ース領域１１０、結晶フィルタリングチャンネル１１
１、活性層領域１１２がパターニング形成された非晶質
シリコン薄膜に、ＭＩＣ誘導金属層を形成する以前に図
３９aに示すように、活性層領域の所定の位置にゲート
絶縁層１１３及びゲート電極１１４をまず形成する。そ
の以後に、実施形態１と同一の方法により図３９bに示
すように、結晶化ソース領域１１０のＭＩＣ領域上にＭ
ＩＣソース金属層１１５を蒸着させる。
【００６０】ＭＩＣソース金属層が形成された後、結晶
化熱処理を行って活性層領域１１２を結晶化し、ゲート
電極１１４をマスクとして結晶化された活性層領域に不
純物を注入してソース及びドレイン領域を形成して薄膜
トランジスタが製造される。
化熱処理を行って活性層領域１１２を結晶化し、ゲート
電極１１４をマスクとして結晶化された活性層領域に不
純物を注入してソース及びドレイン領域を形成して薄膜
トランジスタが製造される。
【００６１】＜実施形態７＞本実施形態では、実施形態
５または実施形態６の方法で結晶化ソース領域１２０、
結晶フィルタリングチャンネル１２１、活性化領域１２
２がパターニング形成された非晶質シリコン薄膜上に、
ＭＩＣソース金属層１２３及びゲート絶縁層１２４及び
ゲート電極１２５が形成させる（図４０ａ）。その後、
図３１と連関付けて説明された同一の方法により活性層
領域１２２に不純物を注入してソース領域１２２Ｓ、チ
ャンネル領域１２２Ｃ及びドレイン領域１２２Ｄが形成
させる（図４０b）。次いで、実施形態１と同一の条件
で熱処理して活性層を結晶化させる（図４０ｃ）。
５または実施形態６の方法で結晶化ソース領域１２０、
結晶フィルタリングチャンネル１２１、活性化領域１２
２がパターニング形成された非晶質シリコン薄膜上に、
ＭＩＣソース金属層１２３及びゲート絶縁層１２４及び
ゲート電極１２５が形成させる（図４０ａ）。その後、
図３１と連関付けて説明された同一の方法により活性層
領域１２２に不純物を注入してソース領域１２２Ｓ、チ
ャンネル領域１２２Ｃ及びドレイン領域１２２Ｄが形成
させる（図４０b）。次いで、実施形態１と同一の条件
で熱処理して活性層を結晶化させる（図４０ｃ）。
【００６２】活性層の結晶化過程において、ソース領域
及びドレイン領域に注入された不純物が活性化されるよ
うになるが、これは本発明で用いる活性層領域の結晶化
条件と不純物の活性化条件とが相互類似するためであ
る。本実施形態の工程を用いる場合には、活性層の結晶
化と不純物の活性化が一つの工程で行われることができ
るので工程が単純となるという利点がある。
及びドレイン領域に注入された不純物が活性化されるよ
うになるが、これは本発明で用いる活性層領域の結晶化
条件と不純物の活性化条件とが相互類似するためであ
る。本実施形態の工程を用いる場合には、活性層の結晶
化と不純物の活性化が一つの工程で行われることができ
るので工程が単純となるという利点がある。
【００６３】＜実施形態８＞図４１a及び図４１bは、実
施形態１の図２５及び図２６のＭＩＣソース金属層を形
成するステップで、活性層領域１３３の両端にＭＩＣソ
ース金属層１３４、１３５を形成する実施形態の部分断
面図及び平面図である。ゲート電極１３６は前述に示す
ように、活性層領域１３３の結晶化熱処理の以前または
以後に形成されることができる。図41A及び図41Bに示す
ように、ＭＩＣソース金属層１３４、１３５を形成した
後、基板を熱処理すれば結晶フィルタリングチャンネル
１３２側の活性層領域１３３’は単結晶化が進行され、
反対側の活性層領域１３３”ではＭＩＣソース金属層１
３５からＭＩＬＣによる多結晶化が進行される。単結晶
領域１３３’と多結晶領域１３３”とは、熱処理過程に
おいて相互成長して活性層領域内で接して結晶境界面１
３７を形成するようになる。
施形態１の図２５及び図２６のＭＩＣソース金属層を形
成するステップで、活性層領域１３３の両端にＭＩＣソ
ース金属層１３４、１３５を形成する実施形態の部分断
面図及び平面図である。ゲート電極１３６は前述に示す
ように、活性層領域１３３の結晶化熱処理の以前または
以後に形成されることができる。図41A及び図41Bに示す
ように、ＭＩＣソース金属層１３４、１３５を形成した
後、基板を熱処理すれば結晶フィルタリングチャンネル
１３２側の活性層領域１３３’は単結晶化が進行され、
反対側の活性層領域１３３”ではＭＩＣソース金属層１
３５からＭＩＬＣによる多結晶化が進行される。単結晶
領域１３３’と多結晶領域１３３”とは、熱処理過程に
おいて相互成長して活性層領域内で接して結晶境界面１
３７を形成するようになる。
【００６４】前述に示すように、結晶境界面は結晶化ソ
ース金属が残留して素子のチャンネル領域に結晶境界面
１３７が位置する場合には薄膜トランジスタの動作特性
を低下させることができる。しかし、本実施形態におい
て、チャンネル領域の位置（即ち、ゲート電極１３６の
位置）を活性層領域内で調節すれば、結晶境界面１３７
がチャンネル領域の外部に位置し、チャンネル領域が単
結晶領域１３３’内に位置するようにすることができ
る。従って、本実施形態の方法を使用すれば、薄膜トラ
ンジスタのチャンネル領域が単結晶で構成されて優秀な
動作特性を維持しながら、活性層領域の結晶化に所要さ
れる時間を大きく短縮させることができる。
ース金属が残留して素子のチャンネル領域に結晶境界面
１３７が位置する場合には薄膜トランジスタの動作特性
を低下させることができる。しかし、本実施形態におい
て、チャンネル領域の位置（即ち、ゲート電極１３６の
位置）を活性層領域内で調節すれば、結晶境界面１３７
がチャンネル領域の外部に位置し、チャンネル領域が単
結晶領域１３３’内に位置するようにすることができ
る。従って、本実施形態の方法を使用すれば、薄膜トラ
ンジスタのチャンネル領域が単結晶で構成されて優秀な
動作特性を維持しながら、活性層領域の結晶化に所要さ
れる時間を大きく短縮させることができる。
【００６５】＜実施形態９＞図４２は、実施形態１の図
２７及び図２８に示すように、活性層領域８５（図４２
の１４３）を結晶化した後、活性層領域をフォトレジス
トなどを用いてパターニングして周縁部を除去し、中間
領域１４４のみを薄膜トランジスタの活性層領域として
用いる実施形態を示す。本実施形態において、周縁部を
除去する理由は、活性層の結晶化過程において活性化誘
導金属や金属シリサイドなどの不純物が周縁部に残留し
て結晶領域の電気的特性が劣化される可能性があるため
である。周縁部のエッチング前に単結晶領域の追加熱処
理を行なわない場合には、エキシマレーザなどの光を照
射したり、高炉を用いた高温熱処理、ＲＴＡ、マイクロ
ウェーブ等の追加熱処理を行なって薄膜の結晶性をより
向上させることができる。
２７及び図２８に示すように、活性層領域８５（図４２
の１４３）を結晶化した後、活性層領域をフォトレジス
トなどを用いてパターニングして周縁部を除去し、中間
領域１４４のみを薄膜トランジスタの活性層領域として
用いる実施形態を示す。本実施形態において、周縁部を
除去する理由は、活性層の結晶化過程において活性化誘
導金属や金属シリサイドなどの不純物が周縁部に残留し
て結晶領域の電気的特性が劣化される可能性があるため
である。周縁部のエッチング前に単結晶領域の追加熱処
理を行なわない場合には、エキシマレーザなどの光を照
射したり、高炉を用いた高温熱処理、ＲＴＡ、マイクロ
ウェーブ等の追加熱処理を行なって薄膜の結晶性をより
向上させることができる。
【００６６】
【発明の効果】本発明のＭＩＬＣを利用した結晶フィル
タリング技法を利用すれば、４００〜６００℃の比較的
低温で薄膜トランジスタの活性層領域に単結晶を成長さ
せることができる。本発明による低温結晶化方法はガラ
ス等で構成されるディスプレイ基板に、変形を起こさな
い温度範囲内で高炉などを用いて多量の基板を同時に熱
処理することができるので、生産性を高めることができ
るという効果を有する。
タリング技法を利用すれば、４００〜６００℃の比較的
低温で薄膜トランジスタの活性層領域に単結晶を成長さ
せることができる。本発明による低温結晶化方法はガラ
ス等で構成されるディスプレイ基板に、変形を起こさな
い温度範囲内で高炉などを用いて多量の基板を同時に熱
処理することができるので、生産性を高めることができ
るという効果を有する。
【００６７】本発明により製造された薄膜トランジスタ
は、従来の多結晶シリコンを用いた薄膜トランジスタに
比べて電子移動度がさらに高くて漏れ電流も小さいだけ
でなく、長時間の駆動にも特性が劣らず、より向上され
た動作特性を有する。また、従来の多結晶シリコン薄膜
では具現できなかった多様な半導体素子の集積も可能で
あって、ディスプレイ装置に追加的な機能を付加して具
現することが可能となる。
は、従来の多結晶シリコンを用いた薄膜トランジスタに
比べて電子移動度がさらに高くて漏れ電流も小さいだけ
でなく、長時間の駆動にも特性が劣らず、より向上され
た動作特性を有する。また、従来の多結晶シリコン薄膜
では具現できなかった多様な半導体素子の集積も可能で
あって、ディスプレイ装置に追加的な機能を付加して具
現することが可能となる。
【００６８】本発明の結晶フィルタリング技法により結
晶化されたシリコン薄膜を含む素子は、漏れ電流の発生
を最小化し、電子移動度が最大化され、素子の使用領域
に制限を受けない。本発明により形成されたシリコン薄
膜を含む素子は、例えば、液晶表示素子の駆動回路、ピ
クセルＴＦＴ、ＣＰＵ等に使用されることができるが、
これらの使用範囲に限定されるのではない。特に、本発
明による薄膜トランジスタは、液晶表示素子（ＬＣＤ）
の駆動回路素子あるいはピクセル薄膜トランジスタとし
て效果的に使用されることができる。
晶化されたシリコン薄膜を含む素子は、漏れ電流の発生
を最小化し、電子移動度が最大化され、素子の使用領域
に制限を受けない。本発明により形成されたシリコン薄
膜を含む素子は、例えば、液晶表示素子の駆動回路、ピ
クセルＴＦＴ、ＣＰＵ等に使用されることができるが、
これらの使用範囲に限定されるのではない。特に、本発
明による薄膜トランジスタは、液晶表示素子（ＬＣＤ）
の駆動回路素子あるいはピクセル薄膜トランジスタとし
て效果的に使用されることができる。
【００６９】以上で本発明の好適な実施形態を図示して
説明したが、本発明は前記の実施形態に限定されず、以
下請求範囲で請求する本発明の要旨を逸脱しない範囲内
で、当該発明が属する技術分野で通常の知識を有した者
ならば誰しも種々の変更実施が可能であろう。
説明したが、本発明は前記の実施形態に限定されず、以
下請求範囲で請求する本発明の要旨を逸脱しない範囲内
で、当該発明が属する技術分野で通常の知識を有した者
ならば誰しも種々の変更実施が可能であろう。
【図１】（ａ）乃至（ｄ）は、ＭＩＬＣにより薄膜トラ
ンジスタの活性層を結晶化させる従来技術の工程を示す
断面図である。
ンジスタの活性層を結晶化させる従来技術の工程を示す
断面図である。
【図２】（ａ）乃至（ｃ）は、ＭＩＬＣ領域の結晶化過
程を示す透過電子顕微鏡写真及び図である。
程を示す透過電子顕微鏡写真及び図である。
【図３】 結晶フィルタを通過してＭＩＬＣが進行され
る過程を示す暗視野光学顕微鏡写真及び図である。
る過程を示す暗視野光学顕微鏡写真及び図である。
【図４】 結晶フィルタを通過してＭＩＬＣが進行され
る過程を示す暗視野光学顕微鏡写真及び図である。
る過程を示す暗視野光学顕微鏡写真及び図である。
【図５】 結晶フィルタを通過してＭＩＬＣが進行され
る過程を示す暗視野光学顕微鏡写真及び図である。
る過程を示す暗視野光学顕微鏡写真及び図である。
【図６】 結晶フィルタを通過してＭＩＬＣが進行され
る過程を示す暗視野光学顕微鏡写真及び図面である。
る過程を示す暗視野光学顕微鏡写真及び図面である。
【図７】 結晶フィルタを通過してＭＩＬＣが進行され
る過程を示す暗視野光学顕微鏡写真及び図面である。
る過程を示す暗視野光学顕微鏡写真及び図面である。
【図８】 結晶フィルタを通過してＭＩＬＣが進行され
る過程を示す暗視野光学顕微鏡写真及び図面である。
る過程を示す暗視野光学顕微鏡写真及び図面である。
【図９】（ａ）及び（ｂ）は、従来の技術により結晶化
された活性層のチャンネル領域及び周辺部の結晶状態を
示す図である。
された活性層のチャンネル領域及び周辺部の結晶状態を
示す図である。
【図１０】（ａ）及び（ｂ）は、本発明の方法により結
晶化された活性層のチャンネル領域及び周辺部の結晶状
態を示す図である。
晶化された活性層のチャンネル領域及び周辺部の結晶状
態を示す図である。
【図１１】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１２】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１３】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１４】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１５】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１６】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１７】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１８】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図１９】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図２０】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図２１】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図２２】 本発明で使用される結晶フィルタの多様な
構造及び位置を例示する図である。
構造及び位置を例示する図である。
【図２３】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図２４】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図２５】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図２６】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図２７】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図２８】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図２９】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図３０】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図３１】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図３２】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図３３】 本発明の一実施形態により薄膜トランジス
タを製造する工程を示す図である。
タを製造する工程を示す図である。
【図３４】 本発明の他の実施形態により薄膜トランジ
スタを製造する工程を示す図である。
スタを製造する工程を示す図である。
【図３５】 本発明のさらに他の実施形態により薄膜ト
ランジスタを製造する工程を示す断面図である。
ランジスタを製造する工程を示す断面図である。
【図３６】 本発明のさらに他の実施形態により薄膜ト
ランジスタを製造する工程を示す断面図である。
ランジスタを製造する工程を示す断面図である。
【図３７】 本発明のさらに他の実施形態により薄膜ト
ランジスタを製造する工程を示す断面図である。
ランジスタを製造する工程を示す断面図である。
【図３８】 本発明のさらに他の実施形態により薄膜ト
ランジスタを製造する工程を示す断面図である。
ランジスタを製造する工程を示す断面図である。
【図３９】（ａ）及び（ｂ）は、本発明のさらに他の実
施形態により薄膜トランジスタを製造する工程を示す断
面図である。
施形態により薄膜トランジスタを製造する工程を示す断
面図である。
【図４０】（ａ）乃至（ｃ）は、本発明のさらに他の実
施形態により薄膜トランジスタを製造する工程を示す断
面図である。
施形態により薄膜トランジスタを製造する工程を示す断
面図である。
【図４１】（ａ）及び（ｂ）は、本発明のさらに他の実
施形態により薄膜トランジスタを製造する工程を示す断
面図及び平面図である。
施形態により薄膜トランジスタを製造する工程を示す断
面図及び平面図である。
【図４２】 本発明のさらに他の実施形態により薄膜ト
ランジスタを製造する工程を示す平面図である。
ランジスタを製造する工程を示す平面図である。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 21/26 Ｆ 29/786 (72)発明者 イ ソク ウン 大韓民国 インチョン ナムドン−ク ガ ンソク４−ドン 893−１ ウスン アパ ートメント ２−1009 Ｆターム(参考） 2H092 HA28 JA10 JA32 JA41 JB56 KA05 MA27 MA29 MA30 NA21 NA26 5F052 AA02 AA11 AA17 AA24 BB07 CA04 DA02 DB01 DB02 DB03 DB05 FA03 FA06 FA19 HA06 JA01 5F110 AA01 AA14 BB02 BB11 CC02 DD02 DD11 EE02 EE03 EE09 EE43 EE44 EE45 FF27 FF28 FF29 FF30 FF32 GG02 GG13 GG44 GG45 GG47 HJ01 HJ12 HJ13 HJ23 NN02 NN23 NN24 NN33 NN34 NN35 NN72 PP01 PP02 PP03 PP04 PP05 PP24 PP27 PP29 PP34
Claims (45)
- 【請求項１】 薄膜トランジスタの活性層を構成するシ
リコン薄膜を結晶化する方法において、 （ａ）基板上に非晶質シリコン薄膜を形成するステップ
と、 （ｂ）前記非晶質シリコン薄膜をパターニングして、Ｍ
ＩＣソース金属を含む結晶化ソース領域、活性層領域、
及び前記結晶化ソース領域と前記活性層領域とを連結す
るフィルタリングチャンネルを形成するステップと、 （ｃ）前記パターニングされた非晶質シリコン薄膜を熱
処理し、前記結晶化ソース領域及び前記活性層領域を結
晶化させるステップとを含むシリコン薄膜結晶化方法。 - 【請求項２】 前記フィルタリングチャンネルの幅が、
０．１〜２０・であることを特徴とする請求項１に記載
のシリコン薄膜結晶化方法。 - 【請求項３】 前記結晶化ソース領域で、前記ＭＩＣソ
ース金属が、前記フィルタリングチャンネルから２〜５
０・離隔された部分に形成されることを特徴とする請求
項１に記載のシリコン薄膜結晶化方法。 - 【請求項４】 前記基板が、ガラスまたは石英で形成さ
れることを特徴とする請求項１に記載のシリコン薄膜結
晶化方法。 - 【請求項５】 前記ステップ（ａ）の前に、シリコン酸
化物またはシリコン窒化物の絶縁層を前記基板上に形成
するステップを含むことを特徴とする請求項１に記載の
シリコン薄膜結晶化方法。 - 【請求項６】 前記ＭＩＣソース金属としてＮｉ、Ｐ
ｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃ
ｏ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄまたは
Ｐｔ中の少なくとも一つを含むことを特徴とする請求項
１に記載のシリコン薄膜結晶化方法。 - 【請求項７】 前記ＭＩＣソース金属が、蒸着、スパッ
タリング、ＣＶＤ、コーティングまたはイオン注入法を
用いて形成されることを特徴とする請求項６に記載のシ
リコン薄膜結晶化方法。 - 【請求項８】 前記ＭＩＣソース金属が、１〜２００Å
の厚さで形成されることを特徴とする請求項６に記載の
シリコン薄膜結晶化方法。 - 【請求項９】 前記ステップ（ｃ）の熱処理が、高炉内
で行われることを特徴とする請求項１に記載のシリコン
薄膜結晶化方法。 - 【請求項１０】 前記熱処理が、４００〜６００℃の温
度で行われることを特徴とする請求項９に記載のシリコ
ン薄膜結晶化方法。 - 【請求項１１】 前記ステップ（ｃ）の熱処理が、光を
走査する方式で行われることを特徴とする請求項１に記
載のシリコン薄膜結晶化方法。 - 【請求項１２】 前記光の走査が、前記結晶化ソース領
域の前記ＭＩＣ金属が形成された部分から進行されるこ
とを特徴とする請求項１１に記載のシリコン薄膜結晶化
方法。 - 【請求項１３】 前記ステップ（ｃ）の後に、高温ラン
プを利用した高速熱処理またはエキシマレーザを利用し
た追加熱処理が実行されることを特徴とする請求項１に
記載のシリコン薄膜結晶化方法。 - 【請求項１４】 前記追加熱処理が、シリコンの溶融温
度以下で実行されることを特徴とする請求項１に記載の
シリコン薄膜結晶化方法。 - 【請求項１５】 前記ステップ（ｃ）の熱処理過程によ
り、前記結晶化ソース領域は、前記ＭＩＣソース金属に
より多結晶化され、前記活性層領域は、前記結晶化ソー
ス領域から前記フィルタリングチャンネルを通過して伝
播されるＭＩＬＣ現象により単結晶化が進行されること
を特徴とする請求項１に記載のシリコン薄膜結晶化方
法。 - 【請求項１６】 前記活性層領域が、所定水準以上に単
結晶化が進行された時、前記熱処理過程を終えることを
特徴とする請求項１５に記載のシリコン薄膜結晶化方
法。 - 【請求項１７】 前記結晶化ソース領域は、前記活性層
領域の両側にそれぞれ形成され、各前記結晶化ソース領
域は、前記フィルタリングチャンネルにより前記活性層
領域に連結されることを特徴とする請求項１に記載のシ
リコン薄膜結晶化方法。 - 【請求項１８】 前記結晶化ソース領域は、前記フィル
タリングチャンネルにより２つ以上直列に接続された多
段構造を有することを特徴とする請求項１に記載のシリ
コン薄膜結晶化方法。 - 【請求項１９】 前記結晶化ソース領域が、前記活性層
領域の側面に形成されることを特徴とする請求項１に記
載のシリコン薄膜結晶化方法。 - 【請求項２０】 前記結晶化ソース領域中に形成された
ＭＩＣ金属が、くさび状、点または前記フィルタリング
チャンネルを向いて延びる直線形状を有することを特徴
とする請求項１に記載のシリコン薄膜結晶化方法。 - 【請求項２１】 結晶化されたシリコン活性層を有する
薄膜トランジスタを製造する方法において、 （ａ）基板上に非晶質シリコン薄膜を形成するステップ
と、 （ｂ）前記非晶質シリコン薄膜をパターニングして、Ｍ
ＩＣソース金属を含む結晶化ソース領域、活性層領域、
及び前記結晶化ソース領域と前記活性層領域とを連結す
るフィルタリングチャンネルを形成するステップと、 （ｃ）前記パターニングされた非晶質シリコン薄膜を熱
処理し、前記結晶化ソース領域及び前記活性層領域を結
晶化させるステップと、 （ｄ）前記活性層領域上にゲート絶縁層及びゲート電極
を形成するステップと、 （ｅ）前記活性層領域に不純物を注入するステップと、 （ｆ）コンタクト絶縁層を少なくとも前記活性層領域に
形成し、及び少なくとも１つのコンタクトホールを前記
コンタクト絶縁層に形成するステップと、 （ｇ）コンタクトホールを通じて前記活性層領域と電気
的に接続する少なくとも１つのコンタクト電極を形成す
るステップとを含む薄膜トランジスタの製造方法。 - 【請求項２２】 前記ステップ（ｄ）が、前記ステップ
（ｃ）に先立って実行されることを特徴とする請求項２
１に記載の薄膜トランジスタの製造方法。 - 【請求項２３】 前記ステップ（ｄ）及び前記ステップ
（ｅ）が、前記ステップ（ｃ）に先立って実行されるこ
とを特徴とする請求項２１に記載の薄膜トランジスタの
製造方法。 - 【請求項２４】 前記非晶質シリコン薄膜の結晶化と前
記活性層に注入された不純物の活性化とが、前記ステッ
プ（ｃ）で同時に行われることを特徴とする請求項２３
に記載の薄膜トランジスタの製造方法。 - 【請求項２５】 前記ステップ（ｂ）において、前記結
晶化ソース領域の一部にＭＩＣソース金属が形成される
と共に、前記結晶化ソース領域に対向する側の前記活性
層領域の端部にＭＩＣソース金属が形成されることを特
徴とする請求項２１に記載の薄膜トランジスタの製造方
法。 - 【請求項２６】 前記ステップ（ｃ）において、前記活
性層領域を結晶化した後、前記活性層領域の外縁部をパ
ターニングして除去するステップを含むことを特徴とす
る請求項２１に記載の薄膜トランジスタの製造方法。 - 【請求項２７】 前記フィルタリングチャンネルの幅
が、０．１〜２０・であることを特徴とする請求項２１
〜請求項２６のいずれかに記載の薄膜トランジスタの製
造方法。 - 【請求項２８】 前記結晶化ソース領域で、前記ＭＩＣ
ソース金属が、前記フィルタリングチャンネルから２〜
５０・離隔された部分に形成されることを特徴とする請
求項２１〜請求項２６のいずれかに記載の薄膜トランジ
スタの製造方法。 - 【請求項２９】 前記基板が、ガラスまたは石英で形成
されることを特徴とする請求項２１〜請求項２６のいず
れかに記載の薄膜トランジスタの製造方法。 - 【請求項３０】 前記ステップ（ａ）の前に、シリコン
酸化物またはシリコン窒化物の絶縁層を前記基板上に形
成するステップを含むことを特徴とする請求項２１〜請
求項２６のいずれかに記載の薄膜トランジスタの製造方
法。 - 【請求項３１】 前記ＭＩＣソース金属としてＮｉ、Ｐ
ｄ、Ｔｉ、Ａｇ、Ａｕ、Ａｌ、Ｓｎ、Ｓｂ、Ｃｕ、Ｃ
ｏ、Ｃｒ、Ｍｏ、Ｔｉ、Ｔｒ、Ｒｕ、Ｒｈ、Ｃｄまたは
Ｐｔ中の少なくとも一つを含むことを特徴とする請求項
２１〜請求項２６のいずれかに記載の薄膜トランジスタ
の製造方法。 - 【請求項３２】 前記ＭＩＣソース金属が、加熱蒸着、
スパッタリング、ＣＶＤ、コーティングまたはイオン注
入法を用いて形成されることを特徴とする請求項２１〜
請求項２６のいずれかに記載の薄膜トランジスタの製造
方法。 - 【請求項３３】 前記ＭＩＣソース金属が、１〜２００
Åの厚さで形成されることを特徴とする請求項２１〜請
求項２６のいずれかに記載の薄膜トランジスタの製造方
法。 - 【請求項３４】 前記ステップ（ｃ）の熱処理が、高炉
内で行われることを特徴とする請求項２１〜請求項２６
のいずれかに記載の薄膜トランジスタの製造方法。 - 【請求項３５】 前記熱処理が、４００〜６００℃の温
度で行われることを特徴とする請求項３４に記載の薄膜
トランジスタの製造方法。 - 【請求項３６】 前記ステップ（ｃ）の後に、高温ラン
プを利用した高速熱処理またはエキシマレーザを利用し
た追加熱処理が実行されることを特徴とする請求項２１
〜請求項２６のいずれかに記載の薄膜トランジスタの製
造方法。 - 【請求項３７】 前記追加熱処理が、シリコンの溶融温
度以下で実行されることを特徴とする請求項３６に記載
の薄膜トランジスタの製造方法。 - 【請求項３８】 前記ステップ（ｃ）の熱処理過程によ
り、前記結晶化ソース領域が、前記ＭＩＣソース金属に
より多結晶化され、前記活性層領域は、前記結晶化ソー
ス領域から前記フィルタリングチャンネルを通過して伝
播されるＭＩＬＣ現象により単結晶化が進行されること
を特徴とする請求項２１〜請求項２６のいずれかに記載
の薄膜トランジスタの製造方法。 - 【請求項３９】 前記活性層領域が、所定水準以上に単
結晶化が進行された時、前記熱処理過程を終了すること
を特徴とする請求項３８に記載の薄膜トランジスタの製
造方法。 - 【請求項４０】 前記結晶化ソース領域は、前記活性層
領域の両側にそれぞれ形成され、各前記結晶化ソース領
域は、前記フィルタリングチャンネルにより前記活性層
領域に連結されることを特徴とする請求項２１〜請求項
２６のいずれかに記載の薄膜トランジスタの製造方法。 - 【請求項４１】 前記結晶化ソース領域は、前記フィル
タリングチャンネルにより２つ以上直列に接続された多
段構造を有することを特徴とする請求項２１〜請求項２
６のいずれかに記載の薄膜トランジスタの製造方法。 - 【請求項４２】 前記結晶化ソース領域が前記活性層領
域の側面に形成されることを特徴とする請求項２１〜請
求項２６のいずれかに記載の薄膜トランジスタの製造方
法。 - 【請求項４３】 前記結晶化ソース領域中でＭＩＣ金属
が印加された部分の形状が、くさび状、点または前記フ
ィルタリングチャンネルを向いて延びる直線形状を有す
ることを特徴とする請求項２１〜請求項２６のいずれか
に記載の薄膜トランジスタの製造方法。 - 【請求項４４】 前記ステップ（ｃ）の熱処理が、光を
走査する方式で行われることを特徴とする請求項２１〜
請求項２６のいずれかに記載の薄膜トランジスタの製造
方法。 - 【請求項４５】 前記光の走査が、前記結晶化ソース領
域の前記ＭＩＣ金属が形成された部分から進行されるこ
とを特徴とする請求項２１〜請求項２６のいずれかに記
載の薄膜トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0067018A KR100426210B1 (ko) | 2000-11-11 | 2000-11-11 | 실리콘 박막 결정화 방법 |
| KR2000-067018 | 2000-11-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002329667A true JP2002329667A (ja) | 2002-11-15 |
| JP4006223B2 JP4006223B2 (ja) | 2007-11-14 |
Family
ID=19698525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001345095A Expired - Fee Related JP4006223B2 (ja) | 2000-11-11 | 2001-11-09 | シリコン薄膜結晶化方法および薄膜トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6692996B2 (ja) |
| JP (1) | JP4006223B2 (ja) |
| KR (1) | KR100426210B1 (ja) |
| CN (1) | CN1187791C (ja) |
| TW (1) | TW527731B (ja) |
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-
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- 2001-04-04 US US09/826,438 patent/US6692996B2/en not_active Expired - Fee Related
- 2001-11-02 TW TW090127262A patent/TW527731B/zh not_active IP Right Cessation
- 2001-11-09 CN CNB011378859A patent/CN1187791C/zh not_active Expired - Fee Related
- 2001-11-09 JP JP2001345095A patent/JP4006223B2/ja not_active Expired - Fee Related
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| KR100426210B1 (ko) | 2004-04-03 |
| US6692996B2 (en) | 2004-02-17 |
| KR20020036926A (ko) | 2002-05-17 |
| TW527731B (en) | 2003-04-11 |
| CN1353448A (zh) | 2002-06-12 |
| CN1187791C (zh) | 2005-02-02 |
| JP4006223B2 (ja) | 2007-11-14 |
| US20020058365A1 (en) | 2002-05-16 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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|
| TRDD | Decision of grant or rejection written | ||
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|
| A61 | First payment of annual fees (during grant procedure) |
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