KR100700008B1 - 박막트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 비정질 실리콘층을 형성하고 패터닝하여 반도체층 영역, 금속실리사이드 형성 영역 및 상기 반도체 영역과 상기 금속실리사이드 형성 영역을 연결하는 결정화 필터 영역을 동시에 형성한 후, 상기 금속실리사이드 형성 영역을 실리사이드화하여 금속실리사이드 영역으로 결정화하고, 상기 금속실리사이드 영역의 결정성을 상기 결정화 필터 영역을 통해 전파시켜 반도체층 영역을 결정화한 후, 박막트랜지스터를 제조함으로서, 단결정의 반도체층과 상기 결정화 필터, 금속실리사이드 영역 및 상기 금속실리사이드 영역과 소오스/드레인 전극을 전기적으로 연결하는 배선층으로 이루어진 박막트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명의 박막트랜지스터 및 그 제조 방법은 소오스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체층이 형성된 기판; 상기 반도체층의 채널 영역과 연결되고 적어도 하나 이상 형성된 결정화 필터; 상기 결정화 필터와 연결되고 상기 반도체층과 일정의 간격으로 이격된 금속실리사이드 영역; 상기 채널 영역과 중첩하는 게이트 전극; 및 상기 소오스 영역 및 상기 드레인 영역에 각각 접속하는 소오스 전극 및 드레인 전극을 포함하여 이루어진 박막트랜지스터 및 그 제조 방법에 기술적 특징이 있다.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 단결정에 가깝도록 결정화된 반도체층과 상기 반도체층의 채널 영역이 소오스 영역과 연결된 바디 콘택 구조의 박막트랜지스터를 제조함으로서, 동작 속도가 빠르고, 기생 바이폴라 트랜지스터의 생성을 방지하여 킹크 효과를 방지하는 특성이 우수한 박막트랜지스터를 제조할 수 있는 효과가 있다.
바디 콘택, 기생 바이폴라 트랜지스터, 킹크 효과

Description

박막트랜지스터 및 그 제조 방법{Thin film transistor and method for fabricating the same}
도 1은 종래 기술에 의한 박막트랜지스터의 제조 방법을 나타낸 단면도.
도 2 내지 도 10은 본 발명의 일실시 예에 따른 박막트랜지스터의 제조 방법을 나타내는 사시도.
도 11a 내지 도 11c는 반도체층 및 결정화 필터의 결정화를 설명하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
207 : 게이트 절연막 208 : 금속실사이드 영역
209 : 결정화 필터 210 : 반도체층
211 : 게이트 전극 212 : 층간절연막
215a, 215b : 소오스/드레인 전극 216 : 배선층
본 발명은 박막트랜지스터 및 그 제조 방법에 관한 것으로, 보다 자세하게는 단결정에 가깝도록 결정화된 반도체층과 상기 반도체층의 채널 영역이 소오스 영역과 연결된 바디 콘택 구조의 박막트랜지스터 및 그 제조 방법에 관한 것이다.
최근에 음극선관(cathode ray tube)과 같이 무겁고, 크기가 크다는 종래의 표시 소자의 단점을 해결하는 액정 표시 소자(liquid crystal display device), 유기 전계 발광 소자(organic electroluminescence device) 또는 PDP(plasma display plane) 등과 같은 평판형 표시 소자(plat panel display device)가 주목 받고 있다.
이때, 상기 액정 표시 소자는 자체 발광 소자가 아니라 수광 소자이기 때문에 밝기, 콘트라스트, 시야각 및 대면적화 등에 한계가 있고, 상기 PDP는 자체 발광 소자이기는 하지만, 다른 평판형 표시 장치에 비해 무게가 무겁고, 소비 전력이 높을 뿐만 아니라 제조 방법이 복잡하다는 문제점이 있는 반면, 상기 유기 전계 발광 소자는 자체 발광 소자이기 때문에 시야각, 콘트라스트 등이 우수하고, 백라이트가 필요하지 않기 때문에 경량박형이 가능하고, 소비 전력 측면에서도 유리하다.
그리고, 직류 저전압 구동이 가능하고 응답속도가 빠르며 전부 고체이기 때문에 외부 충격에 강하고 사용 온도 범위도 넓을 뿐만 아니라 제조 방법이 단순하고 저렴하다는 장점을 가지고 있다.
상기와 같은 유기 전계 발광 소자의 단위 소자를 작동 또는 구동하기 위해서는 박막트랜지스터가 필요한데, 이러한 박막트랜지스터는 빠른 전자 이동도, 낮은 누설 전류, 빠른 동작 속도 또는 균일한 전기적 특성 등이 요구된다.
도 1은 종래 기술에 의한 박막트랜지스터의 제조 방법을 나타낸 단면도이다.
도 1을 참조하면, 기판(101)상에 버퍼층(102)을 형성하고, 상기 버퍼층(102)상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여 다결정 또는 단결정 실리콘층을 형성하고, 패터닝하여 반도체층(103)을 형성한다.
이때 상기 비정질 실리콘은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 상기 결정화법은 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification) 중 어느 하나 이상을 이용할 수 있다.
이어서, 상기 반도체층(103)이 형성된 기판 전면에 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104)상에 게이트 전극 물질을 형성한 후, 패터닝하여 게이트 전극(105)을 형성한다. 게이트 전극(105)을 형성한 후, 상기 게이트 전극(105)을 마스크로 이용하여 불순물 이온 주입 공정을 진행하여 상기 반도체층(103)에 소오스/드레인 및 채널 영역을 정의하는 공정을 진행할 수 있다.
이어서, 상기 기판 전면에 층간절연막(106)을 형성하고, 상기 층간절연막(106)이 형성된 기판상에 상기 반도체층(103)에 형성된 소오스/드레인 영역이 노출되도록 콘택홀을 형성하고, 기판 전면에 소오스/드레인 전극 물질을 증착한 후, 패터닝하여 소오스/드레인 전극(107)을 형성하여 박막트랜지스터를 완성한다.
그러나, 상기의 박막트랜지스터의 반도체층은 상기에서 상술한 결정화 방법으로 결정화되어 결정립 크기가 균일하지 않거나 금속 잔류물이 남거나 표면의 거철기가 좋지 않은 등의 문제점이 있어 그 특성이 우수하지 않고, 박막트랜지스터의 크기가 작아질 수록 기생 바이폴라 트랜지스터의 악영향이 커짐으로서 킹크 효과(Kink Effects)가 증가하는 단점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 반도체층을 단결정에 가깝도록 결정화하고, 기생 바이폴라 트랜지스터를 제거하는 박막트랜지스터 및 그 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소오스 영역, 드레인 영역 및 채널 영역을 포함하는 반도체층이 형성된 기판; 상기 반도체층의 채널 영역과 연결되고 적어도 하나 이상 형성된 결정화 필터; 상기 결정화 필터와 연결되고 상기 반도체층과 일정의 간격으로 이격된 금속실리사이드 영역; 상기 채널 영역과 중첩하는 게이트 전극; 및 상기 소오스 영역 및 상기 드레인 영역에 각각 접속하는 소오스 전극 및 드레인 전극으로 이루어진 박막트랜지스터에 의해 달성된다.
또한, 본 발명의 상기 목적은 기판을 준비하는 단계; 상기 기판상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 패터닝하여 반도체층 영역, 금속실리사이드 형성 영역 및 상기 반도체층 영역 및 금속실리사이드 형성 영역을 연결하는 결정화 필터 영역을 형성하는 단계; 상기 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 패터닝하여 상기 금속실리사이드 형성 영역을 노출시키는 단계; 상기 기판상에 금속 물질을 증착한 후, 제1열처리하여 금속실리사이드 형성 영역을 금속실리사이드 영역으로 실리사이드화하는 단계; 상기 기판을 제2열처리하여 상기 금속실리사이드 영역의 결정성으로 상기 결정화 필터 영역 및 반도체층 영역을 결정화하여 결정화 필터 및 반도체층을 형성하는 단계; 상기 기판상에 게이트 전극 및 층간절연막을 형성한 단계; 상기 층간절연막 및 게이트 절연막의 일정 영역을 식각하여 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 제1콘택홀과 상기 금속실리사이드 영역의 일정 영역을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 기판상에 소오스/드레인 전극 물질을 증착한 후, 패터닝하여 소오스 전극과 상기 금속실리사이드 영역을 전기적으로 연결하는 배선층을 형성하는 단계로 이루어진 박막트랜지스터 제조 방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다. 또한 도면들에 있어서, 층 및 영역의 길이, 두께등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2 내지 도 10은 본 발명의 일실시 예에 따른 박막트랜지스터의 제조 방법 을 나타내는 사시도이다.
도 2를 참조하면, 유리 또는 플라스틱과 같은 기판(201)상에 화학적 기상 증착법 또는 물리적 기상 증착법을 이용하여 실리콘 산화막, 실리콘 질화막, 유기 절연막 또는 이들의 다중층으로 상기 기판(201)에서 발생하는 수분과 같은 기체 또는 불순물의 상부 소자로의 확산 및 침투를 방지하는 버퍼층(202)을 형성한다.
이어서, 상기 버퍼층(202)상에 화학적 기상 증착법 또는 물리적 기상 증착법을 이용하여 비정질 실리콘층(203)을 형성한다. 이때, 상기 비정질 실리콘층(203)은 수소와 같이 상기 비정질 실리콘층(203)을 형성할 때 주입되는 가스들이 함유도어 있어, 이후 결정화 공정등에 악영향을 미치므로 이를 제거하는 탈수소 공정이 진행된다.
도 3을 참조하면, 상기 형성된 비정질 실리콘층(203)을 마스크 또는 포토레지스트 패턴을 이용하여 이후 반도체층으로 형성될 반도체층 영역(204), 결정화 필터로 형성될 결정화 필터 영역(206) 및 금속실리사이드 영역으로 형성될 금속실리사이드 형성 영역(205)이 형성되도록 패터닝한다.
이때, 도 3에서는 상기 결정화 필터 영역(206)을 하나만 형성하였으나 필요에 의해서 둘 이상을 형성할 수 있다. 또한, 상기 결정화 필터 영역의 폭은 좁을 수록 바람직한데, 이는 상기 결정화 필터 영역이 이후 결정성을 필터링하게 되는데 폭이 좁을 수록 이러한 결정성 필터링이 더 잘 이루어지기 때문이다. 따라서, 상기 결정성 필터 영역의 폭은 1 내지 40㎛, 바람직하게는 1 내지 20㎛로 형성한다. 이는 상기 결정성 필터 영역의 폭이 1㎛ 미만인 경우에는 폭이 너무 좁아 결정화가 일어나지 않기 때문이고, 폭이 너무 넓게 되면 결정성을 필터링하는 효과가 없어지기 때문이다.
이때, 상기 금속실리사이드 형성 영역(205)의 크기 및 위치는 한정되지 않지 않으나, 결정화 공정 또는 소자의 레이아웃 등을 감안하면, 반도체층 영역(204)과 일정의 간격(이때, 상기 간격은 결정화 필터 영역(206)의 길이가 됨)을 두고, 길이 방향으로 평형하게 형성되고 섬 형태로 형성되는 것이 바람직하다. 또한 상기 결정화 필터 영역(206)는 상기 금속실리사이드 형성 영역(205)과 반도체층 영역(204)의 길이 방향과 수직하는 길이 방향을 갖도록 형성하는 것이 바람직하다.
이때, 상기 금속실리사이드 형성 영역(205)는 도에서는 도시하지 않았지만 불순물 주입 공정으로 P형 또는 N형의 불순물(본원 발명의 박막트랜지스터가 PMOS인 경우에는 N형의 불순물을, NMOS인 경우에는 P형 불순물을 주입)을 주입하는데 이는 상기 금속실리사이드 형성 영역(205)이 본원 발명에 의해 형성되는 박막트랜지스터 채널 영역과 연결되는 바디 콘택(Body Contact)을 형성하기 때문이다.
도 4를 참조하면, 상기 반도체층 영역(204), 금속실리사이드 형성 영역(205) 및 결정화 필터 영역(206)이 형성된 기판상에 실리콘 산화막, 실리콘 질화막, 유기 절연막 또는 이들의 다중층으로 게이트 절연막(207)을 형성한다.
도 5를 참조하면, 상기 형성된 게이트 절연막(207) 중 금속실리사이드 형성 영역(205)상에 형성된 게이트 절연막(207)을 패터닝하여 제거함으로서 금속실리사이드 형성 영역(205)의 표면을 노출시킨다.
이때, 도에서는 상기 금속실리사이드 형성 영역(205)의 상부 표면뿐만 아니 라 측면들도 노출시켰는데, 이는 이후 금속실리사이드 형성 영역(205)을 쉽게 실리사이드화될 수 있도록 금속 물질이 더 많이 접촉하기 위해서이다. 따라서, 상기 금속실리사이드 형성 영역(205)을 많이 노출시키는 것이 바람직하나, 적은 면적만 노출시켜도 실리사이드화시킬 수 있음으로 상부 표면만 노출시켜도 무방하다.
도 6을 참조하면, 상기 노출된 금속실리사이드 형성 영역(205)이 형성된 기판상에 실리사이드가 가능한 금속 물질을 증착한 후, 제1열처리하여 상기 금속실리사이드 형성 영역(205) 전체 또는 일부를 실리사이드화하여 금속실리사이드 영역(208)을 형성한다.
이때, 상기 금속 물질은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, Pt 또는 이들의 합금 중 어느 하나 이상을 이용하여 형성한다.
이때, 상기 제1열처리 공정은 상기 금속 물질이 Ni인 경우에는 니켈 실리사이드화 온도인 250 내지 400℃에서 실시하는 것이 바람직하다. 즉, 상기 제1열처리 공정의 온도는 상기 금속 물질의 실리사이드화 온도에서 진행한다.
이때, 상기 금속실리사이드 형성 영역(205)은 비정질 실리콘으로 구성되어 있었으나, 상기 실라사이드 공정 이후 형성된 금속실리사이드 영역(208)는 금속과 실리콘이 결합되어 결정화 상태로 존재한다. 또한, 상기 금속 물질의 증착되는 양을 조절하여 금속실리사이드 형성 영역(205)의 비정질 실리콘이 실리사이드화되는 깊이를 조절할 수 있는데, 본원 발명에서는 그 깊이가 얇은 금속실리사이드 영역(208)을 형성하는 것이 바람직하다. 이는 이후 상기 금속실리시이드 영역(208)을 이용하여 상기 반도체층 영역(204)을 결정화하게 되는데, 실리사이드화된 깊이가 얇아야 (111)방향과 같이 특정한 방향을 갖도록 반도체층 영역(204)을 결정화할 수 있다.
이때, 도 6 및 도 7에서 게이트 절연막(207)은 하부의 구조를 보이기 위해 점선으로 하였을뿐 제거한 것은 아니다.
도 7을 참조하면, 결정화 상태인 금속실리사이드 영역(208), 비정질 실리콘인 결정화 필터 영역(206) 및 비정질 실리콘인 반도체층 영역(204)이 형성된 기판을 제2열처리하여 상기 금속실리사이드 영역(208)의 결정성 중 어느 하나가 상기 결정화 필터 영역(206)을 따라 반도체층 영역(204)까지 전파되어 각각 결정화 필터(209) 및 반도체층(210)으로 결정화된다.
이때, 상기 제2열처리 공정은 상기 비정질 실리콘을 결정화하는 공정임으로 500 내지 550℃의 온도 범위에서 진행하는 것이 바람직한데, 상기 결정화 공정은 500℃ 이상의 높은 온도에서 진행하는 것이 바람직하나, 기판의 변형 등과 같은 고온에서의 악영향을 고려하여 550℃ 이하에서 진행하는 것이 바람직하다.
이때, 상기 결정화 필터(209)가 하나만 형성됨으로서, 상기 반도체층(210)은 거의 단결정에 가깝게 결정화된다. 특히 상기 결정화 필터(209)가 연결되는 채널 영역은 단결정으로 형성된다. 만일 도 3에서 비정질 실리콘층(203)을 패터닝할 때, 결정화 필터 영역(206)을 둘 이상 형성하는 경우에는 상기 반도체층(210)의 결정화가 결정립이 적어도 두 개가 형성될 수 있다. 특히 채널 영역(두 개 이상의 결정화 필터 영역(206)이 채널 영역내에 형성되어 있는 경우)에 결정립이 두 개 이상 즉, 결정립계가 적어도 하나 이상 형성된다.
따라서, 상기 도 3에서 결정화 필터 영역(206)의 형성 갯수를 조절함으로서 반도체층(210), 특히, 채널 영역의 결정립 및 결정립계의 갯수를 원하는 데로 형성할 수 있다. 또한, 상기 금속실리사이드 영역(208)이 실리사이드화된 깊이가 얇게 형성되는 경우 결정립이 (111) 방향으로 성장하는 경향이 강해져서, 반도체층(210)의 단결정 또는 다결정 실리콘의 결정립의 방향이 주로 (111)방향으로 형성될 수 있다.
이때, 상기 결정화 필터 영역(206) 및 반도체층 영역(204)이 결정화 필터(209) 및 반도체층(210)으로 결정화되는 더욱 자세한 설명은 도 11a 내지 도 11c에 도시하고 있다.
도 11a를 참조하면, 도 6에서 설명한 바와 같이 금속실리사이드 형성 영역(205)이 실리사이드 공정 후 금속실리사이드 영역(208)으로 변화하게 된다. 이때, 상기 결정화 필터 영역(206)과 반도체층 영역(204)는 비정질 실리콘의 상태 그대로 유지된다. 물론, 상기 결정화 필터 영역(206) 중 금속실리사이드 영역(208)과 접하는 영역의 극히 일부분은 상기 실리사이드 공정(제1열처리) 중에 실리사이드화되거나 결정화가 이루어지기는 하지만 극히 미비한 영역이므로 무시하여도 무방하다.
도 11b를 참조하면, 상기 실리사이드 공정에 의해 실리사이드화된 금속실리사이드 영역(208)의 결정립과 결정립계를 도시하였고, 특히 결정화 필터 영역(206)과 인접하는 금속실리사이드 영역(208)의 결정립(208a, 208b)들이 결정 방향 또는 결정성이 다른 경우를 표시하였다. 즉, 도면 번호 208a 및 208b의 결정립은 서로 다른 결정 방향 또는 결정성을 가지고 있는데, 이들 중 결정화 필터 영역(206)의 길이 방향과 결정 방향이 같은 결정립(208a)이 결정화 필터 영역(206)의 대부분 영역을 결정화하여 결정화 필터(209)를 형성하도록 한다.
도 11c를 참조하면, 결정화 필터(209)의 결정성이 반도체층에 전파되어(이때, 전파되는 결정성은 상기에서 설명한 바에 의하면 하나의 결정성만이 전파될 가능성이 높다.) 비정질 실리콘층인 반도체층 영역(204)을 거의 단결정에 가까운 반도체층(210)으로 결정화한다.
따라서, 상기 금속실리사이드 영역(208)은 다결정화된 상태이고, 상기 결정화 필터(209)는 아주 적은 영역을 제외하고는 거의 단결정화된 상태이고, 상기 반도체층(210)은 거의 단결정에 가깝도록 결정화된다. 따라서, 상기 반도체층(210)은 상기 실리사이드화에 의해 결정화된 금속실리사이드 영역(208)의 결정성이 전파되어 결정화되는 금속 유도 측면 결정화법에 의해 결정화된다.
도 8을 참조하면, 기판상에 게이트 전극 물질을 형성한 후, 이를 패터닝하여 상기 반도체층(210)의 게이트 절연막(207)상의 일정 영역에 게이트 전극(211)을 형성한다.
이때, 상기 게이트 절연막(207)이 식각되어 노출된 금속실리사이드 영역(208)의 표면에 상기 게이트 전극 물질이 잔류하여도 무방한데, 이는 상기 금속실리사이드 영역(208)이 이미 금속을 포함하고 있기 때문이다.
이때, 일반적인 박막트랜지스터 제조 공정에서 상기 게이트 전극(210)을 형성한 후, 상기 반도체층(210)상의 게이트 전극(210)을 미스크로하여 불순물 주입 공정을 진행하여 소오스/드레인 영역을 형성한다. 이때 본원 발명의 금속실리사이 드의 불순물 공정도 연속적으로 진행할 수 있다. 즉, 상기 도 3에서 설명한 금속실리사이드 영역(208)의 불순물 주입 공정을 상기 소오스/드레인 영역의 불순물 주입 공정을 진행하기 전 또는 후에 진행하여도 무방하다. 즉, 금속실리사이드 영역(208)은 포토레지스트 패턴 또는 마스크로 가린 후, 소오스/드레인 영역에 불순물을 주입하는 공정과 금속실리사이드 영역(208)만을 오픈시키는 포토레지스트 패턴 또는 마스크를 이용하여 불순물을 주입하는 공정 중 어느 한 공정을 먼저 실행하여도 무방하다.
다만, 상기 소오스/드레인 영역에 주입되는 불순물과 반대되는 불순물을 금속실리사이드 영역(208)에 주입해야 한다. 즉, 소오스/드레인 영역에 주입되는 불순물이 P형인 경우(즉, PMOS를 형성하는 경우)에는 금속실리사이드 영역(208)에는 N형의 불순물이 주입되고, 소오스/드레인 영역에 주입되는 불순물이 N형인 경우(즉, NMOS를 형성하는 경우)에는 금속실리사이드 영역(208)에는 P형의 불순물이 주입되어야 한다. 이는 상기 금속실리사이드 영역(208)이 바디 콘택에 이용되기 때문이다.
도 9를 참조하면, 상기 게이트 전극(211)이 형성된 상기 기판상에 층간절연막(212)을 형성한다.
이어서, 상기 층간절연막(212) 및 게이트 절연막(207)을 식각하여 상기 반도체층(210)의 소오스 영역(210a) 및 드레인 영역(210b)의 일정 영역을 노출시키는 제1콘택홀(213)을 형성하고, 층간절연막(212)을 식각하여 상기 금속실리사이드(208)를 노출시키는 제2콘택홀(214)을 형성한다.
도 10을 참조하면, 상기 제1콘택홀 및 제2콘택홀에 의해 소오스/드레인 영역 및 금속실리사이드 영역의 일정 영역이 노출된 기판상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 소오스 전극(215a), 드레인 전극(215b) 및 상기 결정화 필터(209)을 통해 반도체층(210)의 채널 영역과 연결된 금속실리사이드 영역(208)과 상기 소오스 전극(215a)과 연결하기 위한 배선층(216)을 형성하여 박막트랜지스터를 완성하였다.
이때, 상기 배선층(216)은 상기 박막트랜지스터의 작동시 반도체층(210)의 드레인 영역 또는 채널 영역에서 발생하는 전자-홀쌍(Electron Hole Pair)를 채널 영역, 상기 결정화화 필터(209), 금속실리사이드 영역(208) 및 배선층(216) 또는 상기 결정화화 필터(209), 금속실리사이드 영역(208) 및 배선층(216)을 통하여 소오스 전극(215a)으로 흐르게함으로서 기생 바이폴라 트랜지스터의 생성을 억제하고 이에 따라 킹크 효과를 완전히 제거하는 역할을 한다.
따라서, 상기 박막트랜지스터는 단결정 또는 원하는 갯수 만큼의 결정립계를 형성할 있어 원하는 정도의 특성을 갖는 반도체층(210)을 갖고, 결정화 필터(209)와 금속실리사이드 영역(208)을 통해 상기 반도체층(210)의 채널 영역과 소오스/드레인 전극(210a, 210b) 중 어느 하나를 연결하는 배선층(216)을 갖도록 형성됨으로서 기생 바이폴라 트랜지스터의 생성을 억제함으로서 킹크 효과를 완저히 제거할 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 박막트랜지스터 및 그 제조 방법은 동작 속도가 빠르고, 기생 바이폴라 트랜지스터의 생성을 방지하여 킹크 효과를 방지하는 특성이 우수한 박막트랜지스터를 제조할 수 있는 효과가 있다.

Claims (18)

  1. 소오스 영역, 드레인 영역 및 채널 영역을 포함하고, 결정립의 갯수는 결정화 필터의 갯수와 같거나 작은 것을 특징으로 하는 반도체층이 형성된 기판;
    상기 반도체층의 채널 영역과 연결되고 하나 또는 다수개로 형성된 상기 결정화 필터;
    상기 결정화 필터와 연결되고 상기 반도체층과 일정의 간격으로 이격된 금속실리사이드 영역;
    상기 채널 영역과 중첩하는 게이트 전극; 및
    상기 소오스 영역 및 상기 드레인 영역에 각각 접속하는 소오스 전극 및 드레인 전극
    을 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 금속실리사이드 영역은 섬 형태임을 특징으로 하는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 금속실리사이드 영역과 상기 소오스 전극을 전기적으로 연결하는 배선 층을 더 포함하는 것을 특징으로 하는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 금속실리사이드 영역은 상기 박막트랜지스터가 PMOS인 경우 N형 불순물이 주입되고, NMOS인 경우 P형 불순물이 주입되어 있음을 특징으로 하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 금속실리사이드 영역은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, Pt 또는 이들의 합금 중 어느 하나 이상을 이용하여 비정질 실리콘을 실리사이드화한 것임을 특징으로 하는 박막트랜지스터.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 반도체층은 (111) 방향을 갖는 단결정 실리콘층 또는 다결정 실리콘층임을 특징으로 하는 박막트랜지스터.
  8. 제 1 항에 있어서,
    상기 반도체층은 금속 유도 측면 결정화법에 의해 결정화됨을 특징으로 하는 박막트랜지스터.
  9. 제 1 항에 있어서,
    상기 결정화 필터는 금속실리사이드 영역의 여러 결정성 중 어느 하나만을 반도체층에 전파함을 특징으로 하는 박막트랜지스터.
  10. 제 1 항에 있어서,
    상기 채널 영역과 상기 소오스 전극은 상기 결정화 필터, 금속실리사이드 영역 및 배선층에 의해 바디 콘택을 이루게됨을 특징으로 하는 박막트랜지스터.
  11. 제 1 항에 있어서,
    상기 반도체층과 금속실리사이드 영역은 길이 방향으로 서로 평형하고, 상기 반도체층과 결정화 필터는 서로 수직하도록 형성됨을 특징으로 하는 박막트랜지스터.
  12. 기판을 준비하는 단계;
    상기 기판상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 패터닝하여 반도체층 영역, 금속실리사이드 형성 영역 및 상기 반도체층 영역 및 금속실리사이드 형성 영역을 연결하는 결정화 필터 영역을 형성하는 단계;
    상기 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 패터닝하여 상기 금속실리사이드 형성 영역을 노출시키는 단계;
    상기 기판 전면에 금속 물질을 증착한 후, 제1열처리하여 상기 금속실리사이드 형성 영역을 금속실리사이드 영역으로 실리사이드화하는 단계;
    상기 금속 실리사이드 영역을 포함하는 기판을 제2열처리하여 상기 금속실리사이드 영역의 결정성으로 상기 결정화 필터 영역 및 반도체층 영역을 결정화하여 결정화 필터 및 반도체층을 형성하는 단계;
    상기 결정화 필터 및 상기 반도체층을 포함하는 기판 상에 게이트 전극 및 층간절연막을 형성한 단계;
    상기 층간절연막 및 게이트 절연막의 일정 영역을 식각하여 상기 반도체층의 소오스/드레인 영역의 일정 영역을 노출시키는 제1콘택홀과 상기 금속실리사이드 영역의 일정 영역을 노출시키는 제2콘택홀을 형성하는 단계; 및
    상기 기판 전면에 소오스/드레인 전극 물질을 증착한 후, 패터닝하여 소오스 전극과 상기 금속실리사이드 영역을 전기적으로 연결하는 배선층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  13. 제 12 항에 있어서,
    상기 금속실리사이드 형성 영역은 섬 형태로 형성된 것을 특징으로 하는 박막트랜지스터 제조 방법.
  14. 제 12 항에 있어서,
    상기 비정질 실리콘층을 패터닝한 이후,
    상기 금속실리사이드 형성 영역에 P형 또는 N형의 불순물을 주입하는 불순물 주입 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  15. 제 12 항에 있어서,
    상기 게이트 전극을 형성한 이후,
    상기 금속실리사이드 형성 영역에 P형 또는 N형의 불순물을 주입하는 불순물 주입 공정을 진행하는 단계를 더 포함하는 것을 특징으로 하는 박막트랜지스터 제조 방법.
  16. 제 12 항에 있어서,
    상기 금속 물질은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Mo, Tr, Ru, Rh, Cd, Pt 또는 이들의 합금 중 어느 하나 이상임을 특징으로 하는 박막트랜지스터 제조 방법.
  17. 제 12 항에 있어서,
    상기 반도체층은 (111) 방향을 갖는 단결정 또는 다결정 실리콘층임을 특징으로 하는 박막트랜지스터 제조 방법.
  18. 제 12 항에 있어서,
    상기 배선층을 형성하는 단계는 상기 반도체층의 채널 영역을 상기 결정화 필터 및 금속실리사이드를 통해 상기 소오스 전극과 연결하여 바디 콘택 구조를 형성하는 단계임을 특징으로 하는 박막트랜지스터 제조 방법.
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