KR101045204B1 - 연속 측방 고상법을 이용하여 단결정 실리콘 박막을형성하는 방법 - Google Patents

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Abstract

본 발명은 패터닝된 입계 필터 영역을 통한 연속 측방 고상법을 이용하여 단결정 실리콘 박막을 형성하는 방법에 관한 것이다. 기판 위에 증착된 비정질 실리콘 층을 결정화하는 본 발명의 방법은, 결정의 성장이 시작될 제1영역, 입계가 없는 단결정이 성장될 제3영역, 및 상기 제1영역과 제3영역 사이에 연결된 것으로, 상기 제1영역에서 발생한 입계가 제3영역에 도달하는 것을 방지하기 위해 상기 제1영역 및 제2영역에 비해 폭이 좁게 형성된 제2영역을 갖도록, 상기 비정질 실리콘 층을 패터닝하는 단계; 상기 제1영역 위에 마스크층을 부분적으로 형성하는 단계; 및 선형 빔 SLS 방법을 이용하여 상기 제1영역으로부터 제3영역까지 순차적으로 한 스텝씩 레이저 빔을 조사함으로써 상기 비정질 실리콘 층을 결정화하는 단계를 포함하는 것을 특징으로 한다.
TFT-LCD, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, ELA, SLS, 전하이동도, 입계, 박막 트랜지스터

Description

연속 측방 고상법을 이용하여 단결정 실리콘 박막을 형성하는 방법{A method for forming single-crystal silicon thin film using sequential lateral solidification(SLS)}
도 1은 종래의 SLS 방법 중 하나인 선형 빔 방법에 의한 결정화 과정을 설명하기 위한 도면이다.
도 2는 종래의 셰브론 빔 SLS 방법에 의한 실리콘 결정화 과정을 도시한다.
도 3은 종래의 셰브론 빔 SLS 방법으로 TFT 영역을 일일이 처리하는 방식을 도시한다.
도 4 내지 도 6은 종래의 셰브론 빔 SLS 방법에 의해 형성된 단결정 실리콘 위에 박막 트랜지스터를 형성하였을 때 발생할 수 있는 문제점을 설명하기 위한 도면이다.
도 7은 본 발명의 제1실시예에 따른 결정화 과정을 도시한다.
도 8은 본 발명에 따라 기판 위에 형성된 각 층들을 도시하는 단면도이다.
도 9는 본 발명의 무입계 단결정 영역에서 테이퍼의 각도와 레이저의 진행 스텝와의 관계를 설명하기 위한 도면이다.
도 10은 본 발명의 제2실시예에 따른 결정화 원리를 설명하기 위한 것이다.
도 11은 본 발명의 제3실시예에 따른 결정화 원리를 설명하기 위한 것이다.
도 12는 본 발명의 제4실시예에 따른 결정화 원리를 설명하기 위한 것이다.
※ 도면의 주요 부분에 대한 부호의 설명 ※
110.....실리콘 층 112.....성장 시작 영역
114.....입계 필터링 영역 116.....무입계 단결정 영역
130.....반사 마스크층
본 발명은 단결정 실리콘 박막을 형성하는 방법에 관한 것으로, 보다 상세하게는, 패터닝된 입계 필터 영역을 통한 연속 측방 고상법을 이용하여 단결정 실리콘 박막을 형성하는 방법(A method for forming single-crystal silicon thin film using sequential lateral solidification(SLS))에 관한 것이다.
TFT LCD 등과 같은 평판 디스플레이를 구성하는 재료들 중 가장 핵심적인 부분은 스위칭 소자인 박막 트랜지스터라고 할 수 있다. 일반적으로 이러한 박막 트랜지스터의 채널은 비정질 상태의 실리콘 또는 비정질 실리콘을 결정화한 결정 상태의 실리콘으로 형성된다. 그런데, 비정질 실리콘(a-Si)은 전하이동도(mobility)가 낮아서 고속 동작이 어렵고, 따라서 고해상도의 디스플레이 등에는 적용되기 어렵다. 다결정 상태의 실리콘은 전하이동도가 a-Si에 비해 100배 이상 빠른 장점을 갖고 있다. 이런 장점으로 인해, 구동회로를 따로 장착하지 않고 디스플레이 패널에 내장할 수 있어 가격저감과 슬림(slim)화가 가능할 뿐 아니라, 대면적 고해상도 디스플레이를 구현할 수 있다.
기판 위에 증착된 비정질 실리콘 박막을 결정화하는 방법으로는 엑시머 레이저를 이용한 결정화 방법(Eximer Laser Annealing; ELA)과, 고상법(Solid Phase Crystallization; SPC) 등이 있으며, 최근에는 ELA 법을 보다 개량한 금속유도 측면 결정화법(Metal Induced Lateral Crystallization; MILC)이나 연속 입계 고상화법(Continuous Grain Solidification: CGS)도 사용되고 있다. 이러한 방법들은 모두 비정질 실리콘 박막을 다결정 실리콘(poly-sillicon) 박막으로 결정화하는 방법이다.
그러나, 너무나 많은 수의 입계들로 인해 다결정 실리콘 박막의 경우에도 여전히 전하의 흐름이 방해를 받는다. 따라서, 보다 우수한 전기적인 특성을 얻기 위해서는, 박막 트랜지스터가 형성되는 영역 전체가 하나의 단결정 실리콘으로 구성되는 것이 좋는데, 이러한 요구를 충족하기 위하여 제안된 방법이 연속 측면 고상화(sequential lateral solidification; SLS) 방법이다. SLS 방법은 현재까지 고안된 레이저 결정화 방식 중 가장 진보된 방식으로서, 특정 영역의 실리콘 결정을 매우 크게 성장시켜 그 영역 위에 박막 트랜지스터를 형성할 수 있도록 하는 방법이다.
도 1은 이러한 SLS 방법 중 하나인 선형 빔 SLS 방법(Linear Beam method)에 의한 결정화 과정을 설명하기 위한 것이다. 이 방법에 따르면, 먼저, 도 1(a)에 도시된 바와 같이, 폭의 길이가 L인 기다란 선형의 레이저 빔을 비정질 실리콘의 바로 위에서 수직으로 조사하여, 레이저가 조사된 부분의 비정질 실리콘을 위에서부 터 아래까지 완전히 용융시킨다. 그러면, 레이저가 조사된 부분의 양쪽 경계부터 결정화가 시작되어 안쪽으로 결정화가 진행된다. 이때, 결정의 입계(grain boundary)는 레이저 빔 경계에서 대체적으로 약 90°방향으로 진행된다. 이렇게 해서, 가운데 부분까지 완전히 결정화되었으면, 도 1(b)에 도시된 바와 같이, 레이저를 L/2 만큼 다음 스텝으로 이동시켜 다시 비정질 실리콘을 위에서부터 아래까지 완전히 용융시킨다. 그러면, 마찬가지로 레이저가 조사된 부분의 양쪽 경계부터 결정화가 진행되는데, 이때 이미 앞서 결정화된 영역(10)에서 먼저 생성되어 있는 결정을 기준으로 하여 연속해서 결정화가 진행된다.
따라서, 이러한 방법으로 비정질 실리콘 박막 전체를 결정화 하는 경우, 도 1(c)에 도시된 바와 같이, 한 방향으로만 입계(grain boundary)가 형성된 크고 연속적인 결정립(grain)이 성장된다. 그런 후, 도 1(d)에 도시된 바와 같이, 입계 방향으로 박막 트랜지스터를 형성하면 종래에 비해 박막 트랜지스터를 지나는 입계의 수가 훨씬 적기 때문에 보다 우수한 전기적 특성을 얻을 수 있다.
그러나, 상기 방법으로도 여전히 많은 수의 입계가 존재하기 때문에, 이를 보다 개선하기 위하여 개발된 방법이 셰브론 빔 SLS 방법(chevron beam method)이다. 도 2는 셰브론 빔 방법에 의한 실리콘 결정화 과정을 도시하고 있다. 셰브론 빔 방법은 말 그대로 셰브론 모양('ㅅ' 자 모양)의 빔을 연속해서 조사하는 방법이다. 도 2(a)에 도시된 바와 같이, 먼저 폭의 길이가 L인 셰브론 모양의 레이저를 비정질 실리콘의 바로 위에서 수직으로 조사하여, 레이저가 조사된 부분의 비정질 실리콘을 위에서부터 아래까지 완전히 용융시킨다. 그러면, 레이저가 조사된 부분 의 양쪽 경계부터 결정화가 시작되어 안쪽으로 결정화가 진행된다. 그런데, 입계의 진행 방향이 대체로 레이저 빔 경계에서부터 90°방향으로 진행하기 때문에, 도 2(a)에 도시된 바와 같이, 입계가 없이 큰 결정이 생기는 사각형 모양의 단결정 영역(30)이 존재하게 된다.
그런 후, 도 2(b)에 도시된 바와 같이, 상기 단결정 영역(30)의 경계 부분과 레이저 빔의 경계 부분이 일치하도록 상기 레이저를 화살표(35) 방향으로 이동시키고, 다시 비정질 실리콘을 위에서부터 아래까지 완전히 용융시킨다. 그러면, 도시된 바와 같이, 입계가 존재하지 않는 단결정 영역(30)이 성장하여 더욱 커지게 된다. 이와 같은 방법으로 결정화를 진행하면 도 2(c)에 도시된 바와 같이 매우 큰 단결정 영역(30)을 얻을 수 있다. 실제 실험을 해 보면, 도 2(d)에 도시된 바와 같이, 결정화 과정에서 실리콘 내부의 응력(stress)으로 인해 가느다란 입계가 다수 발생하여 실질적으로 결함이 전혀 없는 영역은 예상보다는 좁게 형성된다. 그럼에도 이 방법에 의하면 종래에 비해 매우 큰 단결정 실리콘 박막을 얻을 수 있다.
하지만, 이 방법은 몇 가지 매우 큰 문제를 가지고 있다. 먼저, 셰브론 빔 SLS 방법은 선형 빔 SLS 방법과 달리 기판 전체 영역을 일정한 마스크로 일괄 처리하가 어렵다. 일반적으로 SLS 방법은 다음과 같이 수행된다. 즉, 도 3(a)에 도시된 바와 같이, 레이저(42)로부터 수평으로 방출된 레이저 빔을 거울(43)이 기판(47)에 수직하게 반사하고, 기판(47) 위의 마스크(45)가 빔을 특정한 모양으로 통과시켜 기판(47)에 빔이 조사되도록 한다. 레이저 빔이 조사된 영역에서 결정화가 완료되면 이송장치(48)를 조금씩 이동시켜 다음 영역을 결정화한다. 반면에, 셰브론 빔 SLS 방법은, 비정질 실리콘 전체를 결정화하는 것이 아니라, 박막 트랜지스터가 형성될 작은 영역만을 결정화하는 방식이다. 그런데, 기판 위의 박막 트랜지스터가 형성될 수 많은 영역의 배열 위치와 배열 방향은, 도 3(b)에 도시된 바와 같이, 매우 다양하기 때문에 이러한 특징에 맞추려면 각 영역을 일일이 결정화할 수밖에 없다. 따라서, 셰브론 빔 SLS 방법은 생산율이 매우 낮고 양산화가 어렵다는 문제가 있다.
또한, 이후의 제조 과정에서 단결정 실리콘 영역(30) 위에 트랜지스터의 소오스와 드레인을 영역을 각각 패터닝해야 하는데, 상기 단결정 실리콘 영역(30)이 좁기 때문에 매우 정밀하게 패터닝을 수행하지 않으면 안된다. 도 4(a)와 같이 단결정 실리콘 영역(30)에 정확하게 소오스와 드레인 영역이 패터닝되면 문제가 없지만, 도 4(b)와 같이 5 ~ 20㎛ 정도의 오차만이 존재하더라도 소오스와 드레인 영역의 일부는 결정화가 되지 않은 영역으로 나가버리게 된다. 이러한 문제로 인해 이후의 제조 과정에서 불량이 발생할 확률이 매우 높다.
더욱이, 셰브론 빔 SLS 방식에 의해서도 모든 경우에 입계를 완전히 제거하지는 못하며, 도 5(b) 및 도 6(b)에 도시된 바와 같이, 상당수의 단결정 실리콘 영역(30) 내에 입계가 발생할 수가 있다. 만약, 도 5에 도시된 바와 같이, 박막 트랜지스터의 전류 방향으로 따라 입계가 발생하는 경우에는, 약 10 ~ 30% 정도로 전하이동도가 저하된다. 더욱 심각한 경우는, 도 6에 도시된 바와 같이 박막 트랜지스터의 전류 방향과 반대 방향으로 입계가 발생하는 경우인데, 이 경우 약 50% 이상 전하이동도가 저하된다.
이러한 문제로 인해, 결정성과 전하이동도가 뛰어남에도 불구하고 대부분은 셰브론 빔 SLS 방법을 사용하기 보다는 입계가 보다 많기는 하지만 균일성이 상대적으로 보장되는 선형 빔 SLS 방법을 사용하고 있다.
따라서, 본 발명의 목적은 상기와 같은 종래의 SLS 방법의 문제점을 개선하기 위한 것이다. 즉, 본 발명은 입계가 없는 단결정 실리콘 박막을 보다 안정적이고 균일하게 형성할 수 있는 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 양산화가 가능하고, 박막 트랜지스터를 형성하는 과정에서 불량이 발생할 확률이 적은 단결정 실리콘 박막을 형성하는 방법을 제공하는 것이다.
기판 위에 증착된 비정질 실리콘 층을 결정화하는 본 발명에 따른 방법은, 결정의 성장이 시작될 제1영역, 입계가 없는 단결정이 성장될 제3영역, 및 상기 제1영역과 제3영역 사이에 연결된 것으로, 상기 제1영역에서 발생한 입계가 제3영역에 도달하는 것을 방지하기 위해 상기 제1영역 및 제2영역에 비해 폭이 좁게 형성된 제2영역을 갖도록, 상기 비정질 실리콘 층을 패터닝하는 단계; 상기 제1영역 위에 마스크층을 부분적으로 형성하는 단계; 및 선형 빔 SLS 방법을 이용하여 상기 제1영역으로부터 제3영역까지 순차적으로 한 스텝씩 레이저 빔을 조사함으로써 상기 비정질 실리콘 층을 결정화하는 단계를 포함하는 것을 특징으로 한다.
앞서 설명한 바와 같이, 종래에는, 예컨대, SiO2 층 위에 비정질 실리콘을 증착한 후, 레이저를 이용하여 상기 비정질 실리콘을 결정화하였다. 그런 다음에, 상기 결정화된 실리콘 층을 패터닝하여 박막 실리콘 아일랜드(island)를 형성하고, 이어서 패터닝된 박막 실리콘 아일랜드 위에 박막 트랜지스터를 형성하였다.
반면, 본 발명의 경우, SiO2 층 위에 비정질 실리콘을 증착하는 과정까지는 동일하지만, 비정질 실리콘 층을 결정화하기에 앞서 미리 상기 실리콘 층을 패터닝하여 박막 트랜지스터가 형성될 박막 실리콘 아일랜드 영역을 형성하고, 그 위에 반사 마스크를 패터닝한다. 그런 후, 본 발명의 결정화 방법에 따라 선형 빔 SLS 방법을 이용하여 상기 패터닝된 박막 실리콘 아일랜드를 결정화하고, 그 위에 박막 트랜지스터를 형성한다. 이때, 반사 마스크층과 입계 필터링 영역의 공동작용으로 입계가 없는 단결정 영역의 박막 실리콘 아일랜드를 얻는다.
이하, 첨부된 도면을 참조하여, 본 발명의 일실시예에 따른 본 발명의 구성에 대해 보다 상세하게 설명하도록 한다.
도 7은 본 발명의 제1실시예에 따른 결정화 과정을 도시하는 것으로, 결정화될 실리콘 층을 위에서 아래를 향해 본 모습을 도시한다. 도 8을 참조하면, 바로 위에서 설명한 바와 같이, 예컨대, SiO2 등과 같은 재료로 된 버퍼층(105) 위에 비정질 실리콘(a-Si)(110) 층을 증착한 후, 도 7에 도시된 모양으로 상기 a-Si 층(110)을 패터닝한다. 그런 후, 다시 SiO2 등과 같은 재료로 된 절연층(120)을 증착하고, 그 위에 다시 알루미늄(Al) 등과 같이 반사도가 높은 금속으로 된 반사 마 스크층(130)을 증착한다. 그리고, 도 7에 도시된 것처럼 상기 반사 마스크층(130)과 절연층(120)을 패터닝한다.
이렇게 패터닝된 a-Si 층(110)과 반사 마스크층(130)의 형태에 대해 보다 구체적으로 설명하면 다음과 같다. 먼저, a-Si 층(110)을 보면, 상기 a-Si 층(110)은 결정화 작업이 시작될 직사각형 형태의 성장 시작 영역(112)과, 상기 성장 시작 영역(112)의 일측 가장자리의 중앙에 형성되고 상기 성장 시작 영역(112) 보다 좁은 폭을 갖는 기다란 형태의 입계 필터링 영역(114)과, 상기 입계 필터링 영역(114) 보다 넓은 폭을 가지며 상기 입계 필터링 영역(114)과 연결되는 부분이 테이퍼(taper)지게 형성되어 있는 무입계 단결정 영역(Grain boundary-free single-crystal region)(116)으로 구분된다. 따라서, 패터닝된 a-Si 층(110)의 전체적인 모양은, 입계 필터링 영역(114) 부분이 오목하게 들어가 있고, 상기 입계 필터링 영역(114)과 무입계 단결정 영역(116)의 경계에서부터는 상기 무입계 단결정 영역(116)의 폭이 점차 증가하다가 다시 일정해지는 형태이다. 이때, 결정화 작업은 상기 성장 시작 영역(112)에서부터 시작하여, 입계 필터링 영역(114)과 무입계 단결정 영역(116)을 향해 진행된다.
한편, 도 7a 내지 도 7e에 도시된 바와 같이, 이렇게 패터닝된 a-Si 층(110) 위에는 입계의 형성 방향을 바꾸고 단결정 영역의 종자영역을 형성하기 위해 굴곡이나 모서리가 있는 반사 마스크층(130)이 형성되며, 상기 반사 마스크층(130)과 a-Si 층(110) 사이에는 SiO2 등과 같은 재료로 된 절연층(120)이 존재한다. 예컨대, 상기 반사 마스크층(130)은 사각형이나 삼각형 등과 같은 다각형의 형상을 할 수도 있다. 이러한 반사 마스크층(130)은 a-Si 층(110)의 성장 시작 영역(112)의 폭 중심선을 따라 소정의 위치에 있을 수 있으며, 상기 폭 중심선을 기준으로 대칭인 것이 바람직하다. 또한, 상기 반사 마스크층(130)의 꼭지점 중 하나는 레이저의 진행 방향쪽의 상기 폭 중심선 위에 있는 것이 바람직하다. 즉, 입계 필터링 영역(114)과 대향하는 방향에 상기 반사 마스크층(130)의 꼭지점이 위치한다.
이와 같은 형태로 a-Si 층(110)과 반사 마스크층(130)이 형성된 후에는 액시머 레이저(도시되지 않음)를 이용하여 연속 측면 고상화(SLS) 방법에 따라 실리콘의 결정화 과정이 진행된다. 상기 결정화 과정은 도 7a부터 도 7d까지 순차적으로 도시되어 있다. 도 7a 내지 도 7d에 도시된 바와 같이, SLS 방법에 따른 결정화 과정은 성장 시작 영역(112)의 일측단에서부터 시작하여 반대쪽 끝인 무입계 단결정 영역(116)에서 완료된다. 따라서, 레이저 빔의 조사 방법은 선형 빔 SLS 방법과 동일하다.
도 7a에서 점선으로된 사각형(200)은 레이저가 조사되고 있는 영역이며, 실선으로된 사각형(210)은 레이저의 조사에 의해 용융된 영역이다. 그리고, 화살표는 레이저가 진행되는 방향을 나타낸다. 먼저, 소정의 빔폭(beam width) b를 갖는 기다란 선형의 레이저 빔을 a-Si 층(110)의 성장 시작 영역(112) 끝에서부터 수직으로 조사하여 비정질 실리콘을 위에서부터 아래가지 완전히 용융시킨다. 그러면, 레이저가 조사된 부분의 양쪽 경계부터 결정화가 시작되어 안쪽으로 결정화가 진행된다. 이때, 입계는 레이저 빔 경계에서 대체적으로 약 90°방향으로 진행된다. 이렇 게 해서, 완전히 결정화되었으면, 레이저가 조사되는 영역이 중첩될 수 있도록 소정의 폭만큼(즉, b 이하) 레이저를 전진시켜 다시 비정질 실리콘을 위에서부터 아래까지 완전히 용융시킨다. 그러면, 이미 앞서 결정화된 영역의 먼저 생성된 결정을 기준으로 하여 연속해서 결정화가 진행되는 방식으로 결정화가 진행된다. 이렇게 해서, 레이저의 진행 방향을 따라 다수의 입계가 대략적으로 평행하게 형성된다.
다음으로, 도 7b를 보면, 레이저 빔이 마름모꼴의 반사 마스크층(130) 위로 조사되고 있다. 여기서, 반사 마스크층(130)은 상기 레이저 빔의 투과를 막으며, 양호하게는, 알루미늄과 같이 빛을 반사하는 성질을 가진 금속층이다. 따라서, 반사 마스크층(130)이 형성된 영역 아래에 있는 비정질 실리콘 층은 레이저가 반사되어 용융되지 않는다. 이로 인해, 상기 반사 마스크층(130)이 있는 부분에서는 이전에 형성된 입계가 끊어지고 새로이 입계가 형성되어 진행한다. 이때, 도시된 바와 같이, 상기 반사 마스크층(130)은 레이저의 진행방향을 따라 비스듬하게 폭이 점점 좁아지기 때문에, 새로이 형성되는 입계는, 반사 마스크층(130)의 좌우로 비스듬한 방향으로 진행하게 된다. 따라서, 도 7c에 도시된 것처럼, 상기 입계는 목이 좁게 형성된 입계 필터링 영역(114)을 통과하지 못하게 된다. 또한, 결정화 과정에서 발생하는 응력으로 인한 작은 부-입계(sub-grain boundary)(250)들 역시 상기 입계 필터링 영역(114)에 의해 차단된다.
계속해서, 도 7d에 도시된 바와 같이, 레이저가 무입계 단결정 영역(116)의 끝부분에까지 도달하면 결정화는 완료된다. 앞서 설명한 바와 같이, 최초의 성장 시작 영역(112)에서 형성된 입계는 상기 반사 마스크층(130)에 의해 직진하지 못하고 기울어져 진행하게 되므로, 좁은 목으로 이루어진 입계 필터링 영역(114)에 의해 진행이 차단되어 무입계 단결정 영역(116)에서는 입계가 존재하지 않게 된다. 따라서, 무입계 단결정 영역(116)은 입계가 존재하지 않는 단결정으로 구성되기 때문에 대단히 우수한 전기적 특성을 가지게 된다.
여기서, 무입계 단결정 영역(116)의 가장자리 부분에서 새로 입계가 형성되는 것을 방지하기 위하여 상기 무입계 단결정 영역(116)과 입계 필터링 영역(114) 사이는 테이퍼지게 연결되어야 한다. 만약, 도 7e에 도시된 바와 같이, 무입계 단결정 영역(116)이 테이퍼지지 않고 직각으로 형성되었다면, 성장 시작 영역(112)에서 입계가 형성되는 원리와 동일한 원리로 상기 무입게 단결정 영역(116)의 가장자리 부분에서 레이저의 진행방향으로 입계가 형성될 것이다.
이때, 무입계 단결정 영역(116)의 테이퍼링된 부분의 각도와 레이저 빔의 진행 스텝(step)과의 관계는 다음과 같은 일정한 조건을 만족해야 한다. 도 9a는 무입계 단결정 영역(116)을 레이저 빔이 조사하고 있는 것을 도시한다. 이때, 레이저 빔의 한쪽 경계 부분은 이미 결정화된 단결정 실리콘 부분(116-2)을 조사하고 있고, 다른쪽 경계 부분은 아직 결정화되지 않은 비정질 실리콘 부분(116-1)을 조사하고 있다. 이하에서는, 아직 결정화되지 않은 비정질 실리콘 부분(116-1)을 조사하고 있는 레이저 빔의 경계를 제 1 빔 경계라 하고, 이미 결정화된 단결정 실리콘 부분(116-2)을 조사하고 있는 레이저 빔의 경계를 제 2 빔 경계라 부르기로 한다. 그러면, 도 9b에 도시된 것처럼, 제 2 빔 경계에서는 단결정 실리콘이 성장하지만, 제 1 빔 경계에서는 입계가 있는 다결정 실리콘이 성장하게 된다. 결국, 양쪽의 빔 경계에서 각각 성장한 결정은 도 9b에 도시된 커브(260)에서 만나게 된다.
양쪽의 성장 속도가 같다고 할 때, 무입계 단결정 영역(116)의 가운데 부분에서는 양쪽 모두 빔 경계로부터 수직하게 결정이 성장하기 때문에 빔 폭의 1/2이 되는 지점에서 두 종류의 결정이 만나게 된다. 하지만, 무입계 단결정 영역(116)의 가장자리 부분에서는 그 가장자리를 따라 결정이 성장하는 경향이 있는데, 비정질 실리콘 부분(116-1)의 빔 경계면의 길이가 단결정 부분(116-2)의 빔 경계면의 길이에 비해 더 크므로, 단결정 부분(116-2)의 빔 경계면 가장자리로부터의 거리와 비정질 실리콘 부분(116-1)의 빔 경계면으로부터 수직 방향의 거리가 같은 지점에서 두 종류의 결정이 만나게 된다. 도 9b에 도시된 바와 같이, 이 거리를 x, 레이저 빔의 폭을 b 라고 하고, 테이퍼(taper) 각도를 θ라고 하면, 상기 x 와 b 사이에는 다음과 같은 관계가 있다.
Figure 112004005168615-pat00001
또한, 양쪽 빔 경계에서 성장하는 결정이 빔 폭의 1/2 지점에서 만날 수 있도록 하기 위해서는, b/2는 거리 dC-SLG 보다 작아야 한다. 여기서, 거리 dC-SLG 는 빔 경계로부터 결정이 성장해 나갈 수 있는 최대의 거리이다. 이 거리는 재료의 종류, 레이저 빔의 출력, 주변의 온도 등에 따라 결정된다는 것이 통상적으로 알려져 있다. 만약 빔의 폭이 지나치게 크면, 빔 폭의 중간 부분에서 결정이 만나지 않게 된 다. 따라서, 다음과 같은 부등식이 일반적으로 만족되어야 한다.
Figure 112004005168615-pat00002
이렇게 해서, 현재 레이저 빔이 조사되고 있는 부분에서 결정화가 완료되었으면, 다음 결정화할 영역으로 레이저 빔을 이동시켜야 한다. 이때, 단결정을 계속해서 성장시키기 위해서는, 레이저 빔의 한쪽 경계는 비정질 실리콘 위에 있어야 하며, 다른 한쪽 경계는 단결정만이 형성되어 있는 영역 이내에 있어야 하고 다결정이 형성되어 있는 영역(즉, 입계가 있는 영역)을 넘어서는 안된다. 따라서, 레이저 빔이 한번에 이동할 수 있는 범위는 현재의 제 2 빔 경계로부터 상기 커브(260)의 양단부까지의 직선 거리를 넘어서는 안된다. 즉, 레이저 빔의 1회 이동 거리는 xcosθ 보다 작아야 한다. 그러므로, 수학식 1 및 수학식 2를 고려하여 다음과 같은 부등식이 만족되어야 한다.
Figure 112004005168615-pat00003
이런 식으로 레이저 빔의 조사 영역을 조금씩 이동시키면서 결정화 작업을 수행하면, 상기 제 2 빔 경계로부터 연속하여 단결정이 성장하므로 최종적으로는 상기 무입계 단결정 영역(116) 전체가 입계가 없는 하나의 실리콘 단결정이 된다. 따라서, 이후의 공정을 통해 상기 무입계 단결정 영역(116) 위에 박막 트랜지스터 를 증착하게 되면 전기적 특성 매우 우수하고, 속도가 매우 빠른 박막 트랜지스터를 얻을 수 있게 된다.
그런데, 도 10에 도시된 바와 같이, 상술한 결정화 방법에 의하면 반사 마스크층(130)의 한 꼭지점(C)에서 거의 수직방향으로 큰 입계가 종종 발생할 수도 있는데, 상술한 제1실시예에 의하면 이렇게 간헐적으로 발생하는 수직방향의 입계가 무입계 단결정 영역(116)에 도달하는 것을 막을 수가 없다. 무입계 단결정 영역(116)에 입계가 존재하게 되면 이후 형성되는 박막 트랜지스터의 성능이 크게 떨어지게 되므로, 상기와 같이 수직방향으로 발생한 입계가 무입계 단결정 영역(116)에 도달하는 것을 막을 필요가 있다. 제2실시예 내지 제4실시예는 이러한 수직방향의 입계가 무입계 단결정 영역(116)에 도달하는 것을 방지하기 위한 것이다.
먼저, 도 10은 본 발명의 제2실시예를 설명하기 위한 것이다. 도 10에 도시된 바와 같이, 기판 위에 패터닝된 비정질 실리콘층(110) 중에서, 입계 필터링 영역(114)이 일직선이 아니라 2회에 걸쳐 꺾인 형태를 하고 있다. 즉, 상기 입계 필터링 영역(114)이 1회 꺾인 후, 다시 상기 꺾임 각도와 같은 각도만큼 반대 방향으로 다시 한번 꺾인다. 이 이외에 나머지 구조는 제1실시예의 경우와 동일하다. 따라서, 제2실시예 역시 도 8과 같은 층 구조를 하고 있으며, 패터닝된 a-Si 층(110)은, 결정화 작업이 시작될 직사각형 형태의 성장 시작 영역(112), 상기 성장 시작 영역(112)의 일측에 목이 좁게 형성된 입계 필터링 영역(114) 및 상기 입계 필터링 영역(114) 보다 넓은 폭을 가지며 상기 입계 필터링 영역(114)과 연결되는 부분이 테이퍼(taper)지게 형성되어 있는 무입계 단결정 영역(116)으로 구성된다. 그리고, 패터닝된 a-Si 층(110)의 성장 시작 영역(112) 중심 부위에는 입계의 형성 방향을 바꾸기 위한 굴곡이나 모서리가 있는 반사 마스크층(130)이 존재한다.
또한, 상기 성장 시작 영역(112)의 일측단에서부터 시작하여 반대쪽 끝인 무입계 단결정 영역(116)까지 선형의 레이저 빔을 순차적으로 조사하여 결정화 과정을 수행한다는 점과, 한 지점에서의 결정화 완료 후 다음 지점을 결정화 하기 위한 레이저 빔의 1회 이동 거리에 대한 제한 역시 제1실시예와 동일하다.
이렇게 제2실시예에서는 입계 필터링 영역(114)이 꺾여 있으므로, 반사 마스크층(130)의 꼭지점(C)에서 거의 수직방향으로 발생한 입계가 상기 무입계 단결정 영역(116)에 도달하지 못하고, 입계 필터링 영역(114)에서 차단된다. 이때, 입계의 도달을 확실하게 방지하기 위해서는 충분한 각도로 꺾일 필요가 있다. 예컨대, 도 10b에 도시된 바와 같이, 반사 마스크층(130)의 꼭지점(C)과, 제 1 꺾임부의 내측 꺾임점(B)과, 제 2 꺾임부의 내측 꺾임점(A)을 잇는 선분이 일직선인 경우에 조차 입계가 입계 필터링 영역(114)을 통과하여 무입계 단결정 영역(116)에 도달할 가능성이 있다. 따라서, 상기 반사 마스크층(130)의 꼭지점(C)과 제 1 꺾임부의 내측 꺾임점(B)을 잇는 선분의 기울기는 제 1 꺾임부의 내측 꺾임점(B)과 제 2 꺾임부의 내측 꺾임점(A)을 잇는 선분의 기울기 보다 커야 한다. 이 조건을 만족할 경우에는 마스크층(130)의 꼭지점(C)에서 거의 수직방향으로 발생한 입계가 무입계 단결정 영역(116)에 도달할 가능성이 매우 적어진다.
도 11은 상기 제2실시예를 변형한 제3실시예를 도시한다. 도 11에 도시된 바 와 같이, 성장 시작 영역(112)의 폭이 입계 필터링 영역(114)을 향해 점차적으로 감소하도록 구성되어 있다. 반사 마스크층(130)으로부터 발생하는 입계는 상기 반사 마스크층(130)의 각 변에 수직한 방향으로 계속해서 진행하여야 한다. 하지만, 레이저 빔을 이동시키면서 결정화 과정을 진행할 때마다 점차적으로 입계의 방향이 레이저의 이동 방향을 향해 바뀌게 되는 경우가 발생할 수도 있다. 그러한 경우, 입계가 입계 필터링 영역(114)을 지나 무입계 단결정 영역(116)에 도달할 수도 있다.
제3실시예는 이러한 가능성을 제거하기 위한 것으로, 도시된 바와 같이, 성장 시작 영역(112)의 폭이 입계 필터링 영역(114)을 향해 점차적으로 감소하도록 한다. 즉, 성장 시작 영역(112)의 양쪽 코너(corner) 부분을 제거하여, 결정화 과정이 진행될 때 입계의 방향이 바뀌게 될 여지를 없애는 것이다. 또한, 제1실시예 및 제2실시예의 경우와 비교할 때, 반사 마스크층(130)과 입계 필터링 영역(114)과의 거리를 보다 좁힘으로써 그 효과를 더욱 증대시킬 수 있다.
한편, 도 12에 도시된 제4실시예 역시 상기 반사 마스크층(130)의 꼭지점(C)에서 수직방향으로 형성된 큰 입계를 차단하기 위한 구조이다. 제1실시예에서는 입계 필터링 영역(114)이 성장 시작 영역(112)의 일측 중심에 형성되었지만, 도 12에 도시된 바와 같이, 본 제4실시예에서는 중심에서 어느 정도 벗어난 위치에 입계 필터링 영역(114)이 형성되어 있다. 이 이외에 나머지 특징들은 제1실시예의 경우와 완전히 동일하다. 입계 필터링 영역(114)이 성장 시작 영역(112)의 중심에서 벗어난 위치에 형성되어 있기 때문에, 제4실시예에 따르면 반사 마스크층(130)의 꼭지 점(C)에서 수직방향으로 형성된 입계를 차단할 수 있다. 그러나, 이 경우에는, 상기 반사 마스크층(130)의 꼭지점(C)으로부터 비스듬하게 발생한 입계가 상기 무입계 단결정 영역(116)에 도달할 수도 있기 때문에, 이를 완전히 방지하기 위해서는 다음과 같은 소정의 조건을 만족해야 한다.
즉, 도 12b에 도시된 바와 같이, 입계 필터링 영역(114)의 길이가 너무 짧으면, 반사 마스크층(130)의 꼭지점(C)으로부터 비스듬하게 발생한 입계가 입계 필터링 영역(114)을 통과하여 무입계 단결정 영역(116)에 도달할 수가 있다. 심지어, 반사 마스크층(130)의 꼭지점(C)과, 상기 입계 필터링 영역(114)과 상기 반사 마스크층(130)이 만나는 두 점 중에서 중심쪽에 있는 점(D)과, 그리고 입계 필터링 영역(114)과 무입계 단결정 영역(116)이 만나는 두 점 중에서 바깥쪽에 있는 점(E)이 일직선을 이루는 경우에도, 반사 마스크층(130)의 꼭지점(C)으로부터 비스듬하게 발생한 입계가 상기 무입계 단결정 영역(116)에 도달할 수가 있다. 따라서, 상기 입계 필터링 영역(114)의 길이가 충분히 길어야 한다. 즉, 점(C)와 점(D)를 잇는 선분의 기울기 보다 점(D)와 점(E)를 잇는 선분의 기울기가 더 커야 한다.
다른 말로 표현하면, 반사 마스크층(130)의 꼭지점(C)으로부터 상기 입계 필터링 영역(114)과 접하는 성장 시작 영역(112)의 에지(edge)까지의 레이저 진행 방향의 거리를 d, 성장 시작 영역(112)의 에지 중심으로부터 입계 필터링 영역(114)까지의 레이저 진행 방향에 수직한 방향의 거리를 m, 입계 필터링 영역(114)의 길이를 l, 그리고 입계 필터링 영역(114)의 폭을 w 라고 했을 때, 다음과 같은 부등식이 만족되어야 한다.
Figure 112004005168615-pat00004
한편, 앞서 설명한 바와 같이, 결정 성장 과정에서 입계가 전혀 없는 단결정 부분(113)은 반사 마스크층(130)의 꼭지점(C)으로부터 시작하여 거의 좌우 대칭형으로 성장한다. 이때, 상기 단결정 부분(113)의 폭은, 결정화 과정에서의 응력으로 인해 발생하는 작은 부-입계들로 인해 결정 성장 방향을 따라 계속 증가하지 않고 일정한 폭을 유지하게 된다. 단결정이 입계 필터링 영역(114)을 통해 무입계 단결정 영역(116)까지 도달하여 성장할 수 있으려면, 상기 단결정 부분(113)의 적어도 일부가 입계 필터링 영역(114)과 중첩되어야 한다. 따라서, 제4실시예에서, 입계 필터링 영역(114)은 성장 시작 영역(112)의 중심에서 지나치게 벗어난 위치에 형성되어서는 안되다. 즉, 도 12a에 도시된 바와 같이, 상기 단결정 부분(113)의 폭을 P 라고 할 때, 다음과 같은 부등식이 만족되어야 한다.
Figure 112004005168615-pat00005
제4실시예에서 상기 수학식 4 와 수학식 5 를 만족하는 경우, 무입계 단결정 영역(116)에 입계가 도달하는 것을 충분히 방지하면서, 입계가 없는 단결정 실리콘을 안정적으로 성장시킬 수 있다.
지금까지 본 발명의 원리에 대해 상세히 설명하였다. 상술한 설명을 통해 알 수 있듯이, 본 발명에 따르면, 입계가 없는 단결정 실리콘 박막을 보다 안정적이고 균일하게 형성할 수 있어 불량이 발생할 확률이 적다. 뿐만 아니라, 종래에 비해 훨씬 넓은 면적을 가지는 단결정 실리콘 박막을 형성할 수 있다. 따라서, 본 발명에 따른 단결정 실리콘 박막은 전기적 특성이 종래에 비해 우수하기 때문에, 이후의 공정을 통해 우수한 박막 트랜지스터를 제조할 수 있다. 또한, 종래와는 달리, 박막 트랜지스터가 형성될 영역들을 일일이 각각 결정화할 필요가 없기 때문에 양산화 역시 가능하다. 따라서, 보다 빠르고 정확한 TFT LCD를 간단하게 제조할 수 있다.

Claims (19)

  1. 기판 위에 증착된 비정질 실리콘 층을 결정화하는 방법에 있어서,
    결정의 성장이 시작될 제1영역, 입계가 없는 단결정이 성장될 제3영역, 및 상기 제1영역과 제3영역 사이에 연결된 것으로, 상기 제1영역에서 발생한 입계가 제3영역에 도달하는 것을 방지하기 위해 상기 제1영역 및 제2영역에 비해 폭이 좁게 형성된 제2영역을 갖도록, 상기 비정질 실리콘 층을 패터닝하는 단계;
    상기 제1영역 위에 마스크층을 부분적으로 형성하는 단계; 및
    선형 빔 SLS 방법을 이용하여 상기 제1영역으로부터 제3영역까지 순차적으로 한 스텝씩 레이저 빔을 조사함으로써 상기 비정질 실리콘 층을 결정화하는 단계를 포함하며,
    상기 마스크층은 레이저 빔의 진행 방향을 따라 그 폭이 점차 좁아지도록 형성되어 있는 단결정 실리콘 박막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제3영역의 일부분은 상기 제2영역을 향해 점차 폭이 좁아지도록 테이퍼 진 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  3. 제 2 항에 있어서
    상기 제3영역의 나머지 부분은 일정한 폭을 유지하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크층은 레이저 빔을 반사하는 재질인 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  5. 제 4 항에 있어서,
    상기 마스크층은 Al을 포함하는 재질인 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  6. 제 4 항에 있어서,
    상기 마스크층은 꼭지점을 갖는 형태인 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  7. 제 6 항에 있어서,
    상기 마스크층은, 상기 제1영역에서 형성되기 시작된 입계의 방향을 비스듬하게 바꿀 수 있도록, 상기 제2영역과 대향하는 방향에 꼭지점이 위치하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  8. 제 7 항에 있어서,
    상기 마스크층의 꼭지점은 상기 제1영역의 폭 중심선 위에 위치하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  9. 제 8 항에 있어서,
    상기 마스크층은 상기 제1영역의 폭 중심선을 기준으로 대칭인 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  10. 제 2 항에 있어서,
    상기 레이저 빔의 폭을 b 라 하고, 빔 경계로부터 결정이 성장해 나갈 수 있는 최대의거리를 dC-SLG 라고 할 때, 다음의 수식:
    Figure 112010081924065-pat00006
    을 만족하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  11. 제 10 항에 있어서,
    상기 제3영역의 적어도 테이퍼 진 부분에서 레이저 빔의 한 스텝당 이동 거리는, 레이저의 이동 방향을 기준으로 한 테이퍼 각도를 θ 라 할 때, 다음의 수식:
    Figure 112010081924065-pat00007
    을 만족하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  12. 제 1 항에 있어서,
    상기 제2영역은 상기 제1영역의 일측 중심에서 레이저의 진행 방향으로 연장된 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  13. 제 12 항에 있어서,
    상기 제2영역은 소정의 각도로 적어도 1회 이상 꺾인 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  14. 제 13 항에 있어서,
    상기 제2영역은, 상기 제2영역이 소정의 각도로 꺾인 제1꺾임부와, 상기 제2영역이 상기 각도만큼 반대 방향으로 다시 한번 꺾인 제2꺾임부를 가지며, 상기 제1꺾임부는 제2꺾임부 보다 제1영역에 가까운 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  15. 제 14 항에 있어서,
    상기 마스크층의 꼭지점과 제1꺾임부의 내측 꺾임점을 잇는 선분의 기울기는 상기 제1꺾임부의 내측 꺾임점과 제2꺾임부의 내측 꺾임점을 잇는 선분의 기울기 보다 큰 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  16. 제 13 항 또는 제 15 항에 있어서,
    상기 제1영역의 폭은 제2영역에 가까워질수록 점차적으로 감소하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  17. 제 1 항 또는 제 11 항에 있어서,
    상기 제2영역은 상기 제1영역의 일측 중심에서 소정의 거리만큼 벗어난 위치에서 레이저의 진행 방향으로 연장된 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  18. 제 17 항에 있어서,
    제1영역과 제2영역이 접하는 제1영역의 면으로부터 상기 마스크층의 꼭지점까지의 레이저 진행 방향으로의 거리를 d, 상기 제1영역과 제2영역이 접하는 제1영역의 면 중심으로부터 제2영역까지의 레이저 진행 방향에 수직한 거리를 m, 제2영 역의 길이를 l, 그리고 제2영역의 폭을 w 라고 할 때, 다음의 수식:
    Figure 112004005168615-pat00008
    을 만족하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
  19. 제 18 항에 있어서,
    상기 제1영역에 형성되는 단결정 부분의 폭을 P 라고 할 때, 다음의 수식:
    Figure 112004005168615-pat00009
    을 만족하는 것을 특징으로 하는 단결정 실리콘 박막 형성 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6792029B2 (en) * 2002-03-27 2004-09-14 Sharp Laboratories Of America, Inc. Method of suppressing energy spikes of a partially-coherent beam
KR100707176B1 (ko) * 2005-01-13 2007-04-13 삼성전자주식회사 단결정 실리콘으로 구성된 박막 트랜지스터의 채널 영역형성 방법
TWI256138B (en) * 2005-02-01 2006-06-01 Ind Tech Res Inst Method of fabricating a poly-silicon thin film transistor
TWI299431B (en) * 2005-08-23 2008-08-01 Au Optronics Corp A mask for sequential lateral solidification (sls) process and a method thereof
KR100713894B1 (ko) * 2006-03-17 2007-05-04 비오이 하이디스 테크놀로지 주식회사 결정화 패턴 및 이를 이용한 비정질실리콘의 결정화 방법
KR102470876B1 (ko) * 2021-01-28 2022-11-25 재단법인대구경북과학기술원 모놀리식 3차원 소자의 상부층 고결정화 방법 및 이를 통해 제조된 모놀리식 3차원 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274088A (ja) 2001-02-28 2001-10-05 Trustees Of Columbia Univ In The City Of New York 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
JP2002118061A (ja) * 2000-10-05 2002-04-19 Sharp Corp 結晶性半導体膜の形成方法および半導体装置並びにディスプレイ装置
JP2002329667A (ja) 2000-11-11 2002-11-15 Seung Ki Joo シリコン薄膜結晶化方法および薄膜トランジスタの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03250620A (ja) * 1990-02-27 1991-11-08 Mitsubishi Electric Corp 半導体装置の製造方法
US5817548A (en) * 1995-11-10 1998-10-06 Sony Corporation Method for fabricating thin film transistor device
KR100327087B1 (ko) * 1999-06-28 2002-03-13 구본준, 론 위라하디락사 레이저 어닐링 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118061A (ja) * 2000-10-05 2002-04-19 Sharp Corp 結晶性半導体膜の形成方法および半導体装置並びにディスプレイ装置
JP2002329667A (ja) 2000-11-11 2002-11-15 Seung Ki Joo シリコン薄膜結晶化方法および薄膜トランジスタの製造方法
JP2001274088A (ja) 2001-02-28 2001-10-05 Trustees Of Columbia Univ In The City Of New York 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス

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