TW527731B - Method for crystallizing silicon layer - Google Patents

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Seung-Ki Joo
Seok-Woon Lee
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Seung-Ki Joo
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Description

527731 A7 ____ B7_ 五、發明說明（I) 發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明相關於一薄膜電晶體(TFT)，其係使用在液晶顯 示器(LCD)、有機發光二極體(〇LED)及三維積體半導體元 件或是類似者，尤其係相關於一種使用晶體過濾技術而將 形成一薄膜電晶體之源極、汲極及通道區域之一主動層結 晶化之方法。 發明背景 根據本發明，一薄膜電晶體之主動層能藉由自一複晶 區域過濾具有均勻晶體方向之晶體成份而結晶化成單晶矽 ’該複晶區域乃藉由因MIC源金屬造成之金屬感應橫向結 晶(MILC)而被結晶。 一般而言’使用在顯示器元件比如LCD及OLED之該 非晶形矽電晶體係藉由形成一閘電極在玻璃或石英的透明 基板上、沉積閘氧化物薄膜、沉積非晶形矽及η型非晶形 矽、形成源極及汲極區域、然後形成絕緣層而製造成的。 一般而言，構成一薄膜電晶體之源極、汲極及通道區域的 主動層係使用化學氣相沉積(CVD)方法而形成在一基板比 如玻璃或石英之上。由於由CVD所形成之主動層係由非晶 形矽所製成，所以它具有lcm2/V · s或更少的低電子遷移 率。因爲使用TFT之LCD的尺寸係愈來愈迷你化且它的孔 徑比例亦愈來愈小，所以要求一種可以同時形成驅動IC及 像素電晶體之技術。爲了達此目的，使用一種利用熱處理 將一非晶形矽層變爲一複晶矽層之結晶技術。 _____ 3____ 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） 527731 A7 ___B7______ 五、發明說明（77) 複晶矽層電晶體的形成係藉由首先沉積一非晶形矽層 在玻璃或石英及其類似之基板上，將該矽層複晶化及形成 一閘氧化物薄膜及一閘電極，植入雜質至該源極及汲極內 ，經由退火活化該雜質，及最後形成一絕緣層。一般而言 ，該複晶矽層之電子遷移率係在〜l〇〇cm2/V · s之範圍中。 因此，使用該複晶矽，LCD之驅動1C可與像素電晶體〜起 整合至同一基板內。決定一複晶TFT之特性的重要因素係 存在於該複晶矽內之晶粒邊界的數目及其架構。根據在該 複晶矽中之晶粒邊界的數目及其架構，該複晶薄膜電晶體 之電子遷移率及臨限電壓則會大大地改變。 因爲複晶薄膜電晶體無可避免地在其由複晶矽所製成 之主動層中包括晶粒邊界，故若與單晶矽之800cm2/V · s 電子遷移率相比較，則該複晶薄膜電晶體具有較低的電子 遷移率及較高之元件非均勻度。當使用複晶矽層電晶體來 製造一 LCD時，驅動1C及像素電晶體可形成在同一基板 上。然而，由於該複晶矽之電子遷移率係遠小於單晶矽之 電子遷移率，主動元件比如LCD控制器、DAC、時脈產生 器或類似者可以不必形成在同一基板上。同時，所增加之 元件非均勻度會造成該顯示器品質的惡化及生產力的減少 。因此，爲了保有等同於單晶矽元件之均勻的元件特性， 已使用一些以非晶形矽層形成單晶矽層之技術。 已提出各種用以製造單晶矽電晶體之方法。順序橫向 固化（sequential lateral solidification，SLS)係一種技術，其 係當藉由雷射掃描Chevron型遮罩而將一非晶形矽層結晶 _4_____ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
527731 A7 ______B7_— ______ 五、發明說明（)） 化時可在一局部區域中形成單晶矽。該SLS方法則有一無 法精確控制該雷射束之掃描的技術上問題。該方法亦具有 無法獲得具有均勻特性之單晶薄膜的限制，因爲在該複晶 矽中之晶粒頻繁地滲入局部形成之單晶矽區域內。同時’ 因爲此一方法一次僅可處理一基板，故該製程之生產力係 小於使用爐之批次處理的生產力。 連糸賈顆粒固化（continuous grain solidification ’ CGS)係 一種技術，其係藉由在非晶形矽中接觸或是植入金屬比如 鎳、鈀、鋁及類似者，且在200〜500°C之低溫下將該非晶 形矽結晶，而獲得具有實質上均勻晶體方向之結晶化矽層 。該CGS方法具有一要求一吸氣製程之缺點，該吸氣製程 係牽涉到一額外的熱處理，以除去使用做爲非晶形矽結晶 化之觸媒的矽化物成份。而且，因爲由該CGS方法所形成 之石夕層基本上並非爲單晶，故它的電特性較一單晶砂薄膜 之電特性更差。 近來提出一藉由使用金屬感應橫向結晶(MILC)現象來 將一矽層結晶之方法。（請看S. W. Lee等人之1996年IEEE 加；7 伙Wee Le/Yer，17(4)，p.160)。該 MILC 現象係由該 金屬與該非晶形矽反應所產生之矽化物沿著該矽層之橫向 方向上傳播，而感應出非晶形矽層之連續結晶。當使用該 MILC方法時，因爲用來將該非晶形矽結晶之金屬成份並不 會保留在結晶區域中，故它可避免因該金屬成份保留在該 結晶矽區域中而導致漏電流及惡化其他電特性等問題。同 時，當使用該MILC方法時’因爲矽層之結晶係感應在300 ___ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----訂---------線 527731 ^ A7 厂 _— B7___ 五、發明說明) 〜500°C之比較低的溫度，複數個基板可以同時在一爐中結 晶而不會造成基板之毀壞。 圖la至圖Id係一剖面圖，其解說使用mic及MILC 方法將一構成薄膜電晶體之主動層的矽層結晶化之習知技 術製程。 參考圖la ’ 一非晶形矽層10係沉積在一絕緣基板1〇〇 上，該基板上先形成一緩衝層（圖中未示出）。然後該非晶 形矽層10被圖案化以形成一主動層。一閘絕緣層U及一 閘極12係使用傳統方法而形成在該主動層之上。如圖lb 中所示’使用該閘極做爲〜遮罩而將雜質摻入該整個基板 內，而分別將一源極區域10S及一汲極區域10D形成在該 主動層內。如圖lc中所示，光阻13係形成以覆蓋該閘極 與鄰近該閘極12之源極和汲極區域，然後一金屬層14沉 積在光阻13和基板的整個表面上。金屬層藉由沉積大約 20微米厚度的鎳來形成係吾人想要的。如圖ld中所示， 當在除去光阻之後在300°C至500°C之溫度下進行整個基板 的熱處理時’則在該光阻移除後保留在金屬層下之該源極 及汲極區域係被金屬感應結晶(MIC)而結晶化，該MIC係 藉由直接接觸或是植入該非晶形矽之MIC源金屬而直接將 矽結晶化。且在該金屬偏離區域及該閘極底下之該通道區 域10C中的非晶形矽係藉由從該MIc區域傳播之MILC而 結晶化。如圖la至圖Id中所示，該光阻係形成以覆蓋在 該閘極12之兩側上的源極及汲極區域部份。因爲如果該金 屬層14係沉積直到介於該通道區域與該源/汲極區域間之 ____6 _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
527731 ‘ A7 _ ___B7_____ 五、發明說明（f) 邊界的話，則在進行MIC時被引入且保留在該通道邊界及 該通道區域內之金屬成份將會對該通道區域之操作特性及 漏電流產生負面的影響。 因爲該源極及汲極區域（除了通道區域外）之操作並未 嚴重地被殘留金屬成份所影響，故遠離該通道區域超過 0,01-5微米之源極及汲極區域係被MIC所結晶化，且僅有 該通道區域及它的周邊區域被MILC所結晶。結果，可減 少將全部非晶形矽層結晶所需時間。 圖2a及圖2b爲由傳統MIC及MILC方法所形成矽層 之結晶結構的電子顯微鏡照片。且圖2c係槪略圖，其解說 在該照片中之矽層的結晶狀態。在含有金屬觸媒之MIC區 域係結晶成複晶矽。且該MILC區域係結晶而形成包括如 在圖2c中所示之數個晶粒邊界之複晶矽。同時，如圖2b 中所示，被MILC所結晶之複晶矽區域係包括成長在同一 方向之數個晶粒。因爲構成典型尺寸爲2-20微米之主動層 的已結晶化矽層一般係包括一或更多晶粒邊界，故該矽層 之電子遷移率及均勻度皆被惡化。因此，爲了達到改良包 括一被MILC所結晶之複晶主動層的薄膜電晶體之功能， 一用MILC將非晶形矽結晶成單晶矽之技術係吾人所要求 的。 發明槪要 爲了克服由傳統MILC方法所產生複晶矽之缺點，本 發明提供了使用MILC方法直接地將非晶形矽結晶成單晶 ____7 ______ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ----訂---------線· 527731 ^ A7 __B7____ 五、發明說明（& ) 矽之方法。尤其是，本發明提供了藉由應用一晶體過濾技 術至該MILC方法而在比較低的溫度下將非晶形矽單晶化 之方法。 爲了達成這些目的，本發明使用MIC方法在一基板上 之一矽層的所欲區域處形成一晶種，且使用MILC方法在 橫側方向上自該MIC晶種成長晶粒。然後本發明過濾由 MILC方法成長的晶粒，且讓該一些或一個晶粒在該非晶形 區域中繼續成長而超過晶體過濾區域。因此，隨著被過濾 的晶粒藉MILC在該區域中成長，超過該晶體過濾區域之 非晶形矽區域可以被結晶化成爲單晶矽。在此，該晶粒之 成長溫度典型上限制在650°C或更小，以防止在被MILC所 結晶化的MILC區域外之晶粒的成長或生成。根據本發明 ，可以獲得延伸數拾至數佰微米之單晶矽層，且因此獲得 之矽層可以用來製造一半導體元件比如TFT。 本發明使用MIC源金屬比如鎳以降低非晶形矽之結晶 溫度。與此有關者，本發明具有一目的係藉由不是在該 MIC源金屬存在之MIC區域中形成該單晶層，而是在沒有 該MIC源金屬之MILC區域中形成該單晶層，而防止該 MIC源金屬影響該半導體元件之功能。同時，本發明之目 的係提供一薄膜電晶體，其包括一藉由低溫結晶方法所製 造之單晶矽層。 本發明係在650°C或更小的溫度進行非晶形矽層之結 晶化，該溫度係低於玻璃之轉換溫度。因此，本發明之方 法可以用來在一由玻璃製造之基板上製造半導體元件比如 _______ 8 __ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I · I I I I---訂-----I I I I * 527731 A7 ________B7 ___ 五、發明說明（^ ) TFT。同時，使用本發明，構成顯示裝置比如LCD及 〇LED之開關及驅動元件的薄膜電晶體可以直接地形成在 該基板上。 圖3a至圖3c及圖4a至圖4c揭示使用該晶體過濾技 術之MILC而將非晶形矽層單晶化之製程。圖3a至圖3c 揭示藉由MILC在該圖中由右側至左側傳播而使非晶形矽 結晶化，其中鎳係用來做爲該MIC源金屬。在此，圖3a 係取自非晶形矽在520°C之溫度下30小時的熱處理後之一 光學顯微鏡的暗影像。 就如在該照片中所顯示，MILC結晶化係在該過濾通 道32之右側中進展，並且複晶矽區域31係形成其中。且 該MILC亦進展在該過濾通道之左側，以產生一單晶矽區 域33而非一複晶矽區域，如圖2b及圖2c中所示，針狀外 形的單晶顆粒係在MILC所複晶化區域之晶體成長前方中 成長。如果這些針狀外形的單晶顆粒繼續成長在不規則之 方向上，則複晶矽最終會形成在該MILC區域中。如圖3a 中所示，如果該過濾通道32之寬度被調整使得形成在該複 晶矽區域31中僅一晶粒可以通過，則通過該過濾通道之晶 粒繼續成長，以使得它將該通道區域之左側結晶化成爲單 晶砂。 通過該過濾通道之單晶可以成長至數佰微米或更多， 且圖4a至圖4c揭示圖3a至圖3c所示之結構在經完成額 外之15小時熱處理後該結晶變成的狀態。在鎳被形成做爲 MIC源金屬之區域34係揭示在該圖之右側中。在該過濾通 ______9___ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
527731 A7 ____Β7_ 五、發明說明（^ ) 道32之左側中，即在圖3之MILC區域33中之非晶形砂 係完全地被單晶化在圖4a至圖4c中，且在該過濾通道之 左側中之單晶成長可達到數佰微米或更多。因爲TFT之主 動層的典型尺寸一般係數拾至數佰微米或更小，故由此一 方法所提供單晶矽區域足夠用來製造一半導體元件。由此 一方法所製造之元件與包括傳統複晶矽層之半導體元件相 比較的話，其可大大地改良元件特性。 圖5a係解說由MILC方法形成一具有複晶矽層之薄膜 電晶體主動層之傳統技術，且圖5b解說了一狀態，該狀態 係通道區域及其周邊區域被如圖5a之結晶方法而結晶化。 如圖5a中所解說的，一主動層50係以非晶形矽而形成在 一基板100之上。一用於感應該非晶形矽主動層之MIC之 金屬層係沉積在該主動層之源極區域51及汲極區域52之 部份上。該MIC源金屬並未沉積在該閘電極53底下的通 道區域中。該MIC源金屬並未沉積在鄰近於該閘電極53 以形成金屬偏移區域54的源極及汲極區域之部份上。當熱 處理進行在該主動層上時，該結晶化係由覆蓋有MIC源金 屬之源極及汲極區域51、52傳播至該通道區域。因此，在 該通道區域及金屬偏離區域54中之全部非晶形矽層被結晶 化如在圖5b中所示。圖5b係一槪略圖，其解說藉由在圖 5a中所解說的結晶化製程所形成在該金屬偏移區域54及 該通道區域中之晶體結構。參考圖5b，數個矽晶體係形成 在該通道區域之兩側上，且自該通道區域兩側成長之MILC 複晶矽區域相互會合處的MILC邊界55係形成在該通道區 __10__ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ^4--------訂--------- 527731 A7 _B7____ 五、發明說明) 域之中心部份。由MILC所產生之複晶矽比起單晶矽則具 有較差的電特性比如電子遷移率。尤其，在該MILC區域 中感應MILC之MIC源金屬比如鎳的矽化物係聚集在該 MILC邊界55處，且其將惡化電特性，比如該通道區域之 漏電流及電子遷移率。 本發明之目的係提供一藉由使用上述晶體過濾技術以 克服傳統複晶TFT之上述問題來製造一矽主動層及一薄膜 電晶體之方法。爲了達到這些目的，本發明提供一用於將 一薄膜電晶體之一矽主動層結晶化之方法，其包括下列步 驟：（a)在一基板上形成一非晶形矽層；（b)形成一包括MIC 源金屬的結晶源區域、一主動層區域及一藉由將該非晶形 矽層圖案化而連接該結晶源區域及該主動層區域之過濾通 道；及(c)藉由進行該圖案化之非晶形矽層的熱處理而將該 結晶源區域及該主動層區域結晶化。 根據本發明之另一方面，本發明提供一製造一包括結 晶化矽主動層的薄膜電晶體之方法，其包括下列步驟：（a) 在一基板上形成一非晶形矽層；（b)形成一包括MIC源金屬 之結晶源區域、一主動層區域及一藉由將該非晶形矽圖案 化以連接該結晶源區域及該主動層區域之過濾通道；（c)藉 由進行該圖案化之非晶形矽層的熱處理而將該結晶源區域 及該主動層區域結晶化；（d)在該主動層區域上形成一閘絕 緣層及一閘電極；⑹將雑質摻入該主動層區域內；（f)至少 在該主動層區域上形成一接觸絕緣層，及在該接觸絕緣層 中形成至少一接觸洞；及(g)形成至少一接觸電極，其係經 _η_____ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公t〉 (請先閱讀背面之注意事項再填寫本頁) -ϋ ϋ I I 1 n 一：OJf ϋ ϋ n ϋ n n n I · 527731 A7 ____ B7___ 五、發明說明（（b ) 由該接觸洞而電性地連接至主動層區域。 請參考附圖，晶體過濾技術和使用該晶體過濾技術製 造一 TFT之方法之較佳實施例係詳細地描述如下。 圖式簡單說明 本發明之實施例將參考附圖而說明如下，其中： 圖la至圖Id係解說藉由MILC將一薄膜電晶體之主 動層結晶化的習知技術之截面圖。 圖2a至圖2c係揭示在該MILC區域中之結晶化過程 的電子顯微鏡照片和槪略圖。 圖3a至圖3c係在通過一晶體過濾器期間之MILC傳 播的光學顯微鏡暗影像及其解說圖。 圖4a至圖4c係在通過一晶體過濃器後之MILC傳播 的光學顯微鏡暗影像及其解說圖。 圖5a及圖5b係解說藉由傳統方法將該通道區域及其 周邊結晶化之結晶狀態之圖。 圖6a及圖6b係解說藉由本發明之方法將該通道區域 及其周邊結晶化之結晶狀態之圖。 圖7a至71係根據本發明解說各種晶體過濾架構及結 構之圖。 圖 8a 、 8a’ 、 8b 、 8b， 、 8c 、 8c， 、 8d 、 8d’ 、 8e 、 8f 及 8g 係根據本發明之第一實施例解說製造一薄膜電晶體之製程 圖。 圖9係根據本發明之另一實施例解說製造一薄膜電晶 __ 12_____---- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
527731 A7 -—---- B7_______ 五、發明說明（丨\ ) 體之製程圖。 圖l〇a至l〇d係根據本發明之另一實施例製造一薄膜 電晶體之製程截面圖。 圖Ha至圖lib係根據本發明之另一實施例製造一薄 膜電晶體之製程截面圖。 圖12a至圖12c係根據本發明之另一實施例製造一薄 膜電晶之製程截面圖。 圖Ua及圖13b分別係根據本發明之另一實施例製造 一薄膜電晶體之製程的截面圖及平面圖。 圖14係根據本發明之另一實施例製造一薄膜電晶體之 製程的平面圖。 圖式元件符號說明 Γ---^-------- (請先閲讀背面之注意事項再填寫本頁) · 10 非晶形矽層 11 閘絕緣層 12 閘極 10C 通道區域 10D 汲極區域 10S 源極區域 13 光阻 14 金屬層 31 複晶矽區域 32 過濾通道 33 單晶矽區域 ——__ 13 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527731 A7 _B7 五、發明說明（ll) 34 MIC源金屬之區域 50 主動層 51 源極區域 52 汲極區域 53 閘電極 54 金屬偏移區域 55 MILC邊界 60 結晶源區域 61 MIC源區域 62 未形成有MIC源金屬之區域 63 晶體過濾通道 64 源極區域 65 閘電極 66 汲極區域 71 MIC金屬區域 72 結晶源區域 73 晶體過濾通道 74 主動層區域 80 玻璃基板 81 絕緣層 82 非晶形矽層 83 結晶源區域 84 過濾通道 85 主動層區域 14 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527731 A7 B7 五、發明說明（ MIC區域 MIC源金屬 區域 聞絕緣層 閘電極 接觸絕緣層 接觸洞 接觸電極 MIC源金屬 結晶源區域 晶體過濾通道 主動層區域 基板、結晶源區域 晶體過濾通道 主動層區域 閘絕緣層 孔口 MIC源金屬 閘電極 結晶源區域 晶體過濾通道 主動層區域 閘絕緣層 閘電極 86 87 (請先閱讀背面之注意事項再填寫本頁) 88 89 90 91 92 93 94 95 96 97 100 101 102 103 105 106 107 110 111 112 113 114 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527731 A7 B7
115 120 121 122 122C 122D 122S 123 124 125 131 132 133 133, 133” 134 135 136 137 140 141 142 143 144 (請先閱讀背面之注意事項再填寫本頁) MIC源金屬 結晶源區域 晶體過濾通道 主動層區域 通道區域 汲極區域 源區域 MIC源金屬 閘絕緣層 閘電極 結晶源區域 晶體過濾通道 主動層區域 主動層區域、單晶化區域 主動層區域、複晶化區域 MIC源金屬 MIC源金屬 閘電極 晶體邊界 結晶源區域 MIC源金屬 晶體過濾通道 主動層區域 中間區域 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 527731 __B7 _ 五、發明說明（（f) PR 光阻 (請先閱讀背面之注意事項再填寫本頁) 較佳實施例詳細說明 圖6a係一槪略圖，其解說使用該晶體過濾技術以解決 在圖5中所顯示之傳統技術的問題之本發明結構。如圖6a 中所示，一非晶形矽層係形成在一基板1〇〇之上，且被圖 案化以形成一結晶源區域60、一主動層區域67及一連接 該結晶源區域60及該主動層區域67之晶體過濾通道63。 該主動層區域係包括一源極區域64、該聞電極65底下之 一通道區域及一汲極區域66。該結晶源區域60、該主動層 區域67及該晶體過濾通道63可以藉由將該非晶形矽層圖 案化而同時形成。該結晶源區域60及該晶體過濾通道63 構成一晶體過濾器，且該結晶源區域包括一形成有MIC源 金屬之一 MIC源區域61及一未形成有MIC源金屬之區域 62。該MIC源金屬係使用濺鍍、蒸鍍及CVD和類似技術 而形成1至200埃的厚度。在未沉積有該MIC源金屬之區 域62的寬度「a」可以適當地調整，以使得由該MIC源區 域61傳播而由MILC所形成之該複晶矽的晶粒之一個或一 部份可以通過該晶體過濾通道63。一般而言，寬度「a」 係在2-50微米之範圍中，且更想要的是在5-20微米之範圍 中。 當在其上形成有該主動層及該結晶源區域之基板上進 行熱處理時，則MILC的結晶化係自該MIC源區域61傳播 ，且該MILC的前面係跨過該區域62而到達該過濾通道63 _ _ _ 17___ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527731 A7 _ __B7__ 五、發明說明（[L) 。該過爐通道63之寬度^b」能配合旨亥寬度「a」S周整’以 使得該晶粒之一個或一部份可以通過。一般而言’該寬度 「b」係在0.1-20微米之範圍中，且更想要的係在1-5微米 的範圍中。將該過濾通道63之寬度「b」加寬以比例於該 區域62之寬度「a」係想要的。就是因爲該區域62之寬度 變成較大，到達過濾通道63之晶粒的大小將因此而變得更 大。一'般而言’該過爐通道之長度c係在0.1-20微米之範 圍中。儘管有圖6a之解說’該過濾通道之架構及位置可以 如以下將描述的而變化。 該過濾通道63係用來選擇性通過(即過濾)成長在一相 對於該通道方向之平行方向上的晶粒’此晶粒係自該MIC 源區域61到達該過濾通道的複晶矽的晶粒當中之一者。在 此一意義中，該通道63係稱爲「晶體過濾通道」（crystal filtering channel)。通過該晶體過濾通道63之晶粒具有一貝 質上均勻的晶體方向。因此，當該熱處理在進行時’如參 考圖4所描述之結晶化係在超過該過濾通道之區域中進行 ，其係該主動層區域67。通過該晶體過濾之晶體在該主動 層區域67中繼續成長，且因此該主動層被結晶化成一單晶 層或一包括一定數量晶體之複晶層。如果採用該晶體過爐 器之最佳結構及製程條件，該主動層區域可以結晶成一單 晶層。 圖6b係一槪略圖，其解說由圖6a所說明的方法而獲 得位於該閘電極65底下之通道區域的結晶狀態。圖6b揭 示了該主動層之通道區域係結晶成有實質均勻之晶體方向 _ ___18 —------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ·
A7 527731 __B7_____ 五、發明說明 。如果該主動層係根據此一方法而結晶’則最顯著影響一 薄膜電晶體之特性的通道區域可以形成有如圖6b中所示之 一單晶矽層。藉由使用本發明之方法，該薄膜電晶體之全 部主動層可以單晶化。然而，爲了減少結晶化時間，可在 該主動層之一些部份尤其是該通道區域被單晶化之後就製 成該薄膜電晶體。 吾人應了解到用來將該主動層區域結晶化之該結晶源 區域及包括該晶體過濾通道之晶體過濾器，只要符合下面 的條件便可以構成各種架構： (1) 該主動層區域與該結晶源區域係藉一晶體過濾通道 而相互地連通，該晶體過濾通道具有一比該主動層區域之 寬度更窄之寬度； (2) 該MIC源金屬係沉積或是植入在該結晶源區域之某 部份中； (3) 該MIC源金屬及該結晶通濾通道應該以一特定距離 所隔開。 如果這些條件符合的話，該晶體過濾器的架構及結構 可以用各種方式而改變。使用在本發明中之晶體過濾器的 例子係描述在下面。 圖7a係揭示使用在本發明中之該晶體過濾器的一典型 結構之平面圖。該結晶源區域72及該主動層區域74係形 成爲具有相同寬度之方形，且該MIC金屬區域71係沿著 該結晶源區域之一側形成，且與該晶體過濾通道73相隔一 預定距離。該晶體過濾通道73係位於該主動層區域之寬度 一 ___19_____ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
527731 A7 ---------Β7_ 五、發明說明（if) 的中心處。在圖7b中所解說的晶體過濾結構除了該晶體過 濾通道73的位置係移至該主動層74之一側以外，係相同 於圖7a之結構。如在7C中所示，該結晶源區域72之MIC 金屬區域71能夠形成在該結晶源區域72之中心部份。如 圖7d中所解說的，該結晶源區域之MIC源金屬區域71能 被做成較寬於該主動層區域74之寬度。如圖7e，該結晶 源區域72可以具有一較窄於該主動層區域74之寬度。如 圖7f及圖7g中所示，該結晶源區域72可以置於該主動層 區域74之一邊緣或是一橫側處。或是如圖7h中所示，該 結晶源區域72可以具有一漸尖的外形，其寬度係在朝向該 晶體過濾通道73之方向上逐漸地減少。如圖7i中所示， 該結晶源區域72及該主動層區域74兩者連接至該晶體過 濾通道73之部份可以具有漸尖的外形。且類似圖7j，該結 晶源區域72能置放在該主動層區域74之兩側上。使用如 在圖7j中所解說之晶體過濾器，係在該主動層區域74中 形成二個晶體區域。然而，如果最顯著影響該薄膜電晶體 之操作特性的通道區域係藉由調整該薄膜電晶體在該結晶 化主動層區域74中之位置而位在一個晶體區域之內，則可 以獲得單晶元件之特性。使用如在圖7j中所解說之晶體過 濾結構，該晶體成長係在該主動層區域之兩側進行，使得 將該主動層區域結晶化之時間可以大大地減少。
該晶體過濾效果能藉由以如在圖7k所示之兩階段結構 來製作該結晶源區域72而更進一步地強化。根據所需要， 該結晶源區域能以超過二之多重階段而形成。同時，如W 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
A7 527731 ------r---------裝--- (請先閱讀背面之注意事項再填寫本頁) 71中所示，該MIC金屬層71能形成一楔形而不是一矩形 。假如面對該過濾通道73之該MIC金屬層的一端係被尖 化，則該晶體過濾之效果能更進一步強化。在ΜΠΧ期間 ，晶粒最可能自該MIC源金屬表面之垂直方向上成長。因 此，如果該MIC金屬區域具有如在圖71中所示之一楔形， 則該矽晶體在進行結晶化過程時係自該源金屬層71 之輻射方向上成長。在此情況，由於該晶粒之輻射性成長 ，則僅有一晶粒進入該過濾通道73之機率便會增加’且因 此使得過濾效率得以強化。除了楔形外，該MIC金屬層71 可以形成一點或一朝向該晶體過濾通道延伸之線的外形。 爲了感應該晶粒之輻射性成長，使面對該過濾通道之MIC 金屬層的尖端具有1微米或更小之寬度係想要的。
使用在本發明中之低溫單晶化方法可以如在韓國專利 第276378號所描述的加以完成。雖然各種金屬性材質比如 鎳、銷、鈦、銀、金、錦、錫、鍊、銅、站、鉻、鉬、鈦 、铽、铑、釕、鎘及鉛能用來做爲該結晶源金屬，鎳及鈀 係最有效地可做爲根據本發明用來感應非晶形矽之結晶。 底下參考附圖而加以說明使用上述晶體過濾技術以製 造一薄膜電晶體之本發明方法的幾個實施例。 [實施例1] 圖8a至圖8g係根據本發明之方法在將一非晶形矽層 結晶化後來製造一 TFT之製程的解說圖。 圖8a及圖8a’分別爲一狀態之截面圖及平面圖，其中 ______ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f ) ---- 5^73l A7 _____ B7___ 1、發明說明（>心） 具有適當厚度之一底部絕緣層81及一非晶形矽層82係形 成在一^玻璃基板80上，且被圖案化以具有所需外形。該底 部絕緣層81係形成以保護形成一 TFT之主動層的矽層免 &受到污染物的擴散。然而根據情形，該非晶形矽薄層可 以不需要該底部絕緣層81而直接地形成在該基板上。該非 ^形矽層係藉由使用傳統方法比如低壓化學氣相沉積、高 _化學氣相沉積及電漿加強式(PE)CVD及類似技術而形成 °形成在該基板上之非晶形矽層82係藉由使用類似光阻之 遮鼙的蝕刻製程而圖案化，以形成如在圖8a’中特別解說之 —結晶源區域83、一晶體過濾通道84及一主動層區域85 〇 然後，如在圖8b及圖8b’中所示，一 MIC源金屬87 比如鎳係沉積在該結晶源區域之部分中，在此將形成MIC 區域86。該MIC源金屬可以藉由沉積一金屬層在該基板之 全部表面上且將該金屬層圖案化成一所需外形而形成。另 撞方式地’該MIC源金屬可藉由將基板以僅曝露該MIC 區域86之光阻加以罩住，並且使用傳統沉積方法比如低壓 化擧氣相沉積、高壓化學氣相沉積、電漿加強式(PE)CVD '濺鍍、蒸鍍及類似方法沉積像鎳之MIC源金屬而形成。 在^1積該MIC源金屬87之後’該光阻被除去而使該MIC 源金屬僅留在該MIC區域86上。就如以上所述，該MIC 源金屬87形成與該晶體過濾通道84相隔一預定距離。 在MIC源金屬沉積之後，該非晶形矽層係藉由進行如 圖8c及圖8c，中所示之在一爐中的整個基板之熱處理。一 ___^__22__ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------r---;-----裝--- (請先閱讀背面之注意事項再填寫本頁) 訂： 527731 A7 _____B7 __ 五、發明說明C/j ) (請先閲讀背面之注意事項再填寫本頁) 般而言，將該非晶形矽層結晶化之熱處理係在400到600 t：溫度下在一爐內完成，且更想要的是在500〜600°C溫度 。當該熱處理在進行時，在該MIC源金屬底下之非晶形矽 層係藉由MIC而複晶化，形成該MIC區域86。而且，鄰 近該MIC區域及未被MIC源金屬覆蓋之區域88係自該 MIC區域86藉著MILC的傳播而複晶化。當在該區域88 中之MILC的晶體成長前方到達該晶體過濾通道84時，僅 具有一特定方向之晶體成份通過該過濾通道84。然後，通 過該晶體過濾通道之晶體成份開始將區域85結晶化，該區 域85將用來做爲TFT之主動層。在進行熱處理時，該主 動層區域係自鄰近晶體過濾通道84的部份而結晶化。雖然 被過瀘的晶體成份感應出該主動層區域的單晶化，但在該 主動層區域中，單晶及非晶形（或複晶）之矽區域係同時存 在(如在圖3中所示），尤其是在結晶化之初期階段。然而 ，隨著該結晶化過程進行，在該主動層區域中的單晶成份 逐漸地變成主要的。當根據此方法將主動層區域結晶化時 ，且當該主動層之單晶成份變成超過一預定程度時，結晶 化製程可以中止，以減少所需結晶化之時間。如果使用本 發明之晶體過濾技術，即使當該主動層並未完全單晶化時 ，與使用傳統MILC之複晶化方法相比較，該主動層之單 晶成份係大大地增加。因此，該主動層的特性能大大地改 良。 雖然上述實施例係描述在一爐中進行熱處理，但本發 明亦可以用其他熱處理方法。例如，亦可以應用使用一高 ___ 23 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527731 A7 ___B7_ 五、發明說明（Ί) (請先閱讀背面之注意事項再填寫本頁) 溫燈泡及其類似者之光熱處理。光熱處理係將高溫度燈泡 的光照射在基板之全部表面上，以一次可將整個基板進行 熱處理。雖然此一方法係快速且簡單，但它可能造成在該 MILC區域的外部藉由光的照射而使晶粒成長。在該MILC 區域外部的晶粒生成會負面地影響到該主動層之單晶化。 做爲克服此一問題之另一解決方法，能使用光掃描方 法。此一方法將光照射在該基板之一部份上，且將該光束 掃描經過該主動層區域之表面。當使用該光掃描方法時， 該MIC源金屬應置於該光掃描之起始處。換言之，光掃描 方向應設計成等於晶體成長方向。根據情形，該光可以一 重疊方式或是以多重階段方式而掃描。由於被該光掃描所 獲得的溫度係很高，則該光掃描結晶方法具有高晶體成長 速率及高結晶化品質之優點。一般而言，使用光之結晶化 方法具有技術上之優點，即與使用爐之方法相比較的話， 可獲得較佳的結晶化品質。於此同時，此方法亦具有缺點 則是很難適當地控制該製程條件以獲得所要的結果。 雖然如上所述完成結晶化熱處理，可能進行二次熱處 理以更進一步改良結晶品質。對於該二次熱處理而言，可 以使用一照射光的方法比如準分子雷射，或是使用一爐、 RTA、微波或是類似的高溫熱處理。吾人知道]viILC層之 結晶化品質係可藉由進行二次熱處理而更進一步地改善。 二次熱處理亦有效地改善單晶矽層之品質，因爲該單晶矽 其中包含有微缺陷，且該二次熱處理係有效地除去這些缺 陷。由該MILC所獲得之結晶區域含有複數個具有針狀外 _____24_ 一 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ' 527731 A7 _— —____B7 ___ 五、發明說明（yj) 开々之晶粒，且該晶粒係聚集一起形成一大結晶區域。雖然 該MILC所結晶之矽典型上相對於由傳統SPC方法所獲得 之複晶矽而言具有較少缺陷，微缺陷仍可能存在該晶體結 構中。如果由該MILC所獲得之複晶矽受到在900°C之溫度 及爲時30分鐘之二次熱處理，則電子遷移率能增加超過 200cm2/V · s。如果該元件尺寸係做成如此小，使得僅有一 有限數量之晶粒存在該通道區域中，則該電子遷移率可增 加至大約500cm2/V · s。這顯示出由該MILC所形成之複晶 矽中之微細缺陷能藉由二次熱處理而大量地減少。雖然由 本發明方法所結晶之矽層能夠由具有同一晶體方向(相對於 由傳統MILC所結晶之矽層)之單晶結構所構成，依據結晶 時間或條件仍可能有少量缺陷或晶粒邊界。因此，由本發 明所形成之結晶薄膜的特性亦可藉由二次熱處理而改善。 當一 TFT的基板係由玻璃所製成時，則使用一超過玻 璃轉換溫度之溫度的二次熱處理可能係行不通。因此，該 二次熱處理使用RTA或是雷射。該RTA方法係藉由加熱 該矽晶體在800-1100°C溫度下爲時一段短時間而改善該矽 層之晶體品質，該溫度係遠高於大約600°C之玻璃轉換溫 度。對於使用一雷射之熱處理而言，則使用連續波雷射或 是準分子雷射係有效的。因爲準分子雷射的波長典型上在 250至350奈米之範圍中，故能量吸收並不會發生在該玻 璃基板中而是僅發生在該矽層中。因此，該準分子雷射能 夠短暫地完成矽層之熱處理。雖然藉由控制該雷射能量可 能短暫地將該矽層加熱至超過其熔點，因由本發明所形成 _25_____ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -ϋ 1 1 / n ϋ n^OJ· MM MM aw AM ma 喔· 527731 A7 ---、_SI_—- 五、發明說明（yf) 之石夕日曰體即使在該二次熱處理之前即具有一^局晶體品負’ 所以在一低於矽熔點之溫度下進行二次熱處理亦有效於增 加其電子遷移率。 使用〜雷射對具有80cm2/V · s電子遷移率之MILC矽 層進行二次熱處理，該電子遷移率能夠增加至超過200 cm2/V · s。使用在該熱處理之雷射能量最好係在200-3〇0m；i/cm2之範圍中。因爲由本發明所獲得之矽層原先具有 一高單晶比率，藉由雷射輻射而使砂熔化可能惡化而不會 改善晶體特性。因此，想要使用於該二次熱處理之雷射具 有一不致使矽加熱超過其熔化溫度之能量程度。 藉由上述方法所結晶之該主動層區域85係用來形成一 TFT之主動層。如圖8d及圖8d’所示，一閘絕緣層89及一 閘電極90係形成在該結晶的主動層之上。該閘絕緣層89 及該閘電極90係使用低壓化學氣相沉積、高壓化學氣相沉 積、PECVD、濺鍍、蒸鍍及類似方法而沉積在該主動層上 ，且使用光阻或類似方法而圖案化成一所欲外形。該閘電 極可以金屬比如鋁、金及銀或是摻有雜質之複晶矽而形成 。在形成該閘絕緣層及閘電極之後，如圖8e中所示，雜質 摻雜進入該主動層以形成該TFT之源極及汲極區域。在該 摻雜過程中，比如磷或是硼之雜質係藉由離子質量摻雜或 植入方法而植入該主動層內。在摻雜該雜質之後，根據傳 統的方法來進行熱退火以活化該摻雜物。 如圖8f中所示，在該主動層之摻雜及退火之後，一接 觸絕緣層91係藉由使用傳統方法而形成在該基板上，且接 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） <請先閱讀背面之注意事項再填寫本頁) -^1 ϋ ϋ ϋ ϋ I i^OJ_ n ϋ ϋ n n ϋ ϋ I * _26_ 527731 A7 _______B7_ 五、發明說明（4) 觸洞92係形成在該接觸絕緣層內。最好可以使用氧化砂或 是氮化矽做爲該接觸絕緣層。該接觸絕緣層使用濺鍍、蒸 鍍、低壓化學氣相沉積、高壓化學氣相沉積、PECVD或類 似方法而沉積。然後如在圖8g中所示，用於源極及汲極之 接觸電極93係根據傳統方法藉由沉積導電材質且將該沉積 金屬圖案化及蝕刻而形成。因此，該薄膜電晶體之製造便 告完成。當已完成之TFT係使用在一顯示裝置比如LCD之 像素電極中時，則製造完該TFT之後便進行該像素電極之 製程。 根據本發明所製造之TFT與傳統複晶矽TFT相比較具 有顯著較高的電子遷移率及顯著較低的漏電流。同時，根 據本發明之TFT的特性就算經過長期的操作也不會惡化。 而且，以一具有單晶的特性之主動層來製造一 TFT，則將 那些無法在複晶矽上製作的各種半導體元件可被整合一起 。因此，賦與包括本發明之TFT的顯示器裝置之額外功能 便是可能的。 以下，本發明之其他實施例則基於如上所說的第一實 施例而予以描述。下面實施例之詳細技術應理解爲除了底 下特別說明外其餘則等同於該第一實施例。 [實施例2] 圖9係一部份截面圖，其解說根據本發明製造一 TFT 之另一方法。在參考圖8a至圖8g所述之前一實施例中， 該結晶源區域83、該晶體過濾通道84及該主動層區域85 ____ 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -I « — — III — — ^ >1111111·. 527731 A7 明說明（¥) 一 係藉由將該非晶形矽層82圖案化而形成，且該MIC源金 屬層87係形成在該結晶源區域83之一部份上，如在圖8a 及圖8a’中所示。然而车圖9之實施例中，一 MIC源金屬 94係首先形成在一底部絕緣層81之上，且一非晶形矽層 82接著再沉積於其上。然後該非晶形矽層被圖案化以分別 形成一結晶源區域95、一晶體過濾通道96及一主動層區 域97。 其係顯而易知的，即如果將圖9之結構受到如在實施 例1所述之熱結晶化製程，則亦能獲得如上述在實施例1 中之同樣效果。然後，一 TFT就如上所述製作在該結晶矽 層之上。因此，在本發明中，形成該MIC金屬層之步驟及 形成該非晶形矽層之步驟的順序能交換而仍在本發明之範 疇中。 [實施例3] 雖然實施例1沉積該MIC源金屬87在該結晶源區域 83之MIC區域86上，但將該MIC源金屬植入該MIC區域 內仍是可能的。MIC源金屬比如鎳可藉由將光阻遮罩形成 在該結晶源區域上而僅曝露出該MIC區域86，並使該源金 屬僅植入該MIC區域內。在金屬植入後該光阻遮罩則被除 去。然後，一具有結晶主動層之TFT便可經由如在前面之 實施例1中所述之相同製程而製造出來。 [實施例4] _ —___28__ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂： 527731 A7 ____B7^__ 五、發明說明（/j)
I (請先閱讀背面之注意事項再填寫本頁) 在實施例1中，在完成熱處理及沉積該MIC源金屬87 於該圖案化之非晶形矽區域86上後，則形成該閘絕緣層 89及該閘電極90(請看圖8d)。然而在本實施例中，該非晶 形矽首先圖案化以形成該結晶源區域100、該晶體過瀘通 道101及該主動層區域102。然後，閘絕緣層1〇3係形成在 該非晶形矽層上，且光阻PR係形成在於該閘絕緣層103上 。光阻係被圖案化以形成該MIC區域。然後，使用被圖案 化之光阻做爲一遮罩而蝕刻覆蓋在該MIC區域上之閘絕緣 層103，一孔口 105如圖10a所示形成在該閘絕緣層1〇3內 。就如圖10b中所示，MIC源金屬106係形成在該MIC區 域上，此乃藉由以沉積或離子植入及除去該光阻而形成一 MIC源金屬層在該基板之整個表面上。然後，該非晶形矽 層再受到一如在圖l〇c中所解說之結晶熱處理。圖10d之 結構能藉由除去該光阻及形成一所欲形狀之閘電極107於 該閘絕緣層103上而獲得。之後，根據如在圖8e及下面所 解說之製程來製造一單晶TFT。 ‘[實施例5] 在此實施例中，改變實施例4的製程，如此如圖10d 所示形成閘電極107的製程是在如圖l〇c所示的結晶熱處 理之前進行。由於結晶熱處理是在400-600°C之比較低的溫 度下進行，結晶過程可以在形成閘電極之後才進行。 [實施例6] _29 __ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 527731 A7 B7 - - 五、發明說明（l) 如圖11a中所示，一聞絕緣層Π3及一聞電極114的 形成係在該MIC源金屬形成於圖案化爲一結晶源區域110 、一晶體過濾通道Π1及一主動層區域112的非晶形矽層 上之前。接下來，如圖lib中所示，MIC源金屬115係藉 由在實施例1中所述之方法而沉積在該結晶源區域110之 MIC區域上。在形成該MIC源金屬之後，該主動層區域 112係以一熱處理而結晶化。然後，該結晶的主動層區域 112使用該閘電極114做爲一遮罩而以雜質摻雜。之後， 根據如上述之方法來製造一 TFT。 [實施例7] 在此一實施例中，一 MIC源金屬123、一閘絕緣層 124及一1閘電極125係形成在該非晶形砍層上’且該非晶 形石夕層係已圖案化成一結晶源區域120、一晶體過濾通道 121及一主動層區域122(請看圖12a)。且一源區域122S、 一通道區域122C及一汲極區域122D係分別地藉由和在圖 8e所解說的相同方法將雜質植入而形成(請看圖12b)。然後 ，該主動層係藉由如上述在實施例1解釋之熱處理而結晶 化(請看圖12c)。 因爲在本發明中將該主動層結晶化的條件係實質上類 似於將該源極區域及汲極區域中摻入之雜質的活化條件， 故雜質之活化能夠在進行該主動層之結晶化過程期間而進 行。由於此一實施例在單一製程中進行該主動層之結晶化 及雜質之活化，故此一實施例具有使該TFT製程更爲簡易 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
527731 A7 B7 . ^ — 五、發明說明（y7) 之優點。 [實施例8] 該圖13a及圖13b分別爲一實施例之部份截面圖及平 面圖，該實施例之特徵爲形成該MIC源金屬134、135在 該結晶源區域131中及在相對該結晶源區域之該主動層區 域133的一部份中。該MIC源金屬係形成在對應於實施例 1中之圖8a及圖8b的步驟中。該閘電極136能形成在如上 所述之主動層區域133的結晶熱處理之前或是之後。在形 成該源金屬134及135之後在該基板上進行熱處理時，單 晶化係在該主動層區域133’中自該晶體過濾通道132傳播 著。於此同時，MILC的複晶化係在該主動層區133”中自 該MIC源金屬135傳播著。該單晶化區域133’及該複晶化 區域133”係以相反的方向在該主動層區域中成長著，且相 碰面形成一晶體邊界137。就如以上所述，該晶體邊界137 包含結晶源金屬。因此，如果該晶體邊界存在於該通道區 域中，則它將惡化該TFT之操作特性。 然而，在此一實施例中，該通道區域之位置(意即該閘 電極136之位置)係加以調整，使得該晶體邊界137係在該 通道區域之外部，且該通道區域係位於該單晶區域133,之 內。然後該TFT的通道區域可以形成在單晶區域上，且 TFT可以達成一單晶TFT之極好特性。根據本實施例，該 主動層區域之結晶化所需時間能夠大大地減少而不會犧牲 該TFT之功能。 31 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) Λ裝 -H ϋ n n n n^OJ MM I MB I I I OM 雪♦ 527731 A7 ___B7____ 五、發明說明（ΐ [實施例9] 圖14解說一實施例，其中該主動層區域143僅有其中 間區域144用來做爲該TFT之主動層。在圖14中之主動層 區域143係根據如在圖8c及圖8c’中所解說之方法而結晶 化，且該主動層區域之周邊面積係藉由使用傳統方法將該 主動層圖案化而除去。該主動層區域之周邊面積在此一實 施例中之所以除去，係因爲該面積可能包含雜質比如結晶 源金屬或是金屬矽化物，而這些雜質可能惡化該結晶主動 層之電特性。如果在該周邊面積除去之前未進行該結晶主 動層區域之額外熱處理的話，則該矽層之晶體品質可以藉 由使用光輻射比如準分子雷射、使用爐之高溫熱處理、 RTA、微波及類似方法以完成額外熱處理而得以大大地改 善。 在上述中，使用在本發明之晶體過濾器之各種結構及 根據本發明製造TFT之方法將已詳細地予以描述。將本發 明的晶體過濾技術應用至使用MILC的矽層結晶化，則一 TFT之主動層能夠在400-600°C之比較低的溫度下單晶化。 由於該溫度範圍並不會造成由玻璃及其類似材質所製成之 顯示器裝置的基板之損壞，本發明之低溫結晶化方法能夠 使用一爐而同時地結晶化複數個基板。因此，本發明之方 法有效地加強該TFT製造過程之生產力。 與傳統方法所製造之使用複晶矽的TFT相比較’由本 發明所製造之TFT則具有顯著較高的電子遷移率及較低的 ______ 32_ __ _ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) · 527731 A7 _ B7______ 五、發明說明（交I) (請先閱讀背面之注意事項再填寫本頁) 漏電流。而且，該TFT之特性在長期之操作後並不會惡化 。尤其，那些不能夠整合至傳統複晶矽層之各種半導體元 件可以整合至根據本發明之方法所結晶之矽層’是因爲該 結晶矽層具有極好的電特性比如高電子遷移率。因此，將 各種額外的功能合倂至該包括根據本發明之TFT的顯示器 裝置則係可能的。由於低漏電流及高電子遷移率，則包括 根據本發明所結晶之矽層的元件能更廣泛地使用。雖然包 括由本發明所形成之矽層的元件能使用在LCD、像素ΊΤΤ 、CPU及其類似者之驅動電路中，但該元件之使用並非受 限於那些。尤其，根據本發明之薄膜電晶體能有效地使用 做爲顯示裝置比如LCD及OLED之驅動電路及像素TFT。
雖然本發明已在上述之特定實施例中予以描述，但熟 悉本行業者可在未脫離本發明之範疇下實現出各種改變及 修正。因此，本發明係打算將這些改變及修正全部涵蓋在 所附之申請專利範圍的範疇內。 __ _33 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）

Claims (1)

  1. A8B8C8D8 527731 六、申請專利範圍 子植入而形成的。 8. 如申請專利範圍第6項所述之結晶化矽層之方法， 其中該MIC源金屬係形成有1-200埃的厚度。 9. 如申請專利範圍第1項所述之結晶化矽層之方法， 其中該步驟(c)之熱處理係在一爐中完成。 10. 如申請專利範圍第9項所述之結晶化矽層之方法， 其中該熱處理係在400-600°C之溫度下完成。‘ 11. 如申請專利範圍第1項所述之結晶化矽層之方法， 其中該步驟(c)之熱處理係使用一光掃描方法而完成。 12. 如申請專利範圍第11項所述之結晶化矽層之方法 ，其中該光掃描係自該MIC源金屬所被形成之結晶源區域 的部份進行。 13. 如申請專利範圍第1項所述之結晶化矽層之方法， 其更進而包括在該步驟(c)之後藉由準分子雷射或是使用一 高溫燈泡之RTA以完成一二次熱處理之步驟。 14. 如申請專利範圍第1項所述之結晶化矽層之方法， 其中該二次熱處理係在一低於矽的熔點之溫度下來進行。 15. 如申請專利範圍第1項所述之結晶化矽層之方法， 其中該結晶源區域係藉由該MIC源金屬而複晶化，且該主 動層區域之單晶化係在進行該步驟(c)之熱處理時藉由自該 結晶源區域進行該MILC之傳播並通過該過瀘通道。 16. 如申請專利範圍第15項所述之結晶化矽層之方法 ，其中當該主動層區域之單晶化進行至一預定程度時，該 熱處理便終止。 2 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐） ...........................裝..............訂................線 (請先閲讀背面之注意事項再塡寫本頁) 527731 韻 C8 D8 六、申請專利範圍 17 ·如申日r專利範圍第1項所述之結晶化砂層之方法， 其中該結晶源區域係形成在該主動層區域之兩側上，且每 一該結晶源區域係藉由過濾通道而連接至該主動層區域。 18.如申請專利範圍第1項所述之結晶化矽層之方法， 其中該結晶源區域具有一多重階結構，其中該結晶源區域 之兩個或更多係藉由過濾通道而串連接在一起。 19·如申請專利範圍第1項所述之結晶化矽層之方法， 其中該結晶源區域係形成在該主動層區域之一橫向側上。 20.如申請專利範圍第1項所述之結晶化矽層之方法， 其中形成在該結晶源區域中之MIC金屬具有一楔形、一點 或是延伸至該過濾通道之一線的一外形。 21· —種製造一包括一結晶矽主動層的薄膜電晶體之方 法，係包括下列步驟： (a) 形成一非晶形砂層在一基板之上； (b) 形成一包括MIC源金屬的結晶源區域、一主動層區 域及一藉由將該非晶形矽層圖案化而連接該結晶源區域及 該主動層區域之過濾通道； (c) 藉由進行一熱處理至該圖案化之非晶形矽層而將該 結晶源區域及該主動層區域結晶化； (d) 形成一聞絕緣層及一閘電極在該主動層區域之上； (e) 將雜質摻雜至該主動層區域內； (f) 至少在該主動層區域上形成一接觸絕緣層，及在該 接觸絕緣層內形成至少一接觸洞；及 (g) 形成至少一接觸電極，其係經由該接觸洞而電性地 3 ^紙張尺度適^中國國家標準(CNS)A4規格(210 X 297公釐) .........-......r.........裝·..............訂................線 (請先閲讀背面之注意事項再填寫本頁) 527731 έΐ C8 D8 、申請專利範圍 連接至該主動層區域。 22. 如申請專利範圍第21項所述之方法，其中該步驟 (d)係在該步驟(c)之前完成的。 23. 如申請專利範圍第21項所述之方法，其中該步驟 (d)和(e)係在步驟(c)之前完成的。 24. 如申請專利範圍第23項所述之方法，其中該非晶 形矽層之結晶化及摻雜入該主動層區域之雜質的活化係同 時地在該步驟(c)中完成。 25. 如申請專利範圍第21項所述之方法，其中該MIC 源金屬係形成在該結晶化源區域之一部份上且形成在面對 步驟(b)中之結晶化源區域的主動層區域一端上。 26. 如申請專利範圍第21項所述之方法，其更進而在 步驟(c)中將該主動層區域結晶化後，包括該主動層區域之 圖案化及移除其周邊區域的步驟。 27. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該過濾通道之寬度爲0.1-20微米。 28·如申請專利範圍第21至26項中任一項所述之方法 ’其中該MIC源金屬係形成在該結晶源區域之一部份上且 與該過濾通道相隔開2-50微米。 29·如申請專利範圍第21至26項中任一項所述之方法 ，其中該基板係由玻璃或石英所製成。 30.如申請專利範圍第21至26項中任一項所述之方法 ，其更進而在步驟(a)之前包括一形成氧化矽或是氮化矽的 絕緣層在該基板上之步驟。 4 本^尺@用七國國家標準(CNS)A4規格(210X 297公釐) _~一 ........................裝·..............訂................線 (請先閲讀背面之注意事項再填寫本頁) 527731 __%l___ 六、申請專利範圍 (請先閲讀背面之注意事項再塡寫本頁) 31·如申請專利範圍第21至26項中任一項所述之方法 ，其中該MIC源金屬包含鎳、鈀、鈦、銀、金、鋁、錫、 銻、銅、鈷、鉻、鉬、鈦、铽、釕、铑、鎘或是鉛之至少 ~*種。 32. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該MIC源金屬係藉由蒸鍍、濺鍍、CVD、塗敷或是 離子植入而形成。 33. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該MIC源金屬係形成有1-200埃的厚度。 34. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該步驟(c)之熱處理係在一爐中完成。 35. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該熱處理係在400-600°C之溫度下完成。 36·如申請專利範圍第21至26項中任一項所述之方法 ，其更進而包括在步驟(c)之後藉由準分子雷射或是使用一 高溫燈泡之RTA以完成一二次熱處理之步驟。 37. 如申請專利範圍第36項所述之方法，其中該二次 熱處理係在一低於矽的熔點之溫度下來進行。 38. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該結晶源區域係藉由該MIC源金屬而複晶化，且該 主動層區域之單晶化在進行該步驟(c)之熱處理時藉由自該 結晶源區域進行該MILC之傳播並通過該過濾通道。 3 9 ·如申g靑專利軔圍弟3 8項所述之方法，其中當該主 動層區域之單晶化進行至一預定程度時，該熱處理便終止 5 ^紙張尺度適財酬家鮮(CNS)A4祕(210 X 297公愛) -- 527731 - C8 D8 六、申請專利範圍 Ο 40. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該結晶源區域係形成在該主動層區域之兩側上，且 每一該結晶源區域係藉由過瀘通道而連接至該主動層區域 〇 41. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該結晶源區域具有一多重階結構，其中該結晶源區 域之兩個或更多係藉由過濾通道而串連接在一起。 42. 如申請專利範圍第21至26項中任一項所述之方法 ，其中該結晶源區域係形成在該主動層區域之一橫向側上 〇 43. 如申請專利範圍第21至26項中任一項所述之方法 ，其中形成在該結晶源區域中之MIC金屬具有一楔形、一 點或是延伸至該過濾通道之一線的一外形。 44·如申請專利範圍第21至26項中任一項所述之方法 ，其中步驟(c)之熱處理係使用一光掃描方法來完成。 45·如申請專利範圍第44項所述之方法，其中該光掃 描係自該MIC源金屬所被形成之結晶化源區域之部份來進 行。 . 6 ^紙張尺度適用中國國家標準(CNS)A4规格(210 X 297公复了 ...............·,..........裝...............訂........I.......線 (請先閲讀背面之注意事項再填寫本頁)
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288444B2 (en) * 2001-04-04 2007-10-30 Samsung Sdi Co., Ltd. Thin film transistor and method of manufacturing the same
KR100437474B1 (ko) * 2001-04-04 2004-06-23 삼성에스디아이 주식회사 듀얼채널층을 갖는 박막 트랜지스터 및 그의 제조방법
US6692999B2 (en) * 2001-06-26 2004-02-17 Fujitsu Limited Polysilicon film forming method
KR100848104B1 (ko) * 2002-06-03 2008-07-24 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 그의 제조 방법
US6908797B2 (en) * 2002-07-09 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
KR100466628B1 (ko) 2002-11-12 2005-01-15 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100956459B1 (ko) * 2002-12-31 2010-05-07 하이디스 테크놀로지 주식회사 비정질 실리콘의 결정화 방법
US6900082B2 (en) * 2003-02-24 2005-05-31 Man Wong, The Hong Kong University Of Science & Technology Methods for forming laterally crystallized polysilicon and devices fabricated therefrom
US20040228766A1 (en) * 2003-05-14 2004-11-18 Witty Thomas R. Point of care diagnostic platform
CN1324540C (zh) * 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
KR100539623B1 (ko) * 2003-06-25 2005-12-28 엘지.필립스 엘시디 주식회사 버텀 게이트형 폴리 실리콘 박막트랜지스터 소자의 제조방법
US6939754B2 (en) * 2003-08-13 2005-09-06 Sharp Laboratories Of America, Inc. Isotropic polycrystalline silicon and method for producing same
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611225B1 (ko) * 2003-11-22 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조방법
KR100611744B1 (ko) 2003-11-22 2006-08-10 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR101045204B1 (ko) 2004-02-07 2011-06-30 삼성전자주식회사 연속 측방 고상법을 이용하여 단결정 실리콘 박막을형성하는 방법
JP5008823B2 (ja) 2004-03-19 2012-08-22 シャープ株式会社 表示装置
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
KR100700008B1 (ko) * 2004-11-23 2007-03-26 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
KR100707176B1 (ko) * 2005-01-13 2007-04-13 삼성전자주식회사 단결정 실리콘으로 구성된 박막 트랜지스터의 채널 영역형성 방법
TWI256138B (en) * 2005-02-01 2006-06-01 Ind Tech Res Inst Method of fabricating a poly-silicon thin film transistor
KR100731752B1 (ko) * 2005-09-07 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
KR100659581B1 (ko) * 2005-12-08 2006-12-20 한국전자통신연구원 실리콘 결정화 방법 및 상기 결정화 방법으로 제조된 박막트랜지스터 및 그 제조방법
KR100749010B1 (ko) * 2005-12-26 2007-08-13 (주)포인트엔지니어링 투명기판을 이용한 다결정 실리콘 박막 제조 방법 및 장치
KR100650867B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 협채널 금속 산화물 반도체 트랜지스터
KR20080065460A (ko) * 2007-01-09 2008-07-14 엘지전자 주식회사 수평 금속 유도 결정화를 이용한 저온 다결정 실리콘광기전력 변환소자의 제조방법
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
CN103456675A (zh) * 2012-06-05 2013-12-18 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构的制作方法以及半导体器件
US20140094023A1 (en) * 2012-09-28 2014-04-03 National Applied Research Laboratories Fabricating method of semiconductor chip
CN103137765B (zh) * 2013-02-04 2016-04-06 北京工业大学 一种铝诱导晶化多晶硅薄膜太阳能电池及制备方法
CN106702495A (zh) * 2016-12-27 2017-05-24 陕西科技大学 一种单晶薄膜的制备方法
KR20190111722A (ko) * 2018-03-23 2019-10-02 잉 홍 반도체 소자의 제조 방법
CN113345968B (zh) * 2021-05-31 2022-07-12 武汉华星光电技术有限公司 薄膜晶体管、薄膜晶体管的制作方法和显示面板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5275851A (en) 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
TW272319B (zh) 1993-12-20 1996-03-11 Sharp Kk
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
KR100241809B1 (ko) * 1997-05-02 2000-02-01 윤덕용 다결정 실리콘 박막트랜지스터 및 그 제조방법
US5940693A (en) 1997-07-15 1999-08-17 Sharp Laboratories Of America, Inc. Selective silicide thin-film transistor and method for same
US6228693B1 (en) * 1998-06-05 2001-05-08 Sharp Laboratories Of America, Inc. Selected site, metal-induced, continuous crystallization method
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
TW457553B (en) * 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus

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