KR0157471B1 - 트랜지스터 및 그의 제작방법 - Google Patents

트랜지스터 및 그의 제작방법

Info

Publication number
KR0157471B1
KR0157471B1 KR1019940004310A KR19940004310A KR0157471B1 KR 0157471 B1 KR0157471 B1 KR 0157471B1 KR 1019940004310 A KR1019940004310 A KR 1019940004310A KR 19940004310 A KR19940004310 A KR 19940004310A KR 0157471 B1 KR0157471 B1 KR 0157471B1
Authority
KR
South Korea
Prior art keywords
semiconductor film
film
semiconductor
semiconductor region
region
Prior art date
Application number
KR1019940004310A
Other languages
English (en)
Other versions
KR940022910A (ko
Inventor
야스히코 다케무라
도루 다카야마
Original Assignee
야마자끼 순페이
가부시키가이샤 한도오따이 에네루기 겐큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마자끼 순페이, 가부시키가이샤 한도오따이 에네루기 겐큐쇼 filed Critical 야마자끼 순페이
Publication of KR940022910A publication Critical patent/KR940022910A/ko
Application granted granted Critical
Publication of KR0157471B1 publication Critical patent/KR0157471B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)

Abstract

박막 트랜지스터에서, 신뢰성, 수율 및 특성들이 게이트 전극 및 배선의 배선 파손 및 게이트 절연막의 파손 방지에 의해 개선된다. 니켈, 철, 코발트, 및 백금의 적어도 하나의 원소를 갖는 물질을 기판상에 형성된 비정질 실리콘 막막 위 또는 아래에 밀접히 선택적으로 형성하고, 물질을 선택적으로 결정화시키며, 이로써 얻어진 결정화된 영역을 채널형성 영역 및 박막 트랜지스터의 불순물 영역으로서 사용한다.
또한 박막 트랜지스터들 사이의 격리가 비결정 코어들 영역에 의해 수행된다.

Description

트랜지스터 및 그의 제작방법
제1(a)도∼제1(c)도는 본 발명에 따른 TFT의 구성예를 나타내는 도면.
제2(a)도∼제2(e)도는 실시예 1의 제작공정을 나타내는 단면도.
제3(a)도∼제3(e)도는 실시예 2의 제작공정을 나타내는 단면도.
제4(a)도∼제4(c)도는 종래의 TFT의 구성예를 나타내는 도면.
*도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 채널형성영역
13 : 불순물영역 14 : 비정질 반도체영역
15 : 게이트 절연막 17 : 게이트 전극
18 : 전극·배선 19 : 층간절연물
20 : 기판 21 : 하지막(下地膜)
22 : 비정질 규소막 24a,24b : 결정화된 영역
25 : 게이트 절연막 26a,26b : 배선
27a,27b : 불순물영역 28 : 층간절연물
29a,29b : 배선
본 발명은 박막트랜지스터(TFT)의 구조 및 그의 제작방법에 관한 것이다. 본 발명에 의해 제작된 박막트랜지스터는 유리와 같은 절연기판 또는 단결정 규소와 같은 반도체기판상에 형성된다.
종래, 박막트랜지스터는, 박막반도체영역(활성층)을 섬형상으로 패터닝하고, 그후 CVD법 또는 스퍼터법에 의해 게이트 절연막으로서 절연막을 형성하고, 그 절연막상에 게이트 전극을 형성하는 방법으로 제작되었다.
CVD법 또는 스퍼터법에 의해 형성된 절연막은 스텝 커버리지(단차 피복성)가 나쁘고, 신뢰성, 제조수율 및 특성에 악영향을 끼쳤다. 제4(a)도, 제4(b)도 및 제4(c)도는 종래의 전형적인 TFT의 구성예를 나타내는 평면도와, 제4(a)도의 IVB-IVB선 및 IVC-IVC선에 따른 단면도이다. TFT는 기판(51)상에 형성되고, 불순물영역(소스 및 드레인영역, 여기서는 이들이 N형의 도전형을 나타낸다)(53)을 포함하는 박막반도체영역이 게이트 전극(57) 아래에 위치되고, 불순물영역(53)이 실질적으로 진성인 채널형성영역(52)에 의해 분리되어 있고, 게이트 절연막(55)이 반도체영역을 덮도록 형성되어 있다. 불순물영역(53)에는 층간절연물(59)을 관통하여 콘택트 홀이 뚫려 있고, 전극·배선(58)이 설치되어 있다.
이 도면으로부터 알 수 있는 바와 같이, 반도체영역의 단부에 있어서의 게이트 절연막(55)의 피복성은 현저하게 불량하고, 전형적으로는 그 단부에서의 게이트 절연막의 두께가 평탄부의 절반이다. 일반적으로, 섬형상 반도체영역이 두꺼운 경우에는, 이 현상이 현저하다. 특히 게이트 전극을 따라 취해진 IVB-IVB선 단면은, 그러한 피복성의 불량이 TFT의 특성, 신뢰성 및 제조수율에 악영향을 끼친다는 것을 보여준다. 특히, 제4(a)도의 IVB-IVB선을 따라 취해진 단면(제4(b)도)에서 점선 원으로 나타내어진 영역(56)에 주목하여 보면, 게이트 전극(57)의 전계가 박막반도체영역의 다부에 집중적으로 인가된다. 즉, 이 부분에서는 게이트 절연막(55)의 두께가 평탄부의 절반이기 때문에, 그 단부의 전계강도가 평탄부의 것의 대략 2배가 된다.
그 결과, 이 영역(56)의 게이트 절연막은 장시간의 전압인가나 또는 높은 전압인가에 의해 쉽게 파손된다. 게이트 전극에 인가되는 신호가 정(正)일 때, 이 영역(56)의 반도체도 N형이기 때문에, 게이트 전극(57)과 불순물영역(53)(특히, 드레인 영역)이 도통하게 되어, 신뢰성의 열화(劣化)의 원인이 된다.
또한, 게이트 절연막이 파손된 때에는, 얼마간의 전하가 포획(트랩)되는 일이 일어난다. 예을 들어, 부(負)의 전하가 포획되면, 게이트 전극에 인가되는 전압에 거의 관계없이, 영역(56)의 반도체는 N형이 되고, 2개의 불순물영역(53)이 도통하는 것으로 되어, 특성을 열화시킨다. 또한, 그러한 열화를 발생시키지 않고 TFT를 사용하기 위해서는, 절반의 전압만 인가할 수 있고, 성능을 충분히 이용할 수 없다.
또한, TFT의 일부에 그러한 약한 부분이 존재한다고 하는 것은 제조공정에 있어서의 대전(帶電) 등에 의해 TFT가 용이하게 파손되어, 제조수율을 저하시키는 요인이 된다. 따라서, 본 발명은 그러한 문제들을 해결하는 것을 과제로 한다.
종래의 TFT가 섬형상 반도체막을 사용하여 다른 TFT로부터 공간적으로 절연되는 구조를 가지는데 대하여, 본 발명에서는, 소스, 드레인 및 채널영역을 형성하는 결정성의 반도체영역(제1 반도체영역)과 그 반도체영역 부근의 비정질의 반도체영역(제2 반도체영역)을 포함하는 평면의 반도체박막을 사용하여, 반도체박막중의 결정성의 차이에 의한 전기적 특성에 의해 TFT들 사이의 절연을 유지하는 것을 특징으로 한다. 또한, 본 발명의 TFT의 구성예를 나타내는 제1(a)도∼제1(c)도에서 알 수 있는 바와 같이, 본 발명은 기판(11)상에 형성된 TFT 이외의 부분에 까지 반도체영역(14)이 존재하여 있는 것이 특징이다. 즉, 본 발명에서는, 실질적으로 비정질인 반도체영역(14)과, 도핑 불순물을 갖는 불순물영역(13), 및 게이트 전극(17) 아래에 위치하는 실질적으로 진성인 채널형성영역(12)이 동일 면에 존재하고, 이들 영역을 덮도록 게이트 절연막(15)이 형성된다. 물론, 이들 반도체영역이 동일 면에 존재하지만, 각각의 반도체영역의 결정성 및 도전형은 상이하다. 또한, 불순물영역(13)에는, 층간절연물(19)을 관통하여 콘택트 홀이 뚫려있고, 전극·배선(18)이 설치되어 있다.
상기한 바와 같이, 본 발명에서는 섬형상 반도체영역을 갖지 않기 때문에, 게이트 절연막 및 게이트 전극상의 스텝 커버리지가 아무런 문제를 일으키지 않는다. 따라서, 종래의 구조에 고유한 문제점이 모두 해결될 수 있다. 즉, 본 발명은, 배선의 절단에 기인한 제조수율의 저하와 특성의 열화가 없어, 신뢰성이 더욱 개선된다.
본 발명에 있어서는, 동일 기판상의 반도체막의 결정성을 선택적으로 제어하는 것이 필요하다. 본 발명자의 연구결과, 니켈(Ni), 철(Fe), 코발트(Co), 백금(Pt)의 단체(單體), 또는 이들의 규화물 등의 화합물이 비정질 규소와 같은 반도체에서 결정화를 촉진시키는 촉매로서의 작용을 갖는다는 것을 알게 되었다. 이때의 결정화 온도(상압에서는, 400∼580℃)는 종래의 통상의 비정질 규소의 결정화 온도(전형적으로는, 600℃)보다도 20∼200℃ 낮았다. 이 때문에, 그러한 촉매물질이 존재하지 않는 부분에서는, 결정화가 진행하지 않았고, 실질적으로 비정질인 상태로 남아 있었다. 결정화된 부분에서는, 큰 캐리어 이동도가 나타났다. 그러나, 촉매물질이 존재하지 않는 부분(비정질 상태의 부분)에서는, 저항이 커서, TFT들 사이의 절연분리가 얻어질 수 있었다.
본 발명에서는, TFT의 소스영역, 드레인영역 및 채널형성영역 등의 높은 전계효과이동도와 낮은 저항이 요구되는 영역들에 선택적으로, 니켈, 철, 코발트 및 백금중 적어도 하나를 함유하는 막, 입자, 클러스더 등을 비정질 규소막의 위 또는 아래에 밀착하여 형성하거나, 또는 이들 원소의 이온을 고전압하에 가속시켜 비정질 규소막중에 주입한 다음, 그 비정질 규소막을 통상의 비정질 규소의 결정화 온도보다 낮은 적당한 온도에서 결정화시켜 사용한다. 본 발명에 따른 비정질 규소의 결정화 온도와의 차이가 클수록 양호한 결과가 얻어졌다.
상기한 촉매물질은 규소에 대해서는 좋지 않기 때문에, 촉매물질의 농도는 가능한 한 낮은 것이 바람직하다. 본 발명자의 연구결과, 적어도 0.005 원자% 이상의 농도가 존재하면, 현저한 결정화 작용이 보이지만, 1 원자% 이상 존재하면, 반도체 특성에 악영향을 끼친다는 것을 알게 되었다. 그 때문에, 이들 촉매물질의 전체 농도는 1 원자%를 넘지 않는 것이 바람직하다. 또한, 니켈에 관해서는, 과잉의 니켈이 규화니켈로서 표면에 석출하기 때문에, 규화니켈을 플루오르화 수소산(불산) 또는 염산으로 용해시켜, 피막중의 농도를 저하시킬 수도 있다. 또한, 염소원자를 함유하는 기체중에서의 580℃ 이하의 열처리 또는 플라즈마 처리를 행하는 것에 의해서도, 니켈의 농도를 감소시킬 수 있다. 이하에 실시예를 나타내고, 본 발명을 더 상세히 설명한다.
[실시예 1]
제2(a)도∼제2(e)도는 본 실시예의 제작공정을 나타내는 단면도이다.
본 실시예를 포함하여 이하의 실시예 도면에서는, TFT의 단면도만을 나타내고, 각 도면의 우측에는 게이트 전극에 수직인 단면(제1(a)도의 IB-IB선 단면 및 제1(a)도의 IVC-IVC선 단면에 상응함)을 , 좌측에는 게이트 전극에 평행한 단면(제4(a)도의 IA-IA선 단면 및 제4(a)도의 IVB-IVB선 단면에 상응함)을 나타낸다.
먼저, 기판(코닝 7059)(20)상에 스퍼터링에 의해 두께 2000 Å의 산화규소로된 하지막(下地膜)(21)을 형성하였다. 그 다음, 플라즈마 CVD법에 의해 두께 500∼1500 Å(예를 들어, 1500 Å)의 비정질 규소막(22)을 퇴적하고, 이어서, 스퍼터법에 의해 두께 5∼200 Å(예를 들어, 200 Å)의 규화니켈막(화학식 NiSix, 0.4≤x≤2.5, 예를 들어, x=2.0)을 퇴적하고, 이것을 포토리소그래피법에 의해 패터닝하여, 영역(23a,23b)을 형성하였다.(제2(a)도)
다음에, 영역(23a,23b)을 환원분위기에서 500℃로 4시간 어닐하여 결정화시켰다. 그 결과, 결정화된 영역(23a,23b)이 선택적으로 형성되었다. 그 다음, 스퍼터법에 의해 게이트 절연막(25)으로서 두께 1000 Å의 산화규소막을 퇴적하였다.(제2(b)도)
이어서, 감압 CVD법에 의해 두께 6000∼8000 Å(예를 들어, 6000 Å)의 비정질 규소막(0.1∼2%의 인을 함유)을 퇴적하였다. 이 경우에, 산화규소막의 성막공정과 규소막의 성막공정을 연속적으로 행해지는 것이 바람직하다. 이어서, 규소막을 패터닝하여, 배선(26a,26b)을 형성하였다. 이들 배선은 게이트 전극으로서 기능한다.
다음에, 플라즈마 도핑법에 의해, 배선(26b)을 마스크로 하여 규소영역에 불순물(인)을 주입하였다. 도핑 가스로서 포스핀(PH₃)을 사용하였고, 가속전압은 60∼90 kV(예를 들어, 80 kV)이고, 도즈량은 1×1015∼8×1015cm-2(예를 들어, 5×1015cm-2)이었다.(제2(c)도)
그후, 환원분위기중에서 500℃로 4시간 어닐함으로써, 불순물을 활성화시켰다. 앞에서 결정화된 영역(24a,24b)에는 니켈이 확산되어 있기 때문에, 이 어닐에 의해 재결정화가 쉽게 진행하여, 불순물영역(27a,27b)을 형성하였다. 한편, 앞에서 결정화되지 않은 영역에는 니켈이 존재하지 않기 때문에, 이 온도에서 결정화가 진행하지 않고, 도핑 불순물(인)이 존재하여도, 현저히 높은 저항이 나타났다.(제2(d)도)
이어서, 플라즈마 CVD법에 의해 층간절연물(28)로서 6000 Å의 산화규소막을 형성하고, 그 층간절연물(28)에 콘택트 홀을 형성하고, 질화티탄 및 알루미늄으로 된 다층막과 같은 금속재료에 의해 배선(29a,29b)을 형성하였다. 배선(29a)은 배선(26)과 TFT의 불순물영역(27a)을 접속한다. 상기 공정에 의해, 반도체회로가 완성되었다.(제2(e)도)
[실시예 2]
제3(a)도∼제3(e)도는 본 실시예의 제작공정을 나타내는 단면도이다.
기판(코닝 7059)(30)상에 스퍼터링에 의해 두께 2000 Å의 산화규소로된 하지막)(31)을 형성하였다. 그 다음, 전자비임 증착법에 의해 두께 5∼200 Å(예를 들어, 10 Å)의 니켈막을 퇴적하고, 이것을 포토리소그래피법에 의해 패터닝하여, 영역(32a,32b)을 형성하였다. 그후, 플라즈마 CDV법에 의해 두께 500∼1500 Å(예를 들어, 500 Å)의 비정질 규소막을 퇴적하였다.(제3(a)도)
다음에, 그 규소막을 환원분위기중에서 480℃로 8시간 어닐하여, 결정화시켰다. 이 결정과 공정에 의해, 결정화된 영역(34a,34b)이 형성될 수 있었다. 한편 니켈이 존재하지 않은 영역은 이 온도에서는 결정화되지 않고, 비정질 영역(35)으로서, 결정화된 영역(34a,34b)을 분리하였다. 그후 피막을 5∼30%의 염산으로 처리하여, 표면에 석출된 규화니켈을 제거하였다. 그 다음, 스퍼터법에 의해 게이트 절연막(36)으로서 두께 1000 Å의 산화규소막을 퇴적하였다.(제3(b)도)
이어서, 스퍼터법에 의해 두께 6000∼8000 Å(예를 들어, 6000 Å)의 알루미늄막(2%의 규소를 함유)을 퇴적하였다. 이 경우에, 산화규소막의 성막공정과 알루미늄막의 성막공정이 연속적으로 행해지는 것이 바람직하다. 이어서, 알루미늄막을 패터닝하여, 배선(37a,37b)을 형성하였다. 이들 배선은 게이트 전극으로서 기능한다. 그 다음, 알루미늄 배선의 표면을 양극산화하여, 그 표면에 산화물층(38a,38b)을 형성하였다. 양극산화전에, 후에 콘택트 홀을 형성할 부분에 감광성 폴리이미드(포토니스(Photoneece))에 의해 폴리이미드 마스크를 선택적으로 형성하였다. 양극산화중에는, 이 마스크 때문에 그 부분에는 양극산화물이 형성되지 않았다.
양극산화는 1∼5% 주석산의 에틸렌 글리콜 용액중에서 수행되었다. 얻어진 산화물층의 두께는 2000 Å이었다. 그 다음, 공지의 포토리소그래피법에 의해 포토니스를 사용하여 폴리이미드 마스크(39)를 형성하였다. 이어서, 이 마스크를 사용하여, 플라즈마 도핑법에 의해 규소영역에 불순물(인)을 선택적으로 주입하였다. 도핑 가스로서 포스핀(PH₃)을 사용하였고, 가속전압은 60∼90 kV(예를 들어, 80 kV)로 하였다. 도즈량은 1×1015∼8×1015cm-2(예를 들어, 5×1015cm-2)이었다. 이렇게 하여, N형 불순물영역(40a,40b)을 형성하였다.(제3(c)도)
그후, 레이저 어닐법에 의해 불순물을 활성화시켰다. 레이저로서는 KrF 엑시머 레이저(파장 248 nm, 펄스폭 20 nsec)가 사용되었지만, XeF 엑시머 레이저(파장 353 nm) XeCl 엑시머 레이저(파장 308 nm) 및 ArF 엑시머 레이저(파장 193 nm)와 같은 다른 레이저도 사용될 수 있다. 레이저의 에너지밀도는 200∼350mJ/cm²(예를 들어, 350mJ/cm²)이었고, 1개소당 2∼10 쇼트(Shot)(예를 들어, 2 쇼트)가 조사(照射)되었다. 레이저광 조사시에, 기판을 약 200∼450℃로 가열할 수도 있다. 기판을 가열한 경우에는, 최적의 레이저 에너지밀도가 변하는 것에 주의하여야 한다. 레이저광 조사중에는, 폴리이미드 마스크(39)를 그대로 남겨두었다. 이것은, 노출된 알루미늄이 레이저광의 조사에 의해 손상을 입기 때문이고, 또한, 결정화되지 않을 영역(예를 들어, TFT들 사이의 영역(35))이 레이저광 조사에 의해 결정화되는 것을 방지할 필요가 있기 때문이다. 레이저광 조사후, 폴리이미드 마스크(39)는 그것을 산소 플라즈마에 노출시킴으로써 쉽게 제거될 수 있다. 그 결과, 불순물영역(41a,41b)이 형성되었다.(제3(d)도)
이어서, 플라즈마 CVD법에 의해 층간절연물(42)로서 두께 2000 Å의 산화규소막을 형성하고, 그 층간절연물에 콘택트 홀을 형성하고, 질화티탄과 알루미늄의 다층막과 같은 금속재료에 의해 배선(43a,43b)을 형성하였다. 배선(43a)은 배선(37a)과 TFT의 불순물영역(41a)을 접속한다. 상기 공정에 의하여, 반도체회로가 완성되었다.(제3(e)도)
상기한 공정에 의해, 반도체회로가 완성되었고, 제작된 TFT의 특성은 종래의 TFT의 특성에 비해 전혀 나쁘지 않았다. 예를 들어, 본 실시예에 의해 제작된 시프트 레지스터는 15V의 드레인 전압에서 11 MHz, 17 V의 드레인 전압에서 16 MHz로 동작하는 것을 확인할 수 있었다. 한편, 종래의 TFT의 제조수율이 20% 이하이었으나, 본 발명의 TFT의 제조수율은 80% 이상까지 향상되었다.
본 발명에 의하여, TFT의 제조수율이 향상될 수 있고, 신뢰성이 증가될 수 있다. 본 발명이 N채널형 TFT를 예를 들어 설명되었지만, P채널형 TFT 또는 동일 기판상에 N채널형과 P채널형이 혼재한 상보형 회로의 경우에도 동일하게 실시될 수 있음은 물론이다. 상기한 바와 같이, 본 발명은 공업상 유익한 발명이다.

Claims (11)

  1. 절연표면상에 형성되고, 금속원소를 포함하는 제1 반도체영역과 그 제1 반도체영역에 인접하여 있고 상기 제1 반도체영역보다 낮은 결정성을 가지는 제2 반도체영역을 포함하는 평면의 반도체막과; 상기 반도체막상에 제공된 게이트 절연막; 및 상기 게이트 절연막상에 제공되고, 상기 제2 반도체영역위에서 연장하도록 상기 제1 반도체영역과 교차하는 게이트 배선을 포함하는 것을 특징으로 하는 트랜지스터.
  2. 제1항에 있어서, 상기 제1 반도체영역에서, 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 원소의 농도가 0.005 원자% 이상이고, 니켈, 철, 코발트 및 백금의 전체 농도가 1 원자% 미만인 것을 특징으로 하는 트랜지스터.
  3. 제1항에 있어서, 상기 제1 반도체영역과 상기 제2 반도체영역이 서로 동일 평면상에 있는 것을 특징으로 하는 트랜지스터.
  4. 제1항에 있어서, 상기 제1 반도체영역이 결정성이고, 상기 제2반도체영역이 비정질인 것을 특징으로 하는 트랜지스터.
  5. 제4항에 있어서, 상기 제1 반도체영역이 상기 트랜지스터의 활성층을 제공하는 것을 특징으로 하는 트랜지스터.
  6. 절연표면상에 형성되고, 소스와 드레인 및 상기 소스와 드레인 사이의 채널을 포함하는 반도체막과; 게이트 절연막을 사이에 두고 상기 채널에 인접하여 제공된 게이트 전극을 포함하는 트랜지스터에 있어서, 상기 반도체막이, 한 트랜지스터 소자의 일부로서 제공되는 상기 소스, 드레인 및 채널을 다른 트랜지스터 소자의 것으로부터 절연시키는, 결정성을 갖지 않은 반도체영역을 더 포함하고, 상기 게이트 전극이 상기 반도체영역상에서 연장하는 것을 특징으로 하는 트랜지스터.
  7. 기판상에 하지막을 형성하는 공정과; 상기 하지막상에 규소를 포함하는 반도체막을 형성하는 공정과; 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 원소를 포함하는 재료를 상기 반도체막에 밀착하여 선택적으로 형성하는 공정; 및 상기 선택적으로 형성하는 공정후에, 상기 재료를 사용하여 상기 반도체막을 결정화시키기 위해 환원분위기에서의 가열에 의해 상기 반도체막을 어닐하는 공정을 포함하고; 여기서, 상기 반도체막의 일 부분이 상기 어닐공정에 의해 결정화되지 않고, 그 결정화되지 않은 부분이 상기 반도체막의 결정화된 부분들을 서로 절연시키는 것을 특징으로 하는 트랜지스터 제작방법.
  8. 제7항에 있어서, 상기 어닐공정이 400∼580℃의 온도에서 수행되는 것을 특징으로 하는 트랜지스터 제작방법.
  9. 기판상에 규소를 포함하는 반도체막을 형성하는 공정과; 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 원소를 포함하는 재료를 상기 반도체막에 밀착하여 선택적으로 형성하는 공정; 및 상기 재료를 사용하여 상기 반도체막을 결정화시키기 위해 환원분위기에서 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 반도체막의 일 부분이 상기 가열공정에 의해 결정화되지 않고, 그 결정화되지 않은 부분이 상기 반도체막의 결정화된 부분들을 서로 절연시키는 것을 특징으로 하는 반도체장치 제작방법.
  10. 제7항에 있어서, 상기 하지막이 스퍼터링에 의해 상기 기판상에 형성되는 것을 특징으로 하는 트랜지스터 제작방법.
  11. 스퍼터링에 의해 기판상에 하지막을 형성하는 공정과; 상기 하지막상에 규소를 포함하는 반도체막을 형성하는 공정과; 니켈, 철, 코발트 및 백금으로 이루어진 군으로부터 선택된 하나 또는 다수의 원소를 포함하는 재료를 상기 반도체막에 밀착하여 선택적으로 형성하는 공정; 및 상기 재료를 사용하여 상기 반도체막을 결정화시키기 위해 상기 반도체막을 가열하는 공정을 포함하고; 여기서, 상기 반도체막의 일 부분이 상기 가열공정에 의해 결정화되지 않고, 그 결정화되지 않은 부분이 상기 반도체막의 결정화된 부분들을 서로 절연시키는 것을 특징으로 하는 트랜지스터 제작방법.
KR1019940004310A 1993-03-05 1994-03-05 트랜지스터 및 그의 제작방법 KR0157471B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-71105 1993-03-05
JP05071105A JP3107941B2 (ja) 1993-03-05 1993-03-05 薄膜トランジスタおよびその作製方法

Publications (2)

Publication Number Publication Date
KR940022910A KR940022910A (ko) 1994-10-21
KR0157471B1 true KR0157471B1 (ko) 1998-10-15

Family

ID=13450945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940004310A KR0157471B1 (ko) 1993-03-05 1994-03-05 트랜지스터 및 그의 제작방법

Country Status (3)

Country Link
US (1) US5814540A (ko)
JP (1) JP3107941B2 (ko)
KR (1) KR0157471B1 (ko)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3329512B2 (ja) * 1993-03-22 2002-09-30 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
JP3347804B2 (ja) * 1993-03-22 2002-11-20 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3402380B2 (ja) * 1993-03-22 2003-05-06 株式会社半導体エネルギー研究所 半導体回路およびその作製方法
US6875628B1 (en) 1993-05-26 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method of the same
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
TW279275B (ko) * 1993-12-27 1996-06-21 Sharp Kk
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
US6300659B1 (en) 1994-09-30 2001-10-09 Semiconductor Energy Laboratory Co., Ltd. Thin-film transistor and fabrication method for same
KR100265179B1 (ko) 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JP3176253B2 (ja) * 1995-05-25 2001-06-11 シャープ株式会社 回路基板
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100500033B1 (ko) 1996-10-15 2005-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TW451284B (en) * 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JPH10199807A (ja) 1996-12-27 1998-07-31 Semiconductor Energy Lab Co Ltd 結晶性珪素膜の作製方法
US6011275A (en) 1996-12-30 2000-01-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3765902B2 (ja) 1997-02-19 2006-04-12 株式会社半導体エネルギー研究所 半導体装置の作製方法および電子デバイスの作製方法
JP4401448B2 (ja) * 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3844552B2 (ja) 1997-02-26 2006-11-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
US6501094B1 (en) 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
US5940693A (en) * 1997-07-15 1999-08-17 Sharp Laboratories Of America, Inc. Selective silicide thin-film transistor and method for same
JP4236722B2 (ja) * 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000039628A (ja) * 1998-05-16 2000-02-08 Semiconductor Energy Lab Co Ltd 半導体表示装置
JP4646343B2 (ja) * 1998-11-27 2011-03-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
TWI221645B (en) 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4993810B2 (ja) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5088993B2 (ja) 2001-02-16 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718700B2 (ja) 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7052943B2 (en) 2001-03-16 2006-05-30 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6812081B2 (en) 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
US6861338B2 (en) * 2002-08-22 2005-03-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and method of manufacturing the same
US7374976B2 (en) 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
US7335255B2 (en) 2002-11-26 2008-02-26 Semiconductor Energy Laboratory, Co., Ltd. Manufacturing method of semiconductor device
US7288480B2 (en) 2004-04-23 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit and method for manufacturing the same, CPU, memory, electronic card and electronic device
KR100659758B1 (ko) 2004-09-22 2006-12-19 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
TWI382455B (zh) * 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US7575959B2 (en) 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US20060197088A1 (en) * 2005-03-07 2006-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5100034B2 (ja) * 2005-05-26 2012-12-19 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7829394B2 (en) 2005-05-26 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP5352081B2 (ja) * 2006-12-20 2013-11-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2011528504A (ja) * 2008-07-16 2011-11-17 サイオニクス、インク． パルス状レーザ加工から半導体を保護する薄い犠牲マスキング膜
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101015849B1 (ko) * 2009-03-03 2011-02-23 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR20100100187A (ko) * 2009-03-05 2010-09-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법
KR101049801B1 (ko) * 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR101056428B1 (ko) 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101094295B1 (ko) 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
JP6053098B2 (ja) 2011-03-28 2016-12-27 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69125886T2 (de) * 1990-05-29 1997-11-20 Semiconductor Energy Lab Dünnfilmtransistoren
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
JPH04133313A (ja) * 1990-09-25 1992-05-07 Semiconductor Energy Lab Co Ltd 半導体作製方法
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates

Also Published As

Publication number Publication date
KR940022910A (ko) 1994-10-21
JPH06260651A (ja) 1994-09-16
US5814540A (en) 1998-09-29
JP3107941B2 (ja) 2000-11-13

Similar Documents

Publication Publication Date Title
KR0157471B1 (ko) 트랜지스터 및 그의 제작방법
KR100197780B1 (ko) 트랜지스터 및 반도체 회로 제조 방법
US5677549A (en) Semiconductor device having a plurality of crystalline thin film transistors
JP3193803B2 (ja) 半導体素子の作製方法
KR0171437B1 (ko) 반도체 회로 및 그 제조 방법
JP2762215B2 (ja) 薄膜トランジスタおよび半導体装置の作製方法
US6627487B2 (en) Semiconductor device and manufacturing method thereof
KR100186886B1 (ko) 반도체장치 제작방법
US7649227B2 (en) Semiconductor device and method of forming the same
JP3402380B2 (ja) 半導体回路およびその作製方法
JP3869189B2 (ja) 薄膜トランジスタの作製方法
JP3359689B2 (ja) 半導体回路およびその作製方法
JP3315191B2 (ja) 薄膜トランジスタの作製方法
US6458200B1 (en) Method for fabricating thin-film transistor
JP3431682B2 (ja) 半導体回路の作製方法
JP3359690B2 (ja) 半導体回路の作製方法
JP3514891B2 (ja) 半導体装置およびその作製方法
JP3181901B2 (ja) 薄膜トランジスタ
JP3431903B2 (ja) 半導体回路及び半導体装置
JP3181817B2 (ja) 薄膜トランジスタ
JP3330923B2 (ja) 半導体回路の作製方法
JP3316203B2 (ja) 半導体素子の作製方法
JP3330922B2 (ja) 半導体回路の作製方法
JP2000286427A (ja) 電気光学装置
JP2000315802A (ja) 半導体素子の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110617

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee