JP2006080247A5 - - Google Patents

Claims (22)

1. 不揮発性メモリセルを備えた半導体装置であって、
   半導体基板に形成された第１導電型の半導体分離層と、
   前記半導体分離層中に形成された第２導電型の第１ウエルおよび第２導電型の第２ウエルと、
   前記第１ウエル上および前記第２ウエル上に第１ゲート絶縁膜を介して延在する第１ゲート電極と、
   前記第１ウエルに形成されたデータ書き込み用ＭＩＳＦＥＴおよびデータ読み出し用ＭＩＳＦＥＴと、
   前記第２ウエルに形成された容量素子とを有し、
   前記不揮発性メモリセルへのデータ書き込み時には、前記第２ウエルに順方向の第１電圧が印加されることで前記第１ゲート電極に電子が注入され、
   前記不揮発性メモリセルのデータ消去時には、前記第２ウエルに逆方向の前記第１電圧が印加されることで前記第１ゲート電極から前記電子が放出されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記半導体分離層中には、複数の前記不揮発性メモリセルが形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記半導体基板の主面上には、前記不揮発性メモリセルには含まれない第１ＭＩＳＦＥＴが形成され、
   前記第１ＭＩＳＦＥＴは、前記第１ゲート絶縁膜を含むことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１ゲート絶縁膜は、膜厚が１３．５ｎｍであり、
   前記第１電圧は、９Ｖであることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用ＭＩＳＦＥＴのドレインに前記第１電圧より低い順方向の第２電圧を印加して、前記データ書き込み用ＭＩＳＦＥＴのチャネルから前記第１ゲート電極にホットエレクトロンを注入し、
   前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴのソースおよび前記ドレインを開放電位とし、前記第１ゲート電極から前記データ書き込み用ＭＩＳＦＥＴのチャネルへ前記ホットエレクトロンを放出することを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、
   前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用ＭＩＳＦＥＴのドレインに前記第１電圧より低い順方向の第２電圧を印加して、前記データ書き込み用ＭＩＳＦＥＴのチャネルから前記第１ゲート電極にホットエレクトロンを注入し、
   前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴのソースを開放電位として前記ドレインに順方向の前記第２電圧を印加し、前記第１ゲート電極から前記ドレインへ前記ホットエレクトロンを放出することを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記不揮発性メモリセルへのデータ書き込み時には、前記データ書き込み用ＭＩＳＦＥＴのソースおよびドレインを開放電位として前記第１ウエルから前記第１ゲート電極にエレクトロンを注入し、
   前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴのソースおよび前記ドレインを開放電位とし、前記第１ゲート電極から前記データ書き込み用ＭＩＳＦＥＴのチャネルへ前記エレクトロンを放出することを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記不揮発性メモリセルには、ＬＣＤドライバの電圧制御もしくはＲＡＭ救済情報が記録されることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記データ書き込み用ＭＩＳＦＥＴおよび前記データ読み出し用ＭＩＳＦＥＴは、１つのＭＩＳＦＥＴで兼用されることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、
    前記不揮発性メモリセルのデータ消去時には、前記データ書き込み用ＭＩＳＦＥＴと前記読み出し用ＭＩＳＦＥＴのソース、ドレインに印可する第２電圧と前記第１ウェルに印可する第１電圧の差がドレイン接合耐圧以上にならないように制御することを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、
    前記第１導電型はｎ型の導電型であり、
    前記第２導電型はｐ型の導電型であることを特徴とする半導体装置。
12. 請求項１記載の半導体装置において、
    前記第１ゲート電極は多結晶シリコン膜で形成されていることを特徴とする半導体装置。
13. データ書き込み用および消去用の素子と、データ読み出し用の素子と、容量素子とを有する不揮発性メモリセルを備えた半導体装置であって、
    半導体基板に形成された第１導電型の半導体分離層と、
    前記半導体分離層内に形成された第２導電型の第１ウエルおよび第２ウエルと、
    前記第１ウエル上および前記第２ウエル上に第１ゲート絶縁膜を介して延在する浮遊ゲート電極と、
    前記第１ウエル内に形成され、かつ、第２導電型とは反対の導電型である第１導電型の第１半導体領域および第２半導体領域と、
    前記第２ウエル内に形成され、かつ、第２導電型の第３半導体領域とを有し、
    前記データ書き込み用および消去用の素子は、前記第１ウエル内に形成され、かつ、前記第１半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
    前記データ読み出し用の素子は、前記第１ウェル内に形成され、かつ、前記第２半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
    前記容量素子は、前記第２ウエル内に形成され、かつ、前記第３半導体領域、前記第１ゲート絶縁膜および前記浮遊ゲート電極を有し、
    前記第３半導体領域は、前記不揮発性メモリセルの制御ゲート電極として機能することを特徴とする半導体装置。
14. 請求項１３に記載の半導体装置において、
    前記不揮発性メモリセルの消去動作は、前記第１ウエルに正電圧が印可され、前記第３領域に負電圧が印可され、かつ、前記半導体分離領域に正電圧が印可されることで、前記浮遊ゲート電極に蓄積された電子が前記第１ウエルに放出されることを特徴とする半導体装置。
15. 請求項１３または１４のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作は、前記データ書き込み用および消去用の素子において、ホットエレクトロンを発生させることで、前記浮遊ゲート電極に電子を注入させることで行われることを特徴とする半導体装置。
16. 請求項１３または１４のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルの書き込み動作は、前記データ書き込み用及び消去用の素子において、ＦＮトンネル方式によって、前記浮遊ゲート電極に電子を注入させることで行われることを特徴とする半導体装置。
17. 請求項１３〜１６のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルには、ＬＣＤドライバの電圧制御情報が記録されることを特徴とする半導体装置。
18. 請求項１３〜１６のいずれか１項に記載の半導体装置において、
    前記不揮発性メモリセルには、ＬＣＤドライバのＲＡＭ救済が記録されることを特徴とする半導体装置。
19. 請求項１３〜１８のいずれか１項に記載の半導体装置において、
    前記第１導電型はｎ型の導電型であり、
    前記第２導電型はｐ型の導電型であることを特徴とする半導体装置。
20. 請求項１３〜１９のいずれか１項に記載の半導体装置において、
    前記浮遊ゲート電極は多結晶シリコン膜で形成されていることを特徴とする半導体装置。
21. 請求項１３〜２０のいずれか１項に記載の半導体装置は、さらに、周辺回路領域に第１ＭＩＳＦＥＴが形成されており、
    前記第１ＭＩＳＦＥＴは、前記第１ゲート絶縁膜と同層の絶縁膜を前記第１ＭＩＳＦＥＴのゲート絶縁膜としており、かつ、前記浮遊ゲート電極と同層のゲート電極を前記第１ＭＩＳＦＥＴのゲート電極としていることを特徴とする半導体装置。
22. 請求項２１に記載の半導体装置において、
    前記第１ＭＩＳＦＥＴのゲート電極上にはシリサイド層が形成されており、
    前記不揮発性メモリセルの前記浮遊ゲート電極上にはシリサイド層が形成されていないことを特徴とする半導体装置。