CN103137470A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种用于制造半导体器件的方法以及半导体器件。该方法包括以下步骤：在P型衬底上部形成埋置N+层；对埋置N+层进行离子注入；对埋置N+层进行退火；通过外延沉积，在埋置N+层上形成外延半导体层，外延半导体层的上部被掺杂为P+型区，外延半导体层的位于P+型区之下的部分被掺杂为N-型区。其中，通过采用增大的离子注入剂量，例如以大于1.0×1014/cm2的剂量进行离子注入，或者调整对埋置N+层进行退火的方式以增大埋置N+层的宽度，或者增大外延半导体层的厚度，可以有效地抑制纵向双极结晶体管的寄生效应，从而有效抑制衬底漏电。
Description
技术领域
本发明涉及半导体器件和用于制造半导体器件的方法，特别涉及一种能够抑制衬底漏电的半导体器件和用于制造半导体器件的方法。
背景技术
相变存储器(PHASE-CHANGE RANDOM ACCESSMEMORY，简称：PCRAM)是近年来出现的非易失性存储器技术，它具有优越的升级能力、数据保持能力、快速读写能力，因此被广泛地认为是最具竞争优势的半导体存储器技术。
目前，对PCRAM的访问主要是通过互补金属氧化物半导体(COMPLEMENTARY METAL-OXIDE SEMICONDUCTOR，简称：CMOS)、双极结晶体管(BIPOLOR JUNCTION TRANSISTOR，简称：BJT)或二极管中的一个来控制的。其中对于二极管来说，由于二极管占有较小的单元尺寸，并可提供较高的编程电流，因此在单元尺寸方面，基于二极管选择的PCRAM是最优的。
本发明的发明人对现有的基于二极管选择的PCRAM进行了深入研究，发现由于纵向BJT的寄生效应会出现衬底漏电的问题。下面以双浅沟道隔离的外延二极管阵列为例进行说明。
为了进一步提高PCRAM的密度，目前已出现使用双浅沟道隔离的外延二极管阵列来制造PCRAM的技术。图1是制造双浅沟道隔离的外延二极管阵列的半导体器件基本结构的示意图。如图1所示，在P型衬底101上形成埋置N+层(buried N+layer，简称：BNL)102，在BNL层102上通过外延沉积形成外延半导体层(Epitaxiallayer，简称：EPI)103。其中EPI层103的上部被掺杂为P+型区，EPI层103的位于P+型区之下的部分被掺杂为N-型区。随后使用光刻法对该半导体器件基本结构进行半导体工艺处理，从而得到双浅沟道隔离的外延二极管阵列。
图2是描述在图1中在P型衬底上形成BNL层和EPI层的流程图。
首先，在步骤201中，对P型衬底进行光刻，以便在P型衬底上限定要形成BNL层的区域。
在步骤202中，在P型衬底的上述区域中形成BNL层，并对BNL层进行离子注入。一般情况下，注入的离子为砷As，注入剂量为1.0×1014/cm2，电压为75Kev。
在步骤203中，对BNL层进行退火处理。一般情况下，采用快速热退火处理，其中退火温度为950℃，退火时间为30秒。
在步骤204中，通过外延沉积，在BNL层上形成EPI层。
图3是描述双浅沟道隔离的外延二极管阵列的示意图。
如图3所示，P型衬底301上依次形成有BNL层302和EPI层。
EPI层中的P+型区303和其下的N-型区304构成外延二极管。
EPI层中的P+型区303与位线306电连接，BNL层302与字线305电连接，在EPI层中的各P+型区303之间以及P+型区303与BNL层302之间设有浅沟道隔离307，在BNL层302的两侧还设有深沟道308。
本发明的发明人注意到，在图3所示的结构中，产生了BJT寄生效应。具体说来，EPI层中的P+型区303构成纵向BJT(PNPS)的发射区，EPI层中的N-型区304和BNL层302构成纵向BJT的基区，P型衬底301构成纵向BJT的集电区。由于BNL层302为N+型区，因此在纵向上形成P+/N-/N+/P-结构，从而导致纵向BJT寄生效应的出现。当通过字线305在N+型BNL层302上施加一定的电压时，导致在纵向方向上出现衬底漏电的问题。
对于二极管阵列来说，衬底漏电不仅减少了二极管的可编程电流，而且还增加了二极管阵列的功耗。将衬底漏电率定义为P型衬底漏电流(IPSUB)与可编程二极管的电流(IBL0)的比值。在基准条件下，由于纵向BJT的寄生效应，在正向偏置电压为2V时，衬底漏电率大约为8％。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明的一个目的是提供一种用于制造半导体器件的方法以及半导体器件的技术方案。
根据本发明的第一方面，提供了一种制造半导体器件的方法，所述方法包括以下步骤：在P型衬底上部形成埋置N+层；对埋置N+层进行离子注入，其中离子的注入剂量大于1.0×1014/cm2；对埋置N+层进行退火；通过外延沉积，在埋置N+层上形成外延半导体层，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
优选地，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
优选地，将所述埋置N+层和所述外延半导体层蚀刻为条状埋置N+层和条状外延半导体层；蚀刻所述条状外延半导体层以形成柱状外延半导体层。
优选地，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
优选地，离子的注入剂量范围是5.0×1014/cm2至5.0×1016/cm2。
优选地，注入的离子为砷As、锑Sb、或磷P。
优选地，所述对埋置N+层进行退火的步骤包括：对埋置N+层进行快速热退火。
优选地，所述对埋置N+层进行退火的步骤还包括：在对埋置N+层进行快速热退火后，对埋置N+层进行高温退火，退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟。
优选地，所述对埋置N+层进行退火的步骤包括：对埋置N+层进行高温退火，退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟。
根据本发明的第二方面，提供一种制造半导体器件的方法，该方法包括以下步骤：在P型衬底上部形成埋置N+层；对埋置N+层进行离子注入；对埋置N+层进行高温退火，其中退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟；通过外延沉积，在埋置N+层上形成外延半导体层，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
优选地，在所述对埋置N+层进行高温退火的步骤之前还包括：对埋置N+层进行快速热退火。
优选地，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
优选地，将所述埋置N+层和所述外延半导体层蚀刻为条状埋置N+层和条状外延半导体层；将所述条状外延半导体层蚀刻为柱状外延半导体层。
优选地，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
根据本发明的第三方面，提供一种制造半导体器件的方法，该方法包括以下步骤：在P型衬底上部形成埋置N+层；对埋置N+层进行离子注入；对埋置N+层进行退火；通过外延沉积，在埋置N+层上形成外延半导体层，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区；其中，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
优选地，将所述埋置N+层和所述外延半导体层蚀刻为条状埋置N+层和条状外延半导体层；将所述条状外延半导体层蚀刻为柱状外延半导体层。
优选地，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
优选地，所述对埋置N+层进行退火的步骤包括：对埋置N+层进行快速热退火。
根据本发明的第四方面，提供一种半导体器件，其包括：P型衬底；埋置N+层，位于所述P型衬底之上，所述埋置N+层的离子注入剂量大于1.0×1014/cm2；外延半导体层，位于所述埋置N+层之上，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
优选地，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
优选地，所述埋置N+层和所述外延半导体层被蚀刻为条状埋置N+层和条状外延半导体层；并且所述条状外延半导体层被进一步蚀刻以形成柱状外延半导体层。
优选地，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
优选地，离子注入剂量范围是5.0×1014/cm2至5.0×1016/cm2。
优选地，所述注入的离子为砷As、锑Sb、或磷P。
优选地，所述埋置N+层中的N型离子在纵向方向上的分布宽度为200nm至800nm。
优选地，所述外延半导体层的厚度为1000埃至6000埃。
根据本发明的第五方面，提供一种半导体器件，其包括：P型衬底；埋置N+层，位于所述P型衬底之上，所述埋置N+层中的N型离子在纵向方向上的分布宽度为200nm至800nm；外延半导体层，位于所述埋置N+层之上，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
优选地，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
优选地，所述埋置N+层和所述外延半导体层被蚀刻为条状埋置N+层和条状外延半导体层；并且所述条状外延半导体层被进一步蚀刻以形成柱状外延半导体层。
优选地，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
优选地，所述外延半导体层的厚度为1000埃至6000埃。
根据本发明的第六方面，提供一种半导体器件，其包括：P型衬底；埋置N+层，位于所述P型衬底之上；外延半导体层，位于所述埋置N+层之上，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区；其中，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
优选地，所述埋置N+层和所述外延半导体层被蚀刻为条状埋置N+层和条状外延半导体层；并且所述条状外延半导体层被进一步蚀刻以形成柱状外延半导体层。
优选地，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
优选地，所述外延半导体层的厚度为1000埃至6000埃。
根据本发明的上述各个方面，通过采用增大的离子注入剂量，或者调整对埋置N+层进行退火的方式以增大埋置N+层的宽度，或者增大外延半导体层的厚度，可以有效地抑制纵向双极结晶体管的寄生效应，从而抑制衬底漏电问题。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是示出制造双浅沟道隔离的外延二极管阵列的半导体器件基本结构的示意图。
图2是示出在P型衬底上形成BNL层和EPI层的流程图。
图3是示出双浅沟道隔离的外延二极管阵列的示意图。
图4是示出本发明第一实施例的制造半导体器件的流程图。
图5是示出衬底漏电率随BNL层离子注入剂量变化的示意图。
图6是示出本发明第二实施例的制造半导体器件的流程图。
图7是示出在不同热预算条件下的BNL层杂质分布示意图。
图8是示出本发明第三实施例的制造半导体器件的流程图。
图9是示出衬底漏电率随EPI层厚度变化的示意图。
图10是示出本发明第四实施例的制造半导体器件的流程图。
图11是示出制造双浅沟道隔离的外延二极管阵列的流程图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
如上文所述，本发明的发明人注意到P型衬底、BNL层以及外延半导体层一同构成了纵向寄生BJT，导致衬底漏电的问题。
本发明的发明构思在于通过对埋置N+层(BNL)和外延半导体(EPI)层的形成工艺进行调整，降低寄生BJT的电流增益，从而抑制衬底漏电。
本发明的发明人经过深入研究发现，在PCRAM制造工艺期间，通过增大BNL层的离子注入剂量、调整对BNL层进行退火的方式以增大BNL层的宽度、或增大EPI层的厚度，都可以降低寄生BJT的电流增益，有效抑制纵向BJT的寄生效应，从而抑制衬底漏电。
第一实施例
现参照图4描述本发明第一实施例的制造半导体器件的方法。其中在图4中：
步骤401，在P型衬底上部形成BNL层。
步骤402，对BNL层进行离子注入，其中离子的注入剂量大于1.0×1014/cm2。优选地，离子注入剂量范围可以是5.0×1014/cm2至5.0×1016/cm2。更优选地，离子注入剂量范围可以是5.0×1015/cm2至5.0×1016/cm2。
步骤403，对埋置N+层进行退火。
步骤404，通过外延沉积，在BNL层上形成EPI层，其中EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。
通过图4所示的本发明第一实施例的制造半导体器件的方法，由于增加了对BNL层的离子注入剂量，从而增大了纵向BJT基区的浓度。随着纵向BJT基区N型离子浓度的增加，纵向BJT的电流增益减小，从而有效地抑制了衬底的漏电流。
根据本实施例的一个具体实施方式，注入的离子为砷As、锑Sb、或磷P。
图5是描述衬底漏电率随BNL层离子注入剂量变化的示意图。从图5中可以看出，随着BNL层离子注入剂量的增大，衬底漏电率显著下降。
根据该实施例的方法得到的半导体器件包括P型衬底、BNL层、以及EPI层。
其中BNL层位于P型衬底之上，BNL层的离子注入剂量大于1.0×1014/cm2。优选地，离子注入剂量范围可以是5.0×1014/cm2至5.0×1016/cm2。更优选地，离子注入剂量范围可以是5.0×1015/cm2至5.0×1016/cm2。
EPI层位于BNL层之上。EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。
第二实施例
现参照图6描述本发明第二实施例的制造半导体器件的方法。其中在图6中：
步骤601，在P型衬底上部形成BNL层。
步骤602，对BNL层进行离子注入。
步骤603，对BNL层进行高温退火，其中退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟。
步骤604，通过外延沉积，在BNL层上形成EPI层，其中EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。
通过图6所示的本发明第二实施例的制造半导体器件的方法，由于对BNL层进行高温退火，从而增大了BNL层的宽度。其中BNL层的宽度指的是BNL层在纵向上的宽度，即通过离子注入形成的杂质分布区的纵向宽度。由于随着BNL层宽度的增加，纵向BJT基区的宽度也随之增加，从而纵向BJT的电流增益减小。因此有效地抑制了衬底的漏电流。
根据本实施例的一个具体实施方式，BNL层中的N型离子在纵向方向上的分布宽度为200nm至800nm。
根据本实施例的另一具体实施方式，在执行步骤603之前，先对BNL层进行快速热退火。
图7是描述在不同热预算条件下的BNL层杂质分布示意图。
在图7中，注入到BNL层中的离子是砷As，热预算条件包括以下三种情况：没有进行高温退火、以退火温度为1050℃和退火时间为10分钟进行高温退火(以下简称第一高温退火)、以退火温度为1050℃和退火时间为60分钟进行高温退火(以下简称第二高温退火)。
从图7中可以看出，在没有进行高温退火的情况下，砷的浓度在较小的BNL层宽度上保持较高的水平，例如砷浓度在较小的BNL层宽度上大于1.0×1016原子/立方厘米(atom/cm3)。而在第一高温退火条件下，砷的浓度可以在较大的BNL层宽度上大于1.0×1016原子/立方厘米。在第二高温退火条件下，砷的浓度可以在更大的BNL层宽度上大于1.0×1016原子/立方厘米。
由于BNL层宽度增大，纵向BJT基区的宽度也随之增大，从而纵向BJT的电流增益减小，因此有效地抑制了衬底的漏电流。
根据该实施例的方法得到的半导体器件包括P型衬底、BNL层、以及EPI层。
其中BNL层位于所述P型衬底之上。BNL层中的N型离子在纵向方向上的分布宽度为200nm至800nm。
EPI层位于BNL层之上。EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。
第三实施例
现参照图8描述本发明第三实施例的制造半导体器件的方法。其中在图8中：
步骤801，在P型衬底上部形成BNL层。
步骤802，对BNL层进行离子注入。
步骤803，对BNL层进行退火。
步骤804，通过外延沉积，在BNL层上形成EPI层，其中EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。其中，P+型区和N-型区形成二极管，并且EPI层的厚度大于或等于P+型区和N-型区在纵向方向上的总长度。应当理解的是，在EPI层的厚度大于P+型区和N-型区在纵向方向上的总长度的情况下，EPI层还包括位于N-型区之下的未用于形成P+型区和N-型区的部分。
通过图8所示的本发明第三实施例的制造半导体器件的方法，由于EPI层中的P+型区构成纵向BJT的发射区，EPI层中的N-型区、EPI层中位于N-型区之下(即N-型区和BNL层之间)的未用于形成P+型区和N-型区的部分(如果有的话)和BNL层构成纵向BJT的基区，因此增加EPI的厚度必然会增加纵向BJT的基区宽度。而增加纵向BJT的基区宽度会减小纵向BJT的电流增益，因此有效地抑制衬底的漏电流。
根据本实施例的一个具体实施方式，EPI的厚度范围是1000埃至6000埃。
根据本实施例的另一具体实施方式，EPI层中P+型区和N-型区的宽度可以根据器件的不同性能要求而进行调整。
图9是描述衬底漏电率随EPI层厚度变化的示意图。从图9中可以看出，随着EPI层厚度的增大，衬底漏电率显著下降。
根据该实施例的方法得到的半导体器件包括P型衬底、BNL层、以及EPI层。
其中BNL层位于P型衬底之上。
EPI层位于BNL层之上。EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。
其中，P+型区和N-型区形成二极管，并且EPI层的厚度大于或等于P+型区和N-型区在纵向方向上的总长度。如上所述，在EPI层的厚度大于P+型区和N-型区在纵向方向上的总长度的情况下，EPI层还包括位于N-型区之下的未用于形成P+型区和N-型区的部分。
上面通过三个实施例分别介绍了通过增大BNL层的离子注入剂量、调整对BNL层进行退火的方式以增大BNL层的宽度、或增大EPI层的厚度，都可以有效抑制纵向BJT的寄生效应，从而可以有效抑制衬底漏电问题。
第四实施例
实际上，为了解决衬底漏电问题，可以将上述三个实施例分别采用的三种方式中的任意两种进行组合，也可以将三种方式全部组合在一个实施例中。下面将仅描述结合了上述三种方式的实施例，而不再描述结合两种方式的实施例。
现参照图10描述本发明第四实施例的制造半导体器件的方法。其中该实施例将上述三个实施例进行组合。其中在图10中：
步骤1001，在P型衬底上部形成BNL层。
步骤1002，对BNL层进行离子注入，其中离子的注入剂量大于1.0×1014/cm2。优选地，离子注入剂量范围可以是5.0×1014/cm2至5.0×1016/cm2。更优选地，离子注入剂量范围可以是5.0×1015/cm2至5.0×1016/cm2。
步骤1003，对BNL层进行高温退火，其中退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟。
步骤1004，通过外延沉积，在埋置N+层上形成EPI层，其中EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。其中，P+型区和N-型区形成二极管，并且EPI层的厚度大于或等于P+型区和N-型区在纵向方向上的总长度。
通过图10所示的本发明第四实施例的制造半导体器件的方法，由于增大BNL层的离子注入剂量、调整对BNL层进行退火的方式以增大BNL层的宽度、或增大EPI层的厚度，都会减小纵向BJT的电流增益，因此可有效地抑制衬底的漏电流。
从上述各实施例可以了解，本发明与现有的CMOS制造工艺完全兼容，同时在进行处理时较为简单，不需要使用额外的掩模。
由于本发明有效地抑制了衬底漏电现象，因此提高了较高的可编程电流，同时也降低了二极管阵列的功耗。
第五实施例
上述各实施例在P型衬底上依次形成BNL层和EPI层后，可采用光刻法进行半导体工艺处理，从而得到双浅沟道隔离的外延二极管阵列。下面将参照图11描述制造双浅沟道隔离的外延二极管阵列一个示例性的实施例。其中在图11中：
步骤1101，利用上述实施例在P型衬底上依次形成BNL层和EPI层，其中EPI层的上部被掺杂为P+型区，EPI层的位于P+型区之下的部分被掺杂为N-型区。
步骤1102，将BNL层和EPI层蚀刻为条状BNL层和条状EPI层。
步骤1103，蚀刻条状EPI层以形成柱状EPI层。
步骤1104，将EPI层的P+型区电连接到相变存储单元阵列的位线，将BNL层电连接到相变存储单元阵列的字线。
通过上述步骤，从而可以得到能够抑制衬底漏电的双浅沟道隔离的外延二极管阵列。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (35)
1.一种制造半导体器件的方法，其特征在于：
在P型衬底上部形成埋置N+层；
对埋置N+层进行离子注入，其中离子的注入剂量大于1.0×1014/cm2；
对埋置N+层进行退火；
通过外延沉积，在埋置N+层上形成外延半导体层，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
2.根据权利要求1所述的方法，其特征在于，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
3.根据权利要求2所述的方法，其特征在于，还包括：
将所述埋置N+层和所述外延半导体层蚀刻为条状埋置N+层和条状外延半导体层；
蚀刻所述条状外延半导体层以形成柱状外延半导体层。
4.根据权利要求3所述的方法，其特征在于，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
5.根据权利要求1-4中任一项所述的方法，其特征在于，离子的注入剂量范围是5.0×1014/cm2至5.0×1016/cm2。
6.根据权利要求1-4中任一项所述的方法，其特征在于，在注入步骤中，注入的离子为砷As、锑Sb、或磷P。
7.根据权利要求1-4中任一项所述的方法，其特征在于，所述对埋置N+层进行退火的步骤包括：
对埋置N+层进行快速热退火。
8.根据权利要求7所述的方法，其特征在于，所述对埋置N+层进行退火的步骤还包括：
在对埋置N+层进行快速热退火后，对埋置N+层进行高温退火，退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟。
9.根据权利要求1-4中任一项所述的方法，其特征在于，所述对埋置N+层进行退火的步骤包括：
对埋置N+层进行高温退火，退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟。
10.一种制造半导体器件的方法，包括：
在P型衬底上部形成埋置N+层；
对埋置N+层进行离子注入；
对埋置N+层进行高温退火，其中退火温度的范围是800℃至1350℃，退火时间的范围是5分钟至120分钟；
通过外延沉积，在埋置N+层上形成外延半导体层，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
11.根据权利要求10所述的方法，其特征在于，在所述对埋置N+层进行高温退火的步骤之前还包括：
对埋置N+层进行快速热退火。
12.根据权利要求10或11所述的方法，其特征在于，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
13.根据权利要求12所述的方法，其特征在于，还包括：
将所述埋置N+层和所述外延半导体层蚀刻为条状埋置N+层和条状外延半导体层；
将所述条状外延半导体层蚀刻为柱状外延半导体层。
14.根据权利要求13所述的方法，其特征在于，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
15.一种制造半导体器件的方法，包括：
在P型衬底上部形成埋置N+层；
对埋置N+层进行离子注入；
对埋置N+层进行退火；
通过外延沉积，在埋置N+层上形成外延半导体层，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区，
其中，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
16.根据权利要求15所述的方法，其特征在于，还包括：
将所述埋置N+层和所述外延半导体层蚀刻为条状埋置N+层和条状外延半导体层；
将所述条状外延半导体层蚀刻为柱状外延半导体层。
17.根据权利要求16所述的方法，其特征在于，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
18.根据权利要求15-17中任一项所述的方法，其特征在于，所述对埋置N+层进行退火的步骤包括：
对埋置N+层进行快速热退火。
19.一种半导体器件，其特征在于，包括：
P型衬底；
埋置N+层，位于所述P型衬底之上，所述埋置N+层的离子注入剂量大于1.0×1014/cm2；
外延半导体层，位于所述埋置N+层之上，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
20.根据权利要求19所述的半导体器件，其特征在于，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
21.根据权利要求20所述的半导体器件，其特征在于：
所述埋置N+层和所述外延半导体层被蚀刻为条状埋置N+层和条状外延半导体层；并且
所述条状外延半导体层被进一步蚀刻以形成柱状外延半导体层。
22.根据权利要求21所述的半导体器件，其特征在于，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
23.根据权利要求19-22中任一项所述的半导体器件，其特征在于，离子注入剂量范围是5.0×1014/cm2至5.0×1016/cm2。
24.根据权利要求19-22中任一项所述的半导体器件，其特征在于，所述注入的离子为砷As、锑Sb、或磷P。
25.根据权利要求19-22中任一项所述的半导体器件，其特征在于，所述埋置N+层中的N型离子在纵向方向上的分布宽度为200nm至800nm。
26.根据权利要求19-22中任一项所述的半导体器件，其特征在于，所述外延半导体层的厚度为1000埃至6000埃。
27.一种半导体器件，包括：
P型衬底；
埋置N+层，位于所述P型衬底之上，所述埋置N+层中的N型离子在纵向方向上的分布宽度为200nm至800nm；
外延半导体层，位于所述埋置N+层之上，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区。
28.根据权利要求27所述的半导体器件，其特征在于，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
29.根据权利要求28所述的半导体器件，其特征在于，
所述埋置N+层和所述外延半导体层被蚀刻为条状埋置N+层和条状外延半导体层；并且
所述条状外延半导体层被进一步蚀刻以形成柱状外延半导体层。
30.根据权利要求29所述的半导体器件，其特征在于，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
31.根据权利要求27-30中任一项所述的半导体器件，其特征在于，所述外延半导体层的厚度为1000埃至6000埃。
32.一种半导体器件，包括：
P型衬底；
埋置N+层，位于所述P型衬底之上；
外延半导体层，位于所述埋置N+层之上，所述外延半导体层的上部被掺杂为P+型区，所述外延半导体层的位于所述P+型区之下的部分被掺杂为N-型区；
其中，所述P+型区和所述N-型区形成二极管，并且所述外延半导体层的厚度大于或等于所述P+型区和所述N-型区在纵向方向上的总长度。
33.根据权利要求32所述的半导体器件，其特征在于，
所述埋置N+层和所述外延半导体层被蚀刻为条状埋置N+层和条状外延半导体层；并且
所述条状外延半导体层被进一步蚀刻以形成柱状外延半导体层。
34.根据权利要求33所述的半导体器件，其特征在于，所述P+型区电连接到相变存储单元阵列的位线，所述埋置N+层电连接到所述相变存储单元阵列的字线。
35.根据权利要求32-34中任一项所述的半导体器件，其特征在于，所述外延半导体层的厚度为1000埃至6000埃。
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