TW497272B - MOS semiconductor device - Google Patents

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Shigeto Maegawa
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Description

497272 五、發明說明（1) 〔發明所屬的技術範圍〕 本發明係關於MOS型半導體裝置，亦即是具的 半導體裝置，以及其製造方法，尤 a 〃 这 的短ϋ卞r κ , u 尤其疋關於抑制臨界電座 的短通逼（short channel )效應的改良方法。 〔先行技術〕 首先說明本專利說明書中所用名稱。在本專利說 將”通道區域和夾住該通道區域的-對源極.：極 :域二和在通道區域上爽著絕緣膜而相 造，亦即具有M0S構造的半導μ奘罟 机土 ^
Cw二 置，一般都稱作M⑽型半 ¥體衣置。M0S型電晶體為其代表例，但M〇 ΐ ΐ通逼區，的源極和没極區域組稱丨「-對源極.没極 J仁是並不一疋限疋其意味是源極區域和汲極區域 相互成對稱的形狀而形成。 ^ ^ 圖60為先前的M0S型半導體裝置之平面圖 62 , « 60 „ ^K-K ,-J „ ,σ „ ^L_L ,(] ^ ^ ^ ^ w 〇® b 衣搭μ：構成為M〇S型電晶體，在半導體基板91的主面上， 選擇生的形成通道區域95、失著 .汲極區域98、99、以及分離絕緣膜92。 對源極 半導體基板91為含有p型雜質 域9 8、9 9含有N型雜質。在通道 、土 "、β •汲極區 極電極94夾著閘極絕緣膜93而相&域95的上狀面’有一對間 通道型M0S型電晶體。閘極電彳、。” 17衣置150構成為Ν 為材料。 94，以滲μ型雜f的聚石夕 \\3l2\2d-code\90-10\90121044.ptd 第 頁 五、發明說明（2) 閑極絕緣膜9 3，例如以厚声在％ , ^ 分籬维逆暄Q9 炎—闲 又為5nm的氧化矽膜所構成。 刀，緣版92，為包圍通道區域9 冓二 99周圍而形成的深度〇. 3 汲柽&域98、 膜而構成。亦即，分離絕緣膜氧:“夕 ，，通道區域95和源極.汲極區域成： 導體基板91主面上的其他未圖示的元件 域或者源極.汲極區域）分離的。 ，、他通迢& 分離絕緣膜92的上面的高度’設定為和 源極•汲極區域98、99的上面同媒。+ 以及 人 w上曲冋樣。因此，閘極電極94， ?道區域95上，只有和其上面相對。從而，從閘極電極 94朝向通迢區域95所施加的電場的方向，被限定為只有在 其上面的垂直方向。 〔發明所欲解決的問題〕 在先行的MOS型半導體裝置中，如同上述，因為從間極 電極9 4朝向通道區域9 5所施加的電場，只有限定為垂直於 上面的方向的電場’所以其問題點在於，閘極電極g 4對於 通道區域9 5的控制能力太小。從而，隨著裝置的細微化， 閘極長度頁隨之縮短，來自溝渠電場的影響也就增加，造 成臨界值顯著下降，亦即所謂的「短通道效應」。 在圖6 1和圖6 2中，因閘極電場而發生的通道匱乏層 9 5 a、和因汲極電場所發生的汲極匱乏層9 9 a，在源極·沒 極端（亦即通道區域9 5和汲極區域9 9相鄰接的端部）相接 觸，所造成的電荷分享（charger share )將空間電荷分 配。此等匱乏層，是在閘極電壓VG，為0 < VG，而汲極電壓
11 C:\2D-CQDE\90-10\90121044.ptd 第5頁 丨厶丨丄
497272 五、發明說明（4) 渠’形成於前述第一分離絕緣膜上，其底面上使第一分離 絕緣膜露出，其側面上使前述通道區域露出，在與前述通 道區域露出的側面相對的側面上，使前述第二分離絕緣膜 露出。 第3發明裝置，為在第1發明裝置中之M〇s型半導體裝 置’其中前述半導體層為：半導體基板、絕緣層、以及 S01層依序形成的SOI基板的前述SOI層。 第4發明裝置，為在第3發明裝置中之M0S型半導體裝 置’其中前述溝渠，形成在前述絕緣層露出的深度，前述 問極電極介由前述閘極絕緣膜而大致覆蓋前述通道區域的 側面整體。 第5發明裝置，為在第4發明裝置中之M〇s型半導體裝置 其中鈾述溝渠，為使前述通道區域底面至少一部分露出 而形成’前述閘極電極介由前述閘極絕緣膜，至少覆蓋前 述通道區域的底面的至少一部分。 第6發明裝置，為M〇s型半導體裝置，其特徵為具備：具 有依序形成半導體基板、絕緣層、以及半導體層的s〇 I基 板；和配設在前述半導體層上的通道區域、和夾住該通道 區域的一對源極·汲極區域，在前述通道區域的底面的一 部分上’和前述絕緣層隔著一定距離而配設的，在不和前 述源極·及極區域以及前述絕緣層相連接的前述通道區域 的表面上，介由閘極絕緣膜而形成的閘極電極。 第7發明裝置，為在第1、3、6發明裝置中之m〇s型半導 月豆衣置’其中如述溝渠的幅度’為前述閘極電極厚度的兩
\\312\2cl-code\90-10\90121044.ptd 第 7 頁 497272 五、發明說明（5) 倍以下。 第8發明裝置，為在第1、3、6發明裝置中之MOS型半導 體裝置，其中前述通道區域的通道幅度，設定為最大通道 匱乏層幅度的兩倍以下。 第9發明裝置，為在第1、3、6發明裝置中之MOS型半導 體裝置，其中具有前述通道區域和夾住前述通道區域的前 述一對源極·汲極區域的前述半導體層，沿通道橫幅方向 隔著固定的距離配列而分割為多數半導體層，在前述多數 半導體層各別的通道區域的側面表面上，也介由前述閘極 絕緣膜而形成前述閘極電極。 第10發明的製造方法，為MOS型半導體裝置的製造方 法，包括：（a)至少準備有主面部分的半導體之基板的步 驟；（b)將前述主面施以選擇性蝕刻，使前述主面選擇性 後退，藉此，形成朝向後退後的前述主面上方選擇性突出 的半導體層之步驟；（c)在前述步驟（b)所後退的前述主面 上，將前述半導體層的部分區域的一對側面的至少一部分 作為側壁而露出的溝渠留下，包圍前述半導體層，形成分 離絕緣膜的步驟；（d )在前述步驟（b )或者前述步驟（c )之 後，形成至少覆蓋前述一部分區域的前述一對側面的前述 至少一部分和前述上面的絕緣膜之步驟；（e)在前述步驟 (d)之後，跨前述半導體層之前述一部分區域和前述溝渠 以及前述分離絕緣膜的前述上面，覆蓋此等而形成的導電 性材料，將前述一部分區域的前述一對側面的前述至少一 部分和前述上面，隔著前述絕緣膜而覆蓋，同時覆蓋前述
\\312\2d-code\90-10\90121044.ptd 第8頁 497272 五、發明說明（6) 通道區域的部分上面和覆蓋前述分離絕緣膜部分上面之間 的閘極上面段差，設定為在覆蓋前述一部分區域幅度的閘 極長度的1 /2以下，形成閘極的步驟；（f)以前述閘極電 極為遮蔽體，選擇性的滲入雜質，藉以在隔著前述一部分 區域的前述半導體層中的一對區域，形成一對源極·汲極 區域，藉此使前述一部分區域成通道區域之步驟。 第11發明的製造方法，為第1 0發明的MOS型半導體裝置 的製造方法，其中前述步驟（e )中，將前述溝渠之寬的1 / 2 倍以上厚度，形成能為前述導電材料。 第1 2發明的製造方法，為第1 0、11發明的MOS型半導體 裝置的製造方法，其中前述步驟（a )中準備SO I基板作為 前述基板，具有絕緣層和形成於其上的SO I層。 第1 3發明的製造方法，為第1 2發明的M0S型半導體裝置 的製造方法，其中在前述步驟（b )中，使前述主面選擇 性後退的前述選擇蝕刻，在前述半導體層不突出的部分進 行直到前述絕緣層露出為止，前述（c )，形成前述分離 絕緣膜使前述溝渠的底面到達前述絕緣層，如此，前述步 驟（e )中，前述閘極電極，除前述部分區域前述上面 外，前述一對側面的大致整體，都隔著前述絕緣膜覆蓋而 形成。 第1 4發明的製造方法，為第1 3發明的M0S型半導體裝置 的製造方法，更具有（g)在前述步驟（c )之後，前述步驟 (d)之前，使前述一部分區域的底面至少一部分露出，將 連接於前述溝渠的空洞，選擇性的形成在前述絕緣體的至
\\312\2d-code\90-10\90121044.ptd 第9頁 497272
五、發明說明（7) 少一部分表面上，而前述步 述上面外，前述一對側面的 覆蓋而形成，前述步驟（e ) 一部分區域的前述上面，除 底面的前述至少一部分，_ 閘極電極。 驟（d )，除前述部分區域前 大致整體，都隔著前述絕緣膜 ’將所述步驟（g )所形成的 前述一對側面之外，也將前述 著前述絕緣骐而覆蓋形成前述 第15發明的製造方法’為第10~13發明 置的製造方法，其中前述步驟⑷，具有 板上堆積前述分離絕緣膜而覆蓋前述半導體層二=驟，基 (c-2)堆積的前述分離絕緣膜的前述材料上面'、卩/ ’ 前述半導體層上面同樣高度的步驟；（c〜3 ) ^二和 W…灸，將前述材料施以選擇性餘刻)，= = 於耵述一部分區域的珂述一對側面之部位，將前述材 面退後到比前述半導體層上面更下方的，前 步驟。 ⑴述溝渠的形成 第16發明的製造方法，為第10〜12發明的M〇s型 壯 置^製造方法’其中前述步驟（c)，從前述（w )所^ 的丽述主面到前述半導體層之間的高度為較小的厚产，^ 積第一材料’使其覆蓋於後退的主面’和前述半^ ^^ 上面和側面之步驟；（c_2)在前述第—絕緣材料上，勺 積和該第一絕緣材料不同材料的第二絕緣材料之步驟· (c-3 )包含使所堆積的第一和第二絕緣材料的複/合材 上面，和刚述半導體層上面成為同樣高度的後退步驟； (c-4 )在前述步驟（c__3 )之後，將蝕刻效果比前述第二
五、發明說明（8) 絕緣材料高的前述第— 在前述-部分區域上鄰;】：”施以選擇性的蝕刻，藉以 第-絕緣材料上面後退：：：述-對側面的部&，將前述 此而形成前述溝渠的步驟。別述半導體層上面更下方，如 置的製造S衣為第10〜16發明的M0S型半導體裝 絕緣膜，使得前述半導J :)步:中八’形成前述分離 =之上:段差’在前述閘極長度的1 /2 ΐΪ 第18發明的製造方法，為MOS型半導體裝置二下； 二，包括：（a)準備有絕緣層以及形成於其上H方 soi基板之步驟；(b)將前述s〇i層施以選層之 述絕緣層之前述SOI層的主 j ’使前 緣層選擇性露，，如此，形成=:前述絕 選擇性突出白勺半導體層之㈣；（c)將前述^主邮面向上方 分區域的-部分露出，纟前述絕緣層表面部分7層的部 成空洞的步驟；（d)形成覆蓋前述一部分區 拴的形 對側面以及前述底面前述—部分的絕緣膜之步驟.面和— 耵述步驟（d)之後，填充前述空洞同時覆蓋前—’e = 成閉極電極的步驟；（f)以前述閘極電極為遮蔽體/ς刀擇 性的滲入雜質，藉以在隔著前述一部分區域的前述半導體 層中的一對區域，形成一對源極·汲極區域，藉此使前述 一部分區域成通道區域之步驟。 域而形成的導電性材料，挾住前述絕緣膜之前述二刀八區 域之前述上面和前述一對側面和前述底面之。卩刀區 步驟；（f)以益2日日k A，#刀形
\\312\2d-code\90-10\90121044.ptd 第11頁
III 4972# 發明說明（9) 第1 9發明的製造方 装置的製造方法，盆:ΐ ’為第10〜18發明的M0S型半導體 道區域的通道幅度的前、十、前述步驟（b)中，相當於前述通 通迢匱乏層幅度的兩倍以下。 取 第2 0發明的製造方法 置的製造方法，豆中i i為第10〜18發明的M0S型半導體裝 中稱為前述-部；區域步驟（b”，前述步驟（C) 的前述通道幅度的橫幅方二域，沿者相當於珂述通道區域 在前述步驟（d)中，^ ,α配列分割形成多數單位區域’ /對側面的至少一邻八^、覆蓋前述多數單位區域的個別 Α 口丨刀、和其上面的前述絕緣膜的形成步 驟，刖述步驟（e ) Φ ，‘丄 y w ^ # ,、，阪益二）中剐述絕緣膜上形成導電性材料， 藉以隔著：ifif述蜗繞腔 彳目，丨而Μ 珂述多數單位區域的個別的前述 ，對側面的丽诚5 φ —却八 a 。。 夕 °卩刀和丽述上面而形成前述閘極電 極 =1發明的製造方法，為第2 0發明的MOS型半導體裝置 的製造方法，其中在前述步驟（b )中，前述多數單^區 $形成的多數單位通道區域各自的前述通道幅度，設定為 最大通道匱乏層幅度的兩倍以下。 … 第22發明的製造方法，為M〇s型半導體裝置的製造方 法，具備（a )準備至少主面為半導體基板之步驟；（b ) 將前述主面施以選擇性蝕刻，使前述主面選擇性後退，藉 此’开> 成朝向後退後的前述主面上方選擇性突出的半導體 層之步驟；（c)在前述步驟（b)所後退的前述主面上，包圍 前述半導體層，且上面為與前述半導體層的上面同一高度
C:\2D-GODE\90-10\90121044 第12頁 497272 五、發明說明（ίο) 形成分離絕緣膜的步驟；（d )覆蓋在前述半導體層的部 分區域上面和鄰接的前述分離纟巴緣膜上面的犧牲層之形成步驟；（e )以犧牲層為遮蔽體，將雜質選擇性的滲入，
藉以 域， 為通 絕緣 未曾 層具 藉以 敝體 部分 在夾 形成 道區 層， 被犧 有更 除去 ，選 後退 住前 一對 域的 以覆 牲層 南賓虫 前述 擇性 為比 述一部分區域的前述半導體層當中的一對區 源極·及極區域，藉以使前述一部分區域成 =驟’ （f )形成和前述犧牲層不同材料的 二^述半導體層上面和前述分離絕緣膜上面 覆蓋的部分之步驟；（g )將比前述絕緣體 刻效果的前述犧牲層，施以選擇性的姓刻， 犧牲層之步驟；（h )以前述絕緣體層為遮 的施以蝕刻，藉以將前述分離絕緣膜的上面 別述半導體的前述上面更下方的後退步驟； (1)覆蓋前述半導體層的前述通道區域上面以及前述一 對側面之中的露出部分之絕緣膜的步驟；（j )在前述絕 緣膜上形成導電性材料，藉以隔著前述絕緣膜而覆蓋前述 通道區域的前述一對側面的至少一部分和前述上面的閘極 電極之形成步驟。 第23發明的製造方法，為第22發明的MOS型半導體裝置 的製造方法，其中前述步驟（b)中，相當於前述通道區 域形成的前述通道幅度，設定為最大通道置乏層幅度的兩 倍以下。 第24發明的製造方法，為第22、23發明的MOS型半導體 裝置的製造方法，其中前述步驟（a )中，準備有絕緣層 以及形成於其上的層之SOI基板作為前述基板之步驟；
\\312\2d-code\90-10\90l21044.ptd 第13頁 wm 497272 五、發明說明〇i) 而在前述步驟（b )中，使前述主面選擇性退後的前述選 擇性蝕刻，施行到前述半導體層在未突出部分也露出前述 絕緣層為止；前述步驟（h )中，使前述分離絕緣膜的前 述上面部分退後到下方的前述選擇性蝕刻，施行到前述絕 緣層露出為止，前述製造方法為，在步驟（k)之後，（h)之 前，較前述步驟（i)前，使前述通道區域底面露出而將前 述絕緣層的表面部分選擇性除去的步驟。前述（i )步驟； 加上前述通道區域的前述上面、前述一對的側面；覆蓋前 述底面，形成前述絕緣膜，前述（j )，前述絕緣膜之上形 成前述導電性材料之下，加上前述通道區域的前述上面、 前述一對的側面，覆蓋挾住前述底面、前述絕緣膜；形成 前述閘極電極。 〔本發明之實施形態〕 以下’各實施形態的說明，都是以N型的m〇S型電晶體為 例子，但是本發明的M〇S型半導體裝置，也可以適用於p型 的M0S型電晶體，而且也能全般適用於除了 M〇s型電晶體之 外的具有M0S構造的半導體裝置。 〔實施形態1〕 圖1為實施形態1的M0S型半導體裝置之平面圖。而圖2和 圖3分別為圖1中的沿著A_A剖線和沿著B_B剖線的剖面圖。 此裝置101構成為N通道型的M〇s型電晶豸 的；二；：^形成通道區域5、爽著該 -對源極，及極區域8、9、以及分離I緣膜2 α 丰導體基板i為含有P型雜質的石夕基板，源極.没極區域
C:\2D-CODE\90-10\90121044.ptd 第U頁 497272 五、發明說明（12) 8、9含有N型雜質。分離絕緣膜2，為包圍通道區域5、源 極·没極區域8、9周圍而形成的深度〇· 3 /zm左右的溝渠内 所埋入的氧化矽膜而構成。亦即，分離絕緣膜2構成溝渠 分離構造。 換言之，在裝置101中，在半導體基板！主面的上方，選 擇^突出的半導體層上，形成通道區域5和一對源極·汲 極區域8、9。而且，在不突出的主面上，包圍住半導體層 似的形成分離絕緣膜2。如此一來，半導體層就和形成在 半導體基板1主面上的其他未圖示的元件（例如其他半導 體層）分離。 、f刀離絕緣膜2上，鄰接於通道區域5的一對側面上形成 溝渠、，分離絕緣膜2的上面的高度，在溝渠的部分，設定 ，比通道區域5以及源極·汲極區域8、9的上面更低大約 1 〇0nm左右的位置。亦即，分離絕緣膜2在鄰接於通道區域 5的一對則面的部分比較薄，在其他的區域其上面則形成 為比較厚/為和半導體層的上面大約成同樣的高度。閘椏 電極4則形成為跨在通道區域5、分離絕緣膜2的溝渠部分 、上面局度和半導體層上面高度大致相同的分離絕緣膳2 的部分。 如此’不僅是通道區域5的上面部分，一對側面的〆部 分也被閘極絕緣膜3所覆蓋。並且隔著該閘極絕緣膜3而以 閘極電極4覆蓋。其結果，如同後述，可獲抑制短通道姝 應之效果。而且，在閘極電極4和不突出的主面之間，因 為被分離絕緣棋2絕緣，所以可以降低閘極電極4和半導辦
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五 發明說明（13) 〜--------- 基板1主面之間的寄哇啻〜 _ 5的側面。 纟電谷’閘極電極4即可覆蓋通道區域 :外，分：絕緣膜2除了溝渠部 ¥體層的上面形成為大 卜、為上面和半 裝置的製造步驟中， 1 Μ 2又，所以如同後述，右 了 U極佳的精確产將閙极 在 為所需的形狀，此為1楫 又，柽電極4形成 例如滲入Ν綱的為上;^閑極電極4的材料可為
XdmH區:或】Ϊ Ϊ道幅度W，以設定為最大通道》乏〜 Xdm的兩倍以下為佳。如此，如同後述，更可之層幃度 二，道效應的f果。最大通道度乏層幅織為 〇· 07 # m，此日令，通道幅度w設定為例如〇. i 〇以凯。 約 道匱乏層幅度Xdm之定義如下： 取大通 在MOS構造中，對閘極電極4施加閘極電壓，即… 域5形成匱乏層。匱乏層雖然和閘極電壓同時擴大，%區 要在通逗區域5表面形成反轉層，因為閘極電場被消^ 該反轉層内的反轉負載之造成，所以即使施加更高的於 電壓’置乏層也不會再更加擴大。該最大匱乏層的幅产極 稱之為最大通道匱乏層幅度Xdin。該最大通道匮乏層巾5夂
Xdm，依照通道區域5的雜質濃度而定。 田& 如圖3所示，因閘極電場而發生的通道匱乏層5 &、和因 沒極電場而發生的汲極匱乏層9 a，在源極·汲極端（亦艮 通道區域5和；:及極區域9相鄰接的端部）相接觸，以甘二P 、 ν μ丹所造 成的電荷分享（charger share )而分配空間電荷。此等 匱乏層，是在閘極電壓VG，為0 < VG，而汲極電壓Vd，為〇
497272 五、發明說明（14) ~" -- <vD的時候產生白勺。在裝置1〇1中，因為閘極電極4不僅和 通，區，5的上面，也和一對側面的一部分相對，所以在 電荷分享方面，通道匱乏層5a方面的比率，比汲極匱乏層 9a方面的比率更高。從❿，裝置1 0 1之微細化並同縮短閘 極長放極電壓對於臨界電壓所造成的影響就被緩和。亦即 使短通道效應被抑制。 尤其是’通道幅度w設定為在最大通道匱乏層幅度xdm的 兩仏、下相較於來自通道區域5的一對側面的閘極電極4 之電％所造成的匱乏層，如圖2所示，從通道區域5上面 側面::閘極電極4相對的範圍之深度為止，#完全匮乏 化彳疋而/及極電壓對臨界電壓的影響能更有效的抑制。 亦即使短通道效應更有效的被抑制。 圖2中舉例表不通道區域5的剖面形狀為矩形之例子，但 疋如圖4所不的通道區域5為梯形的裝置1〇2、或者如圖$ 示的通道區域5的頂部的角為圓角之裝置103，都可獲同樣 的效果。圖4和圖5的例子中，例如將閘極電極〇斤相對的 範圍的平均通道幅度W，當作通道幅度w而採用亦可。 圖6〜圖1 7為裝置1 〇 1的較佳製造方法的製造步驟圖。 製造裝置101之際，首先準備作為石夕基板的半導體基板i， 以looo°c的熱氧化法，在半導體基板1的主面上形成厚度 大約20nm的基層氧化膜6，然後，再施以75〇的(^1) (Chemical Vapor DepoSlti〇n)法，藉以在基層氧化膜6 上形成厚度大約50nm的遮罩氮化膜7。 接著，將基層氧化膜6和遮罩氮化膜7施以圖形佈局，使
五、發明說明（15) 其成為包含要形成的 半導體層13的平面形狀。^和源極.汲極區域8、9之 化膜6和遮罩氮化膜7作為：：來，：圖形佈局後的基層氧 以蝕刻，U # ........敝，將半導體基板1的主面施 J在=選擇性的後退大約Q.3和圖8) ::在2體層13的周圍形成深 換&之，從後退後的主面向 j 扪屏术 的構造就完成了。 上方+ V體層13選擇性的突出 半導體基板1的選擇性紐刻 刻。另冰^ 可採用例如各向異性餘 (和d 1 A ^ ^驟後之平面圖，圖7為沿圖8的A —A線 (和圖1的A-A線相同位置）之剖面圖。 的=:為2定圖7中的基層氧化膜“°遮罩氮化膜7 Α 1 ^ ^ . 付相當於半導體層1 3中要作為通道區域5 道幅度（圖7中半導體層13的橫幅），為 取大通逞匱乏層幅度Xdm的兩倍以下。 接著，以高密度離子CVD法（HDP_CVD)法，在半導體基 f上堆積作為分離絕緣膜2的氧化膜，&將半導體層】3覆 盍。其後，以化學機械研磨法（CMp法），將分離絕緣膜2 除去，直到遮罩氮化膜7的上面露出（圖1〇)。接著，在 圖10的步驟中形成的中間構造體的上面，如圖"的平面圖 所示，形成具有開口部1 2的阻蝕圖形。 接下來，以此阻蝕圖形為遮蔽體，以氟酸為腐蝕劑 (etchant )施以選擇性的姓刻，藉以限定要作為通道區 域5的半導體層1 3的部分區域的一對側面相鄰接的部位， 使得分離絕緣膜2上面向下方後退。圖12和圖13，為如此
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五、發明說明（16) 所獲得的中間構造體的剖面 刻後的中間構造體之剖面圖 而圖11中的符號1 4，表示後 形形狀。上面後退的部分的 例如大約1 5 0 n m。 圖。圖1 2為沿圖1 1的j) — d線|虫 ’圖1 3為沿E - E線的剖面圖。 步驟所形成的閘極電極4的圖 分離絕緣膜2的厚度，設定為 接著用呵酿碟酸溶液和說酸溶 刻藉此除去遮罩氮化膜7和基 ==進订姓 氮化膜7和基層氧化膜6的S 、圖4 )。而遮罩 ,,^ # )除去，也可再分離絕緣膜2除去 \鬥嫉。’在Μ0 ^用熱氧化法，在圖14中的步驟後 产的表面整體，形成作為閘極絕緣膜3的厚度 邱ΓΛ乳化膜。如此，作為通道區域5的半導體層13的 ;:;=。一對側面之一部分以及其上面，簡極絕 此後用6 0 Q C的L P - C V D法，將作為閘極電極4的含有N 型雜質的N型聚矽膜堆積為大約2〇〇nm的厚度（圖16 )。其 後/用平版印刷,技術和離子加工技術，將N型聚矽膜施以 圖形佈局成為所定的形狀，藉此形成閘極電極4 (圖1 7 )。於此，閘極電極4，跨在作為通道區域5的半導體層i 3 的:部分區域、分離絕緣膜2的溝渠部分、以及其上面和 半脰層1 3上面略成同樣高度的分離絕緣膜2的部分上， 為=|此等之上之形成。其結果，閘極電極4隔著閘極絕 緣膜3，而覆蓋於作為通道區域5的半導體層13的一部分區 域的一對側面的至少一部分、以及其上面之上挾著閘極絕
/zu 五、發明說明（17) _ 2同幕所週知，平版印刷技 具有-定範圍的焦距深度。所料曝光裝置的鏡頭， 南度不同的狀π ’很難使圖形佈局對象的膜 點。圖17的步驟中，分離絕緣膜2局的尺寸相▲同’這是問題 層1 3的上面大致相同，所以在发的上面的鬲度和半導體 面的高度可以維持大致相 ；Π的Ν型聚石夕膜的上 ^ ^ ^ ^ ^ ^ ^ Ρσ1 :分離絕緣膜2的上面的高度 體J為戶二：=二至 是通道區域5的上面）&古$，V版層1 3的上面（亦即 如何，將於實施形態)8 =述達到「大致相同」的範圍 缘=接ΓΛ導體層13的一部分區域的溝渠部分，分離絕 的：度）’可以設定為比能埋藏閘極電極心 =狹乍’所以可以十分精確的精準度來管理圖形佈局的 产：i ί:ΐ將溝渠的幅度設定為堆積的n型聚矽膜的厚 2兩卜之情形下，如圖16所示，包含溝渠的上方，_ 高f都相同。此情㈣，平版印刷的焦點 冰度㈣即可完全解決，而能更精確的形成閘極電極4。 圖17的步驟結束後，以閘極電極4為遮蔽施行離子滲 入，以砷作為Ν型雜質，用密度卜1〇15Cm_2選擇性的滲入 導體層，其後以900 °C施以退火，在半導體層13之中 間極電極4的正下方部分（亦即上述—部分區域）的一對 區域，形成源極·汲極區域8、9 (圖丨〜圖3 )。在半導體
497272 五、發明說明（18) 層1 3之中未導入神的部分區域，是作為通道區域5之功 月匕。如此源極·汲極區域8、g即 < 自行整合形成。 其後，經眾所週知的步驟形成層間絕緣膜、鋁接觸孔、 紹配線，即完成型電晶體1 〇 1。圖3所描繪的源極S以及 沒極D，是用模式化表現連結於源極·汲極區域8、9的鋁 接觸孔和紹配線。 在以上的製造方法中所形成的氧化膜和氮化膜，也可以 用其他絕緣膜代替。而且，源換·没極的構造，也可以採 用所謂的LDD構造或者擴張構造。另外，源極·汲極區域 8、9也可以附加金屬矽化物膜。此外，也可以用聚化物閉 極構造、聚金屬構造、純金屬構造等來作為閘極電極4。 刀此外，雖然舉例表示了用熱氧化法形成氧化物作為閘極 絕緣膜3的例子，但是因為用熱氧化法，在矽基板表面因 為結晶面方位的關係，氧化膜的成長會有各、 絕緣膜3的厚度在通道區域5的上面和侧面之了 :閘極 ，不同的情形。針對於此，以CVD法或者喷曰’二能會產 矛貝法來形成閘極絕緣膜3，藉以解決膜尸产、，荨’專膜堆 題。而更不必說，閘極絕緣膜3除了用矽:不平均的問 可以用其他例如矽氮化膜等材料。 乳化膜之外，還 〔實施形態2〕 圖18為實施形態2的MOS型半導體裝置 立 1 中，分離絕緣膜2具有材料互不二同^，面圖。此裝置 和第^絕緣材料以。而後，在分離絕緣膜2弟〜絕緣材料μ 於通道區域5的一對側面形成溝渠的 —^之中，在鄰接 、—〇 ’僅形成第 第21頁 \\312\2d-code\90-10\90121044.ptd 497272 五、發明說明（19) 一分離絕緣膜2 a ,此外的其他部分即第二部分，則形成有 第一絕緣材料2a和第二分離絕緣膜2b。第二分離絕緣膜礼 形成於第一分離絕緣膜2 a之上。而且，分離絕緣膜2的上 面’在第一部分比半導體層13的上面更低，而在第二部 分，則設定為和半導體層1 3的上面大致相同高度。 閘極電極4，形成為跨通道區域5、分離絕緣膜2的第— 部分和第二部分。如此，和圖2的裝置丨〇 i同樣，閘極電極 4和不突出的主面之間，被分離絕緣膜2而絕緣。其結果， 閘極電極4和半導體基板1的主面之間的寄生電容即可降 低’閘極電極4也可覆蓋通道區域5的側面。 第一分離絕緣膜2 a為例如厚度大約為5 〇 n m的石夕氮化膜所 形成’第二分離絕緣膜2b為例如厚度大約25〇ηπι的矽氧化 膜所形成。第一部分上的第一分離絕緣膜2 a的上面，設定 為比半導體層1 3的上面只低大約3 〇 〇 ηιη。 圖1 9〜圖2 3，為裝置1 0 4的較佳製造方法的製造步驟圖。 在製造裝置1 0 4 ’首先在以圖7的步驟所形成的中間構造體 的表面’用例如LP-CVD法堆積厚度大約5〇·的矽氮化膜作 為第一分離絕緣膜2a (圖1 9 )。其後，用例如HDp-cvD 法，堆積作為第二分離絕緣膜2b的矽氧化膜，將半導體基 板1的溝渠全部填滿’並堆積到能夠覆蓋半導體層丨3的第 一分離絕緣膜2 a的部分（圖2 〇 )。 接下來，以CMP法，將含有第一分離絕緣膜2a和第二分 離絕緣膜2b的複合膜除去，直到遮罩氮化膜7的上面露出 為止（圖21 )。接著’用熱磷酸為腐蝕劑施以蝕刻，藉以
\\312\2d-code\90-10\90121044.ptd 第22頁 ^7272 五、發明說明（20) 1去遮罩氮化膜7和第一分離絕緣膜2a。此時，調節處理 =二使得在第一部分上，第一分離絕緣膜2&的上面，比 牛=體^ 13的上面低大約20 Onm (圖22 )。在這個情形中 也是和實施形態1同樣的，可以利用阻蝕圖形的開口部進 行局部除去。 絕ί二：虱酸蝕刻除去基層氧化膜6，同時將第二分離 、’、，承膜b潯膜化，使第二分離絕緣膜2b的上面和半導體層 ΘΓ7二ΐ為大致相同高度（圖23)。其後，經過圖15〜 圖1 7的步驟’完成圖丨8所示的裝置丨〇4。 如依本貫施形態之繫i告太本 A楚 ^ ^ ^ ΛΛ 〜炙衣仏方法在第一部分，分離絕緣 制，…2一而ί，、σ田度，被第二分離絕緣膜2b的厚度程度所限 元件八離转：以良好的控制性能’控制分離絕緣膜2控制 分：：：：2 。而且’因為第一部分的厚度被第- 後退i。 W ^ ’即可自行整合形成分離絕緣膜2的 气：：和；：：離f緣膜2a和第二分離絕緣膜2b的材料， 虱化物和虱化物互相相反亦可， " 的材料亦可。而源極/汲極構/ / 、虱化物之外 者垆桀媸、生 ,^ 了知用所謂的LDD構造或 者擴張構造。也可在源極/汲 傅仏乂 膜。甚至，★订护田取儿， y上附加金屬石夕化 甚 也了知用♦化物閘極構造、聚全屬椹^ &八 屬構造等來作為閘極電極4。而以 屬構仏、純金 堆積法來形成閘極絕緣膜3亦可。/ $者賀濺法等薄膜 〔實施形態3〕 1 wf 第23頁 C:\2D-C0DE\90-10\90l21044.ptd 497272
第24頁 497272 五、發明說明（22) 電流電容相同的先前裝置，更能設定較小的裝置面積。亦 即，可以獲得比先前裝置更具有優秀電流驅動能力的肋^ 型半導體裝置。 製造裝置105，在圖6之步驟之後，如圖26和圖27所示， 成為通道區域5的半導體層丨3的一部分區域，被沿著通道 幅度方向配列的單位區域分割而形成。在其上將基層氧化 膜6和遮罩氮化膜7施以圖形佈局，以使上述一部分區域被 分吾彳為多數個單位區域為佳。較理想的是，將相當於各單 位區域的通道區域之幅度，設定為最大通道匱之層幅度 Xdm的兩倍以下。而圖26為圖27的平面圖中沿著F-F線切開 的剖面圖。圖2 7的F - F切開線的位置，相當於圖2 4的— F線 的位置。經過此專步驟，形成覆蓋多數個單位區域個別的 一對側面的一部分和其上面的閘極絕緣膜3 ,又形成覆蓋 其上的前述閘極電極4。 〔實施形態4〕 在實施形態4中，說明利用SOI基板的MOS型半導體裝 置。圖28為實施形態4的M0S型半導體裝置之剖面圖。此裝 置1 0 6中，在作為支撐基板2 0的矽基板上，埋入形成氧化 膜作為絕緣層2 1，又在該絕緣層2 1上形成矽層作為SO I層 2 2。而S 0 I層2 2只留下形成通道區域5、源極·汲極區域 8、9的半導體層，其他都加以除去。 在絕緣層2 1上，包圍半導體層選擇性的形成分離絕緣膜 23。而又在絕緣層21上面之中，鄰接於通道區域5 (圖28 所描述的SO I層2 2 )的一對側面的部位’不以分離絕緣膜
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23復盍，而以閘極電極4替代之。亦即，分離絕 23， 留下到達鄰接於通道區域5的一對側面之絕緣層2i之溝 渠’而形成包圍上述半導體層的狀態。 曰 如此，閘極電極4，除了通道區域5的上面之外，也隔著 閘極絕緣膜3而大致覆蓋著一對側面的整體。因此，抑制 ^1^通^、效應的效果非常顯著。更佳的狀況是，將通道幅度 W设疋為最大通道匱乏層幅度Xdm的兩倍以下。 而且分離絕緣膜2 3的上面的高度，和半導體層的上面大 致相同。從而，可以獲得和圖2的裝置相同的效果。 通常形成在SO I基板上的電晶體的形式，依照基板垂直 ::的a乏層的厚纟，和301層的關係，而可分為兩類。 /、中一類是部分匱乏型，so丨層的厚度比匱乏層的厚度 大另類疋元全匱乏型，則和上述相反。裝置1 〇 6，於 ^述兩類之一皆可以適用。在部分匱乏型當中，s〇 I層的 厚度τ設定為較大，所側壁閘極幅（圖25中的D )較大9，和 完全匱乏型相比較，電流驅動能力的效果提高，是其優 圖2 9〜圖3 3為裝置1 〇 6的較佳製造方法的製造步 製造裝置106之際，首先準備具有支撐基板2〇、絕浐 和SOI層22的SOI基板（圖29 )。形成為例如厚度為^曰 100nm的P型的矽層作為s〇I層22。 又’、、、、’’、 =二^同樣的’用平版印刷技術，以已經施以圖 形佈局的基層氧化膜6和遮罩氮化膜7作為遮蔽體， 層22施以選擇性的蝕刻，將除了基層氧化膜6和遮罩氮化
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497272 五、發明說明（24) 膜7正下方的部分之外的s〇l層22除去（圖30、圖31 )。如 此’ SO I層2 2的主面上選擇性的後退到絕緣層2 1露出為 止’使半導體層13完成為從所後退的主面向上方選擇性突 出的構造。選擇性蝕刻，可以利用例如各向異性蝕刻技術 等。而圖3 0，為圖3 1的平面圖之沿I - I線之剖面圖。 接下來，將作為分離絕緣膜2 3的氧化膜以覆蓋半導體層 1 3的形式，堆積於圖3 0的步驟後的中間構造體上之後，用 C Μ P法使分離絕緣膜2 3的上面和半導體層1 3的上面平坦化 (圖3 2 )。接著，經過和圖11〜圖1 4同樣的步驟，在半導 體層1 3的作為通道區域5的一部分區域的一對側面相鄰接 的部分，除去分離絕緣膜2 3直到絕緣層2 1露出為止（圖3 3 )。分離絕緣膜2 3除去之際利用例如化學蝕刻法等。其 後，經過和圖15〜圖17同樣的步驟，藉以完成裝置1〇6了 〔實施形態4之另一例〕 圖3 4為本貫施形態的另一例的裝置之剖面圖。此裝置 1 0 7中，分離絕緣膜2 3和圖2的裝置1 〇 1的分離絕緣膜2同樣 形成。亦即，即使在鄰接於通道區域5的部位，分離絕緣 膜23的上面，以比通道區域5的上面更向下方後退的形態 留存，從而，閘極電極4，並非覆蓋通道區域5的一對側面 的大略整體，而是只覆蓋一部分。其結果，通道匱乏層化 並不全面擴散到通道區域5整體，在通道區域5的下部，留 存有不反轉也不匱乏的中性區域。 製造裝置107之際，只要在製造裝置1〇6的圖32步驟之後 施行和圖11〜圖1 4同樣的步驟之際，在絕緣層2丨露出之
\\312\2d-code\90-10\90121044.ptd 第27頁 497272 五、發明說明（25) 前，停止將分離絕緣膜2 3作選擇性除去即可（圖3 5 )。其 後，經過和圖1 5〜圖1 7同樣的步驟’藉以完成裝置1 〇 7。 〔實施形態4之又一例〕 在製造裝置1 0 6的圖3 0的步驟中’並不將SO I層2 2除去到 21露出為止，而是例如將原來的S0 1層2 2除去直到其厚度 的數分之一左右的厚度，藉此，如圖3 6所示’可將分離絕 緣膜2 3形成為部分溝渠分離構造。此為，和將實施形態1 的半導體基板1主面上所形成的分離絕緣膜2 ’適用於SOI 層2 2的主面同樣。 而且，將實施形態2已說明的兩層構造的分離絕緣膜2， 適用於SO I層2 2，也是可能的。甚至，也可能和實施形態3 同樣，將形成於SO I層2 2的通道區域5，分割為多數個通道 區域5而形成。 〔實施形態5〕 圖3 7為實施形態5的M0S型半導體裝置之剖面圖。此裝置 1 0 8 ’不僅通道區域5的上面和側面，連底面的一部分也隔 著閘極絕緣膜3而和閘極電極4相對。因此，閘極電極4的 電荷分享（charger share)率更加提高，而可抑制對臨 界電壓的短通道效應。而且，因為實效通道幅度擴大，所 以可以獲得更高的電流I區動能力。 雖然也可施行為使閘極電極4覆蓋於通道區域5整體的形 態（將於實施形態7提出），但是在製造步驟中，通道區 域5會浮起很短暫的一段時間，所以可能有發生強度問題 之虞。此點’在圖37的形態中，因為通道區域5隨時都和
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497272 五、發明說明（26) 絕緣層2 1相連結，所以強度得以提昇，其結果，可以提昇 製造時的良率是為其優點。例如，通道區域5的底面的幅 度（和通道幅度W —致）的大約四分之一左右，是和絕緣 層2 1相連的狀態。 製造裝置108，例如，在製造裝置1〇6的圖33之步驟之 後’以氟酸液作為腐姓劑用來進行蝕刻，將作為絕緣層2 1 的氧化膜表面部分作選擇性除金即可（圖3 8 )。此時，所 留下的SO I層2 2和分離絕緣膜2 3是作為遮蔽體的功能。其 後，經過和圖1 5〜圖1 7同樣的步驟，製造裝置1 〇 8。 〔實施形態δ〕 M0S型電晶體的閘極電極的製造方法，最近提出的有鑲 嵌式（damascene )閘極製造法，但是組合實用本發明的 技術’可以將覆蓋通道區域5的閘極電極4以自行整合形 成。在本實施形態中，如此的製造方法，將參照圖3 9〜圖 4 Θ說明之。 在本製造方法中，首先施行圖6〜圖1 〇的步驟之後，將基 層氧化膜6和遮罩氮化膜7除去。其後，施行圖39以及圖4〇 的步驟。圖39和圖40分別為製造步驟途中的中間構造體的 圖1中沿Β-β線切斷的剖面圖和沿A —a線切斷的剖面圖。 在圖39和圖40的步驟中，首先將厚度大約2〇〇nm的作為 犧t ^31的矽氧化膜，以LP —CVD法堆積於中間構造體的表 面整體上之後，用平版印刷技術和蝕刻技術，對犧牲層3 i % j圖形佈局使其成為和閘極電極4同樣的位置和形狀。 接著以此犧牲層3 1為遮蔽體，將作為n型雜質的石申素，
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第29頁 497272 五、發明說明（27) 藉 以lx 1015CIir2的密度滲入，再以9 0 0。(：施以退火處理， 形成源極/沒極區域8、9。 ’ 接著在圖41 (B-B剖面圖）矛口圖42 U、A剖面圖 中，以CVD法在中間構造體上面堆積矽氮化膜34大/騍 200nm的厚度，直到犧牲層31被覆蓋之後’以 '為 化膜34除去直到犧牲層3丨的上面露出為 〆1 :矽氮 (B-B剖面圖）的步驟中，以氟酸溶。^圖43 刻，藉以將犧牲層3 i全部除去。如此=腐^虫/=以餘 成為鑄模。 夕鼠化膜34即可形 接下來在圖44 (A-A剖面圖）的步驟中， 液施以蝕刻，將分籬頌於瞪9沾 同樣用氣S夂溶 膜化。J二 部分作選擇性除去而薄 膜化 此日T因為碎ϋ 卜腔:9 I> 守 古姑樣从η 作為遮蔽體之功能，所以口 有被犧牲層3 1所覆芸的區祕 介 餅舜* μ 域亦即只有後步驟中被閘極電 極4所覆盍的部分被蝕刻。拖 电 即可自行整合而形成面产要用調整位置的遮蔽圖形， 不=是和=有圖11所示開口部12之阻钮圖形的情形 Η的八取绩的片Ϊ體層1 3的上面和分離絕緣膜2的上面之 r=r ’只有間極電極區域的部分具有段差。 伙而，千版印刷所不堂亜 次仆Η 1 七土々 而要的段差所造成的焦點深度的邊緣 4化問4，或者各向昱抖 、土 Λ柞武“以时 ，、生餘刻處理之際因不必要的段差而 造成作為蝕刻膜的聚矽 生，是其優點。 夕M易發生殘渣的問題，都不會發 接著在圖45 (B〜b立丨丨面 d曲圖）的步驟中，以熱氧化法，在
C:\2D-_\90-10\90121044.ptd 第30頁 497272 五、發明說明（28) 中間構造體表面上形成厚度大約5nm的氧化膜作為問極絕 緣膜3，再以LP-CVD法，將作為閘極電極4的材料的瓦 矽膜，在閘極絕緣膜3上堆積厚度大約3〇〇[1爪。接著 7 (B-B剖面圖）的步驟中乂ΓΜρ ^ . ^ 仕圖4 外τ 以LMP法，除去聚矽膜直到矽氮 化膜34的上面露出為止。苴纟士要可产$止、， ^ 丹、、、σ果，可在和先Μ的犧牲声3 1 相同區域，形成閘極電極4。 曰 其後，經眾所周知的步驟形成層間絕緣膜、鋁接觸孔、 鋁配線，即完成具有和M0S型電晶體1〇1 (圖2 )同樣構造 的裝置。 ’ 口 以上製造方法中形成的氧化膜和氮化膜，也可以換成其 他絕緣膜。此外，也可採用所謂的LDD構造或者擴張構造、 來作為源極/汲極的構造。另外，源極/汲極區域8、9也可 以附加金屬矽化物膜。此外，也可以用聚化物閘極構造、 聚金屬構造、純金屬構造等來作為閘極電極4。而且也可 用CVD法或者喷濺方法等薄膜堆積法來形成閘極絕緣膜3。 另外，也可用SOI基板來代替半導體基板1。 〔實施形態7〕 圖47和圖48為實施形態7的M0S型半導體裝置之剖面圖。 而圖47和圖48為將圖1當作本實施形態的平面圖時，相當 於沿著A - A線以及B - B線切開的剖面圖。此裝置丨〇 9中，通 道區域5浮在SOI基板的後退主面的上方，通道區域5的t 面、側面、以及底面，全部都隔著問極絕緣膜3而被問極 電極4所覆蓋。因此’閘極電極4的電荷分享（charger share )率更加提高，而可抑制對臨界電壓的短通道效
497272 五、發明說明（29) 應。而且，因為實效通道幅度擴大’所以可以獲得更高的 電流驅動能力。 製造裝置109，可利用實施形態6的製造方法，施行所謂 的周圍圍繞閘極（g a t e a Π a r 〇 u n d )構造即可。如此， 因為需要高溫（例如9 0 0 °C )進行退火而形成的源極·没 極區域8、9，在形成閘極電極4之前進行，所以可以用而于 熱溫度較低的電極材料（例如金屬等）作為閘極電極4而 形成周圍環繞閘極SO I電晶體。 具體而言，在圖2 9〜圖3 2的步驟之後，施行以下所示之 圖49〜圖56的步驟。圖49〜圖52的步驟，除了半導體基板為 SO I基板之外，其他都和前面所述的圖3 9〜圖42的步驟相 同。 亦即’圖4 9和圖5 〇的步驟中’首先將厚度大約2 〇 〇 n m的 作為犧牲層3 1的石夕氧化膜’以L P - C V D法堆積於圖3 2的步驟 後的中間構造體的表面整體上之後，用平版印刷技術和蝕 刻技術，對犧牲層3 1施以圖形佈局使其成為和閘極電極4 同樣的位置和形狀。 接著，以此犧牲層3 1為遮蔽體，將作為N型雜質的砷 素，以1 X 1 015 cur2的密度渗入，再以9 0 0 °C施以退火處理， 藉以形成源極/沒極區域8、9。此外，圖4 9和圖5 0，將圖1 當作半導體裝置1 〇 9的製造步驟之中間構造體的平面圖 時，分別相當於沿著A-A線以及B — B線切開的剖面圖。 接著在圖5 1 ( B-B剖面圖）和圖5 2 ( A-A剖面圖）的步驟 中，以CVD法將在中間構造體上面堆積矽氮化膜34大約為
W312\2d-code\90-10\90121044.ptd 第 32 頁 五、發明說明（30) 2 0 0 n m的厚度，直到儀姓居^丨 # -^34 ^ € aVai； ；ν；ΤΛ VX^ " # ^ ^ 中接：ί :5-3 Γ(β::面圖）和圖54 (“剖面圖）的步驟 除去。如Η氮 膜34作為遮蔽體之功能 =為結模。同時以石夕氮化 於犧牲層3 1正下方的分離絕 冰胺2和絶緣層21，選擇性的除 .g .t ^ 全自支撐基板20上浮起。 *其結果，通道&域5完 在f ί剖面圖）的步驟中，以熱氧化法， 石夕膜，在閉極絕緣膜3上堆：成；= 電極4的材料N型聚 Rfi rR R^I ^ ^ Λ 隹積成大約3⑽nm的厚度。接著圖 5㈣剖面圖）的步驟中’以CMP法，將聚石夕膜除去，直 到矽氮化膜3 4的上面露出為止。1社 么 層31存在的區域以及皇正下方的；：；；果了在則述的犧牲 4。 汉〜正下方的區域上，形成閘極電極 其後’經過眾所周知的步驟，形成層間絕緣膜 孔、鋁配線，即完成M0S型電晶體1〇9 (圖47、圖 。觸 製造裝置109的前述製造方法，因為只需要一次平 刷步驟即足夠’所以位於閘極電極4的s〇I層的上 部分、和位於S0I層上面的下方之部分之間，可的 合而達成其位置對位’此為其優點。&而’因為閘極-4和源極.汲極區域8、9之間不發生重複，所以可以促^極 裝置動作的快速化。而且，作為製品的裝置在特性上發生 第33頁 C:\2D-C0DE\9(M0\90121044.ptd 497272 五、發明說明（31) 品質不平均的情形也得以減低。 以上裝置109的製造方法中形成的氧化 可以換成其他絕緣膜。此外，少π妒田ή化膜，也 者垆误μ、土炎你支、is 卜也可知用所謂的LDD構造或 κ張構t來作為源極/汲極的構造。另 域8、9也可以附加金屬石夕化物膜。此外，也可原以桎m 問極構造、聚金屬構造、純金屬構造等來作為間極=物 4 ’用此等材料複合的複合膜構造也可以 法^者钱方法等薄膜堆積法來形成閑極絕緣用⑽ 〔貫施形態8〕 圖57為實施形態！的从的型半導體裝置1〇1的縱向剖面 圖，圖58為其平面圖。圖57相當於沿著圖58的人―A切開線 的剖面圖。如圖57所示，分離絕緣膜2上面的高度和半導 體層1 3上面（亦即通道區域5的上面）的高度之間的差 (暫稱為「上面段差」）h，造成覆蓋在其等之上而形成 的閘極電極4上面的段差（暫稱為「閘極上面段差」）η。 右閑極上面段差過大，在用平板印刷技術將閘極電極材料 施以圖形佈局以形成閘極電極4的步驟之中，如圖5 8所 不’在有段差的部分就會發生狹窄部分d。狹窄部分d據信 應該是曝光用的照射光在有段差的部分上，發生暈光作用 而造成的。若此狹窄部分d大得超過限度，即會對半導體 裝置1 0 1的動作造成影響。而且，若閘極上面段差，比平 版印刷技術所用的照射光鏡片的焦點深度Η更大的話，閘 極電極4當中覆蓋半導體層1 3的部分的幅度極可能發生變 動0
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497272 五、發明說明（32) 從而，直接的方面，希望能將閘極上面段差Η壓低到某 種限度之内。另外，在製造步驟方面，為了能比較容易壓 低上面段差Η ’就更期待能將上面段差h壓低在某種程度之 内。進行實驗的結果，發現上面段差h和狹窄部分d之間的 關係，有大致如圖59所示的比例關係。尤其是，當閘極長 度Lg規格化時，該比例關係不依靠閘極長度Lg而成為大致 一定的比例關係。閘極長度Lg，是閘極電極4當中，覆蓋 通道區域5的部分的幅度。 在不對半導體裝置1 0 1的動作造成使用上的影響之範圍 内’狹窄部分d以在閘極長度L g的1 0 %以下為佳。因此， 如圖59所示，可將段差h壓低在閘極長度Lg的50 %以下即 "vj* 〇 上面段差h會引起閘極上面段差η，結果，其實是狹窄部 分d所帶來的，狹窄部分d直接影響閘極上面段差η。從 而’設定將狹窄部分d壓低在閘極長度l g的1 〇 %以下，或 者更直接的，將閘極上面段差Η壓低在閘極長度Lg的5〇 % 以下即可。上面段差壓低到閘極長度Lg的5 0 %之下，在堆 積閘極電極4的材料時不需要特別的過程，只要將閘極上 面段差Η壓低在閘極長度L g的5 0 %之内即可，是比較理想 的方法。 不限於實施形態1的半導體裝置1 〇 1，即使在其他實施形 態的半導體裝置當中，也同樣可將閘極上面段差Η和上面 段差h施以敢佳化。而且，因為狹窄部分d越小越好，所以 在没计值上將閘極上面段差Η或者上面段差設定為零，藉
C:\2D-CODE\90-10\90121044.ptd 第35頁 497272 五、發明說明（33) 以將裝置完成後的閘極上面段差Η和上面段差h的實際值， 壓低到製造誤差範圍之内為佳。 將閘極上面段差Η壓低在所希望的限度之内，在各實施 形態的製造方法，形成閘極電極4的步驟中，只要將閘極 上面段差Η壓低在前述規定的限度以内即可。此外，將段 差h壓低在規定限度之内，在各實施形態中，只要在形成 分離絕緣膜2的步驟當中，將上面段差h壓低在前述規定的 範圍之内即可。 〔本發明之效果〕 第1發明裝置中，因為不僅是通道區域的上面部分， 對側面的一部分也被閘極絕緣膜所覆蓋，所以可獲抑制短 通迢效應之效果。而且，因為分離絕緣膜包圍半導體層， 所以可以使半導體層和其他元件之間成為電氣性分離:而 且，因為將閘極電極上面段差抑制在最適當範圍之内， 以在裝置的製造步驟當中，可以緩和暈光作用造成的門 題，將閘極電極的狹窄部分壓低在不影響實用的範圍;， 亦即’可以實現精確度較高的裝置。 ’ 第2發明裝置中，因為在溝渠的正下方部分，不 分離絕緣膜，而其他的部分則有，所以可以 比、 = 效果更好的第1分離絕緣嶋刻，使;; 果第3發明襄置中，用SCH基板可獲得抑制短通道效應“
C:\2D-CQDE\90-10\90121044.ptd 第36頁 五、發明說明（34) 對側面整體，所^ ~ 第5發明裝置中，"更顯著的抑制短通道效應。 極所覆蓋，所以可為〔區域-的至少一部分被閘極電 第6發明裝置中、、者的抑制短通道效應。 分之外，都被間極^道區域的底面，因為除了留下一部 道效應。而且，=極所覆盍，所以可更顯著的抑制短通 接，所以裝X 1 $逼區域底φ的一部分和 '絕緣層相連 果，可提高製造：=步驟中機械性強度可以提高，其結 i上的良率。 第7發明裝置中 f、+ 一 兩倍以下，所以可/冓渠的幅度設定在閘極電極的厚度的 閘極電極，亦即解決焦點深度的問題，而能精確的配設 第8發明裝置中，可實現精確度更高的裝置。 的兩倍以下，所、’通道幅度設定為最大通道置乏層幅度 第9發明f蓄也从可特別有效的抑制短通道效應。 距離配只列而導體層沿通道橫幅方向隔著固定的 通道區域的側=夕數半導體層，在多數半導體層各別的 極。所以可抑制ί面上’也介由閘極絕緣膜而形成間極電 丨制短通道效應，而立，和先前裝置比較， 積也擴大♦多，所以可以提高電流電容量。 第1 〇發明裝置中，因為不僅通道區域上面，至少一對側 面的一部分也被閘極電極覆蓋，所以可以獲得能抑制短通 道效應的MOS型半導體裝置。而且，因為分離絕緣膜包圍 半導體層而形成’所以可以使半導體層和其他元件之間成 為電氣性分離。而且，因為將閘極電極上面段差抑制在最 適當範圍之内，所以在裝置的製造步驟當中，可以緩和晕
C:\2D-CODE\90-10\90121044.ptd 第37頁 497272 五、發明說明（35) 光作用造成的 實用的範圍内 外，以閘極電 整合的形成一 第11發明的 電極的厚度的 能精確的配設 置。 第1 2發明的 果的S 0 I基板 第1 3發明的 域的一對側面 將閘極，極的狹窄部分壓低在不影響 丄可以實現精確度較高的装置。此 敝體而選擇性的滲入雜質，可以自行 •汲極區域。 法中’因為將溝渠的幅度設定在閘極 下所以可解決焦點深度的問題，而 極’亦即’可實現精確度更高的裝 製造方法中，可用具有抑制短通道效應的效 問題’ ，亦即 極為遮 對源極 製造方 兩倍A 閘極電 第14 被閘極 第15 以蝕刻 第16 的钱刻 上面後 面後退 需要對 第17 和半導 所以可 發明的 電極所 發明的 而形成 發明的 效果更 退，藉 ，所以 位的遮 發明的 體層上 以緩和 製造方 整體， 製造方 覆蓋’ 製造方 溝渠’ 製造方 好的第 以使鄰 埋設有 敝圖形 製造方 面白勺高 暈光作 法中，因 所以可更 法中，因 所以可更 法中，因 所以可以 法中 因 一絕緣材 接於通道 閘極電極 ’可自行 法中，因 度之間的 用造成的 為閘極 顯著的 通道區 顯著的 為選擇 很容易 為可以 料來蝕 區域的 的分離 整合形 為將分 差壓制 問題， 電極大致覆蓋通道區 抑制短通道效應。 域底面的至少一部分 抑制短通道 性的對分離 形成溝渠。 選擇比第二 效應。 絕緣膜施 刻，使第一 部分的分離 絕緣膜的後 成。 離絕緣膜上 在最適當的 將閘極電極 絕緣材料 絕緣材料 絕緣膜上 退面，不 面的高度 範圍内， 的狹窄部
1Γ
C:\2D-C0DE\90-10\90121044.ptd 第38頁 497272 五、發明說明（36) ___ 分壓低在不影響實用的 高的裝置。 只現才、月確度較 第1 8發明的製造方、土山 、山 ^ x 布 万去中，因為通道區域底面的一 閘極電極所覆蓋，所w π $ % — u胃·； 邛分被 的效果。而且，因以更二者的提歼抑制短通道效應 接的部分留有空洞；逼區域底面的一部分和絕緣層相連 以提高，其結果可；製造步驟中機械性強度可 J钕鬲製造上的良率。 發明的製造方法中，溝渠的幅度 厚度的兩倍以下，所以可解決焦點深度的問題而！；的 的配設閉極電極’亦即，可實現精確度更高：精確 弟20發明的製造方法中，通道區域沿著 橫 分割配列為多數個單位通道區域。而此等 個^方向， 區域個別的一對側面的一部分和上面， =位通道 被閘極電極所覆蓋。因此，0 7者€極絕緣獏而 故而可抑制短通道效應，並生；通道幅度擴張， 第2 1發明的製造方法中，多數 大通道匱乏層幅度的兩倍以下，=^ =都为別设定為最 通道效應。 下所以可特別有效的抑制短 第22發明的製造方法中，利用 緣體層作為遮蔽體，在連接於通ϋ沾以作為鎮模的絕 緣膜上面後退，所以埋設閘極電以=膜=絕 面，即可不需要對位的遮蔽圖形 ，、、，巴，味膜的後退 ㈣發明的製造方法中，通道幅度設置 層幅度的兩倍以下，所以可特別有兮二，為取大通迢®乏 有效的抑制短通道效應。
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497272 五、發明說明（37) 第2 4發明的製造方法中，通道區域於基板後退後主面上方 浮起而形成，閘極電極在通道區域上面，一對側面，以及 底面，都隔著絕緣膜而覆蓋，所以可特別有效的抑制短通 道效應。 〔元件編號說明〕 1 半導體基板 2 分離絕緣膜 2a 第一分離絕緣膜 2b 第二分離絕緣膜 3 閘極絕緣膜（絕緣膜） 4 閘極電極 5 通道區域 5 單位通道區域 6 基層氧化膜 7 遮罩氮化膜 8、9 源極·汲極區域 9 a 汲極匱乏層 12 開口部 13 半導體層 20 支撐基板 21 絕緣層 22 SOI 層 23 分離絕緣膜 31 犧牲層
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五、發明說明 (38) 34 矽 氮 化 膜 91 半 導 體 基 板 92 分 離 絕 緣 膜 93 閘 極 絕 緣 膜 94 閘 極 電 極 95 通 道 區 域 9 5a 通 道 匱 乏 層 98 〜99 源 極 • 汲 極 區 域 9 9a 汲 極 匱 乏 層 d 狹 窄 部 分 Η 閘 極 上 面 段 差 h 上 面 段 差 Lg 閘 極 長 度 Xdm 最 大 通 道 匱 乏 層幅度 W 通 道 幅 度 C:\2D-CODE\90-10\90121044.ptd 第41頁 497272 圖式簡單說明 圖1為實施形態1的裝置的平面圖。 圖2為實施形態1的裝置的剖面圖。 圖3為實施形態1的裝置的剖面圖。 圖4為實施形態1的裝置另一例子的剖面圖。 圖5為實施形態1的裝置又一例子的剖面圖。 圖6為實施形態1的製造方法的製造步驟圖。 圖7為實施形態1的製造方法的製造步驟圖。 圖8為實施形態1的製造方法的製造步驟圖。 圖9為實施形態1的製造方法的製造步驟圖。 圖1 0為實施形態1的製造方法的製造步驟圖。 圖1 1為實施形態1的製造方法的製造步驟圖。 圖1 2為實施形態1的製造方法的製造步驟圖。 圖1 3為實施形態1的製造方法的製造步驟圖。 圖1 4為實施形態1的製造方法的製造步驟圖。 圖1 5為實施形態1的製造方法的製造步驟圖。 圖1 6為實施形態1的製造方法的製造步驟圖。 圖1 7為實施形態1的製造方法的製造步驟圖。 圖1 8為實施形態2的裝置的剖面圖。 圖1 9為實施形態2的製造方法的製造步驟圖。 圖2 0為實施形態2的製造方法的製造步驟圖。 圖2 1為實施形態2的製造方法的製造步驟圖。 圖2 2為實施形態2的製造方法的製造步驟圖。 圖2 3為實施形態2的製造方法的製造步驟圖。 圖2 4為實施形態3的裝置的平面圖。
C:\2D-C0DE\90-10\90121044.ptd 第42頁 497272 圖式簡單說明 圖2 5為實施形態3的裝置的剖面圖。 圖2 6為實施形態3的製造方法的製造步驟圖。 圖2 7為實施形態3的製造方法的製造步驟圖。 圖2 8為實施形態4的裝置的剖面圖。 圖2 9為實施形態4的製造方法的製造步驟圖。 圖3 0為實施形態4的製造方法的製造步驟圖。 圖3 1為實施形態4的製造方法的製造步驟圖。 圖3 2為實施形態4的製造方法的製造步驟圖。 圖3 3為實施形態4的製造方法的製造步驟圖。 圖3 4為實施形態4的另一裝置例的剖面圖。 圖3 5為實施形態4的另一製造方法的製造步驟圖。 圖3 6為實施形態4的又一製造方法的製造步驟圖。 圖3 7為實施形態5的裝置的剖面圖。 圖3 8為實施形態5的製造方法的製造步驟圖。 圖3 9為實施形態6的製造方法的製造步驟圖。 圖4 0為實施形態6的製造方法的製造步驟圖。 圖4 1為實施形態6的製造方法的製造步驟圖。 圖4 2為實施形態6的製造方法的製造步驟圖。 圖4 3為實施形態6的製造方法的製造步驟圖。 圖44為實施形態6的製造方法的製造步驟圖。 圖4 5為實施形態6的製造方法的製造步驟圖。 圖4 6為實施形態6的製造方法的製造步驟圖。 圖4 7為實施形態7的裝置的剖面圖。 圖4 8為實施形態7的裝置的剖面圖。
C:\2D-CQDE\90-10\90121044.ptd 第43頁 497272 圖式簡單說明 圖4 9為實施形態7的製造方法的製造步驟圖。 圖5 0為實施形態7的製造方法的製造步驟圖。 圖5 1為實施形態7的製造方法的製造步驟圖。 圖5 2為實施形態7的製造方法的製造步驟圖。 圖5 3為實施形態7的製造方法的製造步驟圖。 圖5 4為實施形態7的製造方法的製造步驟圖。 圖5 5為實施形態7的製造方法的製造步驟圖。 圖5 6為實施形態7的製造方法的製造步驟圖。 圖5 7為實施形態8的裝置的剖面圖。 圖5 8為實施形態8的裝置的平面圖。 圖5 9為關於實施形態8的裝置的說明圖。 圖6 0為先前技術的裝置的平面圖。 圖6 1為先前技術的裝置的剖面圖。 圖62為先前技術的裝置的剖面圖。
C:\2D-CODE\90-10\90121044.ptd 第44頁

Claims (1)

  1. 六 、申請專利範圍 1 直半導體裝置’其特徵為具備： 之域和夹住該通道區域的-對源極·汲極區域 在觔述半導體層表面園繞 源極.沒極區域而形成的分離絕緣膜，…和别述-辦 =於和前述通道區域之間的分界面的前述分 ，酋區域上：溝渠而露出㈣’在前述通道區域側面和前述通 m ^ \介由閘極絕緣膜而形成的，覆蓋前述通道區 知’、二刀的上面和覆蓋前述分離絕緣層的部分的上面之； 的段差之閘極上面段差，設定為在覆蓋前述通道區域的: 分的幅度之閘極長度的1 /2以下的閘極電極。 ° 2·如申請專利範圍第1項之半導體裝置，其中，前述溝 渠’形成為能使前述通道區域的側面整體大致露出的深 度’前述閘極電極介由前述閘極絕緣膜，大致覆蓋於前述 通道區域的側面整體。 3 ·如申請專利範圍第1項之半導體裝置，其中，前述分 離絕緣膜，具有互相材料不同的第一分離絕緣膜和第二分 離絕緣膜， 而前述第一分離絕緣膜’覆盍前述第二分離絕緣膜的底 面以及側面的一部分，配設於前述半導體層和前述第一二 β 一分 離絕緣膜之間的分界面， 前述溝渠，形成於前述第一分離絕緣膜上，其底面上使 第一分離絕緣膜露出，其側面上使前述通道區域露出，在 與前述通道區域露出的側面相對的側面上，使前述第二分
    497272
    六、申請專利範圍 離絕緣膜露出。 4·如申請專利範圍第1項之半導體裝置，其中，前述半 導體層為：半導艘基板、絕緣層、以及S 01層依序形成的 SOI基板的前述gQi層。 5 ·如申請專利範圍第4項之半導體裝置，其中，前述溝 渠’形成在前述絕緣層露出的深度，前述閘極電極介由前 述閘極絕緣膜而大致覆蓋前述通道區域的側面整體。 6.如申請專利範圍第5項之半導體裝置，其中，前述溝 渠，為使前述通道區域底面至少一部分露出而形成’片 $ 士或自J 閘極電極介由前述閘極絕緣膜，至少覆蓋前述通道^ 底面的至少—分。 7· 一種M0S型爭導體裝置，其特徵為具備： 具有依序形成半導體基板、絕緣層、以及半導雜詹 S 0 I基板；和 配設在前述半導體層上的通道區域、和夾住該通遂 的一對源極·汲極區域， € 在前述通道區域的底面 一定距離而配設的， 在不和前述源極·汲極 述通道區域的表面上，介 才虽° 的一部分上，和前述絕緣詹 區域以及前述絕緣層相速换 由閘極絕緣膜而形成的閘择 8·如申請專利範圍第1
    497272 六、申請專利範圍 前述通道區域的通道幅度，設定為最大通道匱乏層幅度的 兩倍以下。 1 0.如申請專利範圍第1、4或7項之半導體裝置，其中， 具有前述通道區域和夾住前述通道區域的前述一對源極· 汲極區域的前述半導體層，沿通道橫幅方向隔著固定的距 離配列而分割為多數半導體層， 在前述多數半導體層各別的通道區域的側面表面上，也 介由前述閘極絕緣膜而形成前述閘極電極。
    C:\2D-CODE\90-10\90121044.ptd 第47頁
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