DE10354389B3 - Verfahren zur Herstellung eines nanoskaligen Feldeffekttransistors - Google Patents

Verfahren zur Herstellung eines nanoskaligen Feldeffekttransistors Download PDF

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur und zur Herstellung von Halbleiterbauelementen auf der Basis der Halbleiterstruktur, insbesondere zur Herstellung von Feldeffekttransistoren mit vertikalem Gate. DOLLAR A Das Verfahren löst die Aufgabe, eine Halbleiterstruktur, die aus einem Siliziumsubstrat besteht, aus deren Oberfläche eine Vielzahl von eine bestimmte Längenstreuung aufweisenden nanoskaligen Siliziumstrukturen in Form von Siliziumsäulen, Siliziumnadeln, Siliziumdrähten oder gleichwertigen Strukturen herausragt, so zu modifizieren, dass die modifizierte Halbleiterstruktur als Zwischenprodukt für die Fertigung solcher Halbleiterbauelemente geeignet ist, die einen Stromfluß senkrecht zur Substratoberfläche aufweisen, insbesondere von Feldeffekttransistorstrukturen. Dies wird erreicht, indem auf dem Siliziumsubstrat und den aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen eine Siliziumoxidschicht mit einer vorgebbaren Dicke aufgebracht wird. Nachfolgend wird auf der Siliziumoxidschicht eine Siliziumnitridschicht mit einer für das chemisch-mechanische Polieren (CMP) üblichen Schichtdicke aufgebracht und mit einem CPM-Prozess der über die aufgebrachten Schichten überstehende Teil der nanoskaligen Siliziumstrukturen und die Siliziumnitridschicht teilweise oder vollständig entfernt und eine planare Oberfläche erzeugt.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung von nanoskaligen Feldeffekttransistor-Strukturen mit vertikalem Gate.
  • Um nachteilige Kurzkanaleffekte trotz hoher Integrationsdichte zu vermeiden, sind seit längerem nanoskalige vertikale Feldeftekttransistoren bekannt, bei denen der Kanal relativ zur Substratoberfläche vertikal angeordnet. Damit sind größere Gatelängen möglich, ohne den horizontalen Platzbedarf zu erhöhen. Im Prozess der Fertigung von vertikalen Feldeffekttransistoren stellen Siliziumsubstrate mit darauf definiert angeordneten Siliziumsäulen, auf denen später die Gate-Strukturen aufgebracht werden, ein wichtiges Zwischenprodukt dar. Der Teilprozess zur Herstellung dieses Zwischenprodukts ist Gegenstand zahlreicher Publikationen, wobei die Siliziumsäulen entweder epitaxial in einem Fenster einer dielektrischen Schichtfolge wachsen oder anisotrop aus dem Substrat geätzt werden.
  • So ist z. B. ein Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements bekannt ( DE 199 33 564 C1 ), bei dem über einer Schichtfolge, die auf ein Halbleitersubstrat aufgebracht ist, eine statische Maske mit statistisch verteilten Maskenstrukturen gebildet wird. Durch Ätzprozesse werden Säulenstrukturen aus der Schichtfolge herausgebildet, auf denen die Gate-Elektroden aufgebracht werden können.
  • Aus der US 63 55 532 B1 ist ein MOS-FET bekannt, der vertikale Siliziumsäulen aufweist, die vom Gate-Material umgeben sind. Die Basis der Siliziumsäulen ist mit dem Substrat verbunden und formt den Source-Bereich. Das obere Ende der Siliziumsäulen ragt über das umgebende Gate-Material hinaus und bildet den Drain-Bereich. Die Siliziumsäulen werden durch eine Reihe von Ätzschritten aus dem Ausgangsmaterial geätzt werden. Die erreichbaren Abmessungen der Siliziumsäulen werden durch konventionelle photolithographische Prozesse und Ätzprozesse bestimmt.
  • Eine weitere Variante zur Erzeugung von Siliziumsäulen auf einem Siliziumsubstrat ist aus der US 2002/0137271 A1 bekannt. Demnach wird auf ein Siliziumsubstrat eine geeignete Schichtenfolge aufgebracht, um anschließend z. B. mittels reaktivem lonenätzen streifenförmige Gräben bis herab zur Substratoberfläche in die Schichtenfolge zu ätzen.
  • Dabei entsteht eine Anzahl streifenförmiger Säulen. Nach dem Entfernen der Photomaske wird in die streifenförmigen Gräben z. B. SiO2 abgeschieden, um diese Gräben zu füllen. Anschließend wird die Arbeitsfläche durch chemisch-mechanisches Polieren planarisiert. Danach wird wird eine weitere Photomaske aufgebracht, um streifenförmige Gräben zu ätzen, die senkrecht zu den erstgenannten Gräben verlaufen. Die auf diese Weise erzeugte Struktur besteht aus einzelnen Säulen, welche die auf das Siliziumsubstrat aufgebrachte Schichtenfolge aufweisen.
  • Der Gesamtprozess der Herstellung eines n-Kanal-Vertikaltransistors, bei dem ein Halbleitersubstrat aus monokristallinem Silizium mit geringer p-Dotierung verwendet wird, ist z. B. aus der DE 42 35 152 C2 bekannt. Mit Bezugnahme auf die in 4 wiedergegebene Zeichnung der DE 42 35 152 C2 werden auf dem Halbleitersubstrat eine Silizium-Nitridschicht 2, eine SiO2-Schicht 3 und eine Poly-Silizium-Schicht 4 abgeschieden (4a). Die Poly-Silizium-Schicht 4 wird strukturiert, sodass diese nur an Stellen stehen bleibt, an denen später die aktiven Transistor-Strukturen entstehen. Danach wird diese Poly-Silizium-Schicht 4 zurückgeätzt, sodass einzelne, isolierte Silizium-Inseln 5 zurückbleiben (4b). Diese Silizium-Inseln mit einem Durchmesser von ca. 50 nm werden als Ätzmaske genutzt für einen nachfolgenden anisotropen Ätzschritt, der die SiO2-Schicht 3 und die Silizium-Nitridschicht 2 durchätzt, sodass die Masken-Säulen 6 stehen bleiben (4c). In einem weiteren isotropen Ätzschritt wird in die Oberfläche des Halbleitersubstrates 1 ca. 400 nm hineingeätzt, wobei die Masken-Säulen 6 als Ätzmaske dienen. Nach dem Entfernen der Reste der Masken-Säulen 6 (außer den Nitrid-Kappen 8) wird eine Ionenimplantation vorgenommen, mit deren Hilfe hoch dotierte Gebiete 7a, 7b vom n-Typ am oberen Ende bzw. in den Tälern zwischen den entstandenen Siliziumsäulen 12 erzeugt werden (4d). Um die Seitenwände der Siliziumsäulen 12 zu schützen, ist es möglich, eine dünne Schutz-Schicht aufzubringen, die nach der Implantation wieder entfernt wird. Durch thermische Oxidation wird dann ein Gateoxid 9 (4e) erzeugt. Die Nitrid-Kappen 8 wirken dabei als Oxidationsmaske, sodass an der oberen Grenzfläche der Siliziumsäulen kein Oxid entsteht. Danach wird eine dicke Gate-Schicht 10 (4f) aus Poly-Silizium abgeschieden und planarisiert, sodass die oberen Nitrid-Kappen 8 freigelegt werden. Danach wird die Gate-Schicht 10 mittels Photolithographie strukturiert, die Oberfläche wird oxidiert (ca. 100 nm) und es werden die Nitrid-Kappen 8 entfernt. In dem Kontaktlochbereich 14 werden mittels Photolithographie Kontaktlöcher in die Oxid-Schicht 11 geätzt. Danach wird eine Metallschicht oder Silizidschicht abgeschieden und strukturiert, sodass Leitbahnen 17 entstehen, die die elektrische Verbindung von Gate, Source und Drain herstellen und damit auch Gatekontakt 13, Drainkontakt 16 und Sourcekontakt 15 ausbilden.
  • Die vorstehend beschriebenen Verfahren sind jedoch nicht auf solche Fälle übertragbar, in denen eine Vielzahl von nanoskaligen Siliziumsäulen mit vorgebbarer Flächendichte kontrolliert und örtlich definiert auf einem Silizium-Substrat oder einer auf dem Substrat befindlichen Materialschicht erzeugt werden soll.
  • Es sind zwar schon vertikale nanoskalige Transistoren bekannt geworden, bei denen in der Nähe des Kanalbereichs einer ersten Kohlenstoff-Nanoröhre eine zweite Nanoröhre als steuerndes Element derart angeordnet ist, dass die Leitfähigkeit der ersten Nanoröhre in dem den Kanalbereich bildenden Teil der ersten Nanoröhre gesteuert werden kann ( DE 100 32 370 C1 ). Ebenso ist aus der DE 100 32 414 C1 ein Feldeffekttransistor bekannt, der einen Nanodraht aufweist, welcher einen Source-Bereich, einen Kanalbereich und einen Drain-Bereich des Feldeffekttransistors bildet. Auf dem Nanodraht ist eine Nanoröhre aufgebracht, die einen isolierenden Bereich und einen halbleitenden Bereich oder einen metallisch leitenden Bereich aufweist. Der isolierende Bereich der Nanoröhre ist auf dem Kanalbereich des Nanodrahts derart aufgebracht, dass der isolierende Bereich der Nanoröhre einen Isolator des Feldeffekttransistors bildet. Ferner ist die Nanoröhre derart auf den Nanodraht aufgebracht, dass der halbleitende Bereich der Nanoröhre oder der metallisch leitende Bereich der Nanoröhre einen Gate-Bereich des Feldeffekttransistors bildet. Der Nanodraht kann ein Silizium-Nanodraht sein. Gemäß einer alternativen Ausgestaltung der Erfindung kann der Nanodraht eine weitere Nanoröhre sein, beispielsweise eine Kohlenstoff-Nanoröhre.
  • Die beiden vorstehenden Publikationen enthalten jedoch keine Hinweise darauf, wie eine Vielzahl von nanoskaligen Transistoren mit vorgebbarer Flächendichte kontrolliert und örtlich definiert auf einem Silizium-Substrat werden soll.
  • Es sind auch bereits Si-Feldeffekttransistoren und Sensoren auf Basis von funktionalisierten Si-Nanoröhren demonstriert worden /1, 2, 3/, die typischerweise mit dem so genannten Vapor-Liquid-Silid (VLS) /1, 2, 3, 4/ aus Ga oder Au Precursoren hergestellt wurden. Des Weiteren ist aus der Literatur bekannt, dass z.B. mit Verwendung von Gallium, aus Silizium bestehende Nadeln auf der Oberfläche einer Siliziumscheibe unter geeigneten experimentellen Randbedingungen gezüchtet werden können. Hinreichend geschickte Prozessführung führt zu auf der Oberfläche senkrecht stehenden Nadeln. Mit diesen Verfahren ist es zwar möglich, eine Vielzahl von nanoskaligen Si-Nadeln mit vorgebbarer Flächendichte kontrolliert und örtlich definiert auf einem Silizium-Substrat zu erzeugen. Die monokristallinen Si-Nadeln des so hergestellten Zwischenprodukts weisen jedoch eine derart große Längenstreuung auf, dass es für die weiterführende Fertigung von Halbleiterstrukturen nicht verwendbar ist.
  • Weiterhin ist in der DE 101 18 404 C1 ein Verfahren zur Herstellung eines Speichers bekannt, bei dem ein Siliziumsubstrat mit einer elektrisch leitfähigen Schicht versehen wird, auf der anschließend Kohlenstoffnanoröhren ausgebildet werden. Danach wird auf den Außenwänden der Nanoröhren und dem oberen Ende ihrer Deckelschicht Nitrid abgeschieden und die Zwischenräume zwischen den so behandelten Nanoröhren mit Siliziumdioxid gefüllt, wobei diese Füllschicht bis zu den Deckelschichten der Nanoröhren reicht. Die so gebildete Oberfläche wird mittels chemisch-mechanischem Polieren planarisiert. Anschließend wird das Oxid der Füllschicht zurückgeätzt, sodass bei jeder Nanoröhre ein oberer Abschnitt aus der Füllschicht herausragt. In weiteren Prozessschritten wird auf der Füllschicht eine Gegenelektrodenschicht aufgebracht und die Deckelschicht der Nanoröhren entfernt. Aus der DE 100 36 897 C1 ist bekannt, dass statt der Kohlenstoff-Nanoröhren bei Bedarf auch Siliziumnanostrukturen verwendbar und die in der DE 101 18 404 C1 genannten Isclationsschichten gegeneinander austauschbar sind.
    •
  • Ausgehend vom aufgeführten Stand der Technik liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung nanoskaliger Feldeffekttransistor-Strukturen mit vertikalem Gate zu schaffen, wobei das zu entwickelnde Verfahren von einem Siliziumsubstrat ausgeht, aus dessen Oberfläche eine Vielzahl von eine bestimmte Längenstreuung aufweisenden nanoskaligen Siliziumstrukturen in Form von Siliziumsäulen, Siliziumnadeln, Siliziumdrähten oder gleichwertigen Strukturen herausragt.
  • Erfindungsgemäß wird diese Aufgabe durch das Verfahren des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Verfahrens ergeben sich aus den Ansprüchen 2 bis 8.
  • Es gehört mit zur Erfindung, wenn die Siliziumstrukturen nicht unmittelbar auf dem Silizium-Substrat sondern auf geeigneten Zwischen-, Übergangs- oder Grenzschichten aufwachsen oder abgeschieden werden.
  • Des Weiteren können die Siliziumstrukturen so funktionalisiert werden, dass sie geeignete sensorische Eigenschaften für Anwendungen in der Bio- und chemischen Sensorik aufweisen. Die Siliziumstrukturen können ein Silizium-Germanium Übergitter aufweisen, um eine Verwendbarkeit zur Herstellung optoelektronischer Bauelemente zu ermöglichen.
  • Im Folgenden ist die Erfindung anhand eines Ausführungsbeispiels für die Herstellung eines nanoskaligen vertikalen Feldeffekttransistors (FET) unter Bezugnahme auf die beigefügten Zeichnungen mit weiteren Einzelheiten näher erläutert.
  • Dabei zeigen
    •
  • 1: einen schematischen Querschnitt durch eine Substratscheibe mit aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen nach Beschichtung mit CVD Siliziumoxid und -nitrid
  • 2: einen schematischen Querschnitt durch eine Substratscheibe mit nanoskaligen Siliziumstrukturen nach Beschichtung mit CVD Siliziumoxid und -nitrid und nach erfolgtem CMP-Schritt
  • 3: einen schematischen Querschnitt durch einzelne Feldeffekttransistor-Strukturen vor Metallisierungs- und Verdrahtungsebenen
  • 4: verschiedene Stufen eines Verfahrens nach dem Stand der Technik zur Herstellung von Halbleiterstrukturen im Zusammenhang mit der Herstellung eines n-Kanal-Vertikaltransistors ( DE 42 35 152 C2 )
  • Eine Elektrode des FET, Source oder Drain, wird gemäß 1 von dem hoch-dotierten Siliziumsubstrat a in Form einer monokristallinen Siliziumscheibe gebildet, die mit einer Vielzahl von aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen e versehen ist, welche die Form von Siliziumsäulen, Siliziumnadeln, Siliziumdrähten oder gleichwertigen Strukturen aufweisen und monokristallin sein können. Diese Siliziumstrukturen wurden mit vorgebbarer Flächendichte und örtlich definiert auf dem Siliziumsubstrat erzeugt und weisen eine bestimmte Längenstreuung auf. Das Volumen (Substrat) des FET stellt die aus der Substratoberfläche herausragende Siliziumstruktur e dar. Die Beschreibung der Prozessschritte, die notwendig sind, um die Siliziumstrukturen c auf eine vorgebbare einheitliche Länge zu bringen, erfolgt nachfolgend beispielhaft im Zusammenhang mit der Beschreibung der Prozessschritte, die zur Herstellung eines n-Kanal MOS-FET mit vertikalem Gate notwendig sind. Wenn die Dotierungsverhältnisse entsprechend invertiert werden, gilt die Beschreibung aber auch analog für p-Kanal FETs.
  • Im Fall eines n-Kanal FETs besteht die Siliziumscheibe a aus n+-dotiertem Silizium, aus dem die nanoskaligen Siliziumstrukturen e herausgewachsen sind. Sind diese Siliziumstrukturen e auch z. B. bei Verwendung von Gallium noch nicht geeignet p-dotiert, werden sie durch einen Dotierschritt unter Verwendung einer eine p-Dotierung erzeugenden Substanz, z. B. aus der Gasphase mit Diboran, entsprechend dem Stand der Technik moderat dotiert.
  • Anschließend wird eine Doppelschicht b aus Siliziumnitrid auf Siliziumoxid erzeugt, wobei das Siliziumoxid bevorzugt durch eine chemische Gasphasenabscheidung erzeugt wird. Die Dicke dieser Doppelschicht b ist um einige Nanometer höher als die Summe aus geplanter Kanallänge des herzustellenden FETs und der Dicke des möglicherweise vorhandenen nanokristallinen Übergangsbereichs vom Siliziumsubstrat a zur Siliziumstruktur e, aber geringer als die Gesamtlänge einer jeden Siliziumstruktur e.
  • Auf der vorgenannten Siliziumoxidschicht wird anschließend eine Siliziumnitridschicht in einer für das chemisch-mechanische Polieren (CMP) üblichen Schichtdicke niedergeschlagen. Nach erfolgter Abscheidung der aus Siliziumnitrid auf Siliziumoxid bestehenden Doppelschicht b sind die Siliziumstrukturen e eingebettet und stabilisiert worden. Durch einen CMP-Prozess wird nun der über der Doppelschicht b überstehende Teil der Siliziumstrukturen c und ein Teil der Siliziumnitridschicht der Doppelschicht b entfernt, womit eine planare Oberfläche erzeugt wird (2).
  • Der nicht im CMP-Prozess entfernte Teil der Siliziumnitridschicht kann verbleiben oder selektiv zu Silizium und Siliziumoxid in einem Standardverfahren entfernt werden. Durch ein z. B. lithographisches Verfahren wird in geringer Entfernung zu den einzelnen Siliziumstrukturen ein z. B. den Kanten eines Quadrates folgender Graben durch Trockenätzen der Siliziumnitrid- und Siliziumoxidschichten bis hinunter auf das Substrat a erzeugt und der Graben wieder mit Siliziumnitrid e aufgefüllt. Diese Siliziumnitridschicht e wird nun z. B. durch Trockenätzen nach erfolgter Lithographie geeignet flächig mit den einzelnen Siliziumstrukturen e im Mittelpunkt der Fläche entfernt, sodass dann die Querschnittsfläche der Siliziumstrukturen e frei liegt und weitere Bereiche der Siliziumnitridschicht e innerhalb des Siliziumnitrid-gefüllten Grabens entfernt sind.
  • Eine Abscheidung von polykristallinem Silizium (poly-Si) f mit einer n+-Dotierung folgt, verbunden mit einem definierten Eintreibschritt der fünfwertigen Dopanten in die Siliziumstrukturen e. Gleichzeitig diffundiert fünfwertiger Dotierstoff aus dem Substrat in die Siliziumstrukturen e ein.
  • Wieder in einem Trockenätzschritt nach erfolgter Lithographie wird diese poly-Si Schicht f strukturiert und bildet nun den Drain- oder Sourcebereich des FETs. Die Strukturierung erfolgt so, dass diese Schicht in der Form eines Rechteckes sowohl die Siliziumstrukturen e überdeckt als auch auf obigem mit Nitrid beschichtetem Quadrat aufliegt, dabei aber auf zwei oder drei Rechteckseiten in keinem Kontakt zur Siliziumnitridschicht e steht und somit quasi eine Brücke mit der Siliziumstruktur als Stützpfeiler bildet. Ebenfalls in einem Ätzschritt, z. B. nass in Flusssäure, wird das die Siliziumstruktur e umgebende Siliziumoxid d entfernt und die Siliziumstruktur unter dem poly-Si freigelegt. Nun werden in CVD-Prozessen ein geeignetes Gatedielektrikum g, z. B. Hafniumsilikat, und ebenso eine Gatemetallisierung h, die z. B. aus dotiertem poly-Si bestehen kann, abgeschieden. Eine Strukturierung dieser Schichten auf der Oberfläche schließt sich an. Sowohl der Gatekontakt als auch der auf der Siliziumstruktur sitzende Drain- oder Sourcebereich des FET können dann in Standardverfahren kontaktiert werden.
  • Die Herstellungsprozessschritte umfassen auch bisher nicht erwähnte, an sich bekannte Prozessschritte einer Halbleiterbauelementprozessierung, wie Reinigung der Si-Oberflächen von organischen und anorganischen Spuren, Schritte zum Entlacken, Schritte zum Metallisieren u.s.w., die üblicherweise verwendet werden und deshalb nicht im Einzelnen aufgeführt werden sollen.
  • Referenzen:
    • /1/ X. Duan, Y. Huang, Y. Cui, J. Wang, C.M. Lieber, Nature 409(66), (2001)
    • /2/ M.S.Gudiksen, L.J. Lauhon, J. Wang, D.C. Smith, C.M. Lieber, Nature 415, 617 (2002)
    • /3/ A.M. Morales, C.M. Lieber, Science 279, 208 (1998)
    • /4/ E.I. Givargizov, J. Crystal Growth 31, 20 (1975)

Claims (8)

  1. Verfahren zur Herstellung von nanoskaligen Feldeffekttransistorstrukturen mit vertikalem Gate, mit den Schritten • Verwenden eines dotierten Siliziumsubstrats (a) mit einer Vielzahl von aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen (c), die eine bestimmte Längenstreuung mit vorgebbarer Flächendichte aufweisen und örtlich definiert auf dem Siliziumsubstrat (a) erzeugt werden, • Aufbringen einer Siliziumoxidschicht (b) mit einer vorgebbaren Dicke, • Aufbringen einer Siliziumnitridschicht (b) mit einer für das chemisch-mechanische Polieren (CMP) üblichen Schichtdicke, • Entfernen des überstehenden Teils der Siliziumstrukturen (c) und der Siliziumnitridschicht (b) mit einem CMP-Prozess, um so eine planare Oberfläche zu erzeugen, • Trockenätzen eines Grabens in wenigen Nanometer Entfernung zu den Fußbereichen der einzelnen Siliziumstrukturen (c) bis hinunter auf das Siliziumsubstrat (a) durch die Siliziumnitrid- und Siliziumoxidschichten (b), • Auffüllen des Grabens mit Siliziumnitrid, • Partielles Ätzen der Siliziumnitridschicht mit den einzelnen Siliziumstrukturen im Mittelpunkt der Fläche, um so eine Querschnittsfläche der Siliziumstrukturen freizulegen, • Abscheiden von polykristallinem Silizium mit einer hohen Dotierung (f) auf der Oberfläche der Siliziumstrukturen (c), • Durchführen einer definierten Dotierstoffdiffusion aus dem polykristallinen Silizium und dem Siliziumsubstrat (a) in die Siliziumstrukturen (c), • Strukturieren des polykristallinen Siliziums (f) so, dass es die einzelnen Siliziumstrukturen (c) überdeckt und auf dem mit Nitrid beschichteten Graben aufliegt, um so einen Drain- oder Sourcebereich zu bilden, • Entfernen des die einzelnen Siliziumstrukturen (c) umgebenden Siliziumoxids und Freilegen der Siliziumstrukturen (c) unter dem polykristallinen Silizium (f), • Abscheiden und Strukturieren eines Gatedielektrikums (g) und einer Gatemetallisierung, • Kontaktieren der Gatemetallisierung und des Drain- oder Sourcebereichs des Feldeffekttransistors.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Siliziumstrukturen (c) unter Verwendung von nanoskopischen Metallclustern, von SiO unterstütztem Wachstum oder von anderen Wachstumsmethoden erzeugt werden.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Siliziumstrukturen (c) in Form von Siliziumnadeln, Siliziumsäulen, Siliziumdrähten oder gleichwertigen Strukturen erzeugt werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Siliziumoxidschicht (b) mittels chemischer Gasphasenabscheidung oder thermischer Oxidation erzeugt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke der Siliziumoxidschicht (b) um einige Nanometer größer ist als die Summe aus geplanter Kanallänge der herzustellenden Feldeffekttransistoren und der Dicke des möglicherweise vorhandenen nanokristallinen Übergangsbereichs vom Siliziumsubstrat (a) zur Siliziumstruktur (c).
  6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Querschnitt der Siliziumstrukturen (c) durch eine thermische Oxidation der Siliziumoxidschicht (b) mit anschließender Abätzung des thermischen Oxids gezielt vermindert und eingestellt wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Teil der nicht im CMP-Prozess entfernten Siliziumnitridschicht (b) verbleibt oder in einem Standardverfahren selektiv zu Silizium und Siliziumoxid entfernt wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Gatedielektrikums (g) Hafniumsilikat und als Gatemetallisierung (h) dotiertes polykristallines Silizium abgeschieden wird.
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