DE112012001825B4 - Verfahren zum Herstellen einer Graphen- oder Kohlenstoff-Nanoröhren-Einheit mit lokalisierten unteren Gates und Gate-Dielektrikum - Google Patents

Verfahren zum Herstellen einer Graphen- oder Kohlenstoff-Nanoröhren-Einheit mit lokalisierten unteren Gates und Gate-Dielektrikum Download PDF

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Abstract

Verfahren zum Herstellen einer Transistor-Einheit, das die Schritte aufweist: Bereitstellen eines Wafers mit einer Schicht aus einem elektrisch leitfähigen Material auf einer isolierenden Schicht; Bilden von Hohlräumen in dem Wafer, um einen oder mehrere Anteile des leitfähigen Materials zu isolieren, wobei ein isolierter Anteil des leitfähigen Materials als ein lokales unteres Gate der Einheit dient; Füllen der Hohlräume mit einem Dielektrikum; Bilden eines Gate-Dielektrikums auf dem unteren Gate; Bilden eines Nanostruktur-Materials auf der Grundlage von Kohlenstoff über wenigstens einem Anteil des Gate-Dielektrikums, wobei ein Anteil des Nanostruktur-Materials auf der Grundlage von Kohlenstoff als ein Kanal der Einheit dient; und Bilden von leitfähigen Source- und Drain-Kontakten an einem oder mehreren Anteilen des Nanostruktur-Materials auf der Grundlage von Kohlenstoff auf entgegengesetzten Seiten des Kanals, die als Source- und Drain-Bereiche der Einheit dienen.

Description

  • Angaben von Anrechten der Regierung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Transistor-Einheiten und spezieller auf Transistor-Einheiten, die Kanäle auf der Grundlage eines Materials im Nanobereich aufweisen (z. B. Kohlenstoff-Nanoröhren- oder Graphen-Kanäle), sowie auf Techniken zur Herstellung derselben.
  • Hintergrund der Erfindung
  • Die Integration von Nanostrukturen aus Kohlenstoff als Materialien für Kanäle in der nächsten Generation von elektronischen Einheiten bietet viele Vorteile gegenüber der fortgesetzten Skalierung von Silicium (Si). Kohlenstoff-Nanoröhren und Graphen sind zwei Formen von Kohlenstoff im Nanobereich, welche die Fähigkeit, einen extrem hohen Strom zu führen, sowie Beweglichkeiten zeigen, die mehrere Größenordnungen über die theoretische Grenze für Si hinausgehen. Außerdem sind Kohlenstoff-Nanoröhren (eindimensional) und Graphen (zweidimensional) gering-dimensionale Materialien (ultradünner Körper), was ermöglicht, dass sie in Feldeffekttransistoren offensiv skaliert werden, ohne sich schädliche Kurzkanaleffekte einzuhandeln, welche zeitgemäße skalierte Einheiten behindern. Siehe zum Beispiel J. Appenzeller, ”Carbon Nanotubes for High-Performance Electronics-Progress and Prospect,” Proceedings of the IEEE, Bd. 96, Nr. 2, Seiten 201 bis 211 (Febr. 2008).
  • Eine der herausragendsten Herausforderungen, jedes von diesen Nanomaterialien zu skalieren, ist die Schwierigkeit, dünne, gleichmäßige und qualitativ hochwertige Dielektrika auf deren Oberflächen aufzubauen. Die Oberfläche von beiden Materialien besteht aus starken sp2-Kohlenstoffbindungen mit nominell keinen Oberflächenzuständen. Das Fehlen von offenen Oberflächenbindungen macht es nahezu unmöglich, Isolatoren zu nukleieren oder abzuscheiden, vor allem mit der Monoschicht-Präzision, die für skalierte Gate-Dielektrika notwendig ist. Vorgehensweisen zum Überwinden dieser Hürde haben bis jetzt beinhaltet: 1) eine Gasphasen-Funktionalisierung der Kohlenstoff-Oberfläche mit einer nicht-kovalenten Monoschicht (siehe zum Beispiel D. Farmer et al., ”Atomic Layer Deposition an Suspended Single-Walled Carbon Nanotubes via Gas-Phase Noncovalent Functionalization,” Nano Letts., 6(4): 699 bis 703 (2006)), 2) Einhüllen von Kohlenstoff-Nanoröhren mit Molekülen (siehe zum Beispiel Y. Lu et al., ”DNA Functionalization of Carbon Nanotubes for Ultrathin Atomic Layer Deposition of High k Dielectrics for Nanotube Transistors with 60 mV/Decade Switching,” JACS, Bd. 128, Seiten 3518 bis 3519 (2006)), 3) Überwachsung von dielektrischen Schichten, um Kohlenstoff-Nanoröhren zu umfassen (siehe zum Beispiel A. Javey et al. ”High-k Dielectrics for Advanced Carbon-Nanotube Transistors and Logic Gates,” Nature Mater., Bd. 1, 241 bis 246 (2002)) sowie 4) Abscheidung eines dünnen (weniger als zwei Nanometer (nm)) Metalls gefolgt von dessen Oxidation (siehe zum Beispiel S. Kim et al., ”Realization of a High Mobility Dual-Gated Graphene Field-Effect Transistor with Al2O3 Dielectric,” Applied Physics Letters, Bd. 94, Seiten 062107 (2009)). Sämtliche dieser Vorgehensweisen werden durch die atomare Schichtabscheidung (ALD) eines Dielektrikums mit hohem k abgeschlossen.
  • Die ersten zwei Vorgehensweisen steilen eine gute Gleichmäßigkeit bereit, und es wurde über Dielektrika mit einer Dicke bis herunter zu etwa zwei nm berichtet. Es wurde jedoch gezeigt, dass die molekularen Schichten mit den Kohlenstoff-Bindungen wechselwirken, was Streuzentren erzeugt, die bewirken, dass die Beweglichkeit in hohem Maße leidet. Da sich sämtliche Ladungsträger auf der Oberfläche dieser Nanostrukturen befinden, koppeln die Ladungsträger tatsächlich stark an jegliches Material an, das um diese herum abgeschieden wird, was eine Degradation der Transporteigenschaften verursacht. Wenn außerdem Moleküle wie beispielsweise Desoxyribonukleinsäure (DNA) verwendet werden, um eine Nukleationsschicht um die Kohlenstoff-Nanoröhren herum zu erzeugen, kann die Gleichmäßigkeit als ein Ergebnis des relativ großen Moleküldurchmessers (vier nm für DNA) im Vergleich zu den Kohlenstoff-Nanoröhren (etwa 1,5 nm) beeinträchtigt sein. Die letzten zwei Vorgehensweisen stellen kein Modell für ein Skalieren der Dicke des Dielektrikums bereit, d. h. von etwa acht nm bis etwa 15 nm eines Dielektrikums sind notwendig, um eine vollständige Bedeckung der Kohlenstoff-Oberfläche sicherzustellen.
  • Die US 2005/0212014 A1 beschreibt eine Halbleitervorrichtung, welche umfasst: Ein Substrat, eine auf dem Substrat ausgebildete Gate-Elektrode, eine Gate-Isolierschicht, die die Gate-Elektrode abdeckt, ein über der Gate-Elektrode angeordnetes Kohlenstoff-Nanoröhrchen, das in Kontakt mit der Gate-Isolierschicht steht, sowie eine Source-Elektrode und eine Drain-Elektrode, welche in einer Längsrichtung der Kohlenstoff-Nanoröhre voneinander beabstandet ausgebildet sind.
  • Daher sind Techniken zur Herstellung von Einheiten wünschenswert, welche die vorstehend beschriebenen Probleme vermeiden, die mit dem Bilden von dünnen, gleichmäßigen und qualitativ hochwertigen Dielektrika auf den Oberflächen von Nanomaterialien verknüpft sind.
  • Kurzdarstellung der Erfindung
  • Die vorliegende Erfindung stellt eine Transistor-Einheit mit Kanälen auf der Grundlage von Materialien im Nanobereich (z. B. Kohlenstoff-Nanoröhren- oder Graphen-Kanäle) sowie Techniken zur Herstellung derselben bereit.
  • In einem Aspekt der Erfindung wird ein Verfahren zum Herstellen einer Transistor-Einheit bereitgestellt. Das Verfahren beinhaltet die folgenden Schritte. Es wird ein Wafer bereitgestellt, der eine Schicht aus einem leitfähigen Material auf einer isolierenden Schicht aufweist. In dem Wafer werden Hohlräume gebildet, um einen oder mehrere Anteile des leitfähigen Materials zu isolieren, wobei ein isolierter Anteil des leitfähigen Materials als ein lokales unteres Gate der Einheit dient. Die Hohlräume werden mit einem Dielektrikum gefüllt. Auf dem unteren Gate wird ein Gate-Dielektrikum gebildet. Über wenigstens einem Anteil des Gate-Dielektrikums wird ein Nanostruktur-Material auf der Grundlage von Kohlenstoff gebildet, wobei ein Anteil des Nanostruktur-Materials auf der Grundlage von Kohlenstoff als ein Kanal der Einheit dient. Es werden leitfähige Source- und Drain-Kontakte an einem oder mehreren weiteren Anteilen des Nanostruktur-Materials auf der Grundlage von Kohlenstoff auf entgegengesetzten Seiten des Kanals gebildet, die als Source- und Drain-Bereiche der Einheit dienen.
  • Ein vollständigeres Verständnis der vorliegenden Erfindung ebenso wie weitere Merkmale und Vorteile der vorliegenden Erfindung werden durch Bezugnahme auf die folgende detaillierte Beschreibung und die Zeichnungen erhalten.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Querschnittdarstellung, die eine Ausgangsstruktur für einen ersten Prozess zur Herstellung einer Transistor-Einheit mit einem Substrat mit einer Schicht aus einem Isolator darauf gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 2 ist eine Querschnittdarstellung, die einen Graben gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, der unter Verwendung einer Lift-off-Schablone als einer Maske in dem Isolator strukturiert wurde;
  • 3 ist eine Querschnittdarstellung, die eine Doppelschicht aus einem Gate-Metall (Palladium (Pd)/Titan (Ti)) gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, die in den Graben und auf die Lift-off-Schablone abgeschieden wurde;
  • 4 ist eine Querschnittdarstellung, die veranschaulicht, dass das Gate-Metall außerhalb des Grabens gemäß einer Ausführungsform der vorliegenden Erfindung entfernt wurde;
  • 5 ist eine Querschnittdarstellung, die veranschaulicht, dass eine thermische Oxidation gemäß einer Ausführungsform der vorliegenden Erfindung verwendet wurde, um das Ti in der Metall-Gate-Doppelschicht zu einer Titanoxid(TiO2)-Schicht zu oxidieren;
  • 6 ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht aus Graphen oder Kohlenstoff-Nanoröhren über der TiO2-Schicht gebildet wurden und Source-/Drain-Kontakte an der Graphen- oder Kohlenstoff-Nanoröhren-Schicht gebildet wurden;
  • 7 ist eine Querschnittdarstellung, die eine alternative Ausführungsform gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, bei der ein Gate-Material und ein Gate-Dielektrikum in einen Graben und auf eine Lift-off-Schablone in einer Variation des ersten Prozesses zur Herstellung einer Transistor-Einheit abgeschieden wurden;
  • 8 ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung das Material für das Gate und das Gate-Dielektrikum außerhalb des Grabens von 7 entfernt wurde;
  • 9 ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine optionale flächendeckende dielektrische Schicht auf der Struktur von 8 gebildet wurde, um ein lokales/flächendeckendes mehrschichtiges Gate-Dielektrikum über dem Gate zu bilden;
  • 10A ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums von 8 gebildet wurde, wobei Source-/Drain-Kontakte an der Graphen- oder Kohlenstoff-Nanoröhren-Schicht gebildet wurden;
  • 10B ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums von 9 gebildet wurde, wobei Source-/Drain-Kontakte an der Graphen- oder Kohlenstoff-Nanoröhren-Schicht gebildet wurden;
  • 11 ist eine Querschnittdarstellung, die eine Ausgangsstruktur für einen zweiten exemplarischen Prozess zur Herstellung einer Transistor-Einheit gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht, z. B. einen Halbleiter-auf-Isolator(SOI)-Wafer mit einer SOI-Schicht, die durch ein vergrabenes Oxid (BOX) von einem Substrat getrennt ist;
  • 12A ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung Hohlräume gebildet wurden, die sich durch die SOI-Schicht hindurch erstrecken, wobei sie die BOX erreichen;
  • 12B ist eine Querschnittdarstellung, die eine alternative Ausführungsform veranschaulicht, bei der Hohlräume gemäß einer Ausführungsform der vorliegenden Erfindung gebildet wurden, die sich durch die SOI-Schicht hindurch, durch das BOX hindurch und teilweise in das Substrat hinein erstrecken;
  • 13A ist eine Querschnittdarstellung, die veranschaulicht, dass die Hohlräume von 12A gemäß einer Ausführungsform der vorliegenden Erfindung mit einem Dielektrikum gefüllt wurden;
  • 13B ist eine Querschnittdarstellung, die veranschaulicht, dass die Hohlräume von 12B gemäß einer Ausführungsform der vorliegenden Erfindung mit einem Dielektrikum gefüllt wurden;
  • 14A ist eine Querschnittdarstellung, die veranschaulicht, dass ein Gate-Dielektrikum gemäß einer Ausführungsform der vorliegenden Erfindung flächendeckend auf einem unteren Gate und auf dem Dielektrikum abgeschieden wurde;
  • 14B ist eine Querschnittdarstellung, die eine alternative Ausführungsform veranschaulicht, bei der gemäß einer Ausführungsform der vorliegenden Erfindung ein Gate-Dielektrikum gebildet wurde, das sich lokal an einem unteren Gate befindet;
  • 14C ist eine Querschnittdarstellung, die eine weitere alternative Ausführungsform veranschaulicht, bei der gemäß einer Ausführungsform der vorliegenden Erfindung eine optionale flächendeckende Gate-Dielektrikum-Schicht auf der Struktur von 14B gebildet wurde, um ein mehrschichtiges lokales/flächendeckendes Gate-Dielektrikum über einem unteren Gate zu bilden;
  • 15A ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums von 14A gebildet wurde und Source-/Drain-Kontakte an der Graphen- oder Kohlenstoff-Nanoröhren-Schicht gebildet wurden;
  • 15B ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums von 14B gebildet wurde und Source-/Drain-Kontakte an der Graphen- oder Kohlenstoff-Nanoröhren-Schicht gebildet wurden; und
  • 15C ist eine Querschnittdarstellung, die veranschaulicht, dass gemäß einer Ausführungsform der vorliegenden Erfindung eine Schicht aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des mehrschichtigen lokalen/flächendeckenden Gate-Dielektrikums von 14C gebildet wurde; und
  • 16 ist eine Querschnittdarstellung, die eine exemplarische geschichtete Stapel-Gate-Konfiguration gemäß einer Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • Detaillierte Beschreibung bevorzugter Ausführungsformen
  • Hierin werden Transistor-Einheiten mit einem lokalisierten unteren Gate sowie Techniken für die Herstellung derselben bereitgestellt, wobei die Transistor-Einheiten einen Kanal (Kanäle) aufweist (aufweisen), der (die) aus einem Material im Nanobereich gebildet ist (sind), wie beispielsweise Kohlenstoff-Nanoröhren oder Graphen, und wobei das untere Gate-Dielektrikum (oder wenigstens eine untere Schicht eines mehrschichtigen unteren Gate-Dielektrikums) am dem unteren Gate-Gebiet lokalisiert ist. Der vorliegende Herstellungsprozess kann in einer Anzahl von unterschiedlichen Weisen ausgeführt werden.
  • In einer ersten exemplarischen Ausführungsform wird ein Gate-Dielektrikum lokal an einem unteren Gate (oder wenigstens einer unteren Schicht eines mehrschichtigen unteren Gate-Dielektrikums) auf einem unteren Gate gebildet, das in einem Graben in einem Isolator eingebettet wurde. Um für eine Struktur zu sorgen, in der das Gate-Dielektrikum an dem unteren Gate lokalisiert ist (d. h. das Gate-Dielektrikum ist präzise zu dem unteren Gate justiert und weist die gleichen lateralen Abmessungen wie das untere Gate auf), wird ein Prozess für eine Bildung eines selbstjustierten Gate-Dielektrikums eingesetzt. Nunmehr werden zwei selbstjustierte Vorgehensweisen beschrieben, bei denen das gebildete Gate-Dielektrikum präzise lokal an dem unteren Gate ist. In der ersten selbstjustierten Vorgehensweise, die in den 1 bis 6 gezeigt ist, wird ein oberer Anteil eines eingebetteten Gates oxidiert. In der zweiten selbstjustierten Vorgehensweise, die in den 7 bis 10 gezeigt ist, werden das Gate und das Gate-Dielektrikum während des gleichen Lift-off-Schritts unter Verwendung der gleichen Lift-off-Schablone in einem Graben abgeschieden. Es ist anzumerken, dass auch andere selbstjustierte Abscheidungsprozesse eingesetzt werden können, wie beispielsweise eine selektive Abscheidung.
  • Die 1 bis 6 veranschaulichen eine exemplarische Ausführungsform, bei der ein lokalisiertes Gate-Dielektrikum mittels Oxidation (z. B. thermische Oxidation) gebildet wird. In diesem speziellen Beispiel beinhaltet das Gate anfänglich ein unteres elektrisch leitfähiges Material (oder einen geschichteten Stapel von Materialien), das (der) relativ beständig gegenüber einer Oxidation ist, und ein oberes Material (oder einen geschichteten Stapel von Materialien), das (der) leicht oxidiert wird, um ein isolierendes Gate-Dielektrikum zu bilden, was eine selektive Oxidation des oberen leitfähigen Materials erlaubt. In einer nicht-selektiven Version dieses Prozesses kann das Gate jedoch alternativ aus einem einzigen elektrisch leitfähigen Material mit einem oberen Anteil gebildet werden, der oxidiert wird, um ein isolierendes Gate-Dielektrikum zu bilden.
  • 1 ist eine Querschnittdarstellung, die eine Ausgangsstruktur für den Herstellungsprozess veranschaulicht, und zwar ein Substrat 102, das eine Schicht aus einem Isolator 104 darauf aufweist. Lediglich als Beispiel kann ein Substrat 102/ein Isolator 104 ein oxidiertes Silicium(Si)-Substrat sein (d. h. bei dem der Isolator 104 Siliciumdioxid (SiO2) ist).
  • Als nächstes wird ein Graben in dem Isolator strukturiert. Der Graben markiert das Profil und den Ort eines lokalen unteren Gates der Einheit. Im Allgemeinen beinhaltet ein Transistor eine Source und einen Drain, die durch einen Kanal (Kanäle) verbunden sind, sowie ein Gate, das den Elektronenfluss durch den Kanal steuert. Das Gate ist durch ein dielektrisches Material (ein Gate-Dielektrikum) von dem Kanal getrennt.
  • Im Einzelnen ist 2 eine Querschnittdarstellung, die einen Graben 202 veranschaulicht, der in dem Isolator 104 strukturiert wurde. Gemäß einer exemplarischen Ausführungsform stellt das lokale untere Gate, das in dem Isolator 104 gebildet wird (siehe nachstehend), sämtliche notwendige Kanalmodulation für die Einheit bereit. Mit einer derartigen Konfiguration ist ein Dotieren des Substrats 102 nicht notwendig.
  • Lediglich als Beispiel kann ein Graben 202 unter Verwendung eines anisotropen Trockenätzvorgangs (z. B. reaktives Ionenätzen (RIE)) gebildet werden, der unter Verwendung einer Lift-off-Schablone 204 (z. B. einer strukturierten Resistschicht) als einer Maske durchgeführt wird. Dem folgt ein nasschemischer Ätzvorgang, um den Graben 202 zu unterätzen (in Bezug auf die Lift-off-Schablone 204), um den Aufbau von Gate-Material zu verhindern, das in dem nächsten Schritt abzuscheiden ist, wodurch eine so glatte Oberfläche wie möglich für die Bildung des Kanals bereitgestellt wird.
  • Anschließend wird eine Doppelschicht aus einem Gate-Metall flächendeckend auf die Struktur der Einheit abgeschieden (d. h. auf die Lift-off-Schablone und in den Graben). Siehe 3. 3 ist eine Querschnittdarstellung, die eine Doppelschicht aus einem Gate-Metall veranschaulicht, das in den Graben 202 abgeschieden wurde. Im Einzelnen wird eine erste Metallschicht 302 flächendeckend auf die Struktur der Einheit und in den Graben 202 abgeschieden. Als nächstes wird eine zweite Metallschicht 304 auf der ersten Metallschicht 302 abgeschieden. Wie vorstehend beschrieben, wird die Metallschicht 302 vorzugsweise aus einem Metall gebildet, das relativ beständig gegenüber einer Oxidation ist (z. B. einem Edelmetall oder einem Quasi-Edelmetall, wie beispielsweise Silber (Ag), Gold (Au), Iridium (Ir), Nickel (Ni), Palladium (Pd), Platin (Pt) oder einer Legierung, die wenigstens eines der vorstehenden Metalle enthält), und die Metallschicht 304 wird vorzugsweise aus einem Metall gebildet, das relativ leicht oxidiert wird (z. B. Aluminium (Al), Hafnium (Hf), Niob (Nb), Tantal (Ta), Titan (Ti) oder einer Legierung, die wenigstens eines der vorstehenden Metalle enthält). Es ist anzumerken, dass die Beständigkeit gegenüber (oder die relative Leichtigkeit) einer Oxidation mit der thermodynamischen Bildungswärme (ΔHf) des Metalloxids grob korreliert ist, wobei Metalle, die leicht oxidiert werden, Oxide mit hohen negativen ΔHf-Werten aufweisen. Das Gate-Metall außerhalb des Grabens 202 wird später in dem Prozess entfernt. Gemäß einer exemplarischen Ausführungsform ist die erste Metallschicht 302 eine Schicht aus Pd, und die zweite Metallschicht 304 ist eine Schicht aus Ti, die beide z. B. unter Verwendung einer Elektronenstrahl- oder einer thermischen Verdampfung abgeschieden werden. Somit beinhaltet die Doppelschicht aus einem Gate-Metall in diesem Beispiel eine Ti-Schicht über einer Pd-Schicht.
  • Gemäß einer weiteren exemplarischen Ausführungsform wird/werden eine erste Metallschicht 302 und/oder eine zweite Metallschicht 304 aus mehreren Schichten und/oder einem Gemisch von Materialien gebildet. Lediglich als Beispiel kann die erste Metallschicht 302 aus einem geschichteten Stapel von Materialien gebildet werden, wobei jede Schicht ein Metall (oder eine Legierung aus mehreren Metallen) enthält, das relativ beständig gegenüber einer Oxidation ist (z. B. Ag, Au, Ir, Ni, Pd, Pt oder eine Legierung, die wenigstens eines der vorstehenden Metalle enthält, wie vorstehend beschrieben). In ähnlicher Weise kann die zweite Metallschicht 304 aus einem geschichteten Stapel von Materialien gebildet werden, wobei jede Schicht ein Metall (oder eine Legierung aus mehreren Metallen) enthält, das relativ leicht oxidiert werden kann (z. B. Al, Hf, Nb, Ta, Ti oder eine Legierung, die wenigstens eines der vorstehenden Metalle enthält, wie vorstehend beschrieben). Des Weiteren kann jede einzelne oder beide von der ersten Metallschicht 302 und der zweiten Metallschicht 304 aus mehreren Schichten von Materialien gebildet werden, die erste Metallschicht 302 kann aus mehreren Schichten von Materialien gebildet werden, während die zweite Metallschicht 304 ein einzelnes Material sein kann, oder umgekehrt. Ein Beispiel für eine derartige Konfiguration für ein geschichtetes Stapel-Gate ist in 16 dargestellt gezeigt.
  • Anschließend wird ein Lift-off-Prozess an der Struktur von 3 durchgeführt, um die Lift-off-Schablone und folglich das Gate-Metall außerhalb des Grabens zu entfernen. Siehe 4. 4 ist eine Querschnittdarstellung, die veranschaulicht, dass das Gate-Metall außerhalb des Grabens 202 entfernt wurde. Der Prozess zum Durchführen dieser Lift-off-Prozedur ist dem Fachmann bekannt und wird somit hierin nicht weiter beschrieben.
  • Anschließend wird eine Oxidation (z. B. eine thermische Oxidation) verwendet, um die obere Metallschicht zu oxidieren. In dem vorstehend bereitgestellten Beispiel ist die obere Metallschicht (die zweite Metallschicht 304) eine Schicht aus Ti. In dem Fall, in dem die zweite Metallschicht 304 eine Schicht aus Ti ist, resultiert die Oxidation der Schicht aus Ti in der Bildung einer Schicht aus Titanoxid (TiO2) über der ersten Metallschicht 302, z. B. Pd. Siehe 5. 5 ist eine Querschnittdarstellung, die veranschaulicht, dass eine thermische Oxidation dazu verwendet wurde, die zweite Metallschicht zu einer Metalloxidschicht 502 zu oxidieren (z. B. Ti in der Metall-Doppelschicht zu einer Schicht aus TiO2 zu oxidieren). Die Metalloxidschicht 502 dient als das Gate-Dielektrikum. Das in dieser Weise gebildete Gate-Dielektrikum befindet sich lokal an dem Gate. Und zwar dient in dem vorstehend angegebenen Beispiel der Pd/Ti-Doppelschicht die Schicht aus Pd als das untere Gate der Einheit, das in den Isolator 104 eingebettet ist, mit der Schicht aus TiO2 als dem Gate-Dielektrikum.
  • In einer alternativen Vorgehensweise (nicht gezeigt) kann eine einzelne leitfähige Metallschicht, z. B. aus Ti, abgeschieden und ein oberer Anteil (z. B. oben etwa 1 Prozent (%) bis etwa 10%) derselben oxidiert werden (mittels einer thermischen Oxidation). In dieser Weise kann der obere oxidierte Anteil als das Oxid-Gate-Dielektrikum dienen, während der nicht oxidierte Anteil als das untere Gate dient. Es ist erwähnenswert, dass die Vorgehensweise mit der Pd/Ti-Doppelschicht bevorzugt ist, da die Oxidation der Doppelschicht Pd/Ti säuberlich an der Pd/Ti-Grenzfläche aufhört.
  • Die in den 1 bis 5 veranschaulichten Schritte erzeugen ein lokales unteres Gate (das durch die erste Metallschicht 302 gebildet ist), das in dem Isolator 104 eingebettet ist. Gemäß einer exemplarischen Ausführungsform ist eine Oberseite des lokalen unteren Gates, das wie vorstehend beschrieben gebildet wird, eben mit einer Oberfläche des Isolators 104. Da die Oberflächen eben miteinander sind, ist die Oberseite des unteren Gates somit koplanar mit der Oberfläche des Isolators 104. Das Gate und der Isolator, die koplanar sind, stellen eine flache Oberfläche bereit, auf der das Kanalmaterial gebildet/abgeschieden werden kann (siehe nachstehend). Diese ebene Grenzfläche zwischen dem Gate und dem umgebenden Isolator dient dazu, das Kanalmaterial frei von jeglichen physischen Verformungen zu halten, wie beispielsweise Knicken oder Biegungen, die den Ladungsträgertransport nachteilig beeinflussen können.
  • Es ist erwähnenswert, dass die Oberseite des Gates in der Praxis aufgrund von Herstellungstoleranzen etwas höher oder etwas niedriger als die Oberfläche des Isolators 104 enden kann. Wenn die Abweichung zwischen den Oberflächen weniger als oder gleich etwa fünf Nanometer (nm) ist, werden die Oberflächen als im Wesentlichen koplanar gemäß den vorliegenden Lehren angesehen. Wenn im Einzelnen die Oberseite des Gates weniger als oder gleich etwa fünf nm höher als die Oberfläche des Isolators 104 ist, dann wird die Oberseite des Gates hierin als im Wesentlichen koplanar mit der Oberfläche des Isolators 104 angesehen. Wenn die Oberseite des Gates weniger als oder gleich etwa fünf nm niedriger als die Oberfläche des Isolators 104 ist, dann wird die Oberseite des Gates in ähnlicher Weise als im Wesentlichen koplanar mit der Oberseite des Isolators 104 angesehen.
  • Anschließend wird eine Schicht aus einem Nanostruktur-Material auf der Grundlage von Kohlenstoff, wie beispielsweise Graphen oder Kohlenstoff-Nanoröhren, über wenigstens einem Anteil des Gate-Dielektrikums gebildet (d. h. über etwas von dem Gate-Dielektrikum oder über dem gesamten Gate-Dielektrikum, während über nichts oder über etwas von dem angrenzenden Isolator). Siehe 6. 6 ist eine Querschnittdarstellung, die veranschaulicht, dass eine Schicht 602 aus Graphen oder Kohlenstoff-Nanoröhren über der Metalloxidschicht 502 gebildet wurde. Wenn die Schicht 602 eine Kohlenstoff-Nanoröhren-Schicht ist, können die Kohlenstoff-Nanoröhren unter Verwendung eines Abscheidungsprozesses, wie beispielsweise einer Rotationsbeschichtung, auf der Metalloxidschicht 502 abgeschieden werden. Wenn die Schicht 602 eine Graphen-Schicht ist, kann das Graphen mittels eines Schichttransfers auf der Metalloxidschicht 502 abgeschieden werden. In dieser Konfiguration dient ein Anteil 607 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht über dem unteren Gate als ein Kanal (Kanäle) der Einheit, während Anteile 608 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals als Source- und Drain-Bereiche der Einheit dienen. Es ist jedoch nicht notwendig, die Anordnung der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf lediglich über der Metalloxidschicht 502 zu beschränken. Lediglich als Beispiel kann die Schicht 602 über der Metalloxidschicht 502 und über wenigstens einem Anteil des Isolators 104 gebildet werden (nicht gezeigt).
  • Wie in 6 gezeigt, werden leitfähige Source- und Drain-Kontakte 604 und 606, die mit ”S” beziehungsweise ”D” bezeichnet sind, an der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals gebildet. Die Source- und Drain-Kontakte 604 und 606 erstrecken sich vorzugsweise nach außen lateral über das untere Gate hinaus über den Isolator 104. Gemäß einer exemplarischen Ausführungsform sind die Source- und Drain-Kontakte 604 und 606 Metallkontakte, die eines oder mehrere von Pt, Pd und Au enthalten, und werden mittels einer Elektronenstrahl- oder einer thermischer Verdampfung gebildet. Die Herstellung ist nunmehr vollständig. In der fertiggestellten Struktur der Einheit befindet sich das Gate-Dielektrikum (die Metalloxidschicht 502) lokal an dem unteren Gate, wie in 6 gezeigt.
  • Die 7 bis 10 veranschaulichen eine alternative selbstjustierte Vorgehensweise, bei der ein lokalisiertes Gate-Dielektrikum unter Verwendung der gleichen Lift-off-Schablone gebildet wird, die zum Strukturieren des leitfähigen Gates verwendet wird. Der Prozess beginnt hier gleich wie bei der vorstehend beschriebenen Ausführungsform, wobei ein Substrat 102 mit einer Schicht aus einem Isolator 104 darauf bereitgestellt wird (z. B. ein oxidiertes Si-Substrat) und ein Graben in dem Isolator strukturiert wird, z. B. durch eine Lift-off-Schablone 204 (wie vorstehend beschrieben). Siehe die 1 und 2.
  • Als nächstes wird, wie in 7 gezeigt, eine einzelne Schicht aus einem elektrisch leitfähigen Gate-Material anstelle einer Doppelschicht aus einem Gate-Metall flächendeckend auf die Struktur der Einheit (d. h. auf die Lift-off-Schablone 204) und in den Graben abgeschieden, gefolgt von einer Schicht aus einem Gate-Dielektrikum, das flächendeckend auf der Schicht aus dem Gate-Material abgeschieden wird. 7 ist eine Querschnittdarstellung, die veranschaulicht, dass ein elektrisch leitfähiges Gate-Material 702 auf die Lift-off-Schablone 204 und in den Graben 202 abgeschieden wurde und dass ein Gate-Dielektrikum-Material 704 auf dem Gate-Material 702 abgeschieden wurde. Das leitfähige Gate-Material 702 kann irgendeines jener Materialien sein, die in Verbindung mit der Beschreibung von 3 vorstehend erwähnt wurden (zum Beispiel Ag, Au, Ir, Ni, Pd, Pt, Al, Hf, Nb, Ta, Ti und/oder eine Legierung, die wenigstens eines der vorstehenden Metalle enthält). Im Allgemeinen kann (können) jegliches (jegliche) elektrisch leitfähige(n) Material(ien) verwendet werden, und das (die) spezielle(n) ausgewählte(n) Material(ien) kann (können) für p-Kanal- und n-Kanal-Einheiten unterschiedlich sein, um die Schwellenspannung entsprechend abzustimmen.
  • Geeignete Materialien für das Gate-Dielektrikum 704 beinhalten Siliciumdioxid und Metalloxide, sind jedoch nicht darauf beschränkt. Das Gate-Dielektrikum-Material kann mittels kollimiertem reaktivem Sputtern oder reaktiver Verdampfung bei Hintergrunddrücken abgeschieden werden, die niedrig genug sind, um die Abscheidung gerichtet zu halten (anstatt konform, da eine konforme Abscheidung die Seiten der Lift-off-Schablone beschichten und den Lift-off-Vorgang behindern würde). Der Lift-off-Vorgang des Gate-Dielektrikums kann jedoch sogar mit relativ konformen Prozessen für die Abscheidung eines Dielektrikums möglich sein, wie beispielsweise chemischer Gasphasenabscheidung (CVD), plasmaunterstützter CVD und atomarer Schichtabscheidung (ALD), wenn sich die dielektrische Schicht unzureichend bildet und/oder ihr eine mechanische Integrität auf den Seitenwänden der Lift-off-Schablone fehlt.
  • Als nächstes wird ein Lift-off-Prozess an der Struktur von 7 durchgeführt, um die Lift-off-Schablone 204 und folglich Anteile des leitfähigen Gate-Materials und des darüber liegenden Gate-Dielektrikum-Materials außerhalb des Grabens zu entfernen. Siehe 8. 8 ist eine Querschnittdarstellung, die veranschaulicht, dass das Gate-Material und das Gate-Dielektrikum-Material außerhalb des Grabens 202 entfernt wurden. Das Gate-Material und das Dielektrikum-Material, die nach dem Lift-off-Vorgang in dem Graben verbleiben, dienen als das untere Gate beziehungsweise als das Gate-Dielektrikum der Einheit.
  • Wie in 8 gezeigt, ist das Resultat das lokale untere Gate (das aus dem Gate-Material 702 gebildet ist), das in den Isolator 104 eingebettet ist. Gemäß einer exemplarischen Ausführungsform ist eine Oberseite des lokalen unteren Gates, das wie vorstehend beschrieben gebildet wurde, eben mit einer Oberfläche des Isolators 104. Da die Oberflächen eben miteinander sind, ist somit die Oberseite des unteren Gates koplanar mit der Oberfläche des Isolators 104. Es ist erwähnenswert, dass die Oberseite des Gates in der Praxis aufgrund von Herstellungstoleranzen etwas höher oder etwas niedriger als die Oberfläche des Isolators enden kann. Wenn die Abweichung zwischen den Oberflächen weniger als oder gleich etwa fünf nm ist, werden die Oberflächen als im Wesentlichen koplanar gemäß den vorliegenden Lehren angesehen. Wenn im Einzelnen die Oberseite des Gates weniger als oder gleich etwa fünf nm höher als die Oberfläche des Isolators 104 ist, dann wird die Oberseite des Gates hierin im Wesentlichen als koplanar mit der Oberfläche des Isolators 104 angesehen. Wenn die Oberseite des Gates weniger als oder gleich etwa fünf nm niedriger als die Oberfläche des Isolators 104 ist, dann wird die Oberseite des Gates in ähnlicher Weise hierin als im Wesentlichen koplanar mit der Oberfläche des Isolators 104 angesehen.
  • Wenn gewünscht, kann optional eine zusätzliche flächendeckende dielektrische Schicht 902 (flächendeckend) auf dem lokalisierten Gate-Dielektrikum 704 und dem Isolator 104 abgeschieden werden, um das Gate-Dielektrikum 704 zu ergänzen. Siehe 9. Allgemeiner kann ein mehrschichtiges Gate-Dielektrikum eingesetzt werden, in dem wenigstens eine Schicht desselben (in diesem Fall das Gate-Dielektrikum 704) selektiv auf das untere Gate abgeschieden wird. In ähnlicher Weise kann eine flächendeckende dielektrische Schicht auf dem lokalen Gate-Dielektrikum von 5 (d. h. der Metalloxidschicht 502) in der gleichen Weise gebildet werden, wie hierin beschrieben ist, um die Konfiguration von 9 mit dem mehrschichtigen lokalen/flächendeckenden Gate-Dielektrikum zu bilden. Wenngleich diese Konfiguration mit dem mehrschichtigen Gate-Dielektrikum in Verbindung mit 5 nicht explizit gezeigt ist, ist die Realisierung derselben die gleiche wie jene in 9 gezeigte und hier beschriebene.
  • Die Verwendung einer Konfiguration mit einem mehrschichtigen lokalen/flächendeckenden Gate-Dielektrikum kann vorteilhaft sein, wenn Gate-Dielektrika verwendet werden, die typischerweise flächendeckend abgeschieden werden, wie beispielweise Hafniumoxid (HfO2), die ohne die Anwesenheit einer Keimschicht oder einer benetzenden Schicht, wie beispielsweise eines chemischen Oxides, das zuerst auf dem Gate gebildet wird, nicht ohne Weiteres auf dem Gate nukleieren. Es ist anzumerken, dass ein Gate-Dielektrikum, wie beispielsweise HfO2, auf der Oberfläche des umgebenden Isolators typischerweise ohne Weiteres nukleiert.
  • Wenn eine Konfiguration mit einem mehrschichtigen lokalen/flächendeckenden Gate-Dielektrikum eingesetzt wird, kann die lokale Gate-Dielektrikum-Schicht 704 des mehrschichtigen Gate-Dielektrikums gemäß einer exemplarischen Ausführungsform ein thermisches oder ein schnelles thermisches Oxid, wie beispielsweise SiO2, oder ein Oxynitrid, wie beispielsweise Siliciumoxynitrid (SiOxNy) oder ein chemisches Oxid sein. Geeignete Materialien für eine flächendeckende dielektrische Schicht 902 des mehrschichtigen Gate-Dielektrikums beinhalten ein isolierendes Oxid eines Halbleiters (wie beispielsweise SiO2), ein isolierendes Nitrid eines Halbleiters, ein isolierendes Oxynitrid eines Halbleiters, ein isolierendes Oxid eines Metalls (wie beispielsweise TiO2, Aluminiumoxid (Al2O3) oder HfO2), ein isolierendes Nitrid eines Metalls, ein isolierendes Oxynitrid eines Metalls, ein isolierendes Metallsilicat oder einen geschichteten Stapel, der Schichten beinhaltet, die aus wenigstens einem der vorstehenden Materialien bestehen, sind jedoch nicht darauf beschränkt. Die Schicht 704 weist vorzugsweise eine Dicke von etwa 3 Ångström bis etwa 15 Ångström auf, z. B. von etwa 6 Ångstrom bis etwa 10 Ångstrom. Gemäß einer exemplarischen Ausführungsform beinhaltet die Schicht 902 ein chemisches Oxid, das bei nasschemischen Reinigungsvorgängen von Silicium gebildet wird, z. B. Reinigungsvorgängen von Silicium in H2O/NH4OH/H2O2 mit oder ohne O3. Wenn das untere Gate aus einer Pd/Ti-Doppelschicht, wie vorstehend beschrieben, oder aus einer Halbleiter-auf-Isolator(SOI)-Schicht gebildet wird, wie nachstehend beschrieben, kann zum Beispiel unter Verwendung einer thermischen Oxidation (siehe Beschreibung von 5 vorstehend) selektiv ein Gate-Dielektrikum aus einem Metalloxid oder einem isolierenden Oxid von einem Halbleiter (wie beispielsweise SiO2) gebildet werden. Dieses Dielektrikum dient als die erste dielektrische Schicht 704. Die erste dielektrische Schicht kann dann als eine Keimschicht oder eine benetzende Schicht für eine flächendeckende Abscheidung der zweiten dielektrischen Schicht 902 wirken, z. B. einem Metalloxid, wie beispielsweise HfO2, das mittels ALD abgeschieden wird. Die zweite (flächendeckende) Gate-Dielektrikum-Schicht 902, die in dieser Weise gebildet wird, ist auf dem lokalen Gate-Dielektrikum, d. h. der ersten dielektrischen Schicht 704, vorhanden und erstreckt sich lateral über wenigstens einen Anteil des Isolators 104 (wie in 9 gezeigt).
  • Anschließend wird eine Schicht 1002 aus einem Nanostruktur-Material auf der Grundlage von Kohlenstoff, wie beispielsweise Graphen oder Kohlenstoff-Nanoröhren, über wenigstens einem Anteil des Gate-Dielektrikums gebildet (über etwas des Gate-Dielektrikums oder über das gesamte Gate-Dielektrikum, während über nichts oder über etwas des angrenzenden Isolators). Aus 8 folgend ist 10A eine Querschnittdarstellung, die veranschaulicht, dass eine Schicht 1002 aus Graphen oder Kohlenstoff-Nanoröhren über dem Gate-Dielektrikum 704 gebildet wurde. Wenn die Schicht 1002 eine Kohlenstoff-Nanoröhren-Schicht ist, können die Kohlenstoff-Nanoröhren unter Verwendung eines Abscheidungsprozesses, wie beispielsweise einer Rotationsbeschichtung, auf dem Gate-Dielektrikum 704 abgeschieden werden. Wenn die Schicht 1002 eine Schicht aus Graphen ist, kann das Graphen unter Verwendung eines Schichttransfers auf dem Gate-Dielektrikum 704 abgeschieden werden. In dieser Konfiguration dient ein Anteil 1005 der Graphen- oder Kohlenstoff-Nanoröhren-Schicht über dem unteren Gate als ein Kanal (Kanäle) der Einheit, während Anteile 1007 der Graphen- oder Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals als Source- und Drain-Bereiche der Einheit dienen. Es ist jedoch nicht notwendig, die Anordnung der Graphen- oder Kohlenstoff-Nanoröhren-Schicht auf lediglich über dem Gate-Dielektrikum 704 zu beschränken. Lediglich als Beispiel kann die Schicht 1002 über dem Gate-Dielektrikum 704 und über wenigstens einem Anteil des Isolators 104 gebildet werden (nicht gezeigt).
  • Wie in 10A gezeigt, sind leitfähige Source- und Drain-Kontakte 1004 und 1006, die mit ”S” beziehungsweise ”D” bezeichnet sind, an der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht 1002 auf entgegengesetzten Seiten des Kanals ausgebildet. Die Source- und Drain-Kontakte 1004 und 1006 erstrecken sich vorzugsweise nach außen lateral über das untere Gate hinaus über den Isolator 104. Gemäß einer exemplarischen Ausführungsform sind die Source- und Drain-Kontakte 1004 und 1006 Metallkontakte, die eines oder mehrere von Pt, Pd und Au enthalten, und werden mittels einer Elektronenstrahl- oder einer thermischen Verdampfung gebildet. Die Herstellung ist nunmehr vollständig. In der fertiggestellten Struktur der Einheit, wie in 10A gezeigt, befindet sich das Gate-Dielektrikum lokal an dem unteren Gate.
  • Alternativ ist aus 9 folgend 10B eine Querschnittdarstellung, die veranschaulicht, dass eine Schicht 1008 aus Graphen oder Kohlenstoff-Nanoröhren über den mehrschichtigen Gate-Dielektrikum-Schichten 704/902 gebildet wurde. Wenn die Schicht 1008 eine Kohlenstoff-Nanoröhren-Schicht ist, können die Kohlenstoff-Nanoröhren unter Verwendung eines Abscheidungsprozesses, wie beispielsweise einer Rotationsbeschichtung, auf den mehrschichtigen Gate-Dielektrikum-Schichten 704/902 abgeschieden werden. Wenn die Schicht 1008 eine Schicht aus Graphen ist, kann das Graphen unter Verwendung eines Schichttransfers auf den mehrschichtigen Gate-Dielektrikum-Schichten 704/902 abgeschieden werden. In dieser Konfiguration dient ein Anteil 1013 der Graphen- oder Kohlenstoff-Nanoröhren-Schicht über dem unteren Gate als ein Kanal (Kanäle) der Einheit, während Anteile 1014 der Graphen- oder Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals als Source- und Drain-Bereiche der Einheit dienen. Es ist jedoch nicht notwendig, die Anordnung der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf lediglich über den mehrschichtigen Gate-Dielektrikum-Schichten 704/902 zu beschränken. Lediglich als Beispiel kann die Schicht 1008 über den mehrschichtigen Gate-Dielektrikum-Schichten 704/902 und über wenigstens einem Anteil des Isolators 104 gebildet werden (nicht gezeigt).
  • Wie in 10B gezeigt, sind leitfähige Source- und Drain-Kontakte 1010 und 1012, die mit ”S” beziehungsweise ”D” bezeichnet sind, an der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals ausgebildet. Die Source- und Drain-Kontakte 1010 und 1012 erstrecken sich vorzugsweise nach außen lateral über das untere Gate hinaus über den Isolator (d. h. die dielektrische Schicht 902). Gemäß einer exemplarischen Ausführungsform sind die Source- und Drain-Kontakte 1010 und 1012 Metallkontakte, die eines oder mehrere von Pt, Pd und Au enthalten, und werden mittels einer Elektronenstrahl- oder einer thermischen Verdampfung gebildet. Die Herstellung ist nunmehr vollständig. In der fertiggestellten Struktur der Einheit, wie in 10B gezeigt, befindet sich wenigstens eine Schicht des mehrschichtigen Gate-Dielektrikums lokal an dem unteren Gate.
  • In noch einer weiteren exemplarischen Ausführungsform wird ein lokales unteres Gate mittels Strukturieren aus einer flächendeckenden Schicht gebildet (im Vergleich zu dem vorstehenden Beispiel, bei dem ein Graben verwendet wird, um das Gate zu definieren), gefolgt von der Bildung eines Gate-Dielektrikums (flächendeckend oder lokalisiert) auf dem unteren Gate. Dieses Beispiel ist in den 11 bis 15C veranschaulicht gezeigt.
  • Die Ausgangsstruktur in diesem Beispiel ist vorzugsweise ein einkristalliner SOI-Wafer (wie beispielsweise ein Silicium-auf-Isolator-Wafer). Siehe 11. 11 ist eine Querschnittdarstellung, die eine Ausgangsstruktur für den Herstellungsprozess veranschaulicht, und zwar einen SOI-Wafer mit einer Schicht aus einem leitfähigen Material, z. B. einer SOI-Schicht 1102, die von einem Substrat 1104 (d. h. einem Silicium-Substrat) durch eine isolierende Schicht, z. B. ein vergrabenes Oxid (BOX) 1106, getrennt ist. Gemäß einer exemplarischen Ausführungsform ist die SOI-Schicht 1102 eine einkristalline SOI-Schicht mit einer Dicke von etwa 50 nm bis etwa 100 nm (wenngleich dickere oder dünnere SOI-Schichten möglich sind), und das BOX 1106 ist eine Schicht aus SiO2 mit einer Dicke von etwa 100 nm bis etwa 200 nm, z. B. etwa 150 nm. Die SOI-Schicht 1102 dient als das Gate-Material und wird dazu verwendet, das lokale untere Gate der Einheit zu bilden. Die Verwendung einer einkristallinen SOI-Schicht als dem Gate-Material ist vorteilhaft sowohl vom Gesichtspunkt des Bearbeitens, da die Technologie und die Infrastruktur für eine flache Grabenisolation (STI, Shallow Trench Isolation) fest etabliert sind, als auch vom Gesichtspunkt der Materialien, da SOI extrem glatt ist und ein qualitativ hochwertiges thermisches Oxid erzeugt (siehe nachstehend).
  • Die Leitfähigkeit der SOI-Schicht, die erforderlich ist, damit sie angemessen als das Gate-Material dient, kann durch Ionenimplantations- und Aktivierungs-Temper-Schritte erreicht werden, die dem Fachmann bekannt sind, wobei vorzugsweise Sorge getragen wird, die einkristalline Beschaffenheit des SOI-Gate-Bereichs zu bewahren, indem Implantationsbedingungen gewählt werden, die nicht die gesamte Dicke der SOI-Schicht amorphisieren. Eine gewisse Amorphisierung des SOI ist annehmbar, da die amorphisierten Bereiche während des Aktivierungs-Tempervorgangs zurück zu einkristallinem Silicium rekristallisieren, wenn etwas einkristallines Silicium verbleibt, um als ein Templat für das epitaxiale Neuwachstum zu wirken. Wenn jedoch die gesamte Dicke der SOI-Schicht amorphisiert wird, rekristallisiert die SOI-Schicht zu polykristallinem Silicium, von dem erwartet wird, dass es sowohl rauer als auch weniger leitfähig als das entsprechende einkristalline Material ist. Diese Ionenimplantations- und Aktivierungs-Temper-Schritte können vor oder nach einer Strukturierung der SOI-Schicht durchgeführt werden (siehe nachstehend).
  • Es ist jedoch nicht notwendig, in diesem Beispiel mit einem einkristallinen SOI-Wafer zu beginnen. Zum Beispiel kann mit einer nicht-einkristallinen Silicium-Schicht (wie beispielsweise dotiertem oder undotiertem polykristallinem Silicium) als der Schicht aus elektrisch leitfähigem Material auf einer isolierenden Schicht gestartet werden, wobei die Silicium-Schicht als das Gate-Material dient (nicht gezeigt). Allgemeiner ist es möglich, mit einer flächendeckenden oder strukturierten Schicht aus irgendeinem elektrisch leitfähigen Gate-Material auf einer isolierenden Schicht zu starten. Aus den vorstehend angegebenen Gründen ist ein SOI-Wafer jedoch bevorzugt, und die folgende Beschreibung fokussiert auf eine Ausführung auf der Grundlage eines SOI.
  • Als nächstes wird das Gate-Material, d. h. die SOI-Schicht in diesem Beispiel, strukturiert (d. h. in ausgewählten Gebieten entfernt). Das Resultat ist ein lokales unteres Gate. In diesem speziellen Beispiel auf der Grundlage eines SOI wird die lokale untere Gate-Schicht unter Verwendung von Techniken für eine flache Grabenisolation (STI) strukturiert, die ein Ätzen von Hohlräumen in den SOI-Wafer (um so einen oder mehrere Anteile der SOI-Schicht zu isolieren) und ein Füllen der Hohlräume mit einem dielektrischen Material beinhalten (siehe nachstehend). Es ist erwähnenswert, dass die Hohlräume ausreichend tief gemacht werden, um das BOX zu erreichen. Sie können jedoch tiefer gemacht werden, wenn so gewünscht. Zum Beispiel kann eine Isolation mit einem tieferen Graben für eine bessere elektrische Isolation zwischen benachbarten Einheiten bevorzugt sein. Demgemäß ist 12A eine Querschnittdarstellung, die veranschaulicht, dass Hohlräume 1202 gebildet wurden, die sich durch die leitfähige Materialschicht, d. h. die SOI-Schicht 1102, hindurch und in die isolierende Schicht, d. h. die BOX-Schicht 1106, hinein erstrecken. Das Resultat ist ein lokales unteres Gate 1203. Zum Vergleich, 12B ist eine Querschnittdarstellung, die veranschaulicht, dass Hohlräume 1204 gebildet wurden, die sich durch die leitfähige Materialschicht, d. h. die SOI-Schicht 1102, hindurch, durch die isolierende Schicht, d. h. die BOX-Schicht 1106 (der modifizierten BOX-Schicht wurde nun ein Bezugszeichen 1106a gegeben), hindurch und in einen Anteil des Substrats 1104 (dem modifizierten Substrat wurde nun das Bezugszeichen 1104a gegeben) hinein erstrecken. Das Resultat ist ein lokales unteres Gate 1205. Die Hohlräume 1202/1204 können unter Verwendung eines zeitlich festgelegten Ätzvorgangs gebildet werden, wie eines zeitlich festgelegten RIE-Vorgangs, wobei die Tiefe der Hohlräume durch die Länge der Zeitdauer des Ätzvorgangs gesteuert wird.
  • Wie bei STI-Prozessabläufen, die auf dem Fachgebiet bekannt sind, werden die Hohlräume dann mit einem dielektrischen Material gefüllt, z. B. einem Oxid. Das Dielektrikum kann unter Verwendung irgendeines geeigneten Abscheidungsprozesses in die Hohlräume abgeschieden werden und kann unter Verwendung eines Prozesses, wie beispielsweise eines chemisch-mechanischen Poliervorgangs (CMP), planarisiert werden (wenn gewünscht). Aus 12A folgend ist 13A eine Querschnittdarstellung, die veranschaulicht, dass die Hohlräume 1202 (die flacheren Hohlräume) mit einem Dielektrikum 1302 gefüllt wurden. Demgemäß ist 13B aus 12B folgend eine Querschnittdarstellung, die veranschaulicht, dass die Hohlräume 1204 (die tieferen Hohlräume) mit einem Dielektrikum 1304 gefüllt wurden. Als die Dielektrika 1302 und 1304 kann das gleiche Dielektrikum verwendet werden.
  • In jedem Fall ist das Resultat das lokale untere Gate 1203 beziehungsweise 1205, das in einen Isolator (Dielektrikum) eingebettet ist, wie in den 13A und 13B gezeigt. Gemäß einer exemplarischen Ausführungsform ist eine Oberseite des lokalen unteren Gates 1203 oder 1205, das wie vorstehend beschrieben gebildet wurde, eben mit einer Oberfläche des Isolators (d. h. des Dielektrikums 1302 oder 1304). Da die Oberflächen eben miteinander sind, ist die Oberseite des jeweiligen unteren Gates somit koplanar mit der Oberfläche des Isolators. Es ist erwähnenswert, dass die Oberseite des jeweiligen Gates in der Praxis aufgrund von Herstellungstoleranzen etwas höher oder etwas niedriger als die Oberfläche des Isolators enden kann. Wenn die Abweichung zwischen den Oberflächen weniger als oder gleich etwa fünf nm ist, werden die Oberflächen als im Wesentlichen koplanar gemäß den vorliegenden Lehren angesehen. Wenn im Einzelnen die Oberseite des jeweiligen Gates weniger als oder gleich etwa fünf nm höher als die Oberfläche des Isolators ist, dann wird die Oberseite des Gates hierin im Wesentlichen als koplanar mit der Oberfläche des Isolators angesehen. Wenn die Oberseite des jeweiligen Gates weniger als oder gleich etwa fünf nm niedriger als die Oberfläche des Isolators ist, dann wird die Oberseite des Gates in ähnlicher Weise hierin als im Wesentlichen koplanar mit der Oberfläche des Isolators angesehen.
  • Anschließend wird ein Gate-Dielektrikum über dem unteren Gate gebildet. Das Gate-Dielektrikum kann ein flächendeckendes Dielektrikum über dem unteren Gate und weiteren Oberflächen (d. h. wenigstens einem Anteil des Isolators, d. h. der Dielektrika 1302 oder 1304), ein lokales Dielektrikum lediglich über dem unteren Gate oder eine Kombination eines lokalen und eines flächendeckenden Dielektrikums sein. Zur einfachen Darstellung sind diese drei dielektrischen Konfigurationen in den 14A, 14B und 14C in Bezug auf die Ausführungsform (der 12A und 13A) mit einem flachen Hohlraum mit der Erkenntnis veranschaulicht, dass der gleiche Prozess ebenso auf die Variante (12B und 13B) mit einem tiefen Hohlraum anwendbar ist.
  • 14A ist eine Querschnittdarstellung, die veranschaulicht, dass ein Gate-Dielektrikum 1402 flächendeckend auf dem unteren Gate 1203 und auf wenigstens einem Anteil des Dielektrikums 1302 abgeschieden wurde (oder auf dem unteren Gate 1205 und auf wenigstens einem Anteil des Dielektrikums 1304 in dem Fall der Ausführungsform mit einem tiefen Hohlraum). Gemäß einer exemplarischen Ausführungsform ist das Gate-Dielektrikum 1402 ein isolierendes Oxid, Nitrid oder Oxynitrid eines Halbleiters oder eines Metalls, wie beispielsweise das Halbleiteroxid Siliciumdioxid (SiO2), das Metalloxid TiO2, Al2O3 oder HfO2, ein isolierendes Metallsilicat; oder ein geschichteter Stapel, der wenigstens eines dieser Materialien beinhaltet. Das Gate-Dielektrikum kann mittels irgendeiner auf dem Fachgebiet bekannten Technik abgeschieden werden, die physikalische Gasphasenabscheidung (PVD) (z. B. Sputtern und Verdampfung), CVD, plasma-unterstützte CVD und irgendeines dieser Verfahren kombiniert mit zusätzlichen Oxidationsschritten beinhaltet, jedoch nicht darauf beschränkt ist.
  • Eine zweite Option besteht darin, eine Konfiguration mit einem lokalen Gate-Dielektrikum zu verwenden. 14B ist eine Querschnittdarstellung, die veranschaulicht, dass ein Gate-Dielektrikum 1404 gebildet wurde, das sich lokal an dem unteren Gate 1203 befindet (oder an dem unteren Gate 1205 in dem Fall der Ausführungsform mit einem tiefen Hohlraum). In dieser exemplarischen Ausführungsform kann das Gate-Dielektrikum 1404 mittels einer thermischen oder chemischen Oxidation eines Anteils des unteren Gates gebildet werden. Diese Technik der thermischen Oxidation wurde in Verbindung mit der Beschreibung von 5 vorstehend beschrieben. In dem Beispiel von 5 wurde eine Pd/Ti-Doppelschicht verwendet. Hier wurde das untere Gate 1203 aus der SOI-Schicht gebildet und enthält somit Silicium. Ein oberer Anteil des unteren SOI-Gates 1203 kann daher oxidiert werden, um das Gate-Dielektrikum 1404 aus SiO2 zu bilden. Verfahren zum Oxidieren von Silicium, um geregelte Dicken von SiO2 zu bilden, sind dem Fachmann allgemein bekannt und werden somit hierin nicht weiter beschrieben. Eine alternative Weise, um eine Konfiguration mit einem lokalen Gate-Dielektrikum zu erreichen, erfolgt durch eine selektive Abscheidung.
  • Eine dritte Option besteht darin, ein lokales Gate-Dielektrikum zu bilden (wie zum Beispiel in 14B gezeigt) und dann ein flächendeckendes Gate-Dielektrikum über dem lokalen Gate-Dielektrikum zu bilden. Diese Konfiguration ist in 14C gezeigt. 14C ist eine Querschnittdarstellung, die ein Gate-Dielektrikum veranschaulicht, das aus zwei dielektrischen Schichten gebildet ist, einem Gate-Dielektrikum 1406, welches sich lokal an dem unteren Gate 1203 befindet (oder an dem unteren Gate 1205 in dem Fall der Ausführungsform mit einem tiefen Hohlraum), und einem flächendeckenden Gate-Dielektrikum 1408 über dem lokalen Dielektrikum 1406 und auf wenigstens einem Anteil des Dielektrikums 1302. In dieser exemplarischen Ausführungsform wird das lokale Gate-Dielektrikum 1406 in der gleichen Weise gebildet, wie in 14B gezeigt und vorstehend beschrieben, z. B. mittels einer thermischen Oxidation. Eine flächendeckende Gate-Dielektrikum-Schicht 1408 wird auf dem lokalen Dielektrikum 1406 unter Verwendung irgendeiner auf dem Fachgebiet bekannten Technik abgeschieden, die alle jene beinhaltet, die in Verbindung mit der flächendeckenden Gate-Dielektrikum-Schicht 1402 von 14A erwähnt wurden. Gemäß einer exemplarischen Ausführungsform ist das Gate-Dielektrikum 1406 ein isolierendes Oxid, wie beispielsweise SiO2, und das Gate-Dielektrikum 1408 ist ein Metalloxid.
  • Anschließend wird eine Schicht aus einem Nanostruktur-Material auf der Grundlage von Kohlenstoff, wie beispielsweise Graphen oder Kohlenstoff-Nanoröhren, auf dem Gate-Dielektrikum gebildet. Die verschiedenen Konfigurationen der 14A bis 14C, und zwar das flächendeckende Gate-Dielektrikum, das lokale Gate-Dielektrikum oder das mehrschichtige lokale/flächendeckende Gate-Dielektrikum nach der Bildung des Graphens oder der Kohlenstoff-Nanoröhren sind jeweils in den 15A bis 15C gezeigt. Im Einzelnen ist 15A eine Querschnittdarstellung, die veranschaulicht, dass eine Schicht 1502 aus Graphen oder aus Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums 1402 (von 14A, Konfiguration mit einem flächendeckenden Gate-Dielektrikum) gebildet wurde. Wenn die Schicht 1502 eine Kohlenstoff-Nanoröhren-Schicht ist, können die Kohlenstoff-Nanoröhren unter Verwendung eines Abscheidungsprozesses, wie beispielsweise einer Rotationsbeschichtung, auf dem Gate-Dielektrikum 1402 abgeschieden werden. Wenn die Schicht 1502 eine Schicht aus Graphen ist, kann das Graphen unter Verwendung eines Abscheidungsprozesses, wie beispielsweise CVD, auf dem Gate-Dielektrikum 1402 abgeschieden werden. In dieser Konfiguration dient ein Anteil 1505 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht über dem unteren Gate als ein Kanal (Kanäle) der Einheit, während Anteile 1507 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals als Source- und Drain-Bereiche der Einheit dienen.
  • Wie in 15A gezeigt, sind leitfähige Source- und Drain-Kontakte 1504 und 1506, die mit ”S” beziehungsweise ”D” bezeichnet sind, an der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals ausgebildet. Die Source- und Drain-Kontakte 1504 und 1506 erstrecken sich vorzugsweise nach außen lateral über das untere Gate hinaus über den Isolator (d. h. die dielektrische Schicht 1302). Gemäß einer exemplarischen Ausführungsform sind die Source- und Drain-Kontakte 1504 und 1506 Metallkontakte, die eines oder mehrere von Pt, Pd und Au enthalten, und werden mittels einer Elektronenstrahl- oder einer thermischen Verdampfung gebildet. Die Herstellung ist nunmehr vollständig.
  • 15B ist eine Querschnittdarstellung, die veranschaulicht, dass eine Schicht 1508 aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums 1404 (von 14B, Konfiguration mit einem lokalen Gate-Dielektrikum durch thermische Oxidation) gebildet wurde. Wenn die Schicht 1508 eine Kohlenstoff-Nanoröhren-Schicht ist, können die Kohlenstoff-Nanoröhren unter Verwendung eines Abscheidungsprozesses, wie beispielsweise einer Rotationsbeschichtung, auf dem Gate-Dielektrikum 1404 abgeschieden werden. Wenn die Schicht 1508 eine Schicht aus Graphen ist, kann das Graphen unter Verwendung eines Abscheidungsprozesses, wie beispielsweise CVD, auf dem Gate-Dielektrikum 1404 abgeschieden werden. In dieser Konfiguration dient ein Anteil 1511 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht über dem unteren Gate als ein Kanal (Kanäle) der Einheit, während Anteile 1513 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals als Source- und Drain-Bereiche der Einheit dienen. Es ist jedoch nicht notwendig, die Anordnung der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf lediglich über dem Gate-Dielektrikum 1404 zu beschränken. Lediglich als Beispiel kann die Schicht 1508 über dem Gate-Dielektrikum 1404 und über wenigstens einem Anteil des Dielektrikums 1302 gebildet werden (nicht gezeigt).
  • Wie in 15B gezeigt, sind leitfähige Source- und Drain-Kontakte 1510 und 1512, die mit ”S” beziehungsweise ”D” bezeichnet sind, an der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals ausgebildet. Die Source- und Drain-Kontakte 1510 und 1512 erstrecken sich vorzugsweise nach außen lateral über das untere Gate hinaus über den Isolator (d. h. das Dielektrikum 1302). Gemäß einer exemplarischen Ausführungsform sind die Source- und Drain-Kontakte 1510 und 1512 Metallkontakte, die eines oder mehrere von Pt, Pd und Au enthalten, und werden mittels einer Elektronenstrahl- oder einer thermischen Verdampfung gebildet. Die Herstellung ist nunmehr vollständig. In der fertiggestellten Struktur der Einheit, wie in 15B gezeigt, befindet sich das Gate-Dielektrikum lokal an dem unteren Gate.
  • 15C ist eine Querschnittdarstellung, die veranschaulicht, dass eine Schicht 1514 aus Graphen oder Kohlenstoff-Nanoröhren über wenigstens einem Anteil des Gate-Dielektrikums 1408 (von 14C, Kombination mit lokalem Gate-Dielektrikum/flächendeckendem Gate-Dielektrikum) gebildet wurde. Wenn die Schicht 1514 eine Kohlenstoff-Nanoröhren-Schicht ist, können die Kohlenstoff-Nanoröhren unter Verwendung eines Abscheidungsprozesses, wie beispielsweise einer Rotationsbeschichtung, auf dem Gate-Dielektrikum 1408 abgeschieden werden. Wenn die Schicht 1514 eine Schicht aus Graphen ist, kann das Graphen unter Verwendung eines Abscheidungsprozesses, wie beispielsweise CVD, auf dem Gate-Dielektrikum 1408 abgeschieden werden. In dieser Konfiguration dient ein Anteil 1517 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht über dem unteren Gate als ein Kanal (Kanäle) der Einheit, während Anteile 1519 der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals als Source- und Drain-Bereiche der Einheit dienen. Es ist jedoch nicht notwendig, die Anordnung der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf lediglich über dem Gate-Dielektrikum 1408 zu beschränken.
  • Wie in 15C gezeigt, sind leitfähige Source- und Drain-Kontakte 1516 und 1518, die mit ”S” beziehungsweise ”D” bezeichnet sind, an der Graphen- oder der Kohlenstoff-Nanoröhren-Schicht auf entgegengesetzten Seiten des Kanals ausgebildet. Die Source- und Drain-Kontakte 1516 und 1518 erstrecken sich vorzugsweise nach außen lateral über das untere Gate hinaus über den Isolator (die dielektrische Schicht 1408). Gemäß einer exemplarischen Ausführungsform sind die Source- und Drain-Kontakte 1516 und 1518 Metallkontakte, die eines oder mehrere von Pt, Pd und Au enthalten, und werden mittels einer Elektronenstrahl- oder einer thermischen Verdampfung gebildet. Die Herstellung ist nunmehr vollständig. In der fertiggestellten Struktur der Einheit, wie in 15C gezeigt, befindet sich das Gate-Dielektrikum lokal an dem unteren Gate.
  • Es ist anzumerken, dass die hierin beschriebenen Einheiten mit Kohlenstoff-Kanal und einem unteren Gate des Weiteren zusätzliche Elemente beinhalten können, wie beispielsweise obere Passivierungsschichten (z. B. um freigelegte Graphen- oder Kohlenstoff-Nanoröhren-Oberflächen vor einer Kontamination aus der Umgebung zu schützen) und obere Gates über oberen Gate-Dielektrika, die auf dem Kohlenstoff-Kanal aufgebracht werden (um eine Einheit mit einem Doppel-Gate herzustellen). Es ist außerdem anzumerken, dass die Einheiten mit einem Kohlenstoff-Kanal der vorliegenden Erfindung in Schaltkreisen einzeln oder in einer Vielzahl eingesetzt werden können und dass Schaltkreise, die wenigstens eine der Einheiten mit einem Kohlenstoff-Kanal beinhalten, des Weiteren eine oder mehrere Einheiten mit Nicht-Kohlenstoff-Kanälen beinhalten können.
  • Wie vorstehend beschrieben, kann es wünschenswert sein, während der Herstellung der vorliegenden Einheiten eine mehrschichtige Gate-Konfiguration zu bilden. Wie in Verbindung mit der Beschreibung von 3 vorstehend beschrieben, kann eine mehrschichtige Gate-Konfiguration zum Beispiel eine erste Metallschicht, die aus einem Metall oder Metallen oder einer Legierung derselben gebildet ist, das/die relativ beständig gegenüber einer Oxidation ist/sind, und eine zweite Metallschicht auf der ersten Metallschicht beinhalten, die aus einem Metall oder Metallen oder einer Legierung derselben gebildet ist, das/die relativ leicht oxidiert wird (werden). Jede von der ersten und der zweiten Metallschicht kann aus einer einzelnen Schicht gebildet sein, oder sowohl die erste als auch die zweite Metallschicht können, wie in 16 gezeigt, aus einem mehrschichtigen Stapel von Metallschichten bestehen (d. h. mit ”Schicht 1” bis ”Schicht 6” bezeichnet). In dieser exemplarischen Ausführungsform wird die erste Metallschicht aus einem Stapel von Metallschichten gebildet, wobei jede Schicht in dem Stapel aus einem Metall oder Metallen oder einer Legierung besteht, das/die relativ beständig gegenüber einer Oxidation ist/sind (zum Beispiel enthält jede Schicht, welche die erste Metallschicht bildet, Ag, Au, Ir, Ni, Pd, Pt oder eine Legierung, die wenigstens eines der vorstehenden Metalle enthält). Jede der Metallschichten kann unter Verwendung einer Elektronenstrahl- oder einer thermischen Verdampfung abgeschieden werden. In ähnlicher Weise ist die zweite Metallschicht aus einem Stapel aus Metallschichten gebildet, wobei jede Schicht in dem Stapel aus einem Metall oder Metallen besteht, das/die relativ leicht oxidiert wird/werden (zum Beispiel enthält jede Schicht, welche die zweite Metallschicht bildet, Al, Hf, Nb, Ta, Ti oder eine Legierung, die wenigstens eines der vorstehenden Metalle enthält). Jede der Metallschichten kann unter Verwendung einer Elektronenstrahl- oder einer thermischen Verdampfung abgeschieden werden. In dem in 16 gezeigten Beispiel sind die erste Metallschicht und die zweite Metallschicht jeweils aus einem Komposit aus drei Schichten gebildet. Dies ist lediglich ein Beispiel und es können mehr oder weniger Schichten eingesetzt werden. Zum Beispiel kann die erste Metallschicht, wie vorstehend beschrieben, aus mehreren Materialschichten gebildet sein, während die zweite Metallschicht ein einzelnes Material sein kann, und umgekehrt.

Claims (9)

  1. Verfahren zum Herstellen einer Transistor-Einheit, das die Schritte aufweist: Bereitstellen eines Wafers mit einer Schicht aus einem elektrisch leitfähigen Material auf einer isolierenden Schicht; Bilden von Hohlräumen in dem Wafer, um einen oder mehrere Anteile des leitfähigen Materials zu isolieren, wobei ein isolierter Anteil des leitfähigen Materials als ein lokales unteres Gate der Einheit dient; Füllen der Hohlräume mit einem Dielektrikum; Bilden eines Gate-Dielektrikums auf dem unteren Gate; Bilden eines Nanostruktur-Materials auf der Grundlage von Kohlenstoff über wenigstens einem Anteil des Gate-Dielektrikums, wobei ein Anteil des Nanostruktur-Materials auf der Grundlage von Kohlenstoff als ein Kanal der Einheit dient; und Bilden von leitfähigen Source- und Drain-Kontakten an einem oder mehreren Anteilen des Nanostruktur-Materials auf der Grundlage von Kohlenstoff auf entgegengesetzten Seiten des Kanals, die als Source- und Drain-Bereiche der Einheit dienen.
  2. Verfahren nach Anspruch 1, wobei die Schicht aus einem leitfähigen Material eine einkristalline Halbleiter-auf-Isolator-Schicht aufweist und die isolierende Schicht ein vergrabenes Oxid aufweist.
  3. Verfahren nach Anspruch 1, wobei die Schicht aus einem leitfähigen Material dotiertes polykristallines Silicium aufweist.
  4. Verfahren nach Anspruch 1, wobei sich die Hohlräume in die isolierende Schicht hinein erstrecken.
  5. Verfahren nach Anspruch 1, wobei sich die Hohlräume durch die isolierende Schicht hindurch erstrecken.
  6. Verfahren nach Anspruch 1, wobei sich das auf dem unteren Gate ausgebildete Gate-Dielektrikum lokal an dem unteren Gate befindet.
  7. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des Gate-Dielektrikums auf dem unteren Gate den Schritt aufweist: flächendeckendes Abscheiden eines Gate-Dielektrikum-Materials auf dem unteren Gate und auf wenigstens einem Anteil des Dielektrikums, das die Hohlräume füllt.
  8. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des Gate-Dielektrikums auf dem unteren Gate die Schritte aufweist: Bilden eines lokalen Gate-Dielektrikums auf dem unteren Gate; und Bilden eines flächendeckenden Gate-Dielektrikums auf dem lokalen Gate-Dielektrikum und wenigstens einem Anteil des Dielektrikums, das die Hohlräume füllt.
  9. Verfahren nach Anspruch 1, wobei der Schritt des Bildens des Gate-Dielektrikums auf dem unteren Gate den Schritt aufweist: Oxidieren eines oberen Anteils des unteren Gates, um ein Oxid-Dielektrikum zu bilden.
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