DE102017114953B4 - Verfahren zum herstellen einer halbleitervorrichtung - Google Patents

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Abstract

Verfahren zum Ausbilden einer Gatestruktur (120) für einen Gate-all-Around-Feldeffekttransistor, wobei das Verfahren umfasst:Anordnen einer Kohlenstoffnanoröhre, CNT, (100) über einem Substrat (200),Ausbilden von Verankerungsstrukturen (230) auf beiden Enden der über dem Substrat (200) angeordneten CNT,nachdem die Verankerungsstrukturen ausgebildet wurden, Aussparen eines Teils des Substrats (200) unter der CNT (100),nach dem Aussparen, Ausbilden einer Gatedielektrikumsschicht (110), die die CNT umschließt, und Ausbilden einer Gateelektrodenschicht (115) über der Gatedielektrikumsschicht, undEntfernen der CNT mit der Gatedielektrikumsschicht und der Gateelektrodenschicht vom Substrat, wodurch die Gatestruktur (120) ausgebildet wird.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft ein Verfahren zum Herstellen von integrierten Halbleiterschaltungen, und insbesondere eine Halbleitervorrichtung, die einen Gate-all-Around-Feldeffekttransistor (GAA-FET), der eine Kohlenstoffnanoröhre (Carbon Nanotube, CNT) verwendet, umfasst, und ein Verfahren zum Herstellen von dieser.
  • STAND DER TECHNIK
  • Da die Halbleiterindustrie zur Erzielung einer höheren Bauelementdichte, einer höheren Leistung und niedrigerer Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Herstellung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z.B. GAA-Strukturen. Niederdimensionale Materialien, die nicht auf Si basieren, sind vielversprechende Kandidaten für das Bereitstellen überlegener Elektrostatik (z.B. für Kurzkanaleffekte) und einer höheren Leistungsfähigkeit (z.B. einer geringeren Oberflächenstreuung). Kohlenstoffnanoröhren (CTNs) werden aufgrund ihrer hohen Ladungsträgerbeweglichkeit und einer im Wesentlichen eindimensionalen Struktur als ein solcher vielversprechender Kandidat betrachtet.
  • Die DE 10 2014 110 425 A1 betrifft eine Halbleitervorrichtung, welche ein Substrat umfasst und auf dem Substrat einen ersten Transistor, der einen ersten Kanalbereich aufweist, und einen zweiten Transistor, der einen zweiten Kanalbereich aufweist.
  • Die US 2016 / 0 211 259 A1 betrifft gestapelte Vorrichtungen und Schaltungen, wobei sich ein Halbleiterpfosten vertikal von einem Substrat aus erstreckt.
  • Die US 2008 / 0 230 853 A1 offenbart eine CNT-Struktur mit einem Gate-Dielektrikum und einer Gate-Elektrode.
  • Die US 2008 / 0 169 531 A1 lehrt das Ausbilden eines Grabens zur Ausrichtung von CNTs.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1A ist eine Querschnittsansicht eines GAA-FET gemäß Ausführungsformen der vorliegenden Offenbarung. 1B ist eine vergrößerte Querschnittsansicht, die dem Bereich A1 von 1A entspricht. 1C ist eine Querschnittsansicht des CTN-Abschnitts gemäß Ausführungsformen der vorliegenden Offenbarung. 1D ist eine Querschnittsansicht, die der Linie Y1-Y1 von 1A entspricht, und 1E ist eine Querschnittsansicht, die der Linie Y2-Y2 von 1A entspricht.
    • 2A, 2B, 2C, 2D, 2E, 2F, 2G, 2H, 2I, 2J, 2K, 2L und 2M veranschaulichen verschiedene Stufen eines sequentiellen Fertigungsprozesses von CNT-Gatestrukturen gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3A, 3B, 3C, 3D, 3E, 3F, 3G und 3H veranschaulichen verschiedene Stufen eines sequentiellen Fertigungsprozesses eines GAA-FET gemäß Ausführungsformen der vorliegenden Offenbarung.
    • 3I, 3J und 3K veranschaulichen verschiedene Anordnungen von CNT-Gatestrukturen in einem Graben gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
    • 4A, 4B, 4C, 4D, 4E, 4F, 4G, 4H, 4I, 4J, 4K, 4L, 4M, 4N, 4O, 4P, 4Q und 4R veranschaulichen verschiedene Stufen eines sequentiellen Fertigungsprozesses eines GAA-FET gemäß Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Es versteht sich, dass die nachstehende Offenbarung viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereitstellt. Konkrete Ausführungsformen oder Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängig sein. Des Weiteren kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Verschiedene Merkmale können der Einfachheit und Klarheit halber beliebig in verschiedenen Maßstäben gezeichnet sein. In den begleitenden Zeichnungen können einige Schichten/Merkmale zur Vereinfachung weggelassen sein.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden. Außerdem kann der Begriff „gefertigt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Außerdem können in dem nachfolgenden Fertigungsprozess eine oder mehrere zusätzliche Operationen in/zwischen den beschriebenen Operationen vorhanden sein und die Reihenfolge von Operationen kann geändert werden.
  • In einigen Ausführungsformen umfassen Halbleitervorrichtungen eine neuartige Struktur von Feldeffekttransistoren, die gestapelte Gate-all-Around-Kohlenstoffnanoröhren (GAA-CTNs) umfassen. Die Halbleitervorrichtungen umfassen ein Array von ausgerichteten CTNs mit einer sie umschließenden Gatedielektrikumsschicht und einer Gatedielektrikumsschicht. Die GAA-FETs mit CNTs können auf Logikschaltungen in einem fortgeschrittenen Technologieknoten angewendet werden. Jedoch führte ein Herstellen von CNT-basierten Vorrichtungen zu Problemen, wie z.B. einer Schwierigkeit, eine CNT-Dichte zu erhöhen, um einen höheren Strom zu erzielen, Verhindern von Wechselwirkungen zwischen den Röhren, die eine CNT-Leistungsfähigkeit in einer CNT-Bündelstruktur beeinträchtigen, und/oder Fehlen eines durchführbaren Herstellungsprozesses, um hochdichte GAA-CNTs in eine Schaltung zu integrieren. Die nachstehenden Ausführungsformen stellen einen GAA-FET unter Verwendung von CNTs und seinen Herstellungsprozess, der diese Probleme lösen kann, bereit.
  • 1A ist eine Querschnittsansicht von GAA-FETs gemäß Ausführungsformen der vorliegenden Offenbarung. 1B ist eine vergrößerte Querschnittsansicht, die dem Bereich A1 von 1A entspricht. 1C ist eine Querschnittsansicht des CTN-Abschnitts gemäß Ausführungsformen der vorliegenden Offenbarung. 1D ist eine Querschnittsansicht, die der Linie Y1-Y1 von 1A entspricht, und 1E ist eine Querschnittsansicht, die der Linie Y2-Y2 von 1A entspricht.
  • Die GAA-FETs werden über einem Substrat 10 angeordnet. Ein oder mehrere Gräben (siehe 305, in 3C gezeigt) wird/werden über dem Substrat 10 bereitgestellt, in dem/denen CNT-Strukturen 120 angeordnet werden. Der Graben weist Wände auf, die aus einer ersten Isolationsschicht 14 und einer zweiten Isolationsschicht 16 gefertigt werden. Der Graben weist eine Breite W11 in X-Richtung, eine Breite W12 in Y-Richtung und eine Tiefe D11 in Z-Richtung auf. Die Breite W11 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis ungefähr 2000 nm, und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 1000 nm. Die Breite W12 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 50 nm. Die Tiefe D11 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 200 nm und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 40 nm bis ungefähr 100 nm. Die zweite Isolationsschicht 16 ist fakultativ und wird in bestimmten Ausführungsformen nicht verwendet.
  • In einigen Ausführungsformen kann das Substrat 10 aus einem geeigneten Elementhalbleiter, wie z.B. Silizium, Diamant oder Germanium, einem geeigneten Legierungs- oder Verbindungshalbleiter, wie z.B. Gruppe-IV-Verbindungshalbleitern (Siliziumgermanium (SiGe), Siliziumkarbid (SiC), Siliziumgermaniumkarbid (SiGeC), GeSn, SiSn, SiGeSn), Gruppe-III-V-Verbindungshalbelitern (z.B. Galliumarsenid, Indiumgalliumarsenid (InGaAs), Indiumarsenid, Indiumphosphid, Indiumantimonid, Galliumarsenphosphid oder Galliumindiumphosphid), oder dergleichen gefertigt werden. Ein isolierendes Material, wie z.B. ein Glas, kann als das Substrat verwendet werden. Die erste Isolationsschicht 14 umfasst in einigen Ausführungsformen ein auf Siliziumoxid basierendes Material, wie z.B. SiO2 oder ein anderes geeignetes isolierendes Material, und die zweite Isolationsschicht 16 wird aus einem anderen Material als die erste Isolationsschicht 14 gefertigt und umfasst ein auf Siliziumnitrid basierendes Material, wie z.B. SiN oder ein anderes geeignetes isolierendes Material.
  • Die CNT-Strukturen 120 werden in dem Graben gestapelt und durch Verankerungsschichten 18 an beiden Enden der CNT-Strukturen 120 befestigt. Die Verankerungsschicht 18 umfasst eines oder mehrere, das/die aus der Gruppe ausgewählt wird/werden, die aus Polysilizium, amorphem Silizium, Siliziumoxid (SiO2), Siliziumnitrid (SiN) und Siliziumoxinitrid (SiON) oder einem beliebigen anderen geeigneten Material besteht. Die Verankerungsschicht 18 ist in einigen Ausführungsformen leitfähig, und in anderen Ausführungsformen ist sie isolierend. In einer Ausführungsform wird undotiertes Polysilizium als die Verankerungsschicht verwendet. Die Gesamtzahl der CNT-Strukturen 120 pro Graben liegt in einigen Ausführungsformen in einem Bereich von ungefähr 20 bis ungefähr 200.
  • Jede der CNT-Strukturen 120 umfasst eine Kohlenstoffnanoröhre (CNT) 100 als eine Kernstruktur, und weist einen oder mehrere Gateabschnitte, einen oder mehrere Source-/Drain-Abschnitte (S/D-Abschnitte) und Verankerungsabschnitte auf. An den Gateabschnitten und den Verankerungsabschnitten wird die CNT 100 durch eine Grenzflächenschicht 105 und eine Gatedielektrikumsschicht 110 umschlossen (wrapped). Außerdem wird die Gateelektrodenschicht 115 auf der Gatedielektrikumsschicht 110 ausgebildet.
  • Der Durchmesser der CNT 100 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 1,0 nm bis ungefähr 2,0 nm. Die Grenzflächenschicht 105 wird in einigen Ausführungsformen zum Beispiel aus SiO2 gefertigt und weist eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 1,5 nm auf. In anderen Ausführungsformen liegt die Dicke der Grenzflächenschicht 105 in einem Bereich von ungefähr 0,6 nm bis ungefähr 1,0 nm.
  • Die Gatedielektrikumsschicht 110 wird in einigen Ausführungsformen aus SiO2 gefertigt. In anderen Ausführungsformen umfasst die Gatedielektrikumsschicht 110 eine oder mehrere High-k-Dielektrikumsschichten, die eine Dielektrizitätskonstante aufweisen, die größer als jene von SiO2 ist. Zum Beispiel kann die Gatedielektrikumsschicht 110 eine oder mehrere Schichten eines Metalloxids oder eines Silikats von Hf, Al, Zr, Kombinationen davon und Mehrfachschichten davon umfassen. Andere geeignete Materialien umfassen La, Mg, Ba, Ti, Pb, Zr in Form von Metalloxiden, Metalllegierungsoxiden und Kombinationen davon. Beispielmaterialien umfassen MgOx, BaTixOy, BaSrxTiyOz, PbTiXOy, PbZrXTiyOZ, SiCN, SiON, SiN, Al2O3, La2O3, Ta2O3, Y2O3, HfO2, ZrO2, HfSiON, YGexOy, YSixOy und LaAlO3 und dergleichen. Die Gatedielektrikumsschicht kann aus unterschiedlichen Materialien für einen p-Kanal-FET und einen n-Kanal-FET gefertigt werden. In einigen Ausführungsformen wird die Gatedielektrikumsschicht 110 aus HfO2 für einen n-Kanal-FET gefertigt und sie wird aus Al2O3 für einen p-Kanal-FET gefertigt. Die Gatedielektrikumsschicht 110 weist in einigen Ausführungsformen eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 2,5 nm auf und weist in anderen Ausführungsformen eine Dicke in einem Bereich von ungefähr 1,0 nm bis ungefähr 2,0 nm auf.
  • Die Gateelektrodenschicht 115 umfasst ein oder mehrere leitfähige Materialien, die aus einer Gruppe ausgewählt werden, die W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr umfasst. In einigen Ausführungsformen umfasst die Gateelektrodenschicht 115 ein leitfähiges Material, das aus einer Gruppe von TiN, WN, TaN und Ru ausgewählt wird. Metalllegierungen, wie z.B. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta, können verwendet werden und/oder Metallnitride, wie z.B. WNx, TiNx, MoNx, TaNx und TaSixNy, können verwendet werden. In bestimmten Ausführungsformen wird TiN als die Gateelektrodenschicht 115 verwendet. Die Gateelektrodenschicht 115 weist in einigen Ausführungsformen eine Dicke in einem Bereich von ungefähr 0,5 nm bis ungefähr 5,0 nm auf, und sie weist in anderen Ausführungsformen eine Dicke in einem Bereich von ungefähr 0,8 nm bis ungefähr 1,5 nm auf.
  • Der Durchmesser der gesamten CNT-Struktur 120 des Gate-Abschnitts mit der CNT 100, der Grenzflächenschicht 105, der Gatedielektrikumsschicht 110 und der Gateelektrodenschicht 115 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5,0 nm bis ungefähr 15 nm.
  • In dem Graben stehen benachbarte CNT-Strukturen 120 in Kontakt miteinander an den Gateelektrodenschichten. Außerdem wird eine Gatekontaktschicht 50 in und über dem Graben und mit der Gateelektrodenschicht 115 in Kontakt ausgebildet. Die Gatekontaktschicht 50 umfasst ein oder mehrere leitfähige Materialien, wie z.B. W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. In bestimmten Ausführungsformen wird W als die Gatekontaktschicht 50 verwendet.
  • In den S/D-Abschnitten der CNT-Struktur 120 wird die CNT 100 nicht mit der Grenzflächenschicht 105, der Gatedielektrikumsschicht 110 und der Gateelektrodenschicht 115 abgedeckt. Die CNT 100 steht an dem S/D-Abschnitt mit einer in dem Graben ausgebildeten S/D-Elektrodenschicht 35 in Kontakt und ist durch sie umschlossen. Die S/D-Elektrodenschicht 35 umfasst ein oder mehrere leitfähige Materialien, wie z.B. W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. In bestimmten Ausführungsformen wird W als die S/D-Elektrodenschicht 35 verwendet.
  • In einigen Ausführungsformen wird eine erste Spacerschicht 30 zwischen der S/D-Elektrodenschicht 35 und dem Gatestapel (der Grenzflächenschicht 105, der Gatedielektrikumsschicht 110 und der Gateelektrodenschicht 115) und der Gatekontaktschicht 50 ausgebildet, um die S/D-Elektrodenschicht 35 von der Gateelektrodenschicht 115 und der Gatekontaktschicht 50 elektrisch zu isolieren. Die erste Spacerschicht 30 umfasst eines oder mehrere von Siliziumoxid (SiO2), Siliziumnitrid (SiN) und Siliziumoxinitrid (SiON) oder einem beliebigen anderen geeigneten Material, und weist in einigen Ausführungsformen eine Dicke in einem Bereich von ungefähr 1 nm bis ungefähr 10 nm auf, und in anderen Ausführungsformen weist sie eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 5 nm auf.
  • Außerdem wird in einigen Ausführungsformen eine dritte Isolationsschicht 20 auf der zweiten Isolationsschicht 16 und über einem Teil des Grabens ausgebildet. Die dritte Isolationsschicht 20 wird aus einem auf Siliziumoxid basierenden Material, wie z.B. SiO2, gefertigt. Außerdem werden in einigen Ausführungsformen eine erste Ätzstoppschicht (ESL) 40 und eine zweite ESL 55 über der dritten Isolationsschicht angeordnet. Die erste und die zweite ESL werden aus einem Siliziumnitrid-basierten Material, wie z.B. SiN, gefertigt.
  • Außerdem wird eine S/D-Kontaktschicht 60 derart ausgebildet, dass sie durch eine in dem Graben ausgebildete vierte Isolationsschicht 45 und die erste und die zweite ESL 40, 55 verläuft. Die S/D-Kontaktschicht steht mit der S/D-Elektrodenschicht 35 in Kontakt. Der obere Abschnitt der Gatekontaktschicht 50 verläuft durch die Verankerungsschicht 18, die dritte Isolationsschicht 20 und die erste und die zweite ESL 40, 55. Die vierte Isolationsschicht 45 wird aus einem auf Siliziumoxid basierenden Material, wie z.B. SiO2, gefertigt.
  • 2A bis 2M veranschaulichen verschiedene Stufen eines sequentiellen Fertigungsprozesses von CNT-Strukturen gemäß Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Operationen vor, während und nach den in 2A bis 2M dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Operationen ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Ausgestaltungen, Abmessungen, Prozesse und/oder Operationen, die jenen, die unter Bezugnahme auf 1A bis 1E beschrieben wurden, gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und die ausführliche Erläuterung kann weggelassen sein.
  • In 2A und 2B werden eine oder mehrere CNTs 100 über einem Substrat 200 angeordnet. In einigen Ausführungsformen wird eine Zwischenschicht 210 auf dem Substrat 200 ausgebildet und die CNTs 100 werden auf der Zwischenschicht 201 angeordnet. Das Substrat 200 ist in einigen Ausführungsformen ein Si-Substrat (oder ein Wafer). Die Zwischenschicht 210 wird aus einem oder mehreren von SiO2, SiN, SiON oder beliebigen anderen geeigneten Materialien gefertigt. In bestimmten Ausführungsformen wird SiN als die Zwischenschicht 210 verwendet.
  • Kohlenstoffnanoröhren können mithilfe verschiedener Verfahren, wie z.B. Bogenentladungs- oder Laserablationsverfahren, ausgebildet werden. Die ausgebildeten CNTs werden in einem Lösungsmittel, wie z.B. Natriumdodecylsulfat (SDS), dispergiert. Die CNTs können unter Verwendung verschiedener Verfahren, wie z.B. eines floatenden Verdampfungs-Selbstorganisierungsverfahrens (Floating Evaporative Self-Assembly Method), das in „Dosecontrolled, floating evaporative self-assembly and alignment of semiconducting carbon nanotubes from organic solvent“ (Y. Joo et al., Langmuir 30, 2460-3466 (2014)) oder „Quasiballistic carbon nanotube array transistors with current density exceeding Si and GaAs“ (G. J. Brady et al., Sci. Adv. 2106, 2-01801240, September, 2018), deren gesamte Inhalte hier durch Rückbezug aufgenommen sind, beschrieben ist, auf ein Substrat übertragen und auf ihm angeordnet werden. Andere Verfahren, die durch „Arrays of single-walled carbon nanotubes with full surface coverage for high-performance electronics“ (Q. Cao et al., Nature Nanotecnology, Bd. 7, Dezember 2012) oder „High-Performance Carbon Nanotube Field-Effect Transistors“ (M. Shulaker et al., IEDM 2014) beschrieben sind, können ebenfalls verwendet werden.
  • Nachdem die CNTs 100 auf die Zwischenschicht 210 unter Verwendung einer lithografischen Operation übertragen wurden, wird eine Fotolackstruktur 220, als eine Abdeckschicht, über einem mittleren Teil der über dem Substrat 200 angeordneten CNTs 100 ausgebildet. Endabschnitte der CNT 100 werden freigelegt, wie in 2C dargestellt. Die Breite W21 der Fotolackstruktur 220 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis ungefähr 2000 nm, und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 1000 nm. Dann werden die freigelegten Endabschnitte der CNT 100 durch Ätzen entfernt, wie in 2D dargestellt. Außerdem wird dann, wie in 2E dargestellt, die Fotolackstruktur 220 durch Trockenätzen und/oder ein Nassentfernen unter Verwendung eines organischen Lösungsmittels entfernt.
  • Anschließend werden Verankerungsstrukturen 230 auf beiden Enden der CNTs ausgebildet. Die Verankerungsstruktur 230 wird aus einem oder mehreren von SiO2, SiN, SiON oder beliebigen anderen geeigneten Materialien gefertigt. In bestimmten Ausführungsformen wird SiN für die Verankerungsstrukturen 230 verwendet. In bestimmten Ausführungsformen werden die Verankerungsstruktur 230 und die Zwischenschicht 210 aus demselben Material gefertigt, und in anderen Ausführungsformen werden die Verankerungsstruktur 230 und die Zwischenschicht 210 aus verschiedenen Materialien gefertigt. Eine flächendeckende Schicht des Materials für die Verankerungsstruktur 230 wird zum Beispiel mithilfe einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD) oder einer Atomlagenabscheidung (ALD) ausgebildet. Durch Verwenden von lithografischen und Ätzoperationen auf der flächendeckenden Schicht werden die Verankerungsstrukturen 230 ausgebildet. Endabschnitte von ungefähr 50 nm bis ungefähr 200 nm der Länge der CNTs werden durch die Verankerungsstrukturen 230 abgedeckt. In bestimmten Ausführungsformen werden die Verankerungsstrukturen 230 an Endabschnitten der CNTs 100 unter Verwendung von Verfahren, die von den beschriebenen Verfahren verschieden sind, ausgebildet. Die Breite (der Raum) W22 zwischen den Verankerungsstrukturen 230 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 50 nm bis ungefähr 2000 nm, und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 100 nm bis ungefähr 1000 nm.
  • Außerdem werden in einigen Ausführungsformen Fotolackstrukturen 240 derart ausgebildet, dass sie die CNT 100 freilegen und die Verankerungsabschnitte 230 und die verbleibenden Abschnitte der Zwischenschicht 210 abdecken, wie in 2G dargestellt.
  • Dann wird ein Teil der Zwischenschicht 210 unter der CNT 100 mithilfe einer geeigneter Ätzoperation entfernt, wie in 2H dargestellt. Wenn die Zwischenschicht 210 aus SiN gefertigt wird, kann H3PO4 als ein Ätzmittel verwendet werden, und wenn die Zwischenschicht 210 aus SiO2 gefertigt wird, kann verdünnte HF oder gepufferte HF als ein Ätzmittel verwendet werden. In einigen Ausführungsformen kann ein Trockenätzen verwendet werden, um die Zwischenschicht 210 zu entfernen.
  • Das Substrat 100 wird anschließend mithilfe einer geeigneten Ätzoperation ausgespart, wie in 2I dargestellt. Wenn das Substrat 100 ein Si-Substrat ist, kann KOH und/oder Tetramethylammoniumhydroxid (TMAH) als ein Ätzmittel verwendet werden. In einigen Ausführungsformen kann ein Trockenätzen verwendet werden, um das Substrat 100 auszusparen. Vor oder nach dem Aussparen des Substrats 100 werden die Fotolackstrukturen 240 entfernt.
  • Nachdem das Substrat 100 ausgespart wurde, wird eine Grenzflächenschicht 105 ausgebildet, um die CNT zu umschließen. Die Grenzflächenschicht 105 kann mithilfe von CVD, PVD oder ALD oder beliebigen anderen geeigneten Filmausbildungsverfahren ausgebildet werden. Außerdem wird eine Gatedielektrikumsschicht 110 anschließend ausgebildet, um die mit der Grenzflächenschicht 105 umschlossene CNT 100 zu umschließen. Die Gatedielektrikumsschicht 110 kann mithilfe von CVD, PVD oder ALD oder beliebigen anderen geeigneten Filmausbildungsverfahren ausgebildet werden. Anschließend wird eine Gateelektrodenschicht 115 ausgebildet, um die mit der Grenzflächenschicht 105 und der Gatedielektrikumsschicht 110 umschlossene CNT 100 zu umschließen. Die Gateelektrodenschicht 115 kann mithilfe von CVD, PVD, ALD, Elektroplattieren oder beliebigen anderen geeigneten Filmausbildungsverfahren ausgebildet werden. Wie in 2J dargestellt, werden in einigen Ausführungsformen die Grenzflächenschicht 105, die Gatedielektrikumsschicht 110 und/oder die Gateelektrodenschicht 115 ebenfalls auf den Verankerungsabschnitten 230 und/oder der Zwischenschicht 210 abgeschieden.
  • Dann wird die CNT 100 mit der Grenzflächenschicht 105, der Gatedielektrikumsschicht 100 und der Gateelektrodenschicht 115 von dem Substrat 100 getrennt, um die CNT-Strukturen 120 zu erzielen. In einigen Ausführungsformen wird eine mechanische Kraft angewendet, um die CNT-Strukturen 120 von dem Substrat zu entfernen, wie in 2K bis 2M dargestellt.
  • Wie in 2K dargestellt, wird das Substrat 200, auf dem die CNT 100 mit der Grenzflächenschicht 105, der Gatedielektrikumsschicht 100 und der Gateelektrodenschicht 115 ausgebildet wird, in eine Flüssigkeit 255, wie z.B. Wasser oder ein organisches Lösungsmittel, in einem Gefäß 250 eingetaucht. In einigen Ausführungsformen wird SDS als die Flüssigkeit 255 verwendet. Das Gefäß 250 wird dann in Wasser angeordnet und Ultraschallwellen werden angewendet, wie in 2K dargestellt.
  • Durch die Kraft der Ultraschallwellen werden die CNT-Strukturen 120 von dem Substrat 200 abgetrennt, wie in 2L dargestellt. Danach wird das Substrat 200 aus der Flüssigkeit 255 entfernt, wodurch die CNT-Strukturen 120 in der Flüssigkeit 255 verbleiben, oder die Flüssigkeit 255 mit den CNT-Strukturen 120 wird in einen anderen Behälter 260 überführt, wie in 2M dargestellt. Die Flüssigkeit 255 kann durch eine neue frische Flüssigkeit 265, die dieselbe Zusammensetzung oder eine von der Flüssigkeit 255 verschiedene Zusammensetzung aufweisen kann, in dem Gefäß 250 oder dem anderen Behälter 260 ersetzt werden. Mit den vorstehenden Operationen ist es möglich, „vorgefertigte“ CNT-Gatestrukturen 120 zu erzielen, die im Wesentlichen dieselbe Länge (z.B. 50 nm bis 2000 nm oder 100 nm bis 1000 nm). aufweisen. Die Variation (3a) der Länge beträgt weniger als ungefähr 5 % der mittleren Länge der CNT-Strukturen 120. Da jede der CNT-Gatestrukturen 120 mit der Gateelektrode und den darunterliegenden Schichten abgedeckt wird, besteht keine direkte Wechselwirkung oder kein direkter Kontakt zwischen CNTs 100, was Wechselwirkungen zwischen Röhren, welche die CNT-Leistungsfähigkeit in einer CNT-Bündelstruktur beeinträchtigen können, verhindern kann.
  • 3A bis 3K veranschaulichen verschiedene Stufen eines sequentiellen Fertigungsprozesses eines GAA-FET gemäß Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Operationen vor, während und nach den in 3A bis 3K dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Operationen ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Ausgestaltungen, Abmessungen, Prozesse und/oder Operationen, die jenen, die unter Bezugnahme auf 1A bis 2M beschrieben wurden, gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und die ausführliche Erläuterung kann weggelassen sein.
  • Wie in 3A dargestellt, wird eine erste Isolationsschicht 14, zum Beispiel eine SiO2-Schicht, über einem Substrat 10 ausgebildet. Die erste Isolationsschicht 14 kann durch thermische Oxidation oder CVD ausgebildet werden. Außerdem wird eine zweite Isolationsschicht 16, zum Beispiel eine SiN-Schicht, über der ersten Isolationsschicht 14 ausgebildet. Die zweite Isolationsschicht 16 kann mithilfe von CVD, PVD oder ALD ausgebildet werden. Die Dicke der ersten Isolationsschicht 14 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 15 nm bis ungefähr 150 nm, und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 30 nm bis ungefähr 70 nm. Die Dicke der zweiten Isolationsschicht 16 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 50 nm, und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm.
  • Dann wird, wie in 3B dargestellt, eine erste Maskenstruktur 300 über der zweiten Isolationsschicht 16 ausgebildet. In einigen Ausführungsformen wird die erste Maskenstruktur 300 aus einem mithilfe einer lithografischen Operation ausgebildeten Fotolack gefertigt, und sie ist in anderen Ausführungsformen eine Hartmaskenstruktur.
  • Durch Verwenden der Maskenstruktur 300 als einer Ätzmaske werden die erste und die zweite Isolationsschicht einem Grabenätzen unterzogen, um einen Graben 305 auszubilden, wie in 3C dargestellt. Die Breite W31 des Grabens 305 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm, und sie liegt in anderen Ausführungsformen in einem Bereich von ungefähr 20 nm bis ungefähr 50 nm. Nach dem Grabenätzen wird die erste Maskenstruktur 300 entfernt. In einigen Ausführungsformen können mehrere Gräben über dem Substrat 10 ausgebildet werden. In der vorliegenden Ausführungsform ist zu Erläuterungszwecken lediglich ein Graben dargestellt.
  • In einigen Ausführungsformen wird eine zum Beispiel aus SiO2 gefertigte isolierende Linerschicht 12 fakultativ an der Unterseite des Grabens auf dem Substrat 10 ausgebildet. Die Linerschicht 12 kann in einigen Ausführungsformen durch Einstellen einer Ätzzeit beim Grabenätzen der ersten Isolationsschicht, so dass eine dünne Schicht der ersten Isolationsschicht 14 als die isolierende Linerschicht 12 verbleibt, ausgebildet werden. Die Linerschicht 12 kann in anderen Ausführungsformen durch thermische Oxidation des Substrats 10 oder andere geeignete Verfahren zum Ausbilden von Filmen ausgebildet werden. Die Linerschicht 12 kann in manchen der Figuren der Einfachheit halber weggelassen sein.
  • In einigen Ausführungsformen weist das Substrat 10 eine Flächenisolationsschicht auf und die erste Isolationsschicht 14 wird auf der Flächenisolationsschicht ausgebildet. In einem solchen Fall wird die Flächenisolationsschicht an der Unterseite des Grabens freigelegt und als die isolierende Linerschicht 12 verwendet. Die Flächenisolationsschicht kann SiO2, SiN, SiON oder beliebige andere geeignete isolierende Materialien sein.
  • Nachdem der Graben 305 ausgebildet wurde, werden CNT-Strukturen 120 in dem Graben und über der zweiten Isolationsschicht 16 angeordnet, wie in 3D dargestellt. Wie vorstehend dargestellt, werden CNT-Strukturen 120 vorbereitet und in der Flüssigkeit 255 oder 265 dispergiert. Die Flüssigkeit mit der CNT-Struktur 120 wird auf das Substrat 10 mit dem Graben 305 ausgegeben und darauf mithilfe von Rotation aufgeschichtet. Nach einigen Stunden sind die CNT-Strukturen 120 in dem Graben mithilfe der Schwerkraft abgeschieden. Dann wird die Flüssigkeit (das Lösungsmittel) durch Verdampfen oder Blasen von Luft entfernt, wodurch die CNT-Strukturen 120 belassen werden, wie in 3D dargestellt.
  • In einigen Ausführungsformen werden die Innenwände (Seitenwände und die untere Wand) des Grabens 305 mit einem geeigneten Material oberflächenbehandelt, um eine selektive Abscheidung der CNT-Strukturen 120 in dem Graben zu verbessern. Die Oberflächenbehandlung kann in einigen Ausführungsformen die Innenwände hydrophob gestalten.
  • In einigen Ausführungsformen wird ein selektives Anordnungsverfahren durchgeführt. Das selektive Anordnungsverfahren basiert auf einem Ionenaustausch zwischen einer funktionellen Oberflächenmonoschicht und einem Tensid, das die Kohlenstoffnanoröhren umschließt, in wässrigen Lösungen. Eine starke elektrostatische Wechselwirkung zwischen der Oberflächenmonoschicht und dem Nanoröhren-Tensid führt zur Anordnung einzelner Nanoröhren mit einer ausgezeichneten Selektivität. Die Oberflächenmonoschicht wird zum Beispiel aus 4-(N-Hydroxycarboxamido)-l-Methylpyridiniumjodid-Molekülen (NMPI) gebildet, die aus handelsüblichem Methylisonicotinat synthetisiert wurden. Die Monoschicht enthält eine Hydroxamsäure-Endgruppe, die sich bekannterweise auf einer Metalloxidschicht selbstorientiert, was als Linerschicht 12 verwendet werden kann. Das Anion von NMPI (das heißt Iodid) wird mit dem anionischen Tensid, das die CNT-Strukturen umschließt (einem anionischen Tensid Natriumdodecylsulfat, SDS) ausgetauscht, was zu einer starken Coulomb-Anziehung zwischen dem negativ geladenen Tensid und der positiv geladenen Monoschicht führt. Mithilfe dieses Verfahrens können die CNT-Strukturen 120 in dem Graben angeordnet werden.
  • Als Nächstes wird, wie in 3E dargestellt, eine Planarisierungsoperation, wie z.B. eine Rückätzoperation oder eine chemisch-mechanische Polieroperation (CMP) durchgeführt, wodurch die CNT-Strukturen 120, die auf der oberen Fläche der zweiten Isolationsschicht 16 angeordnet sind, entfernt werden, wie in 3E und 3F dargestellt. 3F ist eine (obere) Draufsicht von 3E. Da die Länge L31 in X-Richtung des Grabens derart eingestellt wird, dass sie ein wenig größer ist als die Länge der CNT-Strukturen 120, zum Beispiel ungefähr das 1,05- bis 1,2-fache der Länger der CNT-Strukturen 120 beträgt, können die CNT-Strukturen 120 angeordnet werden, wie in 3E und 3F dargestellt.
  • Anschließend wird eine Verankerungsschicht 18 um die CNT-Strukturen 120 im Inneren des Grabens 305 und über der zweiten Isolationsschicht 16 abgeschieden, wie in 3G dargestellt, und eine Planarisierungsoperation, wie z.B. eine Rückätzoperation oder eine CMP-Operation, wird durchgeführt, um ein überschüssiges Material der Verankerungsschicht 18 zu entfernen, wie in 3H dargestellt. Die Verankerungsschicht 18 kann mithilfe von CVD, PVD oder ALD oder beliebigen anderen geeigneten Filmausbildungsverfahren ausgebildet werden. In einigen Ausführungsformen kann die zweite Isolationsschicht 16 als eine Ätzstoppschicht in der CMP-Operation wirken, und in anderen Ausführungsformen wird die zweite Isolationsschicht 16 mithilfe von CMP entfernt.
  • 3I, 3J und 3K veranschaulichen verschiedene Anordnungen der CNT-Strukturen 120 in einem Graben gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung.
  • In 3I werden die CNT-Strukturen 120 in dem Graben angeordnet, um eine Matrix im X-Y-Querschnitt zu bilden. Eine der CNT-Strukturen 120, die in dem mittleren Abschnitt im X-Y-Querschnitt angeordnet ist, steht mit vier benachbarten CNT-Strukturen 120 in Kontakt.
  • In 3K werden die CNT-Strukturen 120 in dem Graben angeordnet, um einen dicht gepackten Zustand (eine hexagonale dichtest gepackte Struktur) im X-Y-Querschnitt zu bilden. Eine der CNT-Strukturen 120, die in dem mittleren Abschnitt im X-Y-Querschnitt angeordnet ist, steht mit sechs benachbarten CNT-Strukturen 120 in Kontakt.
  • In 3J werden die CNT-Strukturen 120 in dem Graben willkürlich angeordnet. Eine der CNT-Strukturen 120 steht möglicherweise mit keiner benachbarten CNT-Struktur 120 in Kontakt, und eine andere der CNT-Strukturen 120 kann mit 1, 2, 3, 4, 5 und/oder 6 benachbarten CNT-Strukturen 120 in Kontakt stehen.
  • In einer von 3I bis 3J liegt in einigen Ausführungsformen die Gesamtzahl der CNT-Strukturen 120 pro Graben in einem Bereich von ungefähr 20 bis ungefähr 200.
  • 4A bis 4S veranschaulichen verschiedene Stufen eines sequentiellen Fertigungsprozesses eines GAA-FET gemäß Ausführungsformen der vorliegenden Offenbarung. Es versteht sich, dass für zusätzliche Ausführungsformen des Verfahrens zusätzliche Operationen vor, während und nach den in 4A bis 4S dargestellten Prozessen vorgesehen werden können, und einige der nachstehend beschriebenen Operationen ersetzt oder eliminiert werden können. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. Materialien, Ausgestaltungen, Abmessungen, Prozesse und/oder Operationen, die jenen, die unter Bezugnahme auf 1A bis 3K beschrieben wurden, gleich oder ähnlich sind, können in den nachstehenden Ausführungsformen verwendet werden und die ausführliche Erläuterung kann weggelassen sein.
  • Nachdem die Struktur von 3H ausgebildet wurde, wird eine dritte Isolationsschicht 20 über der Struktur von 3H ausgebildet. Die dritte Isolationsschicht 20 kann mithilfe von CVD, PVD oder ALD oder beliebigen anderen geeigneten Filmausbildungsverfahren ausgebildet werden. Außerdem wird eine Hartmaskenschicht 400 über der dritten Isolationsschicht 20 ausgebildet. Die Hartmaskenschicht 400 wird in einigen Ausführungsformen aus einem auf Siliziumnitrid basierenden Material, wie z.B. SiN, gefertigt. Die Dicke der dritten Isolationsschicht 20 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 10 nm bis ungefähr 100 nm. Die Dicke der Hartmaskenschicht 400 liegt in einigen Ausführungsformen in einem Bereich von ungefähr 5 nm bis ungefähr 50 nm. Danach wird eine Maskenstruktur 405 über der Hartmaskenschicht 400 ausgebildet, wie in 4A dargestellt. Die Maskenstruktur 405 ist eine Fotolackstruktur, die mithilfe einer lithografischen Operation ausgebildet wird und eine oder mehrere Öffnungen aufweist, die S/D-Gebieten (S/D-Gebieten) entsprechen.
  • Dann werden, wie in 4B dargestellt, die Hartmaskenschicht 400 und die dritte Isolationsschicht 20 durch Trockenätzen unter Verwendung der Maskenstruktur 405 als einer Ätzmaske strukturiert. Dann wird die strukturierte Maske 405 entfernt. Durch dieses Ätzen wird die Verankerungsschicht 18 teilweise freigelegt.
  • Anschließend wird die Verankerungsschicht 18 durch Trockenätzen unter Verwendung der strukturierten Hartmaskenschicht 400 (und der strukturierten dritten Isolationsschicht 20) als einer Ätzmaske geätzt, um S/D-Räume 415 zu bilden, wie in 4C dargestellt. Außerdem werden die Gateelektrodenschicht 115, die Gatedielektrikumsschicht 110 und die Grenzflächenschicht 105 der CNT-Struktur in dem S/D-Gebiet durch Trocken- und/oder Nassätzen entfernt, wodurch die CNTs 100 in den S/D-Räumen 415 freigelegt werden. In einigen Ausführungsformen wird die Grenzflächenschicht 105 durch Gasphasenätzen entfernt.
  • Nachdem die CNTs 100 in den S/D-Räumen 415 freigelegt wurden, wird eine erste Spacerschicht 30 selektiv auf Seitenenden des Gatestapels (der Grenzflächenschicht 105, der Gatedielektrikumsschicht 110 und der Gateelektrodenschicht 115) ausgebildet, wie in 4D dargestellt. Eine erste Spacerschicht 30 wird auf Seitenwänden der dritten Isolationsschicht 20 und der Hartmaskenschicht 400 ausgebildet, aber sie wird nicht im Wesentlichen auf den freigelegten CNTs 100 abgeschieden. Die erste Spacerschicht 30 kann durch ALD ausgebildet werden. Da in einigen Ausführungsformen die Fläche von CNTs 100 hydrophob ist, indem sie insbesondere eine ideale Oberfläche ohne freie Bindungen aufweisen, absorbiert die Oberfläche von CNTs 100 nicht die Oxidationsvorstufe in den ALD-Prozessen, wie z.B. H20. Daher verbleiben, wie in 4D dargestellt, die meisten der CNTs 100 freigelegt.
  • Danach wird eine S/D-Elektrodenschicht 35 in den S/D-Räumen und über der oberen Fläche der ersten Spacerschicht 30 abgeschieden, wie in 4E dargestellt, und eine Planarisierungsoperation, wie z.B. CMP, wird durchgeführt, um überschüssiges Material zu entfernen, wie in 4F dargestellt. Die S/D-Elektrodenschicht 35 kann mithilfe von CVD, PVD, ALD, Elektroplattieren oder beliebigen anderen geeigneten Verfahren zum Ausbilden von leitfähigen Filmen ausgebildet werden. Außerdem werden in einigen Ausführungsformen eine oder mehrere zusätzliche Planarisierungsoperationen, wie z.B. CMP, durchgeführt, um den oberen Abschnitt der ersten Spacerschicht 30, die Hartmaskenschicht 400 und einen Teil der dritten Isolationsschicht 20 zusammen mit einem oberen Abschnitt der S/D-Elektrodenschicht 35 zu entfernen, wie in 4G dargestellt. Nach dieser (diesen) Planarisierungsoperation(en) liegt in einigen Ausführungsformen die Dicke der dritten Isolationsschicht 20 über der zweiten Isolationsschicht 20 in einem Bereich von ungefähr 10 nm bis ungefähr 40 nm.
  • Wie in 4H dargestellt, wird der obere Abschnitt der S/D-Elektrodenschicht 35 weiter durch geeignetes Ätzen ausgespart, um eine Aussparung 420 zu bilden. In einigen Ausführungsformen wird die CNT 100 von mindestens einer der CNT-Strukturen 120, die an dem obersten Abschnitt angeordnet ist, ebenfalls weggeätzt, und daher werden Stücke von CNTs, die nicht als ein GAA-FET wirken, ausgebildet.
  • Dann wird, wie in 4I dargestellt, eine erste Ätzstoppschicht (ESL) 40 auf der ausgesparten S/D-Elektrodenschicht 35 und auf der ersten Spacerschicht 30 ausgebildet. Außerdem wird eine vierte Isolationsschicht 45 auf der ersten ESL 40 und über der Aussparung 420 ausgebildet, wie in 4J dargestellt, und eine Planarisierungsoperation, wie z.B. CMP, wird durchgeführt, um überschüssiges Material der vierten Isolationsschicht 45 zu entfernen, wodurch die Struktur von 4K erzielt wird.
  • Nachdem die Aussparung 420 mit der vierten Isolationsschicht 45 gefüllt wurde, wird eine Maskenstruktur 425 über der Struktur von 4K ausgebildet. Die Maskenstruktur 425 ist eine Fotolackstruktur, die eine oder mehrere Öffnungen aufweist, die einem oder mehreren Gatekontaktabschnitten entsprechen. Durch Verwenden der Maskenstruktur 425 als einer Ätzmaske, werden die erste ESL 40 und die dritte Isolationsschicht 20 geätzt, um eine oder mehrere Öffnungen 430 auszubilden, wie in 4L dargestellt. Dann wird die Maskenschicht 425 entfernt.
  • Außerdem wird die Verankerungsschicht 18 durch die Öffnungen 430 zu der Unterseite des Grabens geätzt, wodurch eine oder mehrere Gateöffnungen 435 ausgebildet werden, wie in 4M dargestellt.
  • Nach dem die Gateöffnungen 435 ausgebildet wurden, wird eine Gatekontaktschicht 50 in und über den Gateöffnungen 435 ausgebildet, wie in 4N dargestellt, und eine Planarisierungsoperation, wie z.B. CMP, wird durchgeführt, um überschüssiges Material der Gatekontaktschicht 50 zu entfernen, wodurch die Struktur von 4O erzielt wird.
  • Anschließend wird eine zweite ESL 55 auf der Struktur von 4O, zum Beispiel mithilfe von CVD, ausgebildet, und ferner wird eine fünfte Isolationsschicht 435, zum Beispiel mithilfe von CVD, ausgebildet, wie in 4P dargestellt. Die fünfte Isolationsschicht 435 wird in einigen Ausführungsformen zum Beispiel aus SiO2 gefertigt und weist eine Dicke in einem Bereich von ungefähr 30 nm bis ungefähr 100 nm auf.
  • Nachdem die fünfte Isolationsschicht 435 ausgebildet wurde, wird eine Maskenstruktur 440 über der Struktur von 4P ausgebildet. Die Maskenstruktur 440 ist eine Fotolackstruktur, die eine oder mehrere Öffnungen aufweist, die den S/D-Elektroden entsprechen. Durch Verwenden der Maskenstruktur 440 als einer Ätzmaske, werden die fünfte Isolationsschicht 435, die zweite ESL 55, die vierte Isolationsschicht 45 und die erste ESL 30 geätzt, um eine oder mehrere Öffnungen 445 auszubilden, wie in 4Q dargestellt. Dann wird die Maskenschicht 440 entfernt.
  • Nachdem die Öffnungen 445 ausgebildet wurden, wird eine S/D-Kontaktschicht 60 in und über den Öffnungen 445 ausgebildet, wie in 4R dargestellt, und eine Planarisierungsoperation, wie z.B. CMP, wird durchgeführt, um überschüssiges Material der S/D-Kontaktschicht 60 zu entfernen, wodurch die Struktur von 4S erzielt wird.
  • Anschließend werden weitere CMOS-Prozesse durchgeführt, um verschiedene Merkmale, wie z.B. zusätzliche dielektrische Zwischenschichten, Kontakte/Durchkontaktierungen, Verbindungsmetallschichten und Passivierungsschichten usw., auszubilden.
  • Es versteht sich, dass nicht alle Vorteile hier notwendigerweise besprochen wurden, kein besonderer Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist, und andere Ausführungsforme oder Beispiele andere Vorteile bieten können.
  • Zum Beispiel werden in der vorliegenden Offenbarung „vorgefertigte“ CNT-Gate-all-Around-Strukturen vorbereitet, um eine Austrittsarbeitssteuer- und Passivierungsstrukturen über CNTs bereitzustellen, um Schäden an CNTs während nachfolgender FET-Herstellungsprozesse zu vermeiden. Da die „vorgefertigte“ CNT-Strukturen auf den (die) vordefinierten Graben (Gräben) auf dem Substrat übertragen werden, ist es möglich, die CNTs mit einer hohen Dichte auszurichten, was zu einer hochdichten Struktur mit Charakteristiken eines hohen Einschaltstroms führt. Außerdem können die „vorgefertigten“ CNT-Gate-all-Around-Strukturen eine Leistungsverschlechterung vermeiden, die mit CNT-Bündelungsproblemen assoziiert sind, die durch eine Wechselwirkung zwischen CNTs verursacht werden.
  • Gemäß einem Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Ausbilden einer Gatestruktur für einen Gate-all-Around-Feldeffekttransistor eine Kohlenstoffnanoröhre (CNT) über einem Substrat angeordnet. Verankerungsstrukturen werden auf beiden Enden der über dem Substrat angeordneten CNT ausgebildet. Nachdem die Verankerungsstrukturen ausgebildet wurden, wird ein Teil des Substrats unter der CNT ausgespart. Nachdem das Substrat ausgespart wurde, wird eine Gatedielektrikumsschicht ausgebildet, die die CNT umschließt, und eine Gateelektrodenschicht wird über der Gatedielektrikumsschicht ausgebildet. Die CNT mit der Gatedielektrikumsschicht und der Gateelektrodenschicht wird vom Substrat entfernt, wodurch die Gatestruktur ausgebildet wird. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Substrat eine Zwischenschicht, die auf dem Substrat ausgebildet wird, und die CNT, die auf der Zwischenschicht angeordnet wird. Das Aussparen umfasst ein Entfernen der Zwischenschicht und ein Ätzen des Substrats. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Verfahren ferner, vor dem Entfernen der Zwischenschicht, ein Abdecken der Verankerungsstrukturen mit einem Abdeckmaterial, und nachdem die Zwischenschicht entfernt wurde, ein Entfernen des Abdeckmaterials. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Verfahren ferner, vor dem Ausbilden der Verankerungsstrukturen, ein Ausbilden einer Abdeckschicht über einem Teil der CNT, die auf dem Substrat angeordnet ist, während Endabschnitte der CNT freigelegt werden, ein Entfernen der freigelegten Endabschnitte der CNT und ein Entfernen der Abdeckschicht. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird das Entfernen der CNT durchgeführt, indem das Substrat mit der CNT mit der Gatedielektrikumsschicht und der Gateelektrodenschicht in eine Lösung eingeführt wird und Ultraschall auf die Lösung angewendet wird, wodurch die CNT mit der Gatedielektrikumsschicht und der Gateelektrodenschicht vom Substrat entfernt wird. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen werden zwei oder mehr CNTs separat auf dem Substrat angeordnet. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst die Gatedielektrikumsschicht eines, das auf der Gruppe ausgewählt wird, die aus HfO2 und Al2O3 besteht. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst die Gateelektrodenschicht TiN.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung wird in einem Verfahren zum Herstellen eines Gate-all-Around-Feldeffekttransistors ein Graben über einem Substrat ausgebildet. Nanoröhrenstrukturen werden in den Graben eingeführt, von denen jede eine Kohlenstoffnanoröhre (CNT) umfasst, die eine Gatedielektrikumsschicht, welche die CNT umschließt, und eine Gateelektrodenschicht über der Gatedielektrikumsschicht umfasst. Eine Verankerungsschicht wird in dem Graben ausgebildet. Ein Teil der Verankerungsschicht wird an einem S/D-Gebiet (S/D-Gebiet) entfernt. Die Gateelektrodenschicht und die Gatedielektrikumsschicht werden an dem S/D-Gebiet entfernt, wodurch ein Teil der CNT an dem S/D-Gebiet freigelegt wird. Eine S/D-Elektrodenschicht wird auf dem freigelegten Teil der CNT ausgebildet. Ein Teil der Verankerungsschicht an einem Gategebiet wird entfernt, wodurch ein Teil der Gateelektrodenschicht der Gatestruktur freigelegt wird. Eine Gatekontaktschicht wird auf dem freigelegten Teil der Gateelektrodenschicht ausgebildet. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Verfahren ferner, nach dem Freilegen eines Teils der CNT an dem S/D-Gebiet und vor dem Ausbilden der S/D-Elektrodenschicht, ein Ausbilden einer ersten Spacerschicht auf Enden der Gateelektrodenschicht und der Gatedielektrikumsschicht. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Verfahren ferner, nachdem die Verankerungsschicht ausgebildet wurde, ein Ausbilden einer dielektrischen Abdeckschicht über der Verankerungsschicht. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Verfahren ferner, nachdem die S/D-Elektrodenschicht ausgebildet wurde, ein Aussparen der S/D-Elektrodenschicht, und ein Ausbilden einer zweiten Spacerschicht. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Ausbilden des Grabens ein Ausbilden einer Isolationsschicht auf dem Substrat, und ein Strukturieren der Isolationsschicht, wodurch der Graben ausgebildet wird. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer S/D-Kontaktschicht auf der S/D-Elektrodenschicht. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen umfasst das Anordnen der Nanoröhrenstrukturen in dem Graben ein Vorbereiten eines Lösungsmittels, in dem die Nanoröhrenstrukturen dispergiert werden, ein Anbringen des Lösungsmittels über dem Substrat mit dem Graben, und ein Entfernen des Lösungsmittels, wodurch die Nanoröhrenstrukturen in dem Graben belassen werden. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen steht in dem Graben eine der Nanoröhrenstrukturen in direktem Kontakt mit mindestens vier benachbarten Nanoröhrenstrukturen. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die Verankerungsschicht aus einem von Polysilizium und amorphem Silizium gefertigt. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen wird die Verankerungsschicht aus einem dielektrischen Material gefertigt. In einer oder mehreren vorstehenden oder nachstehenden Ausführungsformen steht, nachdem die S/D-Elektrodenschicht ausgebildet wurde, die CNT in direktem Kontakt mit der S/D-Elektrodenschicht und umschließt sie.
  • Gemäß einem anderen Aspekt der vorliegenden Offenbarung umfasst eine Halbleitervorrichtung, die einen Gate-all-Around-Feldeffekttransistor aufweist, Nanoröhrenstrukturen, die in einem über einem Substrat ausgebildeten Graben angeordnet sind. Jede der Nanoröhrenstrukturen umfasst eine Kohlenstoffnanoröhre (CNT). Enden der Nanoröhrenstrukturen sind in eine Verankerungsschicht eingebettet. Eine Gatestruktur wird durch einen Teil der Nanoröhrenstruktur gebildet, der die CNT umfasst, die eine Gatedielektrikumsschicht, welche die CNT umschließt, und eine Gateelektrodenschicht über der Gatedielektrikumsschicht umfasst. Eine Source/ein Drain (S/D) wird durch einen Teil der Nanoröhrenstruktur gebildet, in dem die CNT freigelegt ist und in direktem Kontakt mit einer S/D-Elektrodenschicht steht und diese umschließt.

Claims (19)

  1. Verfahren zum Ausbilden einer Gatestruktur (120) für einen Gate-all-Around-Feldeffekttransistor, wobei das Verfahren umfasst: Anordnen einer Kohlenstoffnanoröhre, CNT, (100) über einem Substrat (200), Ausbilden von Verankerungsstrukturen (230) auf beiden Enden der über dem Substrat (200) angeordneten CNT, nachdem die Verankerungsstrukturen ausgebildet wurden, Aussparen eines Teils des Substrats (200) unter der CNT (100), nach dem Aussparen, Ausbilden einer Gatedielektrikumsschicht (110), die die CNT umschließt, und Ausbilden einer Gateelektrodenschicht (115) über der Gatedielektrikumsschicht, und Entfernen der CNT mit der Gatedielektrikumsschicht und der Gateelektrodenschicht vom Substrat, wodurch die Gatestruktur (120) ausgebildet wird.
  2. Verfahren nach Anspruch 1, wobei: das Substrat eine auf dem Substrat ausgebildete Zwischenschicht (210) umfasst, und die CNT (100) auf der Zwischenschicht angeordnet wird, und das Aussparen umfasst: Entfernen der Zwischenschicht (210), und Ätzen des Substrats (200).
  3. Verfahren nach Anspruch 2, ferner umfassend: vor dem Entfernen der Zwischenschicht, Abdecken der Verankerungsstrukturen mit einem Abdeckmaterial, und nachdem die Zwischenschicht entfernt wurde, Entfernen des Abdeckmaterials (240).
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend, vor dem Ausbilden der Verankerungsstrukturen: Ausbilden einer Abdeckschicht (220) über einem Teil der auf dem Substrat (200) angeordneten CNT (100), während Endabschnitte der CNT freigelegt werden, Entfernen der freigelegten Endabschnitte der CNT, und Entfernen der Abdeckschicht (220).
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen der CNT durch Folgendes durchgeführt wird: Einführen des Substrats mit der CNT mit der Gatedielektrikumsschicht und der Gateelektrodenschicht in eine Lösung (255), und Anwenden von Ultraschall auf die Lösung, wodurch die CNT (100) mit der Gatedielektrikumsschicht (110) und der Gateelektrodenschicht (115) vom Substrat entfernt wird.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei zwei oder mehr CNTs (100) separat auf dem Substrat angeordnet werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Gatedielektrikumsschicht (110) eines, das auf der Gruppe ausgewählt wird, die aus Hf02 und Al2O3 besteht, umfasst.
  8. Verfahren nach Anspruch 7, wobei die Gateelektrodenschicht (110) TiN umfasst.
  9. Verfahren zum Herstellen eines Gate-all-Around Feldeffekttransistors unter Verwendung eines Verfahrens nach einem der Ansprüche 1 bis 8, wobei das Verfahren umfasst: Ausbilden eines Grabens (305) über einem Substrat (10), Einführen von Nanoröhrenstrukturen (120) in den Graben, von denen jede eine Kohlenstoffnanoröhre, CNT (100) umfasst, die eine Gatedielektrikumsschicht (110), welche die CNT umschließt, und eine Gateelektrodenschicht (115) über der Gatedielektrikumsschicht aufweist, Ausbilden einer Verankerungsschicht (18) in dem Graben, Entfernen eines Teils der Verankerungsschicht an einem S/D-Gebiet (415), Entfernen der Gateelektrodenschicht (115) und die Gatedielektrikumsschicht (110) an dem S/D-Gebiet (415), wodurch ein Teil der CNT an dem S/D-Gebiet freigelegt wird (415), Ausbilden einer S/D-Elektrodenschicht (35) auf dem freigelegten Teil der CNT, Entfernen eines Teils der Verankerungsschicht (18) an einem Gategebiet, wodurch ein Teil der Gateelektrodenschicht (115) der Gatestruktur freigelegt wird (435), und Ausbilden einer Gatekontaktschicht (50) auf dem freigelegten Teil der Gateelektrodenschicht (115).
  10. Verfahren nach Anspruch 9, das ferner, nach dem Freilegen eines Teils der CNT an dem S/D-Gebiet und vor dem Ausbilden der S/D-Elektrodenschicht, ein Ausbilden einer ersten Spacerschicht (30) auf Enden der Gateelektrodenschicht (115) und der Gatedielektrikumsschicht (110) umfasst.
  11. Verfahren nach Anspruch 9 oder 10, das ferner, nachdem die Verankerungsschicht (18) ausgebildet wurde, ein Ausbilden einer dielektrischen Abdeckschicht (20) über der Verankerungsschicht umfasst.
  12. Verfahren nach Anspruch 11, das ferner, nachdem die S/D-Elektrodenschicht (35) ausgebildet wurde, umfasst: Aussparen der S/D-Elektrodenschicht, und Ausbilden einer zweiten Spacerschicht (40).
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei das Ausbilden des Grabens umfasst: Ausbilden einer Isolationsschicht (14) auf dem Substrat (10), und Strukturieren der Isolationsschicht, wodurch der Graben (305) ausgebildet wird.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, das ferner ein Ausbilden einer S/D-Kontaktschicht (60) auf der S/D-Elektrodenschicht (35) umfasst.
  15. Verfahren nach einem der Ansprüche 9 bis 14, wobei das Anordnen von Nanoröhrenstrukturen (120) in dem Graben (305) umfasst: Vorbereiten eines Lösungsmittels, in dem die Nanoröhrenstrukturen (120) dispergiert werden, Anwenden des Lösungsmittels über dem Substrat mit dem Graben, und Entfernen des Lösungsmittels, wodurch die Nanoröhrenstrukturen in dem Graben belassen werden.
  16. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 15, wobei in dem Graben (305) eine der Nanoröhrenstrukturen (120) in direktem Kontakt mit mindestens vier benachbarten Nanoröhrenstrukturen (120) steht.
  17. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 16, wobei die Verankerungsschicht (18) aus einem von Polysilizium und amorphem Silizium gefertigt wird.
  18. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 17, wobei die Verankerungsschicht (18) aus einem dielektrischen Material gefertigt wird.
  19. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 18, wobei, nachdem die S/D-Elektrodenschicht (35) ausgebildet wurde, die CNT (100) in direktem Kontakt mit der S/D-Elektrodenschicht steht und diese umschließt.
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