CN109103084A - 制造半导体器件的方法和半导体器件 - Google Patents

制造半导体器件的方法和半导体器件 Download PDF

Info

Publication number
CN109103084A
CN109103084A CN201711283650.1A CN201711283650A CN109103084A CN 109103084 A CN109103084 A CN 109103084A CN 201711283650 A CN201711283650 A CN 201711283650A CN 109103084 A CN109103084 A CN 109103084A
Authority
CN
China
Prior art keywords
layer
carbon nanotube
cnt
gate
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711283650.1A
Other languages
English (en)
Other versions
CN109103084B (zh
Inventor
吕俊颉
让-皮埃尔·科林格
后藤贤
后藤贤一
吴志强
林佑明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109103084A publication Critical patent/CN109103084A/zh
Application granted granted Critical
Publication of CN109103084B publication Critical patent/CN109103084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/491—Vertical transistors, e.g. vertical carbon nanotube field effect transistors [CNT-FETs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02606—Nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
    • H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66045—Field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/468—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics
    • H10K10/472—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising only inorganic materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/481—Insulated gate field-effect transistors [IGFETs] characterised by the gate conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/484—Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/12—Deposition of organic active material using liquid deposition, e.g. spin coating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/20—Carbon compounds, e.g. carbon nanotubes or fullerenes
    • H10K85/221—Carbon nanotubes

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在制造全环栅场效应晶体管的方法中，在衬底上方形成沟槽。将纳米管结构布置在沟槽中，每个纳米管结构包括碳纳米管(CNT)，碳纳米管具有包裹在CNT周围的栅极介电层和位于栅极介电层上方的栅电极层。在沟槽中形成锚定层。去除源极/漏极(S/D)区处的锚定层的部分。去除S/D区处的栅电极层和栅极介电层，从而暴露S/D区处的CNT的部分。在CNT的暴露部分上形成S/D电极层。去除栅极区处的锚定层的部分，从而暴露栅极结构的栅电极层的部分。在栅电极层的暴露部分上形成栅极接触层。本发明的实施例还涉及制造半导体器件的方法和半导体器件。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例涉及制造半导体集成电路的方法，并且更具体地，涉 及包括使用碳纳米管(CNT)的全环栅(GAA)场效应晶体管(FET)的 半导体器件及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的 过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起诸如 GAA结构的三维设计的发展。非Si基低维度材料是提供优异的静电学(例 如，对于短沟道效应)和更高的性能(例如，较小的表面散射)的有前景 的候选。由于碳纳米管的高载流子迁移率和基本是一维结构，碳纳米管 (CNT)被认为是一种这样的有前景的候选。
发明内容
本发明的实施例提供了一种形成全环栅场效应晶体管的栅极结构的方 法，所述方法包括：在衬底上方设置碳纳米管(CNT)；在设置在所述衬 底上方的所述碳纳米管的两端上形成锚定结构；在形成所述锚定结构之后， 使位于所述碳纳米管下面的所述衬底的部分凹进；在所述凹进之后，形成 包裹在所述碳纳米管周围的栅极介电层，并且在所述栅极介电层上方形成 栅电极层；以及从所述衬底去除带有所述栅极介电层和所述栅电极层的所 述碳纳米管，从而形成栅极结构。
本发明的另一实施例提供了一种制造全环栅场效应晶体管的方法，所 述方法包括：在衬底上方形成沟槽；将纳米管结构引入所述沟槽中，每个 所述纳米管结构包括碳纳米管(CNT)，所述碳纳米管具有包裹在所述碳 纳米管周围的栅极介电层和位于所述栅极介电层上方的栅电极层；在所述 沟槽中形成锚定层；去除源极/漏极(S/D)区处的所述锚定层的部分；去 除所述源极/漏极区处的所述栅电极层和所述栅极介电层，从而暴露所述源极/漏极区处的所述碳纳米管的部分；在所述碳纳米管的暴露部分上形成源 极/漏极电极层；去除栅极区处的所述锚定层的部分，从而暴露栅极结构的 所述栅电极层的部分；以及在所述栅电极层的暴露部分上形成栅极接触层。
本发明的又一实施例提供了一种具有全环栅场效应晶体管的半导体器 件，包括：纳米管结构，设置在沟槽中，其中在衬底之上形成所述沟槽， 其中：每个所述纳米管结构包括碳纳米管(CNT)，所述纳米管结构的端 部嵌入在锚定层中，栅极结构由所述纳米管结构的部分组成，所述纳米管 结构包括所述碳纳米管，所述碳纳米管具有包裹在所述碳纳米管周围的栅 极介电层和位于所述栅极介电层上方的栅电极层，并且源极/漏极(S/D) 由所述纳米管结构的部分组成，其中，所述碳纳米管暴露并且与源极/漏极 电极层直接接触，并且由所述源极/漏极电极层包裹。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方 面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上， 为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的实施例的GAA FET的截面图。图1B是对应于 图1A的区A1的放大截面图。图1C是根据本发明的实施例的CNT部分的 截面图。图1D是对应于图1A的线Y1-Y1的截面图，并且图1E是对应于 图1A的线Y2-Y2的截面图。
图2A示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2B示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2C示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2D示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2E示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2F示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2G示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2H示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2I示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2J示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2K示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2L示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图2M示出了根据本发明的实施例的CNT栅极结构的顺序制造工艺的 各个阶段的一个。
图3A示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3B示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3C示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3D示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3E示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3F示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3G示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3H示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图3I示出了根据本发明的各个实施例的位于沟槽中的CNT栅极结构 的各个布置的一个。
图3J示出了根据本发明的各个实施例的位于沟槽中的CNT栅极结构 的各个布置的一个。
图3K示出了根据本发明的各个实施例的位于沟槽中的CNT栅极结构 的各个布置的一个。
图4A示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4B示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4C示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4D示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4E示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4F示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4G示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4H示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4I示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4J示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4K示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4L示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4M示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4N示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4O示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4P示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4Q示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4R示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图4S示出了根据本发明的实施例的GAA FET的顺序制造工艺的各个 阶段的一个。
图5示出了使用剂量控制的浮动蒸发自组装的SWCNT(单壁碳纳米管) 对准的机理。
图6A至图6D示出了由致密封装的半导体CNT阵列构成的FET。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不 同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然， 这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件 上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实 施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件， 从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚 的目的，各个部件可以以不同的比例任意绘制。在附图中，为了简化，可 以省略一些层/部件。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下 部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或 部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外， 空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他 方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可 以同样地作出相应的解释。此外，术语“由…制成”可以意指“包括”或 “由…组成”。此外，在以下制造工艺中，在描述的操作中/之间可以存在 一个或多个额外的操作，并且操作的顺序可以变化。
在一些实施例中，半导体器件包括场效应晶体管的新结构，包括堆叠 的全环栅(GAA)碳纳米管(CNT)。半导体器件包括排列的CNT的阵列， CNT带有包裹在CNT周围的栅极介电层和栅电极层。具有CNT的GAA FET可以适用于先进技术节点的逻辑电路。然而，制造CNT基器件已经引 起问题，诸如难以增大CNT密度仪获得更高的电流，难以防止管之间的相互作用(降低CNT束结构中的CNT性能)和/或缺乏可行的制造工艺来将 高密度GAA CNT集成到电路。以下实施例提供了可以解决这些问题的使 用CNT的GAA FET及其制造工艺。
图1A是根据本发明的实施例的GAA FET的截面图。图1B是对应于 图1A的区A1的放大截面图。图1C是根据本发明的实施例的CNT部分的 截面图。图1D是对应于图1A的线Y1-Y1的截面图，并且图1E是对应于 图1A的线Y2-Y2的截面图。
GAA FET设置在衬底10上方。在衬底10上方提供一个或多个沟槽(见 图3C中示出的305)，在衬底10中设置CNT结构120。沟槽具有由第一 绝缘层14和第二绝缘层16制成的壁。沟槽具有X方向上的宽度W11、Y 方向上的宽度W12和Z方向上的深度D11。在一些实施例中，宽度W11 在约50nm至约2000nm的范围内，并且在其他实施例中，在从约100nm 至约1000nm的范围内。在一些实施例中，宽度W12在约10nm至约100nm 的范围内，并且在其他实施例中，在从约20nm至约50nm的范围内。在一 些实施例中，深度D11在约20nm至约200nm的范围内，并且在其他实施 例中，在从约40nm至约100nm的范围内。在某些实施例中，第二绝缘层 16是可选择的并且不使用。
在一些实施例中，衬底10可以由以下材料制成：合适的元素半导体， 诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导 体(硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、 SiGeSn)、III-V族化合物半导体(例如，砷化镓、砷化铟镓(InGaAs)、 砷化铟、磷化铟、锑化铟、磷化镓砷或磷化镓铟)等。诸如玻璃的绝缘材 料可以用作衬底。在一些实施例中，第一绝缘层14包括氧化硅基材料，诸 如SiO2或其他合适的绝缘材料，并且第二绝缘层16由与第一绝缘层14不 同的材料制成，并且包括氮化硅基材料，诸如SiN或其他合适的绝缘材料。
CNT结构120堆叠在沟槽中并且在CNT结构120的两端处由锚定层 18固定。锚定层18包括选自由多晶硅、非晶硅、氧化硅(SiO2)、氮化硅 (SiN)和氮氧化硅(SiON)或任何其他合适的材料组成的组的一种或多 种。在一些实施例中，锚定层18是导电的，并且在其他实施中是绝缘的。 在一个实施例中，未掺杂的多晶硅用作锚定层。在一些实施例中，每个沟槽的CNT结构120的总数在从约20至约200的范围内。
每个CNT结构120包括作为核心结构的碳纳米管(CNT)100，并且 具有一个或多个栅极部分、一个或多个源极/漏极(S/D)部分以及锚定部 分。在栅极部分和锚定部分处，CNT100由界面层105和栅极介电层110 包裹。此外，在栅极介电层110上形成栅电极层115。
在一些实施例中，CNT100的直径在从约1.0nm至约2.0nm的范围内。 例如，在一些实施例中，界面层105由SiO2制成并且具有在从约0.5nm至 约1.5nm的范围内的厚度。在其他实施例中，界面层105的厚度在从约0.6nm 至约1.0nm的范围内。
在一些实施例中，栅极介电层110由SiO2制成。在其他实施例中，栅 极介电层110包括介电常数大于SiO2的一个或多个高k介电层。例如，栅 极介电层110可以包括Hf、Al、Zr的金属氧化物或硅酸盐、它们的组合的 一层或多层以及它们的多层。其他合适的材料包括金属氧化物、金属合金 氧化物和它们的组合的形式的La、Mg、Ba、Ti、Pb、Zr。示例性材料包括 MgOx、BaTixOy、BaSrxTiyOz、PbTixOy、PbZrxTiyOz、SiCN、SiON、SiN、 Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、HSiON、YGexOy、YSixOy和 LaAlO3等。对于p沟道FET和n沟道FET，栅极介电层可以由不同的材料 制成。在一些实施例中，栅极介电层110由HfO2制成(对于n沟道FET)，以及栅极介电层110由Al2O3制成(对于p沟道FET)。在一些实施例中， 栅极介电层110的厚度在从约0.5nm至约2.5nm的范围内，并且在其他实 施例中，其厚度在从约1.0nm至约2.0nm的范围内。
栅电极层115包括选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、 TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr组成的组的一种 或多种导电材料。在一些实施例中，栅电极层115包括选自TiN、WN、TaN 和Ru的组的导电材料。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni 和Ni-Ta的金属合金，和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在某些实施例中，TaN用作栅电极层115。在一些实施例 中，栅电极层115的厚度在从约0.5nm至约5.0nm的范围内，并且在其他 实施例中，其厚度在从约0.8nm至约1.5nm的范围内。
在一些实施例中，具有CNT100、界面层105、栅极介电层110和栅电 极层115的栅极部分的整个CNT结构120的直径在从约5.0nm至约15nm 的范围内。
在沟槽中，邻近的CNT结构120在栅电极层处彼此接触。此外，栅极 接触层50形成在沟槽中和之上并且与栅电极层115接触。栅极接触层50 包括诸如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、 Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的一种或多种导电材料。在某些实施例 中，W用作栅极接触层50。
在CNT结构120的S/D部分中，CNT100未由界面层105、栅极介电 层110和栅电极层115覆盖。S/D部分处的CNT100与形成在沟槽中的S/D 电极层35接触并且被S/D电极层35包裹。S/D电极层35包括诸如W、Cu、 Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的一种或多种导电材料。在某些实施例中，W用作S/D电 极层35。
在一些实施例中，第一间隔件层30形成在S/D电极层35与栅极堆叠 件(界面层105、栅极介电层110和栅电极层115)和栅极接触层50之间 以电隔离S/D电极层35与栅电极层115和栅极接触层50。在一些实施例 中，第一间隔件层30包括氧化硅(SiO2)、氮化硅(SiN)和氮氧化硅(SiON) 的一种或多种或任何其他合适的材料，并且具有在从约1nm至约10nm的 范围内的厚度，并且在其他实施例中，具有在从约2nm至约5nm的范围内 的厚度。
此外，在一些实施例中，第三绝缘层20形成在第二绝缘层16上和沟 槽的部分上方。第三绝缘层20由诸如SiO2的氧化硅基材料制成。此外， 在一些实施例中，第一蚀刻停止层(ESL)40和第二ESL55设置在第三绝 缘层上方。第一和第二ESL由诸如SiN的氮化硅基材料制成。
此外，S/D接触层60形成为穿过第四绝缘层45以及第一和第二ESL40、 55，第四绝缘层45形成在沟槽中。S/D接触层与S/D电极层35接触。栅 极接触层50的上部穿过锚定层18、第三绝缘层20以及第一和第二ESL40、 55。第四绝缘层45由诸如SiO2的氧化硅基材料制成。
图2A至图2M示出了根据本发明的实施例的CNT结构的顺序制造工 艺的各个阶段。应该理解，可以在图2A至图2M示出的工艺之前、期间和 之后提供额外的操作，并且对于方法的其他实施例，可以替换或消除下面 描述的一些操作。操作/工艺的顺序可以互换。在下面的实施例中可以采用 与关于图1A至图1E描述的那些相同或相似的材料、配置、尺寸、工艺和 /或操作，并且可以省略详细解释。
在图2A和图2B中，一个或多个CNT100布置在衬底200上方。在一 些实施例中，中间层210形成在衬底200上，并且CNT100设置在中间层 210上。在一些实施例中，衬底200是Si衬底(或晶圆)。中间层210由 SiO2、SiN、SiON或任何其他合适的材料的一种或多种制成。在某些实施 例中，SiN用作中间层210。
可以通过诸如电弧放电或激光消融方法的各种方法来形成碳纳米管。形成 的CNT分散在诸如十二烷基硫酸钠(SDS)的溶剂中。可以使用各种方法 将CNT转移至衬底和设置在衬底上，诸如在“Dose-controlled,floating evaporative self-assembly andalignment of semiconducting carbon nanotubes from organic solvent”(Y.Joo etal.,Langmuir 30,2460-3466(2014))或 “Quasi-ballistic carbon nanotube arraytransistors with current density exceeding Si and GaAs”(G.J.Brady et al.,Sci.Adv.2106,2-e1601240, September,2016)中描述的浮动蒸发自组装方法，它们的全部内容结合于此 作为参考。例如，参见图5，示出了使用剂量控制的浮动蒸发自组装的 SWCNT(单壁碳纳米管)对准的机理。当SWNT转移至基质时，s-SWCNT 在衬底-溶液界面处的旋转的两种可能性由(i)和(ii)表示。蓝色薄片代表水表 面与有机溶剂之间的界面。(iii)中的黑色棒代表SWCNT并且橙色层代 表有机溶剂层。如(iii)所示，当s-SWCNT转移至固体基质时，(ii)的 旋转比(i)的旋转更具空间利用性。在将HMDS(六甲基二硅胺)处理的 基体垂直浸入水槽时，在HMDS处理的基体上观察到30°的近似水接触角。 又参见图6A至图6D，图6A至图6D示出了由致密封装的半导体CNT阵 列构成的FET。图6A为CNT阵列位于具有顶部Pd源(S)电极和漏(D) 电极的SiO2/Si背栅极上的示意图。在图6B中，代表性FET的成色SEM 图像突出显示接触件与CNT阵列(浅橙色)和CNT阵列沟道(深橙色) 重叠的位置，其中，Wch＝4.1mm和Lch＝150nm。SEM图像插图(比例 尺，200nm)示出了CNT阵列，具有47个CNT mm-1并且高度对准。在 图6C中，Pd/CNT/SiO2电极堆叠件的TEM截面图，其中，Pd中的“隆起” 对应于阵列中的CNT。高分辨率TEM图像显示了Pd“隆起”下面的单个 CNT，具有1.3至1.9nm的直径。在图6D中，外涂覆CNT阵列的30nm Pd 的原子力显微镜图像证实了Pd与单个CNT的一致性。如图6A至图6D所 示，首先通过在甲苯中使用过量的共轭聚合物聚[(9,9-二辛基芴-2,7-二)-交替-共-(6,60-(2,20-联吡啶))](PFO-BPy)以选择性地包裹半导体物质来分离 半导体CNT来制造FET。最近研究表明，聚芴、聚噻吩和相关共聚物可以 选择性地分离高纯度的半导体CNT(碳纳米管)，并且通过电子和光谱测 量检测金属CNT的进展表明，这些聚合物分选的CNT的电子式纯度是> 99.98％半导体。通过FESA将CNT沉积至具有15nm的热生长的SiO2的Si晶圆上，这产生了主要分离的密集的CNT阵列。在经过三个不同阶段的 沉积后处理之后，由CNT制造FET，三个不同阶段的沉积后处理为：(i) 在FESA沉积之后立即(“即，沉积”)，(ii)在大量溶剂清洗之后(“清 洗”)，和(iii)在大量溶剂清洗之后，随后是高真空下的额外的热退火 步骤“清洗+退火”)。先前的研究已经表明，例如，真空或氧化环境中的 沉积后清洗和退火可以用于从CNT的表面解吸和/或分解寄生吸附物和表 面活性剂。这里，实施沉积后处理以特定地去除由氯仿中的溶液处理产生 的残留物并且部分地分解聚合物包裹物，目的在于改进CNT电导率和电接 触，如下所述。图6A的示意图和图6B的扫描电子显微镜(SEM)图像示 出了器件结构。SiO2和Si衬底分别用作FET背栅极电介质和栅电极。源电 极和漏电极由热沉积和图案化的30nm厚的Pd层组成。每个金属接触件与 位于其上方的CNT阵列重叠的长度(Lc)为6.8±0.4mm，沟道宽度(Wch) 为4mm，并且Lch从95nm变化至340nm。图6B中代表沟道的高分辨率 SEM图像表明，半导体CNT良好地对准并主要以47±3个CNTs mm-1的 密度分离。通过横截面透射电子(图6C)和原子力显微照片(图6D)来 表征电极区域，其显示Pd与CNT阵列和下面的SiO2衬底共形。也可以采 用“Arrays of single-walledcarbon nanotubes with full surface coverage for high-performance electronics”(Q.Cao et al.,Nature Nanotecnology,Vol.7, December 2012)或“High-PerformanceCarbon Nanotube Field-Effect Transistors”(M.Shulaker et al.,IEDM 2014)描述的其他方法。
在通过使用光刻操作将CNT100转移到中间层210上之后，光刻胶图 案220作为覆盖层形成在CNT100(设置在衬底200上方)的中心部分上 方。如图2C所示，暴露CNT100的端部。在一些实施例中，光刻胶图案 220的宽度W21在从约50nm至约2000nm的范围内，并且在其他实施例中， 在从约100nm至约1000nm的范围内。然后，如图2D所示，通过蚀刻去 除CNT100的暴露的端部。此外，如图2E所示，然后通过干蚀刻和/或使 用有机溶剂的湿去除来去除光刻胶图案220。
随后，锚定结构230形成在CNT的两端。锚定结构230由SiO2、SiN、 SiON或任何其他合适的材料的一种或多种制成。在某些实施例中，SiN用 于锚定结构230。在某些实施例中，锚定结构230和中间层210由相同的 材料制成，并且在其他实施例中，锚定结构230和中间层210由不同的材 料制成。例如，通过化学气相沉积(CVD)、物理气相沉积(PVD)或原 子层沉积(ALD)形成锚定结构230的材料的毯状层。通过对毯状层使用 光刻和蚀刻操作，形成锚定结构230。由锚定结构230覆盖CNT的长度为 约50nm至约200nm的端部。在某些实施例中，使用与描述的那些不同的 方法在CNT100的端部处形成锚定结构230。在一些实施例中，锚定结构 230之间的宽度(间隔)W22在从约50nm至约2000nm的范围内，并且在 其他实施例中，在从约100nm至约1000nm的范围内。
此外，如图2G所示，在一些实施例中，形成光刻胶图案240以暴露 CNT100并且覆盖锚定结构230和中间层210的剩余部分。
然后，如图2H所示，通过合适的蚀刻操作去除CNT100下面的中间层 210。当中间层210由SiN制成时，H3PO4可以用作蚀刻剂，并且当中间层 210由SiO2制成时，稀释的HF或缓冲的HF可以用作蚀刻剂。在一些实施 例中，可以采用干蚀刻以去除中间层210。
如图2I所示，随后通过合适的蚀刻操作使衬底200凹进。当衬底200 是Si衬底时，KOH和/或四甲基氢氧化铵(TMAH)可以用作蚀刻剂。在 一些实施例中，可以采用干蚀刻以使衬底200凹进。在使衬底200凹进之 前或之后，去除光刻胶图案240。
在使衬底200凹进之后，形成包裹在CNT周围的界面层105。可以通 过CVD、PVD或ALD或其他合适的膜形成方法形成界面层105。此外， 随后形成栅极介电层110以包裹在由界面层105包裹的CNT100周围。可 以通过CVD、PVD或ALD或其他合适的膜形成方法形成栅极介电层110。 随后，形成栅电极层115以包裹在由界面层105和栅极介电层110包裹的CNT100周围。可以通过CVD、PVD、ALD、电镀或其他合适的膜形成方 法形成栅电极层115。如图2J所示，在一些实施例中，界面层105、栅极 介电层110和/或栅电极层115也沉积在锚定结构230和/或中间层210上。
然后，将带有界面层105、栅极介电层110和栅电极层115的CNT100 与衬底200分离，以获得CNT结构120。如图2K至图2M所示，在一些 实施例中，施加机械力以从衬底去除CNT结构120。
如图2K所示，将其上形成CNT100(带有界面层105、栅极介电层110 和栅电极层115)的衬底200浸入容器250中的液体255(诸如水或有机溶 剂)中。在一些实施例中，SDS用作液体255。如图2K所示，然后将容器 250放置在水中并且施加超声波。
如图2L所示，通过超声波的力，CNT结构120从衬底200分离。此 后，如图2M所示，从液体255去除衬底200，从而将CNT结构120留在 液体255中，或将具有CNT结构120的液体255转移到另一容器260。液 体255可以新鲜的液体265替换，液体265与容器250或另一容器260中 的液体255可以是相同的组分或不同的组分。通过前述操作，可以获得“预 先制造的”CNT结构120，具有基本相同的长度(例如，50nm至2000nm， 或100nm至1000nm)。该长度的变化(3σ)小于CNT结构120的平均 长度的约5％。由于每个CNT结构120由栅电极和下面的层覆盖，在CNT100 之间没有直接相互作用或接触，这可以防止降低CNT束结构的CNT性能 的管之间的相互作用。
图3A至图3K示出了根据本发明的实施例的GAA FET的顺序制造工 艺的各个阶段。应该理解，可以在图3A至图3K示出的工艺之前、期间和 之后提供额外的操作，并且对于方法的其他实施例，可以替换或消除下面 描述的一些操作。操作/工艺的顺序可以互换。在下面的实施例中可以采用 与关于图1A至图2M描述的那些相同或相似的材料、配置、尺寸、工艺和 /或操作，并且可以省略详细解释。
如图3A所示，在衬底10上方形成第一绝缘层14(例如，SiO2层)。 可以通过热氧化或CVD形成第一绝缘层14。此外，在第一绝缘层14上方 形成第二绝缘层16(例如，SiN层)。可以通过CVD、PVD或ALD形成 第二绝缘层16。在一些实施例中，第一绝缘层14的厚度在从约15nm至约 150nm的范围内，并且在其他实施例中，在从约30nm至约70nm的范围内。 在一些实施例中，第二绝缘层16的厚度在从约5nm至约50nm的范围内， 并且在其他实施例中，在从约10nm至约30nm的范围内。
然后，如图3B所示，在第二绝缘层16上方形成第一掩模图案300。 在一些实施例中，第一掩模图案300由通过光刻操作形成的光刻胶制成， 并且在其他实施例中为硬掩模图案。
如图3C所示，通过使用掩模图案300作为蚀刻掩模，对第一和第二绝 缘层进行沟槽蚀刻以形成沟槽305。在一些实施例中，沟槽305的宽度W31 在从约10nm至约100nm的范围内，并且在其他实施例中，在从约20nm 至约50nm的范围内。在沟槽蚀刻之后，去除第一掩模图案300。在一些实 施例中，可以在衬底10上方形成多个沟槽。在本实施例中，为了解释的目 的，仅示出了一个沟槽。
在一些实施例中，绝缘衬垫层12(例如，由SiO2制成)可选择地形成 在衬底10上的沟槽的底部处。在一些实施例中，衬垫层12可以通过以下 方式形成：调整第一绝缘层的沟槽蚀刻的蚀刻时间以留下第一绝缘层14的 薄层作为绝缘衬垫层12。在其他实施例中，可以通过衬底10的热氧化或 其他合适的膜形成方法来形成衬垫层12。为了简化，在一些图中，可以省 略衬垫层12。
在一些实施例中，衬底10具有表面绝缘层，并且第一绝缘层14形成 在表面绝缘层上。在这种情况下，表面绝缘层暴露于沟槽的底部处并且用 作绝缘衬垫层12。表面绝缘层可以是SiO2、SiN、SiON或任何其他合适的 绝缘材料。
如图3D所示，在形成沟槽305之后，CNT结构120设置在沟槽中和 第二绝缘层16上方。如上所述，制备CNT结构120并且将其分散在液体 255或265中。具有CNT结构120的液体被分配和旋涂在具有沟槽305的 衬底10上。在几小时之后，CNT结构120由于重力而沉积在沟槽305中。 然后，如图3D所示，通过蒸发或吹气去除液体(溶剂)，从而留下CNT 结构120。
在一些实施例中，沟槽305的内壁(侧壁和底壁)被合适的材料表面 处理以增强CNT结构120在沟槽中的选择性沉积。在一些实施例中，表面 处理可以使内壁疏水。
在一些实施例中，实施选择性放置方法。选择性放置方法基于功能表 面单层和和在水性溶液中包裹碳纳米管的表面活性剂之间的离子交换。表 面单层和纳米管表面活性剂之间的强静电相互作用引起单独的纳米管的放 置具有极好的选择性。例如，表面单层由4-(N-烃基氨基)-1-甲基碘代吡 啶(NMPI)分子(由商用的甲基异烟酸酯合成)形成。单层包含异羟肟酸 端基(已知自组装在金属氧化物层(可以用作衬垫层12)上)。NMPI的 阴离子(即，碘负离子)与包裹在CNT结构周围的阴离子表面活性剂(阴 离子表面活性剂十二烷基硫酸钠，SDS)交换，引起带负电的表面活性剂 和带正电的单层之间的强库伦引力。通过这种方法，可以在沟槽中设置CNT 结构120。
接下来，如图3E所示，实施诸如回蚀刻操作或化学机械抛光(CMP) 操作的平坦化操作，从而去除设置在第二绝缘层16的上表面上的CNT结 构120，如图3E和图3F所示。图3F是图3E的平面(顶视)图。由于在 沟槽的X方向上的长度L31调整为稍微大于CNT结构120的长度，例如， 是CNT结构120的长度的约1.05-1.2倍，可以如图3E和图3F所示地布置 CNT结构120。
随后，如图3G所示，锚定层18设置在沟槽305内的CNT结构120 周围和第二绝缘层16上方，并且如图3H所示，实施诸如回蚀刻操作或CMP 操作的平坦化操作以去除锚定层18的过量材料。可以通过CVD、PVD或 ALD或任何其他合适的膜形成方法形成锚定层18。在一些实施例中，第二 绝缘层16可以用作CMP操作中的蚀刻停止层，并且在其他实施例中，通 过CMP去除第二绝缘层16。
图3I、图3J和图3K示出了根据本发明的各个实施例的沟槽中的CNT 结构120的各个布置。
在图3I中，CNT结构120布置在沟槽中以在X-Y截面中形成矩阵。 位于X-Y截面中的中心部分中的CNT结构120的一个与四个邻近的CNT 结构120接触。
在图3K中，CNT结构120布置在沟槽中以在X-Y截面中形成紧密封 装的状态(六边形紧密封装的结构)。位于X-Y截面中的中心部分中的CNT 结构120的一个与六个邻近的CNT结构120接触。
在图3J中，CNT结构120随机布置在沟槽中。CNT结构120的一个 可能不与邻近的CNT结构120接触，并且CNT结构120的另一个可以与1、 2、3、4、5和/或6个邻近的CNT结构120接触。
在图3I和图3J的任一个中，在一些实施例中，每个沟槽的CNT结构 120的总数在从约20至约200的范围内。
图4A至图4S示出了根据本发明的实施例的GAA FET的顺序制造工 艺的各个阶段。应该理解，可以在图4A至图4S示出的工艺之前、期间和 之后提供额外的操作，并且对于方法的其他实施例，可以替换或消除下面 描述的一些操作。操作/工艺的顺序可以互换。在下面的实施例中可以采用 与关于图1A至图3K描述的那些相同或相似的材料、配置、尺寸、工艺和/或操作，并且可以省略详细解释。
在形成图3H的结构之后，在图3H的结构上方形成第三绝缘层20。可 以通过CVD、PVD或ALD或任何其他合适的膜形成方法形成第三绝缘层 20。此外，在第三绝缘层20上方形成硬掩模层400。在一些实施例中，硬 掩模层400由诸如SiN的氮化硅基材料制成。在一些实施例中，第三绝缘 层20的厚度在从约10nm至约100nm的范围内。在一些实施例中，硬掩模层400的厚度在从约5nm至约50nm的范围内。然后，如图4A所示，掩 模图案405形成在硬掩模层400上方。掩模图案405是通过光刻操作形成 的光刻胶图案并且具有对应于源极/漏极(S/D)区的一个或多个开口。
然后，如图4B所示，通过使用掩模图案405作为蚀刻掩模的干蚀刻， 图案化硬掩模层400和第三绝缘层20。然后，去除掩模图案405。通过该 蚀刻，部分地暴露锚定层18。
随后，如图4C所示，通过使用图案化的硬掩模层400(和图案化的第 三绝缘层20)作为蚀刻掩模的干蚀刻来蚀刻锚定层18以形成S/D间隔415。 此外，通过干和/或湿蚀刻去除S/D区中的CNT结构的栅电极层115、栅极 介电层110和界面层105，从而CNT100暴露于S/D间隔415。在一些实施 例中，通过气相蚀刻去除界面层105。
如图4D所示，在CNT100暴露于S/D间隔415之后，第一间隔件层 30选择性地形成在栅极堆叠件(界面层105、栅极介电层110和栅电极层 115)的侧端上。第一间隔件层30形成在第三绝缘层20和硬掩模层400的 侧壁上，但是基本不沉积在暴露的CNT100上。可以通过ALD形成第一间 隔件层30。在一些实施例中，由于CNT100的表面是疏水的，具体地，具 有无悬空键的理想的表面，CNT100的表面不吸收ALD工艺中的氧化前体 (诸如H2O)。因此，如图4D所示，大多数CNT100保持暴露。
此后，如图4E所示，S/D电极层35沉积在S/D间隔中和第一间隔件 层30的上表面上方，并且如图4F所示，实施诸如CMP的平坦化操作以去 除过量的材料。可以通过CVD、PVD、ALD、电镀或任何其他合适的导电 膜形成方法形成S/D电极层35。此外，如图4G所示，在一些实施例中， 实施诸如CMP的一个或多个额外的平坦化操作以去除第一间隔件层30的 上部、硬掩模层400和部分第三绝缘层20以及S/D电极层35的上部。在 一些实施例中，在平坦化操作之后，位于第二绝缘层16之上的第三绝缘层 20的厚度在从约10nm至约40nm的范围内。
如图4H所示，通过合适的蚀刻使S/D电极层35的上部进一步凹进以 形成凹槽420。在一些实施例中，也蚀刻掉布置在最上部处的CNT结构120 的至少一个的CNT100，并且因此形成不用作GAA FET的CNT段。
然后，如图4I所示，第一蚀刻停止层(ESL)40形成在凹进的S/D电 极层35上和第一间隔件层30上。此外，如图4J所示，在凹槽420中和之 上的第一ESL40上形成第四绝缘层45，并且如图4K所示，实施诸如CMP 的平坦化操作以去除第四绝缘层45的过量材料，从而获得图4K的结构。
在用第四绝缘层45填充凹槽420之后，在图4K的结构上方形成掩模 图案425。掩模图案425是具有与一个或多个栅极接触部分对应的一个或 多个开口的光刻胶图案。如图4L所示，通过使用掩模图案425作为蚀刻掩 模，蚀刻第一ESL40和第三绝缘层20以形成一个或多个开口430。然后， 去除掩模图案425。
此外，如图4M所示，通过开口430至沟槽的底部蚀刻锚定层18，从 而形成一个或多个栅极开口435。
如图4N所示，在形成栅极开口435之后，栅极接触层50形成在栅极 开口435中和之上，并且实施诸如CMP的平坦化操作以去除栅极接触层 50的过量材料，从而获得图4O的结构。
随后，如图4P所示，通过例如CVD在图4O的结构上形成第二ESL55， 并且通过例如CVD形成第五绝缘层436。在一些实施例中，第五绝缘层436 由例如SiO2制成并且具有在从约30nm至约100nm的范围内的厚度。
在形成第五绝缘层436之后，在图4P的结构上方形成掩模图案440。 掩模图案440是具有与S/D电极层35对应的一个或多个开口的光刻胶图案。 如图4Q所示，通过使用掩模图案440作为蚀刻掩模，蚀刻第五绝缘层436、 第二ESL55、第四绝缘层45和第一ESL40以形成一个或多个开口445。然 后，去除掩模图案440。
如图4R所示，在形成开口445之后，S/D接触层60形成在开口445 中和之上，并且实施诸如CMP的平坦化操作以去除S/D接触层60的过量 材料，从而获得图4S的结构。
随后，实施进一步的CMOS工艺以形成各个部件，诸如额外的层间介 电层、接触件/通孔、互连金属层和钝化层等。
将理解，在此不必讨论所有优势，没有特定优势是所有实施例或实例 都是必需的，并且其他实施例或实例可以提供不同的优势。
例如，在本发明中，制备“预先制造的”CNT全环栅结构以提供功函 数控制和CNT上方的钝化结构以避免在随后的FET制造工艺期间对CNT 的损坏。由于“预先制造的”CNT结构转移至衬底上的预先限定的沟槽， 可以高密度地排列CNT，这产生具有高导通电流特性的高密度结构。此外， “预先制造的”CNT全环栅结构可以避免与由CNT之间的相互作用引起的CNT捆扎问题相关的性能降低。
根据本发明的方面，在形成全环栅场效应晶体管的栅极结构的方法中， 在衬底上方设置碳纳米管(CNT)。在设置在衬底上方的CNT的两端上形 成锚定结构。在形成锚定结构之后，使CNT下面的衬底的部分凹进。在使 衬底凹进之后，形成包裹在CNT周围的栅极介电层，并且在栅极介电层上 方形成栅电极层。从衬底去除带有栅极介电层和栅电极层的CNT，从而形 成栅极结构。在一个或多个前述或以下实施例中，衬底包括形成在衬底上 的中间层，并且CNT设置在中间层上。该凹进包括去除中间层以及蚀刻衬 底。在一个或多个前述或以下实施例中，方法还包括：在去除中间层之前， 用覆盖材料覆盖锚定结构，并且在去除中间层之后，去除覆盖材料。在一 个或多个前述或以下实施例中，方法还包括：在形成锚定结构之前，在设 置在衬底上的CNT的部分上方形成覆盖层，而暴露CNT的端部，去除CNT 的暴露的端部，以及去除覆盖层。在一个或多个前述或以下实施例中，通 过将带有CNT(带有栅极介电层和栅电极层)的衬底引入溶液中以及对溶 液施加超声波来实施去除CNT，从而从衬底去除带有栅极介电层和栅电极 层的CNT。在一个或多个前述或以下实施例中，在衬底上单独地设置两个 或多个CNT。在一个或多个前述或以下实施例中，栅极介电层包括选自由 HfO2和Al2O3组成的组的一种。在一个或多个前述或以下实施例中，栅电 极层包括TiN。
根据本发明的另一方面，在制造全环栅场效应晶体管的方法中，在衬 底上方形成沟槽。将纳米管结构引入沟槽中，每个纳米管结构包括碳纳米 管(CNT)，碳纳米管具有包裹在CNT周围的栅极介电层和位于栅极介电 层上方的栅电极层。在沟槽中形成锚定层。去除源极/漏极(S/D)区处的 锚定层的部分。去除S/D区处的栅电极层和栅极介电层，从而暴露S/D区 处的CNT的部分。在CNT的暴露部分上形成S/D电极层。去除栅极区处 的锚定层的部分，从而暴露栅极结构的栅电极层的部分。在栅电极层的暴 露部分上形成栅极接触层。在一个或多个前述或以下实施例中，该方法还 包括：在暴露S/D区处的CNT的部分之后并且在形成S/D电极层之前，在 栅电极层和栅极介电层的端部上形成第一间隔件层。在一个或多个前述或 以下实施例中，该方法还包括：在形成锚定层之后，在锚定层上方形成覆 盖介电层。在一个或多个前述或以下实施例中，该方法还包括：在形成S/D 电极层之后，使S/D电极层凹进，以及形成第二间隔件层。在一个或多个 前述或以下实施例中，形成沟槽包括：在衬底上形成绝缘层，以及图案化 绝缘层，从而形成沟槽。在一个或多个前述或以下实施例中，该方法还包 括：在S/D电极层上形成S/D接触层。在一个或多个前述或以下实施例中， 将纳米管结构布置在沟槽中包括：制备溶剂，其中，纳米管结构分散在溶 剂中，将溶剂施加在具有沟槽的衬底上方，以及去除溶剂，从而在沟槽中 留下纳米管结构。在一个或多个前述或以下实施例中，，在沟槽中，纳米 管结构的一个与至少四个邻近的纳米管结构直接接触。在一个或多个前述 或以下实施例中，锚定层由多晶硅和非晶硅的其中一种制成。在一个或多个前述或以下实施例中，锚定层由介电材料制成。在一个或多个前述或以 下实施例中，在形成S/D电极层之后，CNT与S/D电极层直接接触并且由 S/D电极层包裹。
根据本发明的另一方面，具有全环栅场效应晶体管的半导体器件包括 设置在沟槽中的纳米管结构，其中在衬底之上形成沟槽。每个纳米管结构 包括碳纳米管(CNT)。纳米管结构的端部嵌入在锚定层中。栅极结构由 纳米管结构的部分组成，纳米管结构包括CNT，该CNT具有包裹在CNT 周围的栅极介电层和位于栅极介电层上方的栅电极层。源极/漏极(S/D) 由纳米管结构的部分组成，其中，CNT暴露并且与S/D电极层直接接触， 并且由S/D电极层包裹。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作 为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现 相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构 造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情 况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成全环栅场效应晶体管的栅极结构的方法，所述方法包括：
在衬底上方设置碳纳米管(CNT)；
在设置在所述衬底上方的所述碳纳米管的两端上形成锚定结构；
在形成所述锚定结构之后，使位于所述碳纳米管下面的所述衬底的部分凹进；
在所述凹进之后，形成包裹在所述碳纳米管周围的栅极介电层，并且在所述栅极介电层上方形成栅电极层；以及
从所述衬底去除带有所述栅极介电层和所述栅电极层的所述碳纳米管，从而形成栅极结构。
2.根据权利要求1所述的方法，其中：
所述衬底包括形成在所述衬底上的中间层，并且所述碳纳米管设置在所述中间层上，并且
所述凹进包括去除所述中间层以及蚀刻所述衬底。
3.根据权利要求2所述的方法，还包括：
在去除所述中间层之前，用覆盖材料覆盖所述锚定结构；以及
在去除所述中间层之后，去除所述覆盖材料。
4.根据权利要求1所述的方法，还包括在形成所述锚定结构之前：
在设置在所述衬底上的所述碳纳米管的部分上方形成覆盖层，同时暴露所述碳纳米管的端部；
去除所述碳纳米管的暴露的端部；以及
去除所述覆盖层。
5.根据权利要求1所述的方法，其中，通过以下步骤实施去除所述碳纳米管：
将具有所述碳纳米管的所述衬底引入溶液中，其中，所述碳纳米管带有所述栅极介电层和所述栅电极层；以及
对所述溶液施加超声波，从而从所述衬底去除带有所述栅极介电层和所述栅电极层的所述碳纳米管。
6.根据权利要求1所述的方法，其中，在所述衬底上单独地设置两个或多个碳纳米管。
7.根据权利要求1所述的方法，其中，所述栅极介电层包括选自由HfO2和Al2O3组成的组的一种。
8.根据权利要求7所述的方法，其中，所述栅电极层包括TiN。
9.一种制造全环栅场效应晶体管的方法，所述方法包括：
在衬底上方形成沟槽；
将纳米管结构引入所述沟槽中，每个所述纳米管结构包括碳纳米管(CNT)，所述碳纳米管具有包裹在所述碳纳米管周围的栅极介电层和位于所述栅极介电层上方的栅电极层；
在所述沟槽中形成锚定层；
去除源极/漏极(S/D)区处的所述锚定层的部分；
去除所述源极/漏极区处的所述栅电极层和所述栅极介电层，从而暴露所述源极/漏极区处的所述碳纳米管的部分；
在所述碳纳米管的暴露部分上形成源极/漏极电极层；
去除栅极区处的所述锚定层的部分，从而暴露栅极结构的所述栅电极层的部分；以及
在所述栅电极层的暴露部分上形成栅极接触层。
10.一种具有全环栅场效应晶体管的半导体器件，包括：
纳米管结构，设置在沟槽中，其中在衬底之上形成所述沟槽，其中：
每个所述纳米管结构包括碳纳米管(CNT)，
所述纳米管结构的端部嵌入在锚定层中，
栅极结构由所述纳米管结构的部分组成，所述纳米管结构包括所述碳纳米管，所述碳纳米管具有包裹在所述碳纳米管周围的栅极介电层和位于所述栅极介电层上方的栅电极层，并且
源极/漏极(S/D)由所述纳米管结构的部分组成，其中，所述碳纳米管暴露并且与源极/漏极电极层直接接触，并且由所述源极/漏极电极层包裹。
CN201711283650.1A 2017-06-20 2017-12-07 制造半导体器件的方法和半导体器件 Active CN109103084B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/627,722 US10193090B2 (en) 2017-06-20 2017-06-20 Method of manufacturing a semiconductor device and a semiconductor device
US15/627,722 2017-06-20

Publications (2)

Publication Number Publication Date
CN109103084A true CN109103084A (zh) 2018-12-28
CN109103084B CN109103084B (zh) 2021-03-23

Family

ID=64457512

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711283650.1A Active CN109103084B (zh) 2017-06-20 2017-12-07 制造半导体器件的方法和半导体器件

Country Status (5)

Country Link
US (2) US10193090B2 (zh)
KR (1) KR102002687B1 (zh)
CN (1) CN109103084B (zh)
DE (1) DE102017114953B4 (zh)
TW (1) TWI680505B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447908A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN114078952A (zh) * 2020-10-29 2022-02-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11088337B2 (en) * 2018-11-20 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing a field effect transistor using carbon nanotubes and field effect transistors
US10879469B1 (en) 2019-06-28 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using nanotube structures and a field effect transistor
US11088246B2 (en) * 2019-07-18 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
DE102020109756A1 (de) 2019-08-29 2021-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistoren mit kanälen gebildet aus niedrigdimensionalenmaterialien und verfahren zum bilden derselben
US11165032B2 (en) 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
KR20210080662A (ko) 2019-12-20 2021-07-01 삼성전자주식회사 반도체 장치
US11342181B2 (en) * 2020-05-15 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacture
US11424367B2 (en) 2020-12-16 2022-08-23 International Business Machines Corporation Wrap-around contacts including localized metal silicide

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080230853A1 (en) * 2007-03-21 2008-09-25 Jang Jae-Eun Transistor and method of manufacturing the same
US20090224230A1 (en) * 2006-06-09 2009-09-10 Aaron Anthony Pesetski Carbon nanotube field effect transistor
CN101807668A (zh) * 2002-03-20 2010-08-18 国际商业机器公司 碳纳米管场效应晶体管半导体器件及其制造方法
CN102301482A (zh) * 2009-02-04 2011-12-28 国际商业机器公司 用于悬浮和细化纳米线的无掩模制程
CN103107199A (zh) * 2011-10-11 2013-05-15 国际商业机器公司 图案化碳纳米管器件中的接触
US20140084248A1 (en) * 2008-07-18 2014-03-27 Micron Technology, Inc. Methods of forming structures having nanotubes extending between opposing electrodes and structures including same
CN104969335A (zh) * 2012-12-05 2015-10-07 国际商业机器公司 具有选择性掺杂间隔的全包围栅极碳纳米管晶体管
US20160204277A1 (en) * 2013-10-02 2016-07-14 Samsung Electronics Co., Ltd. Semiconductor device including nanowire transistor
CN105810750A (zh) * 2014-12-29 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种碳纳米管神经元器件及其制作方法
CN106024890A (zh) * 2015-03-31 2016-10-12 国际商业机器公司 晶体管装置及其制造方法
US20170141212A1 (en) * 2015-11-17 2017-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for fabricating a nanowire semiconductor transistor having an auto-aligned gate and spacers

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1820210A4 (en) 2004-11-24 2014-03-05 Nanosys Inc CONTACT DOPING AND NANOFIL THIN FILM RECOVERY SYSTEMS AND PROCESSES
EP1999067B1 (en) 2006-02-07 2014-04-09 President and Fellows of Harvard College Gas-phase functionalization of carbon nanotubes
US20100097058A1 (en) 2006-06-15 2010-04-22 Nasa Headquarters Strain-based carbon nanotube magnetometer
KR100819004B1 (ko) 2006-11-15 2008-04-02 삼성전자주식회사 미세 전자 소자 및 그 제조 방법
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
KR102069609B1 (ko) 2013-08-12 2020-01-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9653457B2 (en) 2015-01-16 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked device and associated layout structure

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101807668A (zh) * 2002-03-20 2010-08-18 国际商业机器公司 碳纳米管场效应晶体管半导体器件及其制造方法
US20090224230A1 (en) * 2006-06-09 2009-09-10 Aaron Anthony Pesetski Carbon nanotube field effect transistor
US20080230853A1 (en) * 2007-03-21 2008-09-25 Jang Jae-Eun Transistor and method of manufacturing the same
US20140084248A1 (en) * 2008-07-18 2014-03-27 Micron Technology, Inc. Methods of forming structures having nanotubes extending between opposing electrodes and structures including same
CN102301482A (zh) * 2009-02-04 2011-12-28 国际商业机器公司 用于悬浮和细化纳米线的无掩模制程
CN103107199A (zh) * 2011-10-11 2013-05-15 国际商业机器公司 图案化碳纳米管器件中的接触
CN104969335A (zh) * 2012-12-05 2015-10-07 国际商业机器公司 具有选择性掺杂间隔的全包围栅极碳纳米管晶体管
US20160204277A1 (en) * 2013-10-02 2016-07-14 Samsung Electronics Co., Ltd. Semiconductor device including nanowire transistor
CN105810750A (zh) * 2014-12-29 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种碳纳米管神经元器件及其制作方法
CN106024890A (zh) * 2015-03-31 2016-10-12 国际商业机器公司 晶体管装置及其制造方法
US20170141212A1 (en) * 2015-11-17 2017-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for fabricating a nanowire semiconductor transistor having an auto-aligned gate and spacers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447908A (zh) * 2019-08-29 2021-03-05 台湾积体电路制造股份有限公司 半导体器件及其形成方法
CN114078952A (zh) * 2020-10-29 2022-02-22 台湾积体电路制造股份有限公司 半导体器件及其形成方法
US11955527B2 (en) 2020-10-29 2024-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nano transistors with source/drain having side contacts to 2-D material
CN114078952B (zh) * 2020-10-29 2024-05-03 台湾积体电路制造股份有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
DE102017114953A1 (de) 2018-12-20
US20180366666A1 (en) 2018-12-20
KR20180138099A (ko) 2018-12-28
DE102017114953B4 (de) 2022-04-28
CN109103084B (zh) 2021-03-23
US10847736B2 (en) 2020-11-24
US20190097147A1 (en) 2019-03-28
TWI680505B (zh) 2019-12-21
TW201905989A (zh) 2019-02-01
US10193090B2 (en) 2019-01-29
KR102002687B1 (ko) 2019-10-01

Similar Documents

Publication Publication Date Title
CN109103084A (zh) 制造半导体器件的方法和半导体器件
US10242990B2 (en) Structure featuring ferroelectric capacitance in interconnect level for steep sub-threshold complementary metal oxide semiconductor transistors
US9431296B2 (en) Structure and method to form liner silicide with improved contact resistance and reliablity
JP5587639B2 (ja) 半導体構造体およびその形成方法（内部応力を有する半導体ナノワイヤ）
US10707132B2 (en) Method to recess cobalt for gate metal application
TWI529940B (zh) 相鄰元件之短路防範
US11742349B2 (en) Semiconductor devices having gate dielectric layers of varying thicknesses and methods of forming the same
CN109216371A (zh) 制造半导体器件的方法以及半导体器件
CN108122967A (zh) 一种制造具有多层沟道结构的半导体器件的方法
US8999791B2 (en) Formation of semiconductor structures with variable gate lengths
US10600795B2 (en) Integration of floating gate memory and logic device in replacement gate flow
TW202020992A (zh) 形成環繞式閘極場效電晶體的方法
CN103811343B (zh) FinFET及其制造方法
US9412759B2 (en) CMOS gate contact resistance reduction
CN103811543B (zh) 半导体器件及其制造方法
US11955527B2 (en) Nano transistors with source/drain having side contacts to 2-D material
TWI815075B (zh) 半導體元件之結構及其形成方法
TWI793598B (zh) 半導體元件及其製備方法
TWI726338B (zh) 半導體元件的製造方法
US20220352015A1 (en) Glue layer etching for improving device performance and providing contact isolation

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant