DE102020119458A1 - Niedrigdimensionale materialvorrichtung und verfahren - Google Patents

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Abstract

In einer Ausführungsform weist eine Vorrichtung auf: eine dielektrische Finne auf einem Substrat; eine niedrigdimensionale Schicht auf der dielektrischen Finne, wobei die niedrigdimensionale Schicht eine Source/Drain-Region und eine Kanalregion aufweist; einen Source/Drain-Kontakt auf der Source/Drain-Region; und eine Gatestruktur auf der Kanalregion benachbart zu dem Source/Drain-Kontakt, wobei die Gatestruktur eine erste Breite an einer Oberseite der Gatestruktur, eine zweite Breite bei einer Mitte der Gatestruktur und eine dritte Breite an einer Unterseite der Gatestruktur aufweist, wobei die zweite Breite kleiner als die erste Breite und die dritte Breite ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der am 26. Februar 2020 eingereichten vorläufigen US-Patentanmeldung mit der Nummer 62/981,749 , die hiermit durch Bezugnahme hierin aufgenommen wird.
  • TECHNISCHER HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie z.B. in PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Vorrichtungen. Halbleitervorrichtungen werden typischerweise hergestellt, indem nacheinander isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten von Material über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um darauf Schaltungskomponenten und -elemente zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.) durch kontinuierliche Verringerung der minimalen Feature-Größe, die es erlaubt, mehr Komponenten in einem bestimmten Bereich zu integrieren.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines niedrigdimensionalen FinFETs in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2A bis 18D sind verschiedene Ansichten von Zwischenstadien bei der Herstellung von niedrigdimensionalen FinFETs gemäß einigen Ausführungsformen.
    • 11C veranschaulicht ein Molekül aus einer selbstorganisierten Monoschicht (SAM).
    • 19A bis 19D veranschaulichen niedrigdimensionale FinFETs gemäß einigen Ausführungsformen.
    • 20A bis 20D veranschaulichen niedrigdimensionale FinFETs gemäß einigen Ausführungsformen.
    • 21A bis 21D veranschaulichen niedrigdimensionale FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale der Erfindung. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend spezifische Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich nur Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, kann aber auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner können in den verschiedenen Beispielen der vorliegenden Offenbarung Bezugszeichen wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „unterhalb“, „oben“, „über“, „oberhalb“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) zu beschreiben, wie in den Zeichnungen dargestellt. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung während Benutzung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Gemäß einigen Ausführungsformen wird ein niedrigdimensionaler FinFET gebildet. Der niedrigdimensionale FinFET weist eine niedrigdimensionale Schicht auf, die zur Bildung von Source/Drain-Regionen und einer Kanalregion verwendet wird. Source/Drain-Kontakte, die mit Seitenwänden und oberen Oberflächen der niedrigdimensionalen Schicht in Kontakt stehen, können gebildet werden, indem Öffnungen für die Source/Drain-Kontakte durch die niedrigdimensionale Schicht geätzt werden und dann die Source/Drain-Kontakte in den Öffnungen und auf der niedrigdimensionalen Schicht gebildet werden. Ferner wird eine Gatestruktur für den niedrigdimensionalen FinFET auf dem Kanalregion gebildet. Die Länge der Gatestruktur kann in selbstjustierender Weise gesteuert werden, indem temporäre selbstorganisierte Abstandshalter auf den Source/Drain-Kontakten gebildet werden und dann die Gatestruktur zwischen den selbstorganisierten Abstandshaltern gebildet wird. Durch die Steuerung der Dicke der selbstorganisierten Abstandshalter kann die Länge der resultierenden Gatestruktur gesteuert werden.
  • 1 veranschaulicht ein Beispiel eines niedrigdimensionalen FinFETs in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der niedrigdimensionale FinFET weist eine Finne 54 auf einem Substrat 50 auf. Die Finne 54 ragt über und aus dem Substrat 50 heraus. Obwohl die Finne 54 als ein anderes Material als das Substrat 50 dargestellt ist, können die Finne 54 und/oder das Substrat 50 ein einziges Material oder mehrere Materialien enthalten. In diesem Zusammenhang bezieht sich die Finne 54 auf den Abschnitt, der über und aus dem Substrat 50 herausragt. Eine niedrigdimensionale Schicht 56 erstreckt sich entlang der Seitenwände und einer oberen Oberfläche der Finne 54.
  • Die niedrigdimensionale Schicht 56 ist aus einem niedrigdimensionalen Material gebildet, das sowohl als Kanalmaterial als auch als Source/Drain-Material für die Leitung des Stroms des niedrigdimensionalen FinFET dient. Zum Beispiel kann die niedrigdimensionale Schicht 56 eine Kohlenstoffnanoröhrchenschicht, eine Übergangsmetall-Dichalcogenid-Schicht (transition metal dichalgogenide, TMD), eine Graphenschicht oder dergleichen enthalten. Ein erster Abschnitt der niedrigdimensionalen Schicht 56 unter der Gatestruktur 80 wirkt als Kanalregion 76. Zweite Abschnitte der niedrigdimensionalen Schicht 56 auf den gegenüberliegenden Seiten der Gatestruktur 80 fungieren als Source/Drain-Regionen 64.
  • Eine Gatestruktur 80 erstreckt sich entlang der Seitenwände und einer oberen Oberfläche der Kanalregion 76. Die Gatestruktur 80 weist ein Gatedielektrikum 82 und eine Gateelektrode 84 auf. Das Gatedielektrikum 82 liegt auf der niedrigdimensionalen Schicht 56 und die Gateelektrode 84 liegt auf dem Gatedielektrikum 82. Die Source/Drain-Regionen 64 sind auf gegenüberliegenden Seiten der Gatestruktur 80 angeordnet, z.B. benachbart zu der Kanalregion 76. Wie nachstehend in größerem Detail erläutert, werden die Source/Drain-Kontakte derart zu den Source/Drain-Regionen 64 gebildet, dass die Source/Drain-Kontakte einen niedrigen Kontaktwiderstand aufweisen und die Länge der Kanalregion 76 in einer selbstjustierenden Weise bestimmt werden kann.
  • 1 zeigt ferner Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt A-A ist entlang einer Längsachse der Finne 54 und in Richtung z.B. eines Stromflusses zwischen den Source/Drain-Regionen 64. Der Querschnitt C-C ist senkrecht zu dem Querschnitt A-A und ist entlang einer Längsachse der Gatestruktur 80. Der Querschnitt D-D ist senkrecht zu dem Querschnitt A-A und erstreckt sich durch eine Source/Drain-Region 64. Nachfolgende Zeichnungen beziehen sich zugunsten der Übersichtlichkeit auf diese Referenzquerschnitte.
  • 2A bis 5B sind verschiedene Ansichten der Zwischenstadien bei der Herstellung von niedrigdimensionalen FinFETs gemäß einigen Ausführungsformen. 2A, 3A, 4A und 5A sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 dargestellt sind. 2B, 3B, 4B und 5B sind Ansichten von oben nach unten, wobei 2A, 3A, 4A und 5A auch entlang der jeweiligen Referenzquerschnitte A-A in 2B, 3B, 4B und 5B dargestellt sind. 2A bis 5B veranschaulichen die Verarbeitung eines Bereichs einer einzelnen Finne, aber es ist zu beachten, dass mehrere Finnen/FinFETs gleichzeitig verarbeitet werden können.
  • In 2A und 2B ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann aus jedem Material gebildet werden, das benachbarte niedrigdimensionale FinFETs isoliert, und kann auch als „Isolationsschicht“ bezeichnet werden. „In einigen Ausführungsformen weist das Substrat 50 einen Halbleiterkern 50A und ein Isolationsmaterial 50B auf dem Halbleiterkern 50A auf.
  • Der Halbleiterkern 50A kann ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI) oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotierstoff) oder undotiert sein kann. Der Halbleiterkern 50A kann ein Wafer sein, z.B. ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann z.B. eine vergrabene Oxidschicht (buried oxide, BOX), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie z.B. ein Mehrschicht- oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleiterkerns 50A Silizium; Germanium; einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Gallium-Indiumarsenidphosphid; oder Kombinationen hiervon enthalten. Der Halbleiterkern 50A kann auch aus anderen Materialien wie Saphir, Indium-Zinn-Oxid (ITO) oder dergleichen gebildet werden.
  • Das Isolationsmaterial 50B kann jedes elektrisch isolierende Material sein. Das Isolationsmaterial 50B kann ein Oxid wie Siliziumoxid, Aluminiumoxid, Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), ein Oxid auf der Basis von Tetraethylorthosilikat (TEOS) oder dergleichen, ein Nitrid wie Siliziumnitrid oder dergleichen, dergleichen oder eine Kombination hiervon sein. Das Isolationsmaterial 50B kann ein dielektrisches Material mit hohem k-Wert (ein High-k-Dielektrikum) sein, wie z.B. ein dielektrisches Material mit einem k-Wert von mehr als etwa 7,0, wie z.B. ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen hiervon. Das Isolationsmaterial 50B kann durch Schleuderbeschichtung, ein Abscheidungsverfahren wie chemische Gasphasenabscheidung (CVD), plasmagestützte chemische Gasphasenabscheidung (PECVD), fließfähige chemische Gasphasenabscheidung (FCVD), chemische Niederdruck-Gasphasenabscheidung (LPCVD) oder dergleichen oder eine Kombination hiervon gebildet werden. In einigen Ausführungsformen ist das Isolationsmaterial 50B ein Nitrid, wie z.B. Siliziumnitrid, und wird durch ein Abscheidungsverfahren wie CVD gebildet.
  • Auf dem Substrat 50 wird eine dielektrische Schicht 52 gebildet, z.B. auf dem Isolationsmaterial 50B. Die dielektrische Schicht 52 wird anschließend strukturiert, um Finnen für die niedrigdimensionalen FinFETs zu bilden. Die dielektrische Schicht 52 kann aus einem Oxid, z.B. Siliziumoxid, einem Nitrid, z.B. Siliziumnitrid, einem niedrigdimensionalen Material, z.B. hexagonales Bornitrid (hBN), oder dergleichen oder aus Kombinationen hiervon gebildet werden. Die dielektrische Schicht 52 kann aus einem dielektrischen Material mit niedrigem k-Wert (Low-k-Dielektrikum), wie z.B. einem dielektrischen Material mit einem k-Wert von weniger als etwa 3,0, wie PSG, BSG oder dergleichen, gebildet werden. Die dielektrische Schicht 52 kann eine Einzelschichtstruktur oder eine Verbundstruktur mit mehreren Schichten aufweisen. Die dielektrische Schicht 52 kann kristalline Schicht(en) (monokristallin oder polykristallin) und/oder amorphe Schicht(en) aufweisen. Die dielektrische Schicht 52 kann durch PECVD, Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD) oder dergleichen gebildet werden. Die dielektrische Schicht 52 kann auch durch Übertragung gebildet werden. Wenn die dielektrische Schicht 52 z.B. hBN enthält, kann eine hBN-Schicht auf einem anderen Substrat, z.B. einem Saphirsubstrat, einem Kupfersubstrat oder dergleichen, gebildet und dann auf das Substrat 50 übertragen werden. In einigen Ausführungsformen weist die dielektrische Schicht 52 eine hBN-Schicht auf einer Schicht aus einem low-k-dielektrischem Material auf. Die Bildung der dielektrischen Schicht 52 aus einem low-k-dielektrischen Material oder einem niedrigdimensionalen Material kann dazu beitragen, die elektrostatische Steuerung zu verbessern, indem die Oberflächenstreuung aufgrund ihrer atomar glatten Oberfläche unterdrückt wird. Die Bildung der dielektrischen Schicht 52 aus einem low-k-dielektrischen Material Wert kann auch die Strukturierung der dielektrischen Schicht 52 zu Finnen mit einem großen Breite-zu-Höhe-Seitenverhältnis ermöglichen (nachstehend detaillierter erläutert).
  • In 3A und 3B wird eine Finne 54 in der dielektrischen Schicht 52 gebildet. Die Finne 54 ist ein dielektrischer Streifen. Eine einzelne Finne 54 ist abgebildet aber es ist denkbar, dass mehrere Finnen 54 gleichzeitig auf einem gleichen Substrat 50 gebildet und mit ähnlichen Prozessen wie hierin beschrieben verarbeitet werden können. In einigen Ausführungsformen kann die Finne 54 in der dielektrischen Schicht 52 durch Ätzen von Gräben in der dielektrischen Schicht 52 gebildet werden. Das Ätzen kann mittels jedes akzeptablen Ätzprozesses erfolgen, wie z.B. reaktiven Ionenätzens (RIE), Neutralstrahlätzens (NBE) oder einer Kombination hiervon. Das Ätzen kann anisotrop sein. Das Ätzen ätzt selektiv das Material der dielektrischen Schicht 52 mit einer höheren Rate als das Material des Substrats 50 (z.B. das Isolationsmaterial 50B), so dass das Ätzen an dem Substrat 50 endet.
  • Die Finne 54 kann durch jedes geeignetes Verfahren strukturiert werden. Zum Beispiel kann die Finne 54 mittels eines oder mehrerer photolithographischen Prozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen werden bei Doppel- oder Mehrfachstrukturierungsprozessen die Photolithographie und selbstausrichtende Prozesse kombiniert, wodurch Strukturen erzeugt werden können, die z. B. kleinere Zwischenabstände (pitches) aufweisen als solche, die sonst mit einem einzigen, direkten Photolithographieprozess erzielt werden können. In einer Ausführungsform wird beispielsweise eine Opferschicht über einem Substrat gebildet und mittels eines Photolithographieprozesses strukturiert. Neben der strukturierten Opferschicht werden mittels eines selbstausrichtenden Prozesses Abstandshalter gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann zur Strukturierung der Finne 54 verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf der Finne 54 verbleiben.
  • Die Finne 54 wird mit einer Breite W1 und einer Höhe H1 ausgebildet. Wie vorstehend erwähnt kann die Finne 54 aus einem low-k-dielektrischen Material gebildet werden, das leicht geätzt werden kann, um die Finne 54 mit einem großen Breite-zu-Höhe-Seitenverhältnis auszubilden. Zum Beispiel kann die Breite W1 in einem Bereich von etwa 1 nm bis etwa 15 nm liegen, und die Höhe H1 kann in einem Bereich von etwa 10 nm bis etwa 300 nm liegen.
  • In 4A und 4B wird eine niedrigdimensionale Schicht 56 konform auf der Finne 54 und dem Substrat 50 gebildet. In der gesamten Beschreibung bezieht sich der Begriff „niedrigdimensional“ auf Schichten, deren Dicken gering sind, z.B. kleiner als etwa 10 nm, kleiner als etwa 5 nm oder kleiner als etwa 1 nm. In einigen Ausführungsformen weist die niedrigdimensionale Schicht 56 eine Dicke T1 in einem Bereich von etwa 0,3 nm bis etwa 1 nm auf. Die niedrigdimensionale Schicht 56 kann so dünn wie eine Monoschicht sein.
  • Niedrigdimensionale Materialien können eine hohe intrinsische Mobilität bei sehr geringen Dicken aufrechterhalten. Atomar dünne Kanalmaterialien bieten eine ideale Geometrie für eine hervorragende elektrostatische Steuerung. Ferner können atomar dünne Kanalmaterialien eine angemessene Bandlückengröße aufweisen, z.B. in einem Bereich von etwa 1 eV bis etwa 2 eV, was ihnen ein halbleitendes Verhalten verleiht. Niederdimensionale Materialien können auch so gebildet werden, dass sie ein metallisches oder isolierendes Verhalten aufweisen. Mehrere Arten von niedrigdimensionalen Materialien können verwendet werden, um die niedrigdimensionale Schicht 56 zu bilden. Beispiele für niedrigdimensionale Materialschichten sind Kohlenstoffnanoröhrchen-Netzwerke, ausgerichtete Kohlenstoffnanoröhrchen, Schichten aus halbleiterähnlichen zweidimensionalen (2D) Materialien wie Übergangsmetall-Dichalcogenide (TMDs), Graphen-Nanobänder oder dergleichen. Niedrigdimensionale Materialschichten können wie in der US-Patentanmeldung 16/837,261 beschrieben gebildet werden, die in ihrer Gesamtheit hiermit durch Bezugnahme hierin aufgenommen ist. Kohlenstoffnanoröhrchen-Netzwerke können aus einwandigen Kohlenstoffnanoröhrchen (single-wall carbon nanotubes, SWCNTs) gebildet werden, die in einem Immersionsverfahren gewachsen (gezüchtet, aufgewachsen) sind. In einer Draufsicht kann ein Kohlenstoffnanoröhrchen-Netzwerk wie mehrere gerade (oder leicht gekrümmte) Röhren (mit unterschiedlichen Längen) aussehen, die zufällig angeordnet sind. Ausgerichtete Kohlenstoffnanoröhrchen können mittels eines kohlenstoffhaltigen Vorläufers bei hoher Temperatur gezüchtet werden, so dass sich der Vorläufer zersetzt und Kohlenstoff gezüchtet wird. In einer Draufsicht weisen ausgerichtete Kohlenstoffnanoröhrchen in Längsrichtung im Allgemeinen die gleiche Ausrichtung auf und können ähnliche Längen aufweisen. Eine TMD-Schicht enthält die Verbindung eines Übergangsmetalls und eines Elements der Gruppe VIA, die durch einen Abscheidungsprozess wie PECVD gebildet wird. Das Übergangsmetall kann W, Mo, Ti, V, Co, Ni, Zr, Tc, Rh, Pd, Hf, Ta, Re, Ir, Pt oder dergleichen sein. Das Element der Gruppe VIA kann Schwefel (S), Selen (Se), Tellur (Te) oder dergleichen sein. Beispiele für TMD-Schichten sind MoS2, MoSe2, WS2, WSe2 oder dergleichen. Graphen-Nanobänder sind Streifen aus Graphen, die durch Graphit-Nanotomie, Epitaxie, Abscheideverfahren wie CVD oder dergleichen gebildet werden können. Es ist denkbar, dass auch andere akzeptable niedrigdimensionale Materialien verwendet werden. In Ausführungsformen, bei denen eine niedrigdimensionale Materialschicht diskrete Elemente wie Kohlenstoffnanoröhrchen oder Graphen-Nanobänder enthält, kann die niedrigdimensionale Materialschicht zusätzlich ein dielektrisches Material enthalten, um den Raum zwischen den diskreten Elementen auszufüllen. So kann die niedrigdimensionale Schicht 56 eine Kohlenstoffnanoröhrchenschicht (z.B. Kohlenstoffnanoröhrchen-Netzwerke, ausgerichtete Kohlenstoffnanoröhrchen oder dergleichen in einem dielektrischen Material), eine Übergangsmetall-Dichalcogenid-Schicht (TMD; z.B. eine oder mehrere Schichten eines TMD), eine Graphenschicht (z.B. Graphen-Nanobänder in einem dielektrischen Material) oder dergleichen sein.
  • In 5A und 5B wird die niedrigdimensionale Schicht 56 strukturiert, um Abschnitte der niedrigdimensionalen Schicht 56 zu entfernen, die sich entlang einer Hauptoberfläche des Substrats 50 erstrecken, wodurch das Substrat 50 freigelegt wird. Die verbleibenden Abschnitte der niedrigdimensionalen Schicht 56 bedecken die Finne 54. Die niedrigdimensionale Schicht 56 kann mit akzeptablen Photolithographie- und Ätztechniken strukturiert werden. Die verbleibenden Abschnitte der niedrigdimensionalen Schicht 56 bilden Kanalregionen und Source/Drain-Regionen der resultierenden niedrigdimensionalen FinFETs.
  • 6A bis 18D sind verschiedene Ansichten weiterer Zwischenschritte bei der Herstellung von niedrigdimensionalen FinFETs gemäß einigen Ausführungsformen. 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A sind Querschnittsansichten, die entlang des Referenzquerschnitts A-A in 1 dargestellt sind. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B sind Ansichten von oben nach unten, wobei 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A auch entlang der jeweiligen Referenzquerschnitte A-A in 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B dargestellt sind. 18C ist eine Querschnittsansicht, die entlang des Referenzquerschnitts C-C in 1 dargestellt ist. 18D ist eine Querschnittsansicht, die entlang des Referenzquerschnitts D-D in 1 dargestellt ist. 6A bis 18D veranschaulichen die Verarbeitung einer Region einer einzelnen Finne, aber es ist denkbar, dass mehrere Finnen/FinFETs gleichzeitig verarbeitet werden können.
  • Wie nachstehend detaillierter erläutert, veranschaulichen 6A bis 10B einen Prozess einer Ausführungsform, bei dem Kontakte durch einen Wiederaufschmelzprozess zu Source/Drain-Regionen ausgebildet werden. Konkret werden Abschnitte der niedrigdimensionalen Schicht 56 (und optional der Finne 54) entfernt, um Öffnungen 60 zu bilden (siehe 7A und 7B). Ein leitfähiges Material wird in den Öffnungen 60 erneut aufgewachsen, um Source/Drain-Kontakte 62 zu bilden (siehe 10A und 10B), die mit den Source/Drain-Regionen 64 der niedrigdimensionalen Schicht 56 verbunden sind. Wenn die niedrigdimensionale Schicht 56 zum Beispiel ausgerichtete Kohlenstoffnanoröhrchen aufweist, wirken die Abschnitte der niedrigdimensionalen Schicht 56 einschließlich der Enden der Nanoröhrchen als Source/Drain-Regionen 64, und die Source/Drain-Kontakte 62 können mit den Enden der Nanoröhrchen verbunden werden (z.B. in Kontakt mit diesen stehen). Ein solcher Prozess kann jedoch auch angewendet werden, wenn die niedrigdimensionale Schicht 56 eine andere Art von niedrigdimensionaler Schicht ist, wie z.B. eine Übergangsmetall-Dichalcogenid-Schicht (TMD-Schicht), eine Graphenschicht oder dergleichen.
  • In 6A und 6B wird eine Maske 58 über der niedrigdimensionalen Schicht 56 und dem Substrat 50 gebildet. Die Maske 58 weist eine Struktur von Öffnungen 60 auf, die die darunter liegende niedrigdimensionale Schicht 56 freilegen. Die Öffnungen 60 legen Abschnitte der niedrigdimensionalen Schicht 56 frei, die als Source/Drain-Regionen für die resultierenden niedrigdimensionalen FinFETs dienen und definieren, wo Source/Drain-Kontakte gebildet werden. Die Maske 58 kann aus einem Photoresist gebildet werden, z.B. einem Monoschicht-Photoresist, einem Zweischicht-Photoresist, einem Dreischicht-Photoresist oder dergleichen. In einigen Ausführungsformen ist die Maske 58 eine Dreischichtmaske, die eine untere Schicht (z.B. eine untere Antireflexbeschichtung (BARC)), eine mittlere Schicht (z.B. ein Nitrid, ein Oxid, ein Oxynitrid oder dergleichen) und eine obere Schicht (z.B. ein Photoresist) aufweist. Die Art der verwendeten Maske (z.B. Monoschichtmaske, Zweischichtmaske, Dreischichtmaske usw.) kann abhängig von dem Photolithographieprozess sein, der für die anschließende Strukturierung der Maske 58 verwendet wird. Beispielsweise kann die Maske 58 bei Extremultraviolett-Lithographieprozessen (EUV-Lithographieprozessen) eine Monoschichtmaske oder eine Zweischichtmaske sein. Die Maske 58 kann durch Schleuderbeschichtung, ein Abscheideverfahren wie CVD, Kombinationen hiervon oder dergleichen hergestellt werden.
  • Die Maske 58 kann mittels akzeptabler photolithographischer Techniken strukturiert werden, um die Öffnungen 60 zu bilden. Die Öffnungen 60 sind begrenzte Öffnungen, die auf allen Seiten seitlich durch das Material oder die Materialien der Maske 58 eingegrenzt sind. In Ausführungsformen, bei denen die Maske 58 ein Photoresist ist, kann das Photoresist strukturiert werden, indem das Photoresist einer strukturierten Energiequelle (z.B. einer strukturierten Lichtquelle) ausgesetzt wird, um eine chemische Reaktion herbeizuführen, wodurch eine physikalische Veränderung in den Abschnitten des Photoresists herbeizuführen, die der strukturierten Lichtquelle ausgesetzt sind. Das Photoresist kann dann entwickelt werden, indem ein Entwickler auf das belichteten Photoresist angewendet wird, um die physikalischen Veränderungen auszunutzen und selektiv entweder den belichteten Abschnitt des Photoresists oder den unbelichteten Abschnitt des Photoresists zu entfernen, je nach der gewünschten Struktur. Beispiele für Photoresist-Entwickler sind Methylisobutylketon (MIBK), verdünnter Isopropylalkohol und dergleichen.
  • Die Öffnungen 60 sind mit einer Breite W2-A , die entlang einer ersten Richtung D1 gemessen wird, und einer Breite W3-A ausgebildet, die entlang einer zweiten Richtung D2 gemessen wird. Die erste Richtung D1 ist parallel zu der Längsachse der Finne 54. Die zweite Richtung D2 ist senkrecht zu der ersten Richtung D1und ist parallel zu der Längsachse der Finne 54. Die Breite W3-A kann (oder auch nicht) größer als die Breite W2-A sein, und kann (oder auch nicht) auch größer als die Breite W4 der niedrigdimensionalen Schicht 56 sein. Zum Beispiel kann die Breite W2-A in einem Bereich von etwa 1 nm bis etwa 50 nm liegen, die Breite W3-A kann bis zu etwa 20 nm betragen und die Breite W4 kann bis zu etwa 20 nm betragen.
  • In 7A und 7B wird die niedrigdimensionale Schicht 56 geätzt, wobei die Maske 58 als Ätzmaske verwendet wird, um die Öffnungen 60 durch die niedrigdimensionale Schicht 56 zu erweitern, und dadurch die Finne 54 freizulegen. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie z.B. ein Reaktivionenätzen (RIE), Neutralstrahlätzen (NBE) oder eine Kombination hiervon. Das Ätzen kann anisotrop erfolgen. Zum Beispiel kann das Ätzen ein Trockenätzen sein, das mit Argon, Bortrichlorid, Schwefelhexafluorid, Sauerstoff oder dergleichen durchgeführt wird. In der abgebildeten Ausführungsform wird ferner die Finne 54 geätzt, wobei die Maske 58 als Ätzmaske verwendet wird, um die Öffnungen 60 durch die Finne 54 zu verlängern und dadurch das Substrat 50 freizulegen. Die Finne 54 kann geätzt werden, indem der Prozess zum Ätzen der niedrigdimensionalen Schicht 56 fortgeführt wird, oder indem ein weiteres Ätzen mit anderen Ätzmitteln durchgeführt wird. Das Ätzen kann anisotrop erfolgen. Zum Beispiel kann das Ätzen ein Trockenätzen sein, das mit Argon durchgeführt wird. In einer anderen Ausführungsform (nachstehend detaillierter erläutert) werden die Öffnungen 60 nicht durch die Finne 54 verlängert.
  • In 8A und 8B sind die Öffnungen 60 in der Maske 58 verbreitert, um zusätzliche Abschnitte der niedrigdimensionalen Schicht 56 freizulegen. Durch die Verbreiterung der Öffnungen 60 werden zusätzliche Abschnitte der niedrigdimensionalen Schicht 56 freigelegt, die als Source/Drain-Regionen für die resultierenden niedrigdimensionalen FinFETs dienen. In Ausführungsformen, bei denen die Maske 58 ein Photoresist ist, können die Öffnungen 60 in der Maske 58 verbreitert werden, indem der Prozess zur Entwicklung des Photoresists wiederholt wird. Zum Beispiel kann der Entwickler erneut auf die verbleibenden Abschnitte des Photoresists angewendet werden. Obwohl die verbleibenden Abschnitte des Photoresists jene Abschnitte des Photoresists sind, die nicht einer strukturierten Lichtquelle ausgesetzt (belichtet) sind, kann der Entwickler immer noch die unveränderten Abschnitte des Photoresists entfernen, wenn auch langsamer als die Abschnitte des Photoresists, die durch die Belichtung physikalisch verändert sind. Daher ist die Entfernungsrate bei der Verbreiterung der Öffnungen 60 in der Maske 58 langsamer als die Entfernungsrate bei dem anfänglichen Strukturieren der Öffnungen 60 in der Maske 58. Ebenso kann die Maske 58 bei der Verbreiterung der Öffnungen 60 länger dem Entwickler ausgesetzt werden als bei der anfänglichen Strukturierung der Öffnungen 60.
  • Die Öffnungen 60 in der Maske 58 werden zu einer vergrößerten Breite W2-B , die entlang der ersten Richtung D1(vorstehend erläutert) gemessen wird, und zu einer vergrößerten Breite W3-B verbreitert, die entlang der zweiten Richtung D2 (vorstehend erläutert) gemessen wird. Die Öffnungen 60 in der niedrigdimensionalen Schicht 56 und der Finne 54 sind allerdings nicht verbreitert. Daher sind die vergrößerten Breiten W2-B , W3-B der Öffnungen 60 in der Maske 58 größer als die ursprünglichen Breiten W2-A und W3-A der Öffnungen 60 in der Maske 58. Nachdem die Öffnungen 60 verbreitert sind, ist die Breite W3-B größer als die Breite W2-B . Zum Beispiel kann die Breite W2-B in einem Bereich von etwa 1 nm bis etwa 50 nm liegen, und die Breite W3-B kann bis zu etwa 20 nm betragen.
  • In einigen Ausführungsformen werden die Öffnungen 60 entlang der ersten Richtung D1, D2 verbreitert, so dass die Eckbereiche 58C in einer Draufsicht an den Ecken der Öffnungen 60 in der Maske 58 verbleiben. Die Eckbereiche 58C sind über dem Substrat 50 angeordnet und überlappen weder die niedrigdimensionale Schicht 56 noch die Finne 54. Der Abstand zwischen benachbarten Eckbereichen 58C entlang der ersten Richtung D1 ist die ursprüngliche Breite W2-A . Der Abstand zwischen benachbarten Eckbereichen 58C entlang der zweiten Richtung D2 ist die ursprüngliche Breite W3-A .
  • Die verbreiterten Öffnungen 60 in der Maske 58 legen die oberen Oberflächen der niedrigdimensionalen Schicht 56 frei, die von den Source/Drain-Kontakten kontaktiert werden. Die Breiten der Öffnungen 60 in der Maske 58 bestimmen die Breiten der Source/Drain-Kontakte, und die Breiten der Source/Drain-Kontakte bestimmen die Kanallängen Lch (siehe 13A, nachstehend detaillierter erläutert) der resultierenden niedrigdimensionalen FinFETs. Gemäß einigen Ausführungsformen sind die Öffnungen 60 in der Maske 58 gemäß den gewünschten Kanallängen Lch verbreitert. Wenn beispielsweise kürzere Kanallängen Lch erwünscht sind, werden die Öffnungen 60 in der Maske 58 breiter gestaltet. Wenn der Entwickler erneut angewendet wird, um die Öffnungen 60 zu verbreitern, kann die Dauer der erneuten Anwendung gemäß den gewünschten Kanallängen Lch gewählt werden, wobei eine längere Dauer zu kürzeren Kanallängen Lch führt. Einzelheiten zur Steuerung der Kanallängen Lch werden nachstehend ausführlich erläutert.
  • In 9A und 9B werden die Source/Drain-Kontakte 62 in den Öffnungen 60 gebildet. Die Source/Drain-Kontakte 62 erstrecken sich durch die niedrigdimensionale Schicht 56. In Ausführungsformen, bei denen die Öffnungen 60 durch die Finne 54 verlaufen, verlaufen die Source/Drain-Kontakte 62 ebenfalls durch die Finne 54 und kontaktieren das Substrat 50. Die Source/Drain-Kontakte 62 werden durch Abscheiden (z.B. von oben nach unten) oder Aufwachsen (z.B. von unten nach oben) eines leitfähigen Materials in den Öffnungen 60 gebildet. Das leitende Material kann ein Metall oder ein niedrigdimensionales Material sein, das so gebildet ist, dass es ein metallisches Verhalten aufweist. Beispiele für leitende Materialien für die Source/Drain-Kontakte 62 sind Scandium, Titan, Niob, Chrom, Wolfram, Nickel, Palladium, Platin, Silber, Gold, Aluminium, Kombinationen hiervon oder dergleichen. In einigen Ausführungsformen sind die Source/Drain-Kontakte 62 niedrigdimensionale Materialien, die durch ein Immersionsverfahren von dem Substrat 50 oder der Finne 54 aufgewachsen oder auf einem anderen Substrat gebildet und dann auf das Substrat 50 oder die Finne 54 übertragen werden können. In der abgebildeten Ausführungsform sind die Source/Drain-Kontakte 62 von dem Substrat 50 aufgewachsen. In Ausführungsformen, bei denen die Source/Drain-Kontakte 62 sich nicht durch die Finne 54 erstrecken, werden die Source/Drain-Kontakte 62 von der Finne 54 aufgewachsen.
  • Die Source/Drain-Kontakte 62 sind physisch und elektrisch mit Abschnitten der niedrigdimensionalen Schicht 56 gekoppelt, die als Source/Drain-Regionen 64 dienen. Die Source/Drain-Kontakte 62 stehen somit in physischem Kontakt mit den Seitenwänden und den oberen Oberflächen der Source/Drain-Regionen 64. Wenn die Source/Drain-Regionen 64 Abschnitt einer Kohlenstoffnanoröhrchen-Schicht sind, ermöglicht die Bildung der Source/Drain-Kontakte 62 in Kontakt mit den Seitenwänden der Source/Drain-Regionen 64 eine direkte Verbindung der Source/Drain-Kontakte 62 mit den Enden der Kohlenstoffnanoröhrchen. Wenn die Source/Drain-Kontakte 62 in Kontakt mit den Seitenwänden der Source/Drain-Regionen 64 gebildet werden, kann die Kontaktfläche vergrößert werden. Der Kontaktwiderstand zu den Source/Drain-Regionen 64 kann dadurch verringert werden.
  • In 10A und 10B wird die Maske 58 entfernt. Wenn die Maske 58 ein Photoresist aufweist, kann das Photoresist z.B. durch einen akzeptablen Veraschungsprozess entfernt werden. Wenn die Maske 58 andere Schichten aufweist (z.B. eine BARC-Schicht, eine Nitridschicht usw.), können akzeptable Ätzprozesse zur Entfernung der Schichten verwendet werden.
  • Wie in 10A gezeigt, weisen die Source/Drain-Kontakte 62 im Querschnitt untere Abschnitte 62L und obere Abschnitte 62U auf. Die unteren Abschnitte 62L der Source/Drain-Kontakte 62 erstrecken sich durch die Finne 54 und/oder die niedrigdimensionale Schicht 56. Die oberen Abschnitte 62U der Source/Drain-Kontakte 62 erstrecken sich durch die Maske 58 und kontaktieren die oberen Oberflächen der niedrigdimensionalen Schicht 56. Mit anderen Worten, liegen die oberen Abschnitte 62U über der niedrigdimensionalen Schicht 56. Die unteren Abschnitte 62L der Source/Drain-Kontakte 62 weisen die Breite W2-A entlang der ersten Richtung D1 auf (siehe 9A) und die oberen Abschnitte 62U der Source/Drain-Kontakte 62 weisen die Breite W2-B entlang der ersten Richtung D1 auf (siehe 9A).
  • Wie in 10B gezeigt, weist jeder Source/Drain-Kontakt 62 in der Draufsicht einen zentralen Abschnitt 62C, ein Paar erster vorstehender Abschnitte 62P1 und ein Paar zweiter vorstehender Abschnitte 62P2 auf. Der zentrale Abschnitt 62C ist derart zwischen den ersten vorstehenden Abschnitten 62P1 angeordnet, dass sich die ersten vorstehenden Abschnitte 62P1 entlang der ersten Richtung D1von dem zentralen Abschnitt 62C weg erstrecken. Der zentrale Abschnitt 62C ist ferner derart zwischen den zweiten vorstehenden Abschnitten 62P2 angeordnet, dass sich die zweiten vorstehenden Abschnitte 62P2 entlang der zweiten Richtung D2 von dem zentralen Abschnitt 62C weg erstrecken. Der zentrale Abschnitt 62C weist die Breite W2-A entlang der ersten Richtung D1und die Breite W3-A entlang der zweiten Richtung D2 (siehe 9B) auf.
  • Die ersten vorstehenden Abschnitte 62P1 liegen direkt über und in Kontakt mit den oberen Oberflächen der niedrigdimensionalen Schicht 56, wie z.B. die oberen Oberflächen der Source/Drain-Regionen 64. Die ersten hervorstehenden Abschnitte 62P1 können auch die obere Oberfläche des Substrats 50 kontaktieren. Die ersten vorstehenden Abschnitte 62P1 weisen eine Breite W4 gemessen entlang der ersten Richtung D1 auf, die der Hälfte der Differenz zwischen der Breite W2-B und der Breite W2-A entspricht (siehe 9A). Die kombinierte Breite des Mittelteils 62C und der ersten vorstehenden Abschnitte 62P1 ist gleich der Breite W2-B (siehe 9B).
  • Die zweiten hervorstehenden Abschnitte 62P2 liegen direkt über und in Kontakt mit der oberen Oberfläche des Substrats 50. Die zweiten vorstehenden Abschnitte 62P2 kontaktieren nicht die oberen Oberflächen der niedrigdimensionalen Schicht 56. Die zweiten hervorstehenden Abschnitte 62P2 weisen eine Breite W5 gemessen entlang der zweiten Richtung D2 auf, die der Hälfte der Differenz zwischen der Breite W3-B und der Breite W3-A entspricht (siehe 9B). Die kombinierte Breite des zentralen Abschnitts 62C und der zweiten vorstehenden Abschnitte 62P2 ist gleich der Breite W3-B (siehe 9B).
  • Nach der Bildung sind die Source/Drain-Kontakte 62 in der ersten Richtung D1um einen Abstand D3 voneinander entfernt. Der Abstand D3 kann in einem Bereich von etwa 1 nm bis etwa 50 nm liegen. Der Abstand D3 zwischen den Source/Drain-Kontakten 62 kann durch Steuerung der Breiten W2-B der Öffnungen 60 gesteuert werden (siehe 8A), was sich auf die Breiten W4 der ersten vorstehenden Abschnitte 62P1 der Source/Drain-Kontakte 62 auswirkt. Insbesondere bewirkt das Ausbilden der Source/Drain-Kontakte 62 derart, dass sie erste vorstehende Abschnitte 62P1 mit großen Breiten W4 aufweisen, dass der Abstand D3 zwischen den Source/Drain-Kontakten 62 verringert wird. Wie nachstehend erläutert, entspricht der Abstand D3 zwischen den Source/Drain-Kontakten 62 den Kanallängen Lch (siehe 13A, nachstehend detaillierter erläutert) der resultierenden niedrigdimensionalen FinFETs. Durch die Steuerung des Abstands D3 zwischen den Source/Drain-Kontakten 62 lassen sich die Kanallängen Lch in einer selbstausrichtenden Weise bestimmen.
  • In 11A und 11B werden Abstandshalter 70 an den Source/Drain-Kontakten 62 gebildet. Die Abstandhalter 70 sind aus einer selbstorganisierten Monoschicht (self-assembled monolayer, SAM) von Molekülen gebildet und können auch als selbstorganisierte Abstandhalter bezeichnet werden. Wie in 11C gezeigt, weist jedes Molekül einer SAM eine Haupt-, eine Ausläufer- und eine Endgruppe auf. Die Hauptgruppe kann ein Thiol, ein Phosphonat, ein Silan oder dergleichen sein, das an einer Oberfläche der Abstandhalter 70 verankert ist. Die Endgruppe kann eine beliebige funktionelle Gruppe sein. Der Ausläufer enthält eine oder mehrere Methylenbrücken, die die Hauptgruppe mit der Endgruppe verbinden. Die Länge des SAM wird durch die Kettenlängen der Ausläufer und die Anziehung zwischen den Hauptgruppen und den Endgruppen bestimmt.
  • Die Moleküle der SAM sind so ausgerichtet, dass sie sich in einer senkrechten Richtung von den Oberflächen der Source/Drain-Kontakte 62 weg erstrecken. Die Länge der SAM bestimmt also die Dicke der Abstandshalter 70. Nach der Bildung weisen die vertikalen Abschnitte der Abstandshalter 70 eine Dicke T2 auf und die horizontalen Abschnitte der Abstandshalter 70 weisen eine Dicke T3 auf. Gemäß einigen Ausführungsformen wird die Endgruppe so gewählt, dass die SAM eine gewünschte Länge aufweist und somit die Abstandhalter 70 die gewünschten Dicken T2, T3 aufweisen. Die Abstandhalter 70 können durch Adsorption (z.B. durch Chemisorption) jeder der Hauptgruppen auf den Oberflächen der Source/Drain-Kontakte 62 gewachsen werden. Der Ausläufer kann dann organisiert und zu einer geordneten zweidimensionalen oder dreidimensionalen Struktur zusammengefügt werden. Das terminale Ende des Ausläufers kann dann mit der ausgewählten Endgruppe funktionalisiert werden. Die Endgruppe kann Octadecyltrichlorsilan, SiMeCl3, SiMe2Cl2, SiMe3Cl, SiMe3Br, SiMe3I, Hexamethyldisilazan, n-BuSiCl3, iso-BuSiCl3, tert-BuSiCl3, Benzyl-SiCl3, Perfluoroctyltrichlorsilan oder dergleichen sein.
  • Die Abstandhalter 70 sind durch einen Abstand D4 getrennt. Der Abstand D4 kann in einem Bereich von etwa 1 nm bis etwa 20 nm liegen. Der Abstand D4 zwischen den Abstandhaltern 70 kann durch die Steuerung der Dicke T2 der Abstandhalter 70 gesteuert werden. Wenn die Abstandhalter 70 so gebildet sind, dass sie eine große Dicke T2 aufweisen, kann der Abstand D4 zwischen den Abstandhaltern 70 verringert werden. Wie nachstehend weiter erläutert, entspricht der Abstand D4 zwischen den Abstandshaltern 70 den Gatelängen Lg (siehe 13A, nachstehend detailliert erläutert) der resultierenden niedrigdimensionalen FinFETs. Durch die Steuerung des Abstands D4 zwischen den Abstandshaltern 70 können die Gatelängen Lg in selbstausrichtender Weise bestimmt werden. Bei der Züchtung der Abstandhalter 70 kann die Endgruppe der SAM gemäß den gewünschten Gatelängen Lg gewählt werden, wobei eine längere SAM dickere Abstandhalter 70 bildet und zu kürzeren Gatelängen Lg führt.
  • Die SAM der Abstandhalter 70 ist möglicherweise nicht vollkommen gleichmäßig ausgebildet. Insbesondere kann das Wachstum der SAM in überfüllten Regionen behindert werden, z.B. an den Schnittstellen der Source/Drain-Kontakte 62 und der Source/Drain-Regionen 64 sowie an den Ecken der Source/Drain-Kontakte 62. Daher können die Dicken T2, T3 ungleichmäßig sein. Insbesondere können die Dicken T2 der vertikalen Abschnitte der Abstandshalter 70 in einer Richtung zunehmen, die sich von der niedrigdimensionalen Schicht 56 weg erstreckt, aber nur bis zu einem Punkt, und ab dort in derselben Richtung abnehmen. Ebenso können die Dicken T3 der horizontalen Abschnitte der Abstandhalter 70 in den Mittelpunkten der oberen Oberflächen der Source/Drain-Kontakte 62 größer sein und an den Kanten der oberen Oberflächen der Source/Drain-Kontakte 62 abnehmen. Die Abstandhalter 70 können daher abgerundete Oberflächen, wie z.B. konkave obere Oberflächen, aufweisen.
  • In 12A und 12B wird eine Gatedielektrikumschicht 72 gebildet. Die Gatedielektrikumschicht 72 umfasst eine oder mehrere Schichten, die auf den oberen Oberflächen und den Seitenwänden der niedrigdimensionalen Schicht 56 und der Abstandshalter 70 abgeschieden sind. Die Gatedielektrikumschicht 72 kann auch auf der oberen Oberfläche des Substrats 50 gebildet werden. In einigen Ausführungsformen weist die Gatedielektrikumschicht 72 eine oder mehrere dielektrische Schichten auf, wie z.B. eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilikat oder dergleichen. Zum Beispiel weist die Gatedielektrikumschicht 72 in einigen Ausführungsformen eine Grenzflächenschicht aus Siliziumoxid, die durch thermische oder chemische Oxidation gebildet ist, und ein darüber liegendes high-k-dielektrisches Material auf, wie ein Metalloxid oder ein Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen hiervon. Die Gatedielektrikumschicht 72 kann eine dielektrische Schicht mit einem k-Wert von mehr als etwa 7,0 aufweisen. Die Verfahren zur Bildung der Gatedielektrikumschicht 72 können Molekülstrahlabscheidung (molecular beam deposition, MBD), ALD, PECVD und dergleichen umfassen. Die Gatedielektrikumschicht 72 kann auch aus einem niedrigdimensionalen isolierenden Material mit einer großen Bandlücke gebildet werden, wie z.B. hexagonales Bornitrid (hBN), das von unten nach oben aufgewachsen werden kann. Die Gatedielektrikumschicht 72 kann bis zu einer geringen Dicke, z.B. in einem Bereich von etwa 0,5 nm bis etwa 15 nm, gebildet werden. In einigen Ausführungsformen ist die Gatedielektrikumschicht 72 dicker als die niedrigdimensionale Schicht 56.
  • Auf der Gatedielektrikumschicht 72 wird dann eine Gateelektrodenschicht 74 gebildet. Die Gateelektrodenschicht 74 kann auf der Gatedielektrikumschicht 72 abgeschieden werden. Die Gateelektrodenschicht 74 kann ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen hiervon oder mehrere Schichten davon enthalten. Obwohl z.B. eine einzelne Gateelektrodenschicht 74 abgebildet ist, kann die Gateelektrodenschicht 74 eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeit-Anpassungsschichten und ein Füllmaterial aufweisen.
  • Die Gatedielektrikumschicht 72 und die Gateelektrodenschicht 74 werden dann strukturiert, um Abschnitte der Gatedielektrikumschicht 72 und der Gateelektrodenschicht 74 zu entfernen, die sich entlang einer Hauptfläche des Substrats 50 erstrecken, wodurch das Substrat 50 freigelegt wird. Die verbleibenden Abschnitte der Gatedielektrikumschicht 72 und der Gateelektrodenschicht 74 bedecken die niedrigdimensionale Schicht 56 und die Abstandshalter 70. Die Gatedielektrikumschicht 72 und die Gateelektrodenschicht 74 können mit akzeptablen Photolithographie- und Ätztechniken strukturiert werden.
  • In 13A und 13B werden die Gatedielektrikumschicht 72 und die Gateelektrodenschicht 74 strukturiert, um Gatedielektrika 82 und Gateelektroden 84 zu bilden. Durch die Strukturierung werden Abschnitte der Gatedielektrikumschicht 72 und der Gateelektrodenschicht 74 über den Abstandhaltern 70 entfernt, wodurch Öffnungen 78 gebildet werden, die die Abstandhalter 70 und einige Abschnitte der niedrigdimensionalen Schicht 56 freilegen. Die Gatedielektrika 82 und die Gateelektroden 84 bilden Gatestrukturen 80 der resultierenden niedrigdimensionalen FinFETs. Die Gatestrukturen 80 können auch als Gatestapel bezeichnet werden.
  • Die Gatedielektrikumschicht 72 und die Gateelektrodenschicht 74 können durch jedes akzeptable Verfahren strukturiert werden. In einigen Ausführungsformen werden die Gatedielektrikumschicht 72 und die Gateelektrodenschicht 74 mit akzeptablen Photolithographie- und Ätztechniken strukturiert. In einigen Ausführungsformen werden die Gatedielektrikumschicht 72 und die Gateelektrodenschicht 74 mittels eines Adhäsions-Lithographieprozesses strukturiert. In einem Adhäsions-Lithographieprozess wird ein Klebeband (nicht abgebildet) auf die Gateelektrodenschicht 74 geklebt, z.B. auf eine obere Oberfläche der Gateelektrodenschicht 74. Das Klebeband wird dann von der Gateelektrodenschicht 74 abgezogen, indem das Band in einer Richtung senkrecht zur Hauptoberfläche des Substrats 50 gezogen wird. Die Abzugskante des Bandes wandert dabei seitlich über das Substrat 50. Beim Abziehen des Bandes brechen dünnere Abschnitte der Gatedielektrikumschicht 72 und der Gateelektrodenschicht 74 (z.B. die Abschnitte auf den Abstandshaltern 70) ab und bleiben auf dem Band haften, aber dickere Abschnitte der Gatedielektrikumschicht 72 und der Gateelektrodenschicht 74 (z.B. die Abschnitte auf der niedrigdimensionalen Schicht 56) brechen nicht ab und bleiben zurück.
  • Die Gatestrukturen 80 bedecken Abschnitte der niedrigdimensionalen Schicht 56, die als Kanalregionen 76 dienen. Konkret erstrecken sich die Gatestrukturen 80 entlang der Seitenwände und oberer Oberflächen der niedrigdimensionalen Schicht 56, z.B. der Kanalregionen 76. Die Kanalregionen 76 der niedrigdimensionalen Schicht 56 sind diejenigen Abschnitte der niedrigdimensionalen Schicht 56, die sich zwischen den Source/Drain-Regionen 64 erstrecken und unter den Gatestrukturen 80 liegen. Die Kanallängen Lch der Kanalregionen 76 werden durch den Abstand D3 (siehe 10A und 10B) zwischen den Source/Drain-Kontakten 62 bestimmt. Der Abstand D3 (siehe 10A und 10B) zwischen den Source/Drain-Kontakten 62 kann auf der Grundlage der gewünschten Kanallängen Lch gewählt werden, wobei ein kleinerer Abstand D3 zu kleineren Kanallängen Lch führt. Die Kanallängen Lch können in einem Bereich von etwa 1 nm bis etwa 20 nm liegen.
  • Die Gatestrukturen 80 weisen Gatelängen Lg auf, die durch den Abstand D4 (siehe 11A und 11B) zwischen den Abstandhaltern 70 bestimmt sind. Die Gatelängen Lg können bei zwei Verarbeitungsschritten gesteuert werden. Erstens kann der Abstand D3 (siehe 10A und 10B) zwischen den Source/Drain-Kontakten 62 auf der Grundlage der gewünschten Gatelängen Lg gewählt werden, wobei ein kleinerer Abstand D3 zu kleineren Gatelängen Lg führt. Zweitens kann die Dicke T2 der Abstandshalter 70 auf der Grundlage der gewünschten Gatelängen Lg gewählt werden, wobei eine größere Dicke T2 der Abstandshalter 70 zu kleineren Gatelängen Lg führt. Die Gatelängen Lg können in einem Bereich von etwa 1 nm bis etwa 20 nm liegen.
  • Da die Abstandshalter 70 konkave Oberflächen aufweisen, weisen die Gatestrukturen 80 (z.B. die Gateelektroden 84) konvexe Seitenwände auf. Konkret nehmen die Gatelängen Lg der Gatestrukturen 80 in einer Richtung ab, die sich von der niedrigdimensionalen Schicht 56 weg erstreckt, aber nur bis zu einem Punkt, und nehmen von dort an in derselben Richtung zu. Eine solche Form kann auch als „Footer-“ oder „Sanduhr“-Form bezeichnet werden. Bei einer solchen Form weist jede Gatestruktur 80 eine obere Breite an der Oberseite der Gatestruktur 80, eine mittlere Breite in der Mitte der Gatestruktur 80 und eine untere Breite an der Unterseite der Gatestruktur 80 auf, wobei die mittlere Breite kleiner ist als die obere Breite und die untere Breite. In einigen Ausführungsformen ist der Abstand zwischen einer Gateelektrode 84 und einer Source/Drain-Region 62 kleiner als der Abstand zwischen einem zugehörigen Gatedielektrikum 82 und der Source/Drain-Region 62.
  • In 14A und 14B werden die Abstandshalter 70 entfernt, um die Sourcee/Drain-Kontakte 62 in den Öffnungen 78 freizulegen. Die Abstandshalter 70 können durch einen akzeptablen Ätzprozess entfernt werden, z.B. einen solchen, bei dem das Material der Abstandshalter 70 selektiv mit einer höheren Rate geätzt wird als die Materialien der niedrigdimensionalen Schicht 56, der Source/Drain-Kontakte 62, der Gatedielektrika 82 und der Gateelektroden 84. Das Ätzen kann isotrop erfolgen. Zum Beispiel kann das Ätzen ein Nassätzen umfassen. Das Ätzmittel kann auf der Grundlage der Moleküle der SAM ausgewählt werden, die zur Bildung der Abstandhalter 70 verwendet werden.
  • In 15A und 15B werden die Source/Drain-Verlängerungen 86 in der niedrigdimensionalen Schicht 56 gebildet. Die Source/Drain-Verlängerungen 86 können auch als hochdotierte verlängerte Source/Drain-Regionen bezeichnet werden. Die Source/Drain-Verlängerungen 86 können durch Implantierung einer geeigneten Verunreinigung (z.B. eines p-Typ- oder eines n-Typ-Dotierstoffes) in die freiliegenden Bereiche der niedrigdimensionalen Schicht 56 gebildet werden, wie z.B. die Bereiche der niedrigdimensionalen Schicht 56 zwischen den Gatestrukturen 80 (siehe 13A) und den Source/Drain-Kontakten 62. Beispiele für n-Typ-Verunreinigungen sind Phosphor, Arsen, Antimon und dergleichen, die durch TiOx-Lösungsdotierung, Cl-Lösungsdotierung, SiNx-Schichtdotierung oder dergleichen implantiert werden können. Zu den p-Typ-Verunreinigungen gehören z.B. Bor, Borfluorid, Indium und dergleichen, die durch Stickoxid-Gasdotierung, AuCl3-Lösungsdotierung, WOx- und MoOx-Schichtdotierung oder dergleichen implantiert werden können. Obwohl separat veranschaulicht, kann jede Source/Drain-Region 64 und die zugehörige Source/Drain-Verlängerung 86 gemeinsam als Source/Drain-Region dienen.
  • In 16A und 16B wird eine erste Zwischenschichtdielektrikumschicht (ILD-Schicht) 92 über den Source/Drain-Kontakten 62, den Source/Drain-Verlängerungen 86, den Gatedielektrika 82 und den Gateelektroden 84 abgeschieden. Die erste ILD-Schicht 92 kann ein dielektrisches Material enthalten und kann durch jedes geeignete Verfahren wie CVD, plasmagestützte CVD (PECVD) oder FCVD abgeschieden werden. Zu den dielektrischen Materialien können Phosphosilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gehören. Andere Isoliermaterialien, die durch jeden akzeptablen Prozess hergestellt wurden, können verwendet werden. Zum Beispiel kann die erste ILD-Schicht 92 auch aus einem Passivierungsmaterial wie kohlenstoffdotierten Oxiden, Dielektrika mit extrem niedrigem k-Wert wie poröses kohlenstoffdotiertes Siliziumdioxid, einem Polymer wie Polyimid, Lötstopplack, Polybenzoxazol (PBO), einem Polymer auf der Basis von Benzocyclobuten (BCB), Formmasse oder dergleichen oder einer Kombination hiervon gebildet werden. Das Passivierungsmaterial kann durch Schleuderbeschichtung, Laminierung, ein Abscheidungsverfahren oder eine Kombination hiervon gebildet werden. Das Passivierungsmaterial kann auch aus einem niedrigdimensionalen Isoliermaterial mit einer großen Bandlücke gebildet werden, wie z.B. hexagonales Bornitrid (hBN), das von unten nach oben gezüchtet werden kann.
  • In 17A und 17B werden die zweiten Source/Drain-Kontakte 94 durch die erste ILD-Schicht 92 bis zu den Source/Drain-Kontakten 62 gebildet. Öffnungen für die zweiten Source/Drain-Kontakte 94 werden durch die erste ILD-Schicht 92 hindurch gebildet. Die Öffnungen können mit akzeptablen Photolithographie- und Ätztechniken hergestellt werden. Eine Auskleidung (nicht abgebildet) wie z.B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie ein CMP kann durchgeführt werden, um überschüssiges Material von einer oberen Oberfläche der ersten ILD-Schicht 92 zu entfernen. Die verbleibende Auskleidung und das leitende Material bilden die zweiten Source/Drain-Kontakte 94 in den Öffnungen. Die zweiten Source/Drain-Kontakte 94 sind physisch und elektrisch mit den Source/Drain-Kontakten 62 gekoppelt. Nach der Bildung sind die oberen Oberflächen der zweiten Source/Drain-Kontakte 94 und der Gateelektroden 84 koplanar (innerhalb der Prozessvarianten). In einigen Ausführungsformen wird ein zusätzlicher Planarisierungsprozess wie ein CMP durchgeführt, um überschüssiges Material der ersten ILD-Schicht 92 von den oberen Oberflächen der Gateelektroden 84 zu entfernen, bevor die Source/Drain-Kontakte 62 gebildet werden. In einer anderen Ausführung wird überschüssiges Material der ersten ILD-Schicht 92 ebenfalls durch den Planarisierungsprozess, der beim Bilden der zweiten Source/Drain-Kontakte 94 durchgeführt wird, von den oberen Oberflächen der Gate-Elektroden 84 entfernt.
  • In 18A bis 18D wird eine zweite ILD-Schicht 96 über der ersten ILD-Schicht 92 abgeschieden. In einigen Ausführungsformen ist die zweite ILD-Schicht 96 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen ist die zweite ILD-Schicht 96 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren wie CVD und PECVD abgeschieden werden. In einigen Ausführungsformen wird eine Ätzstoppschicht zwischen der ersten ILD-Schicht 92 und der zweiten ILD-Schicht 96 gebildet.
  • Dritte Source/Drain-Kontakte 98 und Gate-Kontakte 100 werden zu den zweiten Source/Drain-Kontakten 94 und den Gate-Elektroden 84 ausgebildet. Öffnungen durch die zweite ILD-Schicht 96 werden für die dritten Source/Drain-Kontakte 98 und die Gate-Kontakte 100 gebildet. Die Öffnungen können durch akzeptable Photolithographie- und Ätztechniken hergestellt werden. In den Öffnungen werden eine Auskleidung, wie z.B. eine Diffusionssperrschicht, eine Klebeschicht oder dergleichen, und ein leitfähiges Material gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess wie ein CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 96 zu entfernen. Die verbleibende Auskleidung und das leitende Material bilden die dritten Source/Drain-Kontakte 98 und die Gate-Kontakte 100 in den Öffnungen. Die dritten Source/Drain-Kontakte 98 sind physikalisch und elektrisch mit den zweiten Source/Drain-Kontakten 94 gekoppelt und die Gate-Kontakte 100 sind physikalisch und elektrisch mit den Gateelektroden 84 gekoppelt. Die dritten Source/Drain-Kontakte 98 und die Gate-Kontakte 100 können in verschiedenen Prozessen oder im gleichen Prozess gebildet werden. Obwohl es sich um die gleichen Querschnitte handelt, ist es zu beachten, dass jeder der dritten Source/Drain-Kontakte 98 und die Gate-Kontakte 100 in unterschiedlichen Querschnitten ausgebildet sein können, wodurch ein Kurzschluss der Kontakte vermieden werden kann.
  • 19A bis 19D veranschaulichen niedrigdimensionale FinFETs gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ähnelt derjenigen in 18A bis 18D mit der Ausnahme, dass die Source/Drain-Kontakte 62 nur durch die niedrigdimensionale Schicht 56 und nicht in/durch die Finne 54 verlaufend ausgebildet sind. Diese Ausführungsform kann z.B. gebildet werden, wenn die Öffnungen 60, die mit Bezug auf 7A und 7B beschrieben sind, nicht durch die Finne 54 verlaufen. Die Source/Drain-Kontakte 62 können zu geringeren Kosten gebildet werden. In dieser Ausführungsform überlagern die unteren Abschnitte der Source/Drain-Kontakte 62 die Finne 54.
  • 20A bis 20D veranschaulichen niedrigdimensionale FinFETs gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ähnelt derjenigen in 18A bis 18D mit der Ausnahme, dass die Source/Drain-Kontakte 62 auf der niedrigdimensionalen Schicht 56 ausgebildet sind und sich nicht in/durch die niedrigdimensionale Schicht 56 erstrecken. Diese Ausführungsform kann z.B. dadurch gebildet werden, dass man eine Struktur ähnlich der von 6A und 6B erhält und die Source/Drain-Kontakte 62 in den Öffnungen 60 der Maske 58, z.B. direkt auf der niedrigdimensionalen Schicht 56, absetzt oder wachsen lässt. Die Source/Drain-Kontakte 62 gemäß dieser Ausführungsform können gebildet werden, wenn die niedrigdimensionale Schicht 56 aus einem niedrigdimensionalen Material gebildet wird, das keine Strukturen mit Enden zur Verbindung mit den Source/Drain-Kontakten 62 aufweist. Zum Beispiel kann die niedrigdimensionale Schicht 56 in dieser Ausführungsform eine Übergangsmetall-Dichalcogenid (TMD)-Schicht, eine Graphenschicht oder dergleichen sein. In dieser Ausführungsform liegt eine Gesamtheit der Source/Drain-Kontakte 62 über der niedrigdimensionalen Schicht 56.
  • 21A bis 21D veranschaulichen niedrigdimensionale FinFETs gemäß einigen anderen Ausführungsformen. Diese Ausführungsform ähnelt derjenigen in 18A bis 18D mit der Ausnahme, dass zweite Source/Drain-Kontakte 102 gebildet werden, die sich sowohl durch die erste ILD-Schicht 92 als auch durch die zweite ILD-Schicht 96 erstrecken. Die zweiten Source/Drain-Kontakte 102 können in demselben Prozess wie die Gate-Kontakte 100 gebildet werden. Die Öffnungen für die zweiten Source/Drain-Kontakte 102 können sowohl durch die erste ILD-Schicht 92 als auch durch die zweite ILD-Schicht 96 hindurch gebildet werden, und die zweiten Source/Drain-Kontakte 102 können in ähnlicher Weise in den Öffnungen gebildet werden, wie mit Bezug auf 18A und 18B erläutert. Mit anderen Worten wird der Kontakt zu den Source/Drain-Kontakten 62 in dieser Ausführungsform durch die Bildung eines einzigen durchgehenden leitenden Merkmals durch die erste ILD-Schicht 92 und die zweite ILD-Schicht 96 hergestellt, allerdings wird der Kontakt zu den Source/Drain-Kontakten 62 in der Ausführungsform in 18A bis 18D durch die Bildung getrennter leitender Merkmale durch die erste ILD-Schicht 92 und die zweite ILD-Schicht 96 hergestellt. Es ist denkbar, dass ähnliche zweite Source/Drain-Kontakte 102 auch in der Ausführungsform in 19A bis 19D und in der Ausführungsform in 20A bis 20D gebildet sein können.
  • Durch Ausführungsformen können Vorteile erzielt werden. Durch die Bildung der Source/Drain-Kontakte 62 durch die niedrigdimensionale Schicht 56 hindurch kann die Kontaktfläche vergrößert und der Kontaktwiderstand verringert werden. Außerdem können die Source/Drain-Kontakte 62 mit den Enden von Kohlenstoffnanoröhrchen in der niedrigdimensionalen Schicht 56 verbunden werden. Die Leistung des resultierenden niedrigdimensionalen FinFETs kann so verbessert werden. Ferner ermöglicht die Bildung der Abstandhalter 70 als selbstorganisierte Abstandhalter, dass die Längen der resultierenden Gatestrukturen 80 in selbstausrichtender Weise gesteuert werden können. Die Flexibilität in der Fertigung kann dadurch verbessert werden.
  • In einer Ausführungsform umfasst ein Verfahren: Bilden einer dielektrischen Finne auf einem Substrat; Bilden einer niedrigdimensionalen Schicht auf der dielektrischen Finne; Bilden eines ersten Source/Drain-Kontakts und eines zweiten Source/Drain-Kontakts auf der niedrigdimensionalen Schicht; Aufwachsen eines ersten selbstorganisierten Abstandshalters und eines zweiten selbstorganisierten Abstandshalters auf dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei eine Kanalregion der niedrigdimensionalen Schicht zwischen dem ersten selbstorganisierten Abstandshalter und dem zweiten selbstorganisierten Abstandshalter angeordnet ist; Bilden einer Gatestruktur auf der Kanalregion; und nach dem Bilden der Gatestruktur, Entfernen des ersten selbstorganisierten Abstandshalters und des zweiten selbstorganisierten Abstandshalters.
  • Bei einigen Ausführungsformen des Verfahrens umfasst das Bilden der niedrigdimensionalen Schicht: das Aufwachsen eines Kohlenstoffnanoröhrchen-Netzwerks durch einen Immersionsprozess; das Aufwachsen ausgerichteter Kohlenstoffnanoröhrchen durch Zersetzen eines kohlenstoffhaltigen Vorläufers; oder das Abscheiden mehrerer Übergangsmetall-Dichalcogenid-Schichten (TMD-Schichten). Bei einigen Ausführungsformen des Verfahrens umfasst das Bilden der Gatestruktur: Abscheiden einer Gatedielektrikumschicht auf dem ersten selbstorganisierten Abstandshalter, dem zweiten selbstorganisierten Abstandshalter und der Kanalregion; Abscheiden einer Gateelektrodenschicht auf der Gatedielektrikumschicht; und Entfernen von Abschnitten der Gatedielektrikumschicht und der Gateelektrodenschicht auf dem ersten selbstorganisierten Abstandshalter und dem zweiten selbstorganisierten Abstandshalter durch einen Adhäsions-Lithographieprozess. Bei einigen Ausführungsformen des Verfahrens umfasst der Adhäsions-Lithographieprozess: Aufkleben eines Bandes auf die Gateelektrodenschicht; und Abziehen des Bandes von der Gateelektrodenschicht durch Ziehen des Bandes in einer Richtung senkrecht zu einer Hauptoberfläche des Substrats. Bei einigen Ausführungsformen des Verfahrens umfasst das Aufwachsen des ersten selbstorganisierten Abstandshalters und des zweiten selbstorganisierten Abstandshalters: Aufwachsen einer selbstorganisierten Monoschicht von Molekülen auf dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei jedes der Moleküle eine Hauptgruppe, einen Ausläufer und eine Endgruppe umfasst, wobei die Hauptgruppe an einer Oberfläche des ersten Source/Drain-Kontakts oder des zweiten Source/Drain-Kontakts verankert ist und der Ausläufer die Hauptgruppe mit der Endgruppe verbindet. Bei einigen Ausführungsformen des Verfahrens umfasst das Aufwachsen der selbstorganisierten Monoschicht der Moleküle: Auswählen der Endgruppe gemäß einer gewünschten Länge der Gatestruktur; für jedes der Moleküle: Adsorbieren der Hauptgruppe an der Oberfläche; Zusammenfügen des Ausläufers; und Funktionalisieren eines terminalen Endes des Ausläufers mit der ausgewählten Endgruppe. Bei einigen Ausführungsformen des Verfahrens umfasst das Bilden des ersten Source/Drain-Kontakts und des zweiten Source/Drain-Kontakts: Bilden eines Photoresists auf der niedrigdimensionalen Schicht; Aussetzen des Photoresists an eine strukturierte Lichtquelle; Anwenden eines Entwicklers auf das Photoresist, um Öffnungen in dem Photoresist zu bilden, die die niedrigdimensionale Schicht freilegen; und Bilden eines leitenden Materials in den Öffnungen und auf der niedrigdimensionalen Schicht. In einigen Ausführungsformen des Verfahrens umfasst das Bilden des ersten Source/Drain-Kontakts und des zweiten Source/Drain-Kontakts: Bilden eines Photoresists auf der niedrigdimensionalen Schicht; Aussetzen des Photoresists an eine strukturierte Lichtquelle; Anwenden eines Entwicklers auf den Photoresist, um Öffnungen in dem Photoresist zu bilden, die die niedrigdimensionale Schicht freilegen; Ätzen der niedrigdimensionalen Schicht mittels des Photoresists als Ätzmaske, um die Öffnungen in die niedrigdimensionale Schicht zu verlängern; erneutes Anwenden des Entwicklers auf das Photoresist, um die Öffnungen in dem Photoresist zu verlängern; und Bilden eines leitenden Materials in den Öffnungen in dem Photoresist und den Öffnungen in der niedrigdimensionalen Schicht. Bei einigen Ausführungsformen des Verfahrens umfasst das Bilden des leitfähigen Materials das Bilden des leitfähigen Materials auf der dielektrischen Finne. In einigen Ausführungsformen des Verfahrens umfasst das Verfahren ferner: Ätzen der dielektrischen Finne mittels des Photoresists als Ätzmaske, um die Öffnungen in die dielektrische Finne zu verlängern, wobei das Bilden des leitenden Materials die Bildung des leitenden Materials in den Öffnungen in der dielektrischen Finne umfasst. Bei einigen Ausführungsformen des Verfahrens umfasst das erneute Anwenden des Entwicklers auf das Photoresist: Auswählen einer Zeitdauer entsprechend einer gewünschten Länge der Kanalregion; und erneutes Anwenden des Entwicklers auf das Photoresist für die ausgewählte Zeitdauer.
  • In einer Ausführungsform weist eine Vorrichtung auf: eine dielektrische Finne auf einem Substrat; eine niedrigdimensionale Schicht auf der dielektrischen Finne, wobei die niedrigdimensionale Schicht eine Source/Drain-Region und eine Kanalregion aufweist; einen Source/Drain-Kontakt auf der Source/Drain-Region; und eine Gatestruktur auf der Kanalregion neben dem Source/Drain-Kontakt, wobei die Gatestruktur eine erste Breite an der Oberseite der Gatestruktur, eine zweite Breite in der Mitte der Gatestruktur und eine dritte Breite an der Unterseite der Gatestruktur aufweist, wobei die zweite Breite kleiner als die erste Breite und die dritte Breite ist.
  • Bei einigen Ausführungsformen der Vorrichtung liegt eine Gesamtheit des Source/Drain-Kontakts über der niedrigdimensionalen Schicht. In einigen Ausführungsformen der Vorrichtung weist der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt auf, wobei der erste Abschnitt über der niedrigdimensionalen Schicht liegt, wobei der zweite Abschnitt sich durch die niedrigdimensionale Schicht erstreckt und über der dielektrischen Finne liegt, wobei der erste Abschnitt eine größere Breite als der zweite Abschnitt aufweist. In einigen Ausführungsformen der Vorrichtung weist der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt auf, wobei der erste Abschnitt über der niedrigdimensionalen Schicht liegt, wobei der zweite Abschnitt sich durch die niedrigdimensionale Schicht und die dielektrische Finne erstreckt, wobei der erste Abschnitt eine größere Breite als der zweite Abschnitt aufweist. In einigen Ausführungsformen weist die Vorrichtung ferner auf: eine Source/Drain-Verlängerung in der niedrigdimensionalen Schicht, wobei die Source/Drain-Verlängerung seitlich zwischen dem Source/Drain-Kontakt und der Gatestruktur angeordnet ist.
  • In einer Ausführungsform weist ein Vorrichtung auf: eine dielektrische Finne auf einem Substrat; eine niedrigdimensionale Schicht auf der dielektrischen Finne; ein Gatedielektrikum auf der niedrigdimensionalen Schicht; eine Gateelektrode auf dem Gatedielektrikum, wobei die Gateelektrode konvexe Seitenwände aufweist; und einen Source/Drain-Kontakt neben der Gateelektrode und dem Gatedielektrikum, wobei der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt eine obere Oberfläche der niedrigdimensionalen Schicht kontaktiert, der zweite Abschnitt sich durch die niedrigdimensionale Schicht erstreckt und eine Seitenwand der niedrigdimensionalen Schicht kontaktiert, wobei der erste Abschnitt breiter als der zweite Abschnitt ist, wobei der Source/Drain-Kontakt elektrisch mit der niedrigdimensionalen Schicht verbunden ist.
  • Bei einigen Ausführungsformen der Vorrichtung ist die niedrigdimensionale Schicht eine Kohlenstoffnanoröhrchen-Schicht. In einigen Ausführungsformen der Vorrichtung ist die niedrigdimensionale Schicht eine Übergangsmetall-Dichalcogenid-Schicht (TMD-Schicht). In einigen Ausführungsformen der Vorrichtung weist die Gateelektrode eine erste Breite an der Oberseite der Gateelektrode, eine zweite Breite in der Mitte der Gateelektrode und eine dritte Breite an der Unterseite der Gateelektrode auf, wobei die zweite Breite kleiner als die erste und die dritte Breite ist.
  • Die vorstehenden Ausführungsformen umreißen die Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden können, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/981749 [0001]
    • US 16837261 [0021]

Claims (20)

  1. Verfahren umfassend: Bilden einer dielektrischen Finne auf einem Substrat; Bilden einer niedrigdimensionalen Schicht auf der dielektrischen Finne; Bilden eines ersten Source/Drain-Kontakts und eines zweiten Source/Drain-Kontakts auf der niedrigdimensionalen Schicht; Aufwachsen eines ersten selbstorganisierten Abstandshalters und eines zweiten selbstorganisierten Abstandshalters auf dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei eine Kanalregion der niedrigdimensionalen Schicht zwischen dem ersten selbstorganisierten Abstandshalter und dem zweiten selbstorganisierten Abstandshalter angeordnet ist; Bilden einer Gatestruktur auf der Kanalregion; und nach dem Bilden der Gatestruktur, Entfernen des ersten selbstorganisierten Abstandhalters und des zweiten selbstorganisierten Abstandhalters.
  2. Verfahren nach Anspruch 1, wobei das Bilden der niedrigdimensionalen Schicht umfasst: Aufwachsen eines Kohlenstoffnanoröhrchen-Netzwerks durch einen Immersionsprozess; Aufwachsen ausgerichteter Kohlenstoffnanoröhrchen durch Zersetzen eines kohlenstoffhaltigen Vorläufers; oder Abscheiden von mehreren Übergangsmetall-Dichalcogenid-Schichten (TMD-Schichten).
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden der Gatestruktur umfasst: Abscheiden einer Gatedielektrikumschicht auf dem ersten selbstorganisierten Abstandshalter, dem zweiten selbstorganisierten Abstandshalter und der Kanalregion; Abscheiden einer Gateelektrodenschicht auf der Gatedielektrikumschicht; und Entfernen von Abschnitten der Gatedielektrikumschicht und der Gateelektrodenschicht auf dem ersten selbstorganisierten Abstandshalter und dem zweiten selbstorganisierten Abstandshalter mittels eines Adhäsions-Lithographieprozesses.
  4. Verfahren nach Anspruch 3, wobei der Adhäsions-Lithographieprozess umfasst: Aufkleben eines Bandes auf die Gateelektrodenschicht; und Abziehen des Bandes von der Gateelektrodenschicht durch Ziehen des Bandes in einer Richtung senkrecht zu einer Hauptoberfläche des Substrats.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das Aufwachsen des ersten selbstorganisierten Abstandhalters und des zweiten selbstorganisierten Abstandhalters umfasst: Aufwachsen einer selbstorganisierten Monoschicht von Molekülen auf dem ersten Source/Drain-Kontakt und dem zweiten Source/Drain-Kontakt, wobei jedes der Moleküle eine Hauptgruppe, einen Ausläufer und eine Endgruppe aufweist, wobei die Hauptgruppe an einer Oberfläche des ersten Source/Drain-Kontakts oder des zweiten Source/Drain-Kontakts verankert ist und der Ausläufer die Hauptgruppe mit der Endgruppe verbindet.
  6. Verfahren nach Anspruch 5, wobei das Aufwachsen der selbstorganisierten Monoschicht der Moleküle umfasst: Auswählen der Endgruppe gemäß einer gewünschten Länge der Gatestruktur; für jedes der Moleküle: - Adsorbieren der Hauptgruppe an der Oberfläche; - Zusammenfügen des Ausläufers; und - Funktionalisieren eines terminalen Endes des Ausläufers mit der ausgewählten Endgruppe.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden des ersten Source/Drain-Kontaktes und des zweiten Source/Drain-Kontaktes umfasst: Bilden eines Photoresists auf der niedrigdimensionalen Schicht; Aussetzen des Photoresists an eine strukturierte Lichtquelle; Anwenden eines Entwicklers auf das Photoresist, um Öffnungen in dem Photoresist zu bilden, die die niedrigdimensionale Schicht freilegen; und Bilden eines leitfähigen Materials in den Öffnungen und auf der niedrigdimensionalen Schicht.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Bilden des ersten Source/Drain-Kontaktes und des zweiten Source/Drain-Kontaktes umfasst: Bilden eines Photoresists auf der niedrigdimensionalen Schicht; Aussetzen des Photoresists an eine strukturierte Lichtquelle; Anwenden eines Entwicklers auf das Photoresist, um Öffnungen in dem Photoresist zu bilden, die die niedrigdimensionale Schicht freilegen; Ätzen der niedrigdimensionalen Schicht mittels des Photoresists als Ätzmaske, um die Öffnungen in die niedrigdimensionale Schicht zu verlängern; erneutes Anwenden des Entwicklers auf das Photoresist, um die Öffnungen in dem Photoresist zu verlängern; und Bilden eines leitfähigen Materials in den Öffnungen in dem Photoresist und in den Öffnungen in der niedrigdimensionalen Schicht.
  9. Verfahren nach Anspruch 8, wobei das Bilden des leitenden Materials das Bilden des leitenden Materials auf der dielektrischen Finne umfasst.
  10. Verfahren von Anspruch 8 oder 9, ferner umfassend: Ätzen der dielektrischen Finne mittels des Photoresists als Ätzmaske, um die Öffnungen in die dielektrische Finne zu verlängern, wobei das Bilden des leitenden Materials das Bilden des leitenden Materials in den Öffnungen in der dielektrischen Finne umfasst.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das erneute Anwenden des Entwicklers auf das Photoresist umfasst: Auswählen einer Zeitdauer gemäß einer gewünschten Länge der Kanalregion; und erneutes Auftragen des Entwicklers auf das Photoresist für die gewählte Zeitdauer.
  12. Vorrichtung aufweisend: eine dielektrische Finne auf einem Substrat; eine niedrigdimensionale Schicht auf der dielektrischen Finne, wobei die niedrigdimensionale Schicht eine Source/Drain-Region und eine Kanalregion aufweist; einen Source/Drain-Kontakt für die Source/Drain-Region; und eine Gatestruktur auf der Kanalregion benachbart zu dem Source/Drain-Kontakt, wobei die Gatestruktur eine erste Breite an einer Oberseite der Gatestruktur, eine zweite Breite bei einer Mitte der Gatestruktur und eine dritte Breite an einer Unterseite der Gatestruktur aufweist, wobei die zweite Breite kleiner als die erste Breite und die dritte Breite ist.
  13. Vorrichtung nach Anspruch 12, wobei eine Gesamtheit des Source/Drain-Kontakts über der niedrigdimensionalen Schicht liegt.
  14. Vorrichtung nach Anspruch 12 oder 13, wobei der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt über der niedrigdimensionalen Schicht liegt, der zweite Abschnitt sich durch die niedrigdimensionale Schicht erstreckt und über der dielektrischen Finne liegt, wobei der erste Abschnitt eine größere Breite als der zweite Abschnitt aufweist.
  15. Vorrichtung nach Anspruch 12 oder 13, wobei der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt über der niedrigdimensionalen Schicht liegt, der zweite Abschnitt sich durch die niedrigdimensionale Schicht und die dielektrische Finne erstreckt und der erste Abschnitt eine größere Breite als der zweite Abschnitt aufweist.
  16. Vorrichtung nach einem der Ansprüche 12 bis 15, ferner aufweisend: eine Source/Drain-Verlängerung in der niedrigdimensionalen Schicht, wobei die Source/Drain-Verlängerung seitlich zwischen dem Source/Drain-Kontakt und der Gatestruktur angeordnet ist.
  17. Vorrichtung aufweisend: eine dielektrische Finne auf einem Substrat; eine niedrigdimensionale Schicht auf der dielektrischen Finne; ein Gatedielektrikum auf der niedrigdimensionalen Schicht; eine Gateelektrode auf dem Gatedielektrikum, wobei die Gateelektrode konvexe Seitenwände aufweist; und einen Source/Drain-Kontakt benachbart zu der Gateelektrode und dem Gatedielektrikum, wobei der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt eine obere Oberfläche der niedrigdimensionalen Schicht kontaktiert, der zweite Abschnitt sich durch die niedrigdimensionale Schicht erstreckt und eine Seitenwand der niedrigdimensionalen Schicht kontaktiert, wobei der erste Abschnitt breiter als der zweite Abschnitt ist, wobei der Source/Drain-Kontakt elektrisch mit der niedrigdimensionalen Schicht verbunden ist.
  18. Vorrichtung nach Anspruch 17, wobei die niedrigdimensionale Schicht eine Kohlenstoffnanoröhrchen-Schicht ist.
  19. Vorrichtung nach Anspruch 17, wobei die niedrigdimensionale Schicht eine Übergangsmetall-Dichalcogenid-Schicht (TMD-Schicht) ist.
  20. Vorrichtung nach einem der Ansprüche 17 bis 19, wobei die Gateelektrode eine erste Breite an einer Oberseite der Gateelektrode, eine zweite Breite bei einer Mitte der Gateelektrode und eine dritte Breite an einer Unterseite der Gateelektrode aufweist, wobei die zweite Breite geringer als die erste Breite und die dritte Breite ist.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11489064B2 (en) * 2019-12-13 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Forming 3D transistors using 2D van per waals materials
DE102021109149A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren
US11569352B2 (en) * 2020-05-28 2023-01-31 Taiwan Semiconductor Manufacturing Company Limited Protrusion field-effect transistor and methods of making the same
US20220181462A1 (en) * 2020-12-03 2022-06-09 Semiconductor Components Industries, Llc Fin transistors with semiconductor spacers
US11749718B2 (en) * 2021-03-05 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US20240321690A1 (en) * 2023-03-24 2024-09-26 Samsung Electronics Co., Ltd. Integrated circuit device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6858483B2 (en) 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
JP5775321B2 (ja) 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置
US9515186B2 (en) * 2014-01-23 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9240478B2 (en) 2014-04-16 2016-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. 3D UTB transistor using 2D material channels
US9711647B2 (en) 2014-06-13 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Thin-sheet FinFET device
US9425250B2 (en) 2014-12-30 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor with wurtzite channel
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9768313B2 (en) 2015-10-05 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having transition metal dichalcogenide layers with different thicknesses and methods of manufacture
US10886265B2 (en) 2018-06-07 2021-01-05 Intel Corporation Integrated circuit device with a two-dimensional semiconductor material and a dielectric material that includes fixed charges

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