WO2005050730A1 - Verfahren zur herstellung einer nanoskaligen halbleiterstruktur und zur herstellung von vertikalen halbleiterbauelementen auf der basis der halbleiterstruktur - Google Patents

Verfahren zur herstellung einer nanoskaligen halbleiterstruktur und zur herstellung von vertikalen halbleiterbauelementen auf der basis der halbleiterstruktur Download PDF

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    • H01L29/78642—Vertical transistors

Definitions

  • the invention relates to a method for producing a semiconductor structure and for producing semiconductor components based on the semiconductor structure, in particular for producing field-effect transistors with a vertical gate.
  • a method for producing a vertical semiconductor transistor component is known (DE 199 33 564 C1), in which a static mask with statistically distributed mask structures is formed over a layer sequence which is applied to a semiconductor substrate. Column structures on which the gate electrodes can be applied are formed from the layer sequence by etching processes.
  • MOS-FET which has vertical silicon columns which are surrounded by the gate material.
  • the base of the silicon columns is connected to the substrate and forms the source region.
  • the upper end of the silicon columns protrudes beyond the surrounding gate material and forms the drain region.
  • the silicon columns will be etched from the starting material through a series of etching steps.
  • the achievable dimensions of the Silicon columns are determined by conventional photolithographic and etching processes.
  • a suitable layer sequence is applied to a silicon substrate in order to subsequently z. B. by means of reactive ion etching strip-shaped trenches down to the substrate surface in the layer sequence. This creates a number of stripe-shaped columns.
  • the work surface is then planarized by chemical mechanical polishing.
  • Another photomask is then applied to etch strip-shaped trenches that run perpendicular to the first-mentioned trenches.
  • the structure produced in this way consists of individual columns which have the layer sequence applied to the silicon substrate.
  • the overall process of manufacturing an n-channel vertical transistor using a semiconductor substrate made of monocrystalline silicon with low p-doping is e.g. B. known from DE 42 35 152 C2.
  • a silicon nitride layer 2, an SiO2 layer 3 and a polysilicon layer 4 are deposited on the semiconductor substrate (FIG. 4a).
  • the poly-silicon layer 4 is structured so that it only remains where the active transistor structures are later to be formed. This poly-silicon layer 4 is then etched back, so that individual, isolated silicon islands 5 remain (FIG. 4b).
  • a gate oxide 9 (FIG. 4e) is then generated by thermal oxidation.
  • the nitride caps 8 act as an oxidation mask, so that no oxide is formed at the upper interface of the silicon columns.
  • a thick gate layer 10 (FIG. 4f) made of polysilicon is then deposited and planarized, so that the upper nitride caps 8 are exposed.
  • the gate layer 10 is then structured by means of photolithography, the surface is oxidized (approx. 100 nm) and the nitride caps 8 are removed.
  • contact holes are etched into the oxide layer 11 by means of photolithography.
  • a metal layer or silicide layer is then deposited and structured, so that interconnects 17 are formed which establish the electrical connection of gate, source and drain and thus also form gate contact 13, drain contact 16 and source contact 15.
  • a second nanotube is arranged as a controlling element in the vicinity of the channel region of a first carbon nanotube such that the conductivity of the first nanotube can be controlled in the part of the first nanotube which forms the channel region (DE 100 32 370 C1).
  • DE 100 32414 C1 Also known from DE 100 32414 C1 is a field effect transistor which has a nanowire which forms a source region, a channel region and a drain region of the field effect transistor.
  • a nanotube is applied to the nanowire and has an insulating region and a semiconducting region or a metallically conducting region. The insulating region of the nanotube is applied to the channel region of the nanowire such that the insulating region of the nanotube forms an insulator of the field effect transistor.
  • the nanotube is furthermore applied to the nanowire in such a way that the semiconducting region of the nanotube or the metallically conducting region of the nanotube forms a gate region of the field effect transistor.
  • the nanowire can be a silicon nanowire.
  • the nanowire can be a further nanotube, for example a carbon nanotube.
  • Si field effect transistors and sensors based on functionalized Si nanotubes have also been demonstrated / 1, 2, 3 /, which are typically made with the so-called vapor liquid silide (VLS) / 1, 2, 3, 4 / made of Ga or Au precursors were produced.
  • VLS vapor liquid silide
  • the monocrystalline Si needles of the intermediate product produced in this way have such a large length scatter that it cannot be used for the further production of semiconductor structures.
  • the invention is based on the object of thus modifying a semiconductor structure which consists of a silicon substrate and from the surface of which a large number of nanoscale silicon structures having a specific length variation protrude in the form of silicon columns, silicon needles, silicon wires or equivalent structures that the modified semiconductor structure is suitable as an intermediate product for the production of semiconductor components which have a current flow perpendicular to the substrate surface, in particular field effect transistor structures.
  • Another object is to specify a method with which the semiconductor components mentioned can be manufactured on the basis of the modified semiconductor structure.
  • the silicon structures do not grow or are deposited directly on the silicon substrate but on suitable intermediate, transition or boundary layers.
  • the silicon structures can be functionalized in such a way that they have suitable sensor properties for applications in bio- and chemical sensor technology.
  • the silicon structures can have a silicon-germanium superlattice in order to enable usability for the production of optoelectronic components.
  • FIG. 2 shows a schematic cross section through a substrate wafer with nanoscale silicon structures after coating with CVD silicon oxide and nitride and after the CMP step has taken place
  • 3 a schematic cross section through individual field effect transistor structures in front of metallization and wiring levels
  • an electrode of the FET, source or drain is formed by the highly doped silicon substrate a in the form of a monocrystalline silicon wafer, which is provided with a large number of nanoscale silicon structures c which protrude from the substrate surface and which have the shape of silicon columns, silicon needles, silicon wires or have equivalent structures and can be monocrystalline.
  • These silicon structures were produced with a predeterminable areal density and locally defined on the silicon substrate and have a certain length variation.
  • the volume (substrate) of the FET represents the silicon structure c protruding from the substrate surface.
  • the silicon wafer a consists of n + -doped silicon, from which the nanoscale silicon structures c have grown.
  • these silicon structures c also z. B. not yet suitably p-doped when using gallium, they are by a doping step using a p-doping substance, z. B. from the gas phase with diborane, moderately doped according to the prior art.
  • a double layer b of silicon nitride on silicon oxide is then produced, the silicon oxide preferably being produced by chemical vapor deposition.
  • the thickness of this double layer b is a few nanometers higher than the sum of the planned channel length of the FET to be produced and the thickness of the Possibly existing nanocrystalline transition region from the silicon substrate a to the silicon structure c, but less than the total length of each silicon structure c.
  • a silicon nitride layer is then deposited on the aforementioned silicon oxide layer in a layer thickness customary for chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • the part of the silicon nitride layer not removed in the CMP process can remain or be removed selectively to silicon and silicon oxide in a standard process.
  • lithographic process is a short distance from the individual silicon structures z. B. the edges of a square following trench by dry etching the silicon nitride and silicon oxide layers down to the substrate a and the trench again filled with silicon nitride e. This silicon nitride layer e is now z. B.
  • a deposition of polycrystalline silicon (poly-Si) f with an n + doping follows, combined with a defined driving step of the pentavalent dopants into the silicon structures c. At the same time, pentavalent dopant diffuses from the substrate into the silicon structures c.
  • this poly-Si layer f is structured and now forms the drain or source region of the FET.
  • the structuring takes place in such a way that this layer is both in the form of a rectangle covers the silicon structures c and also rests on the above square coated with nitride, but is not in contact with the silicon nitride layer e on two or three sides of the rectangle and thus virtually forms a bridge with the silicon structure as a pillar.
  • an etching step e.g. B. wet in hydrofluoric acid, the silicon oxide d surrounding the silicon structure c is removed and the silicon structure is exposed under the poly-Si.
  • hafnium silicate and also a gate metallization h, the z. B. may consist of doped poly-Si, deposited. This is followed by a structuring of these layers on the surface. Both the gate contact and the drain or source region of the FET sitting on the silicon structure can then be contacted using standard methods.
  • the manufacturing process steps also include previously unknown process steps of semiconductor component processing, such as cleaning the Si surfaces from organic and inorganic traces, steps for stripping paint, steps for metallizing, etc., which are usually used and therefore should not be carried out.

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur und zur Herstellung von Halbleiterbauelementen auf der Basis der Halbleiterstruktur, insbesondere zur Herstellung von Feldeffekttransistoren mit vertikalem Gate. Das Verfahren löst die Aufgabe, eine Halbleiterstruktur, die aus einem Siliziumsubstrat besteht, aus deren Oberfläche eine Vielzahl von eine bestimmte Längenstreuung aufweisenden nanoskaligen Siliziumstrukturen in Form von Siliziumsäulen, Siliziumnadeln, Siliziumdrähten oder gleichwertigen Strukturen herausragt, so zu modifizieren, dass die modifizierte Halbleiterstruktur als Zwischenprodukt für die Fertigung solcher Halbleiterbauelementen geeignet ist, die einen Stromfluss senkrecht zur Substratoberfläche aufweisen, insbesondere von Feldeffekttransistorstrukturen. Dies wird erreicht, indem auf dem Siliziumsubstrat und den aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen eine Siliziumoxidschicht mit einer vorgebbaren Dicke aufgebracht wird. Nachfolgend wird auf der Siliziumoxidschicht eine Siliziumnitridschicht mit einer für das chemisch-mechanische Polieren (CMP) üblichen Schichtdicke aufgebracht und mit einem CPM-Prozess der über die aufgebrachten Schichten überstehende Teil der nanoskaligen Siliziumstrukturen und die Siliziumnitridschicht teilweise oder vollständig entfernt und eine planare Oberfläche erzeugt.

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINER NANOSKALIGEN HALBLEITERSTRUKTUR UND ZUR HERSTELLUNG VON VERTIKALEN HALBLEITERSBAUELEMENTEN AUF DER BASIS DER HALBEITERSTRUKTUR
Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur und zur Herstellung von Halbleiterbauelementen auf der Basis der Halbleiterstruktur, insbesondere zur Herstellung von Feldeffekttransistoren mit vertikalem Gate.
Um nachteilige Kurzkanaleffekte trotz hoher Integrationsdichte zu vermeiden, sind seit längerem vertikale Feldeffekttransistoren bekannt, bei denen der Kanal relativ zur Substratoberfläche vertikal angeordnet. Damit sind größere Gatelängen möglich, ohne den horizontalen Platzbedarf zu erhöhen. Im Prozess der Fertigung von vertikalen Feldeffekttransistoren stellen Siliziumsubstrate mit darauf definiert angeordneten Siliziumsäulen, auf denen später die Gate-Strukturen aufgebracht werden, ein wichtiges Zwischenprodukt dar. Der Teilprozess zur Herstellung dieses Zwischenprodukts ist Gegenstand zahlreicher Publikationen, wobei die Siliziumsäulen entweder epitaxial in einem Fenster einer dielektrischen Schichtfolge wachsen oder anisotrop aus dem Substrat geätzt werden.
So ist z. B. ein Verfahren zur Herstellung eines Vertikal-Halbleitertransistor- bauelements bekannt (DE 199 33 564 C1), bei dem über einer Schichtfolge, die auf ein Halbleitersubstrat aufgebracht ist, eine statische Maske mit statistisch verteilten Maskenstrukturen gebildet wird. Durch Ätzprozesse weden Säulenstrukturen aus der Schichtfolge herausgebildet, auf denen die Gate-Elektroden aufgebracht werden können.
Aus der US 63 55 532 B1 ist ein MOS-FET bekannt, der vertikale Siliziumsäulen aufweist, die vom Gate-Material umgeben sind. Die Basis der Siliziumsäulen ist mit dem Substrat verbunden und formt den Source-Bereich. Das obere Ende der Siliziumsäulen ragt über das umgebende Gate-Material hinaus und bildet den Drain-Bereich. Die Siliziumsäulen werden durch eine Reihe von Ätzschritten aus dem Ausgangsmaterial geätzt werden. Die erreichbaren Abmessungen der Siliziumsäulen werden durch konventionelle photolithographische Prozesse und Ätzprozesse bestimmt.
Eine weitere Variante zur Erzeugung von Siliziumsäulen auf einem Siliziumsubstrat ist aus der US 2002/0137271 A1 bekannt. Demnach wird auf ein Siliziumsubstrat eine geeignete Schichtenfolge aufgebracht, um anschließend z. B. mittels reaktivem lonenätzen streifenförmige Gräben bis herab zur Substratoberfläche in die Schichtenfolge zu ätzen. Dabei entsteht eine Anzahl streifenförmiger Säulen. Nach dem Entfernen der Photomaske wird in die streifenförmigen Gräben z. B. SiO2 abgeschieden, um diese Gräben zu füllen. Anschließend wird die Arbeitsfläche durch chemisch-mechanisches Polieren planarisiert. Danach wird wird eine weitere Photomaske aufgebracht, um streifenförmige Gräben zu ätzen, die senkrecht zu den erstgenannten Gräben verlaufen. Die auf diese Weise erzeugte Struktur besteht aus einzelnen Säulen, welche die auf das Siliziumsubstrat aufgebrachte Schichtenfolge aufweisen.
Der Gesamtprozess der Herstellung eines n-Kanal-Vertikaltransistors, bei dem ein Halbleitersubstrat aus monokristallinem Silizium mit geringer p-Dotierung verwendet wird, ist z. B. aus der DE 42 35 152 C2 bekannt. Mit Bezugnahme auf die in Fig. 4 wiedergegebene Zeichnung der DE 42 35 152 C2 werden auf dem Halbleitersubstrat eine Silizium-Nitridschicht 2, eine SiO2-Schicht 3 und eine PolySilizium-Schicht 4 abgeschieden (Fig. 4a). Die Poly-Silizium-Schicht 4 wird strukturiert, so dass diese nur an Stellen stehen bleibt, an denen später die aktiven Transistor-Strukturen entstehen. Danach wird diese Poly-Silizium-Schicht 4 zurückgeätzt, so dass einzelne, isolierte Silizium-Inseln 5 zurückbleiben (Fig. 4b). Diese Silizium-Inseln mit einem Durchmesser von ca. 50 nm werden als Ätzmaske genutzt für einen nachfolgenden anisotropen Ätzschritt, der die SiO2-Schicht 3 und die Silizium-Nitridschicht 2 durchätzt, so daß die Masken-Säulen 6 stehen bleiben (Fig. 4c). In einem weiteren isotropen Ätzschritt wird in die Oberfläche des Halbleitersubstrates 1 ca. 400 nm hineingeätzt, wobei die Masken-Säulen 6 als Ätzmaske dienen. Nach dem Entfernen der Reste der Masken-Säulen 6 (außer den Nitrid-Kappen 8) wird eine Ionenimplantation vorgenommen, mit deren Hiife hoch dotierte Gebiete 7a, 7b vom n-Typ am oberen Ende bzw. in den Tälern zwischen den entstandenen Siliziumsäulen 12 erzeugt werden (Fig. 4d). Um die Seitenwände der Siliziumsäulen 12 zu schützen, ist es möglich, eine dünne Schutz-Schicht aufzubringen, die nach der Implantation wieder entfernt wird. Durch thermische Oxidation wird dann ein Gateoxid 9 (Fig. 4e) erzeugt. Die Nitrid-Kappen 8 wirken dabei als Oxidationsmaske, so daß an der oberen Grenzfläche der Siliziumsäulen kein Oxyd entsteht. Danach wird eine dicke Gate-Schicht 10 (Fig. 4f) aus PolySilizium abgeschieden und planarisiert, so daß die oberen Nitrid-Kappen 8 freigelegt werden. Danach wird die Gate-Schicht 10 mittels Photolithographie strukturiert, die Oberfläche wird oxydiert (ca. 100 nm) und es werden die Nitrid- Kappen 8 entfernt. In dem Kontaktlochbereich 14 werden mittels Photolithographie Kontaktlöcher in die Oxid-Schicht 11 geätzt. Danach wird eine Metallschicht oder Silizidschicht abgeschieden und strukturiert, so daß Leitbahnen 17 entstehen, die die elektrische Verbindung von Gate, Source und Drain herstellen und damit auch Gatekontakt 13, Drainkontakt 16 und Sourcekontakt 15 ausbilden.
Die vorstehend beschriebenen Verfahren sind jedoch nicht auf solche Fälle übertragbar, in denen eine Vielzahl von nanoskaligen Siliziumsäulen mit vorgebbarer Flächendichte kontrolliert und örtlich definiert auf einem Silizium- Substrat oder einer auf dem Substrat befindlichen Materialschicht erzeugt werden soll.
Es sind zwar schon vertikale nanoskalige Transistoren bekannt geworden, bei denen in der Nähe des Kanalbereichs einer ersten Kohlenstoff-Nanoröhre eine zweite Nanoröhre als steuerndes Element derart angeordnet ist, dass die Leitfähigkeit der ersten Nanoröhre in dem den Kanalbereich bildenden Teil der ersten Nanoröhre gesteuert werden kann (DE 100 32 370 C1). Ebenso ist aus der DE 100 32414 C1 ein Feldeffekttransistor bekannt, der einen Nanodraht aufweist, welcher einen Source-Bereich, einen Kanalbereich und einen Drain-Bereich des Feldeffekttransistors bildet. Auf dem Nanodraht ist eine Nanoröhre aufgebracht, die einen isolierenden Bereich und einen halbleitenden Bereich oder einen metallisch leitenden Bereich aufweist. Der isolierende Bereich der Nanoröhre ist auf dem Kanalbereich des Nanodrahts derart aufgebracht, dass der isolierende Bereich der Nanoröhre einen Isolator des Feldeffekttransistors bildet. Femer ist die Nanoröhre derart auf den Nanodraht aufgebracht, dass der halbleitende Bereich der Nanoröhre oder der metallisch leitende Bereich der Nanoröhre einen Gate-Bereich des Feldeffekttransistors bildet. Der Nanodraht kann ein Silizium-Nanodraht sein. Gemäß einer alternativen Ausgestaltung der Erfindung kann der Nanodraht eine weitere Nanoröhre sein, beispielsweise eine Kohlenstoff-Nanoröhre.
Die beiden vorstehenden Publikationen enthalten jedoch keine Hinweise darauf, wie eine Vielzahl von nanoskaligen Transistoren mit vorgebbarer Flächendichte kontrolliert und örtlich definiert auf einem Silizium-Substrat werden soll.
Es sind auch bereits Si-Feldeffekttransistoren und Sensoren auf Basis von funktionalisierten Si-Nanoröhren demonstriert worden /1 , 2, 3/, die typischerweise mit dem sogenannten Vapor-Liquid-Silid (VLS) /1 , 2, 3, 4/ aus Ga oder Au Precursoren hergestellt wurden. Des weiteren ist aus der Literatur bekannt, dass z.B. mit Verwendung von Gallium, aus Silizium bestehende Nadeln auf der Oberfläche einer Siliziumscheibe unter geeigneten experimentellen Randbedingungen gezüchtet werden können. Hinreichend geschickte Prozessführung führt zu auf der Oberfläche senkrecht stehenden Nadeln. Mit diesen Verfahren ist es zwar möglich, eine Vielzahl von nanoskaligen Si-Nadeln mit vorgebbarer Flächendichte kontrolliert und örtlich definiert auf einem Silizium- Substrat zu erzeugen.
Die monokristallinen Si-Nadeln des so hergestellten Zwischenprodukts weisen jedoch eine derart große Längenstreuung auf, das es für die weiterführende Fertigung von Halbleiterstrukturen nicht verwendbar ist.
Ausgehend vom aufgeführten Stand der Technik liegt der Erfindung die Aufgabe zugrunde, eine Halbleiterstruktur, die aus einem Siliziumsubstrat besteht, aus deren Oberfläche eine Vielzahl von eine bestimmte Längenstreuung aufweisenden nanoskaligen Siliziumstrukturen in Form von Siliziumsäulen, Siliziumnadeln, Siliziumdrähten oder gleichwertigen Strukturen herausragt, so zu modifizieren, dass die modifizierte Halbleiterstruktur als Zwischenprodukt für die Fertigung von Halbleiterbauelementen geeignet ist, die eine Stromfluß senkrecht zur Substratoberfläche aufweisen, insbesondere von Feldeffekttransistorstrukturen. Eine weitere Aufgabe besteht darin, ein Verfahren anzugeben, mit dem auf der Basis der modifizierten Halbleiterstruktur die genannten Halbleiterbauelemente gefertigt werden können.
Erfindungsgemäß werden diese Aufgaben durch die Merkmale der Ansprüche 1 und 6 gelöst. Vorteihafte Ausgestaltungen und Weiterbildungen des erfindungsgemäßen Verfahrens gemäß Anspruch 1 ergeben sich aus den Ansprüchen 2 bis 5.
Es gehört mit zur Erfindung, wenn die Siliziumstrukturen nicht unmittelbar auf dem Silizium-Substrat sondern auf geeigneten Zwischen-, Übergangs- oder Grenzschichten aufwachsen oder abgeschieden werden.
Desweiteren können die Siliziumstrukturen so funktionalisiert werden, dass sie geeignete sensorische Eigenschaften für Anwendungen in der Bio- und chemischen Sensorik aufweisen. Die Siliziumstrukturen können ein Silizium- Germanium Übergitter aufweisen, um eine Verwendbarkeit zur Herstellung optoelektronischer Bauelemente zu ermöglichen.
Im folgenden ist die Erfindung anhand eines Ausführungsbeispiels für die Herstellung eines vertikalen Feldeffekttransistors (FET) unter Bezugnahme auf die beigefügten Zeichnungen mit weiteren Einzelheiten näher erläutert. Dabei zeigen
Fig. 1 : einen schematischen Querschnitt durch eine Substratscheibe mit aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen nach Beschichtung mit CVD Silizumoxid und -nitrid
Fig. 2: einen schematischen Querschnitt durch eine Substratscheibe mit nanoskaligen Siliziumstrukturen nach Beschichtung mit CVD Silizumoxid und -nitrid und nach erfolgtem CMP Schritt Fig. 3: einen schematischen Querschnitt durch einzelne Feldeffekttransistor- Strukturen vor Metallisierungs- und Verdrahtungsebenen
Fig. 4: verschiedene Stufen eines Verfahrens nach dem Stand der Technik zur Herstellung von Halbleiterstrukturen im Zusammenhang mit der Herstellung eines n-Kanal-Vertikaltransistors (DE 42 35 152 C2)
Eine Elektrode des FET, Source oder Drain, wird gemäß Fig. 1 von dem hochdotierten Siliziumsubstrat a in Form einer monokristallinen Siliziumscheibe gebildet, die mit einer Vielzahl von aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen c versehen ist, welche die Form von Siliziumsäulen, Siliziumnadeln, Siliziumdrähten oder gleichwertigen Strukturen aufweisen und monokristallin sein können. Diese Siliziumstrukturen wurden mit vorgebbarer Flächendichte und örtlich definiert auf dem Siliziumsubstrat erzeugt und weisen eine bestimmte Längenstreuung auf. Das Volumen (Substrat) des FET stellt die aus der Substratoberfläche herausragende Siliziumstruktur c dar. Die Beschreibung der Prozessschritte, die notwendig sind, um die Siliziumstrukturen c auf eine vorgebbare einheitliche Länge zu bringen, erfolgt nachfolgend beispielhaft im Zusammenhang mit der Beschreibung der Prozessschritte, die zur Herstellung eines n-Kanal MOS FET mit vertikalem Gate notwendig sind. Wenn die Dotierungsverhältnisse entsprechend invertiert werden, gilt die Beschreibung aber auch analog für p-Kanal FETs.
Im Fall eines n-Kanal FETs besteht die Siliziumscheibe a aus n+-dotiertem Silizium, aus dem die nanoskaligen Siliziumstrukturen c herausgewachsen sind. Sind diese Siliziumstrukturen c auch z. B. bei Verwendung von Gallium noch nicht geeignet p- dotiert, werden sie durch einen Dotierschritt unter Verwendung einer eine p- Dotierung erzeugenden Substanz, z. B. aus der Gasphase mit Diboran, entsprechend dem Stand der Technik moderat dotiert.
Anschließend wird eine Doppelschicht b aus Siliziumnitrid auf Siliziumoxid erzeugt, wobei das Siliziumoxid bevorzugt durch eine chemische Gasphasenabscheidung erzeugt wird. Die Dicke dieser Doppelschicht b ist um einige Nanometer höher als die Summe aus geplanter Kanallänge des herzustellenden FETs und der Dicke des möglicherweise vorhandenen nanokristallinen Übergangsbereichs vom Siliziumsubstrat a zur Siliziumstruktur c, aber geringer als die Gesamtlänge einer jeden Siliziumstruktur c.
Auf der vorgenannten Siliziumoxidschicht wird anschließend eine Siliziumnitridschicht in einer für das chemisch-mechanische Polieren (CMP) üblichen Schichtdicke niedergeschlagen. Nach erfolgter Abscheidung der aus aus Siliziumnitrid auf Siliziumoxid bestehenden Doppelschicht b sind die Siliziumstrukturen eingebettet und stabilisiert worden. Durch einen CMP-Prozeß wird nun der über der Doppelschicht b überstehende Teil der Siliziumstrukturen c und ein Teil der Siliziumnitridschicht der Doppelschicht b entfernt, womit eine planare Oberfläche erzeugt wird (Fig. 2).
Der nicht im CMP-Prozeß entfernte Teil der Siliziumnitridschicht kann verbleiben oder selektiv zu Silizium und Siliziumoxid in einem Standardverfahren entfernt werden. Durch ein z. B. lithographisches Verfahren wird in geringer Entfernung zu den einzelnen Siliziumstrukturen ein z. B. den Kanten eines Quadrates folgender Graben durch Trockenätzen der Siliziumnitrid- und Siliziumoxidschichten bis hinunter auf das Substrat a erzeugt und der Graben wieder mit Siliziumnitrid e aufgefüllt. Diese Siliziumnitridschicht e wird nun z. B. durch Trockenätzen nach erfolgter Lithographie geeignet flächig mit den einzelnen Siliziumstrukturen c im Mittelpunkt der Fläche entfernt, so dass dann die Querschnittsfläche der Siliziumstrukturen c frei liegt und weitere Bereiche der Siliziumnitridschicht e innerhalb des Siliziumnitrid-gefüllten Grabens entfernt sind.
Eine Abscheidung von polykristallinem Silizium (poly-Si) f mit einer n+-Dotierung folgt, verbunden mit einem definierten Eintreibschritt der fünfwertigen Dopanten in die Siliziumstrukturen c. Gleichzeitig diffundiert fünfwertiger Dotierstoff aus dem Substrat in die Siliziumstrukturen c ein.
Wieder in einem Trockenätzschritt nach erfolgter Lithographie wird diese poly-Si Schicht f strukturiert und bildet nun den Drain- oder Sourcebereich des FETs. Die Strukturierung erfolgt so, dass diese Schicht in der Form eines Rechteckes sowohl die Siliziumstrukturen c überdeckt als auch auf obigem mit Nitrid beschichtetem Quadrat aufliegt, dabei aber auf zwei oder drei Rechteckseiten in keinem Kontakt zur Siliziumnitridschicht e steht und somit quasi eine Brücke mit der Siliziumstruktur als Stützpfeiler bildet. Ebenfalls in einem Ätzschritt, z. B. nass in Flusssäure, wird das die Siliziumstruktur c umgebende Siliziumoxid d entfernt und die Siliziumstruktur unter dem poly-Si freigelegt. Nun werden in CVD-Prozessen ein geeignetes Gatedielektrikum g, z. B. Hafniumsilikat, und ebenso eine Gatemetallisierung h, die z. B. aus dotiertem poly-Si bestehen kann, abgeschieden. Eine Strukturierung dieser Schichten auf der Oberfläche schließt sich an. Sowohl der Gatekontakt als auch der auf der Siliziumstruktur sitzende Drain- oder Sourcebereich des FET können dann in Standardverfahren kontaktiert werden.
Die Herstellungsprozessschritte umfassen auch bisher nicht erwähnte, an sich bekannte Prozessschritte einer Halbleiterbauelementprozessierung., wie Reinigung der Si-Oberflächen von organischen und anorganischen Spuren, Schritte zum Entlacken, Schritte zum Metallisieren u.s.w., die üblicherweise verwendet werden und deshalb nicht ausgeführt werden sollen.
Referenzen:
IM X. Duan, Y. Huang, Y. Cui, J. Wang, CM. Lieber, Nature 409(66), (2001)
I2J M.S.Gudiksen, L.J. Lauhon, J. Wang, D.C. Smith, CM. Lieber, Nature 415, 617 (2002) /3/ A.M. Morales, CM. Lieber, Science 279, 208 (1998) 141 E.l. Givargizov, J. Crystal Growth 31 , 20 (1975)

Claims

Patentansprüche
1. Verfahren zur Herstellung einer Halbleiterstruktur, die als Zwischenprodukt für die Fertigung von Halbleiterbauelementen mit einem Stromfluß senkrecht zur Substratoberfläche, insbesondere von Feldeffekttransistorstrukturen mit vertikalem Gate, geeignet ist, wobei a. ein Siliziumsubstrat (a) mit einer Vielzahl von aus der Substratoberfläche herausragenden nanoskaligen Siliziumstrukturen (c) verwendet wird, die eine bestimmte Längenstreuung aufweisen können und in Form von Siliziumnadeln, Siliziumsäulen, Siliziumdrähten oder gleichwertigen Strukturen mit vorgebbarer Flächendichte und örtlich definiert auf dem Siliziumsubstrat (a) erzeugt wurden, b. auf dem Siliziumsubstrat (a) und den aus der Substratoberfläche herausragenden Siliziumstrukturen (c) eine Siliziumoxidschicht (b) mit einer vorgebbaren Dicke aufgebracht wird, c. auf der Siliziumoxidschicht eine Siliziumnitridschicht (b) mit einer für das chemisch-mechanische Polieren (CMP) üblichen Schichtdicke aufgebracht wird und d. mit einem CPM-Prozess der über die aufgebrachten Schichten überstehende Teil der Siliziumstrukturen (c) und die Siliziumnitridschicht (b) teilweise oder vollständig entfernt und eine planare Oberfläche erzeugt wird.
2. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass die Siliziumstrukturen (c) unter Verwendung von nanoskopischen Metallclustern, von SiO unterstütztem Wachstum oder von anderen Wachstumsmethoden erzeugt werden.
. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Siliziumoxidschicht (b) mittels chemischer Gasphasenabscheidung oder thermischer Oxidation erzeugt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke der Siliziumoxidschicht (b) um einige Nanometer größer ist als die Summe aus geplanter Kanallänge des herzustellenden Feldeffekttransistoren und der Dicke des möglicherweise vorhandenen nanokristallinen Übergangsbereichs vom Siliziumsubstrat (a) zur Siliziumstruktur (c). - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Querschnitt der Siliziumstrukturen (c) durch eine thermische Oxidation der Siliziumoxidschicht (b) mit anschließender Abätzung des thermischen Oxids gezielt vermindert und eingestellt wird. - Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Teil der nicht im CMP-Prozeß entfernte Siliziumnitridschicht (b) verbleibt oder in einem Standardverfahren selektiv zu Silizium und Siliziumoxid entfernt wird.
Verfahren zur Herstellung von Halbleiterbauelementen auf der Basis von Halbleiterstrukturen, die nach einem der Ansprüche 1 bis 5 gefertigt wurden, wobei
• durch ein z.B. lithographisches Verfahren in wenigen Nanometer Entfernung zu den Fußbereichen der einzelnen Siliziumstrukturen (c) ein Graben durch Trockenätzen der Siliziumnitrid- und Siliziumoxidschichten (b) bis hinunter auf das Siliziumsubstrat (a) erzeugt und wieder mit Siliziumnitrid aufgefüllt wird,
• diese Siliziumnitridschicht nach erfolgter Lithographie z.B. durch Trockenätzen flächig mit den einzelnen Siliziumstrukturen im Mittelpunkt der Fläche entfernt und eine Querschnittsfläche der Siliziumstrukturen freigelegt wird,
• auf der Oberfläche der Siliziumstrukturen polykristallines Silizium (poly-Si) (f) mit einer hohen Dotierung abgeschieden wird, ein definierten Eintreibschritt der Dopanten in die Siliziumstrukturen (c) erfolgt, und Dotierstoff aus dem Siliziumsubstrat (a) in die Siliziumstrukturen (c) eindiffundiert,
• diese poly-Si Schicht (f) so strukturiert wird, dass sie den Drain- oder Sourcebereich eines Feldeffekttransistors bildet und diese Schicht (f) sowohl die einzelnen Siliziumstrukturen (c) überdeckt als auch auf dem vorgenannten mit Nitrid beschichtetem Graben aufliegt, dabei aber auf mehreren Rechteckseiten in keinem Kontakt zur Siliziumnitridschicht steht,
• das die einzelnen Siliziumstrukturen (c) umgebende Siliziumoxid entfernt wird und die Siliziumstrukturen (c) unter dem poly-Si (f) freigelegt werden,
• in schichterzeugenden Prozessen ein geeignetes Gatedielektrikum (g), z.B. Hafniumsilikat, und ebenso eine Gatemetallisierung (h), die z.B. aus dotiertem poly-Si bestehen kann, abgeschieden und diese Schichten auf der Oberfläche strukturiert werden,
• der Gatekontakt als auch der auf der Siliziumnadel sitzende Drain- oder Sourcebereich des Feldeffektransistors kontaktiert werden.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007057795A1 (en) * 2005-11-16 2007-05-24 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
WO2007148277A3 (en) * 2006-06-19 2008-02-28 Nxp Bv Method of manufacturing a semiconductor device, and semiconductor device obtained by such a method
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US8362503B2 (en) 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0452950A2 (de) * 1990-04-20 1991-10-23 Hitachi, Ltd. Halbleiteranordnung mit Verwendung von Whiskern und Verfahren zu seiner Herstellung
US20010036731A1 (en) * 1999-12-09 2001-11-01 Muller K. Paul L. Process for making planarized silicon fin device
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6355532B1 (en) * 1999-10-06 2002-03-12 Lsi Logic Corporation Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET
US20020043690A1 (en) * 1997-09-29 2002-04-18 Doyle Brian S. Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US20030052364A1 (en) * 2001-08-31 2003-03-20 International Business Machines Corporation Vertical dual gate field effect transistor
US20030141546A1 (en) * 2000-08-28 2003-07-31 Mitsubishi Denki Kabushiki Kaisha MOS semiconductor device and method of manufacturing the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10036897C1 (de) * 2000-07-28 2002-01-03 Infineon Technologies Ag Feldeffekttransistor, Schaltungsanordnung und Verfahren zum Herstellen eines Feldeffekttransistors
DE10118404C1 (de) * 2001-04-12 2002-11-21 Infineon Technologies Ag Speicheranordnung

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0452950A2 (de) * 1990-04-20 1991-10-23 Hitachi, Ltd. Halbleiteranordnung mit Verwendung von Whiskern und Verfahren zu seiner Herstellung
US20020043690A1 (en) * 1997-09-29 2002-04-18 Doyle Brian S. Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6355532B1 (en) * 1999-10-06 2002-03-12 Lsi Logic Corporation Subtractive oxidation method of fabricating a short-length and vertically-oriented channel, dual-gate, CMOS FET
US20010036731A1 (en) * 1999-12-09 2001-11-01 Muller K. Paul L. Process for making planarized silicon fin device
US20020011612A1 (en) * 2000-07-31 2002-01-31 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US20030141546A1 (en) * 2000-08-28 2003-07-31 Mitsubishi Denki Kabushiki Kaisha MOS semiconductor device and method of manufacturing the same
US20030052364A1 (en) * 2001-08-31 2003-03-20 International Business Machines Corporation Vertical dual gate field effect transistor

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007057795A1 (en) * 2005-11-16 2007-05-24 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device obtained with such a method
WO2007148277A3 (en) * 2006-06-19 2008-02-28 Nxp Bv Method of manufacturing a semiconductor device, and semiconductor device obtained by such a method
US8114774B2 (en) 2006-06-19 2012-02-14 Nxp B.V. Semiconductor device, and semiconductor device obtained by such a method
US7825432B2 (en) 2007-03-09 2010-11-02 Cree, Inc. Nitride semiconductor structures with interlayer structures
US8324005B2 (en) 2007-03-09 2012-12-04 Cree, Inc. Methods of fabricating nitride semiconductor structures with interlayer structures
US8362503B2 (en) 2007-03-09 2013-01-29 Cree, Inc. Thick nitride semiconductor structures with interlayer structures
US9054017B2 (en) 2007-03-09 2015-06-09 Cree, Inc. Thick nitride semiconductor structures with interlayer structures and methods of fabricating thick nitride semiconductor structures

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