DE112010005210B4 - Verfahren zum bilden eines feldeffekttransistors mit nanostrukturkanal - Google Patents

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Abstract

Verfahren zum Bilden eines Feldeffekttransistors (FET), wobei das Verfahren die folgenden Schritte umfasst: Bilden einer Source/Drain(S/D)-Schicht auf einem Substrat, wobei die S/D-Schicht eine erste Dicke aufweist; Bilden einer Katalysatorschicht über der S/D-Schicht; Strukturieren der Katalysatorschicht, um verbleibende Katalysatorschichtabschnitte zu erzeugen; Erhöhen der Dicke der S/D-Schicht von der ersten Dicke zu einer zweiten Dicke, die größer als die erste Dicke ist, um die verbleibenden Katalysatorschichtabschnitte durch die S/D Schicht zu umhüllen; Teilen der S/D-Schicht in eine Source- und eine Drain-Zone, wobei das Teilen ein Freilegen von Abschnitten der verbleibenden Katalysatorschichtabschnitte umfasst, wobei die frei gelegten Abschnitte Katalysatorstellen bilden; und Wachsenlassen von Nanostrukturen zwischen der Source- und der Drain-Zone von den Katalysatorstellen aus.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Bilden von Feldeffekttransistoren.
  • Hintergrundinformationen
  • Schalteinheiten auf der Basis von Nanostrukturen, wie z.B. Kohlenstoff-Nanoröhren oder halbleitende Nanodrähte, weisen aufgrund der hohen Ladungsträgermobilität und der kleinen Abmessungen, für die solche Nanostrukturen sorgen können, ein enormes Potenzial auf. Eine der vielen Herausforderungen, denen sich eine Technologie auf der Basis von Nanostrukturen stellen muss, ist jedoch die Kompatibilität mit der hohen Layout-Dichte, die derzeit von der herkömmlichen Silicium-Komplementär-Metalloxid-Halbleiter(CMOS)-Technologie unterstützt wird. Für eine hohe Layout-Dichte sollten die Nanostrukturen und die Source/Drain- und Gate-Kontakte zu der Schalteinheit um jede Nanostruktur herum genau positioniert sein. Bei Silicium-CMOS wird diese genaue Positionierung durch lithographisches Definieren des aktiven Bereichs und Source-Drain-Übergänge ermöglicht, die zu der Gate-Zone selbstausgerichtet sind.
  • Derzeit gibt es mehrere verschiedene Wege zum Bilden von Nanostrukturen, die in Schalteinheiten angewendet werden können. Zum Beispiel sind Techniken zur Herstellung von Nanoröhren in dimensionierbaren Mengen entwickelt worden, welche eine Bogenentladung, die Laserablation, Hochdruck-Kohlenmonoxid (High Pressure Carbon Monoxide, HiPCO) und die chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD) umfassen. Die meisten dieser Verfahren werden im Vakuum oder mit Prozessgasen durchgeführt. Das Wachsen von Kohlenstoff-Nanoröhren (Carbon Nano-Tubes, CNTs) durch CVD kann im Vakuum oder bei atmosphärischem Druck erfolgen. Über diese Verfahren können große Mengen von Nanoröhren synthetisiert werden; Fortschritte in der Katalyse und bei kontinuierlichen Verfahren des Wachsens machen CNTs kommerziell besser realisierbar.
  • Jedes dieser Verfahren macht es erforderlich, dass die Nanostrukturen ausgewählt werden und anschließend genau angeordnet werden. Es versteht sich, dass das Anordnen dieser winzigen Strukturen in dem Maßstab der derzeitigen CMOS-Technologie schwierig sein kann.
  • Deswegen besteht auf dem Fachgebiet ein Bedarf dafür, das vorstehend beschriebene Problem anzugehen.
  • Die US 7 425 487 B2 betrifft ein Verfahren zum Herstellen eines Nanoelement-Feldeffekttransistors, einen Nanoelement-Feldeffekttransistor und eine Nanoelement-Anordnung. Gemäß dem Verfahren zum Herstellung eines Nanoelement-Feldeffekttransistors wird ein Nanoelement gebildet, ein erster und ein zweiter Source/Drain(S/D)-Bereich mit dem Nanoelement gekoppelt, ein Oberflächenbereich eines Substrats derart entfernt, dass ein Bereich des Nanoelements freigelegt wird, und eine Gate-isolierende Struktur und eine Gate-Struktur das Nanoelement vollumfänglich bedeckend gebildet.
  • Die US 2004 / 0 164 327 A1 betrifft ein Verfahren zum horizontalen Wachsenlassen von Kohlenstoff-Nanoröhren, bei dem die Kohlenstoff-Nanoröhren selektiv in einer horizontalen Richtung an spezifischen Orten eines Substrats, das einen Katalysator darauf gebildet hat, wachsen gelassen werden können, so dass das Verfahren nützlich beim Herstellen von Nanoeinrichtungen verwendet werden kann. Das Verfahren umfasst die Schritte: (a) Bilden eines vorbestimmten Katalysatormusters auf einem ersten Substrat; (b) Bilden einer Schicht zum Verhindern eines vertikalen Wachstums auf dem ersten Substrat, die verhindert, dass Kohlenstoff-Nanoröhren in eine vertikale Richtung wachsen; (c) Bilden von Öffnungen durch die Schicht zum Verhindern des vertikalen Wachstums und das erste Substrat, um das Katalysatormuster durch die Öffnungen freizulegen; und (d) Synthetisieren der Kohlenstoff-Nanoröhren an freigelegten Oberflächen des Katalysatormusters, um die Kohlenstoff-Nanoröhren in der horizontalen Richtung wachsen zu lassen.
  • Die US 2008 / 0 128 760 A1 betrifft einen Schottky-Barriere-Nanodraht-Feldeffekttransistor mit S/D-Elektroden, die aus Metallsilizid, und einem Kanal, der aus einem Nanodraht gebildet ist, und ein Verfahren zur Herstellung desselben. Der Schottky-Barrieren-Nanodraht-Feldeffekttransistor umfasst: einen Kanal, der über einem Substrat aufgehängt ist und einen Nanodraht enthält; Metallsilizid-S/D-Elektroden, die elektrisch mit beiden Enden des Kanals über dem Substrat verbunden sind; Eine Gateelektrode, die angeordnet ist, um den Kanal zu umgeben; und eine Gateisolationsschicht, die zwischen dem Kanal und der Gateelektrode angeordnet ist.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung wird ein Verfahren zum Bilden eines Feldeffekttransistors (FET) offenbart. Das Verfahren dieser Ausführungsform umfasst das Bilden einer S/D-Schicht auf einem Substrat, wobei die S/D-Schicht eine erste Dicke aufweist; das Bilden einer Katalysatorschicht über der S/D-Schicht; das Strukturieren der Katalysatorschicht, um verbleibende Katalysatorschichtabschnitte zu erzeugen; das Erhöhen der Dicke der S/D-Schicht von der ersten Dicke zu einer zweiten Dicke, die größer als die erste Dicke ist, um die verbleibenden Katalysatorschichtabschnitte durch die S/D zu umhüllen; das Teilen der S/D-Schicht in eine Source- und eine Drain-Zone, wobei das Teilen das Freilegen von Abschnitten der verbleibenden Katalysatorschichtabschnitte umfasst, wobei die frei gelegten Abschnitte Katalysatorstellen bilden; und das Wachsen von Nanostrukturen zwischen der Source- und der Drain-Zone von den Katalysatorstellen aus.
  • Durch die Techniken der vorliegenden Erfindung werden weitere Merkmale und Vorteile verwirklicht. Hierin werden andere Ausführungsformen und Erscheinungsformen der Erfindung detailliert beschrieben und als Teil der beanspruchten Erfindung betrachtet. Für ein besseres Verständnis der Erfindung mit ihren Vorteilen und Merkmalen sei auf die Beschreibung und die Zeichnungen verwiesen.
  • Kurze Beschreibung der Zeichnungen
  • Im Folgenden wird die vorliegende Erfindung, lediglich beispielhaft, unter Bezugnahme auf bevorzugte Ausführungsformen beschrieben, wie sie in den folgenden Figuren veranschaulicht sind:
  • 1 zeigt eine Stufe in dem Verfahren des Bildens eines FET;
  • 2 zeigt das Bilden von Dornen und Abstandhaltern zum Definieren einer zukünftigen Position einer Katalysatorstelle unter Anwendung des Seitenwand-Bildtransfers;
  • 3 zeigt die Struktur der 2, nachdem die Dorne entfernt worden sind;
  • 4 zeigt die Struktur der 3, nachdem die Katalysatorschicht verkapselt und der aktive Bereich definiert worden ist;
  • 5 zeigt das Bilden eines Bereichs mit entfernter Gate-Zone;
  • 6 zeigt die Struktur der 5, nachdem die Source/Drain-Schicht in zwei Abschnitte getrennt worden ist, um Katalysatorstellen frei zu legen;
  • 7 zeigt die Struktur der 6, nachdem zwischen der Source- und der Drain-Zone Nanostrukturen gewachsen sind;
  • 8 zeigt den Einbau von Metallkontakten auf den Seiten der Source- und Drain-Zone;
  • 9 zeigt einen Abstandhalter, der auf der Source- und der Drain-Zone angeordnet ist; und
  • 10 zeigt eine Gate-Zone, welche einen Raum zwischen der Source- und der Drain-Zone füllt und die Nanostrukturen umgibt.
  • DETAILLIERTE BESCHREIBUNG
  • Für das hierin offenbarte Verfahren zum Bilden einer Struktur werden vorstrukturierte eingebettete Katalysatorleitungen und ein Ersatz-Gate-Verfahren genutzt, um lithographisch definierte Katalysatorteilchen und Source/Drain-Übergänge bereitzustellen, die bezüglich der Gate-Zone selbstausgerichtet sind. Durch Verwendung genau positionierter Katalysatorteilchen, um die Nanostrukturen genau dort wachsen zu lassen, wo sie erwünscht sind, entfällt das Erfordernis, die Nanostrukturen wachsen zu lassen, zu ernten und anschließend anzuordnen. Dementsprechend können Feldeffekttransistoren gebildet werden, welche Nanostrukturkanäle aufweisen.
  • Bezug nehmend nun auf 1, welche im Zusammenhang mit 2 bis 10 gelesen werden sollte, ist ein Beispiel einer Struktur in dem Produktionsverfahren eines FET dargestellt. Der Wafer umfasst ein Substrat 102. Das Substrat 102 kann aus einem beliebigen Material gebildet werden, wird jedoch in einer Ausführungsform aus Silicium mit darauf befindlichem isolierendem Siliciumdioxid (SiO2) gebildet.
  • Auf dem Substrat 102 wird eine Source/Drain-Schicht 104 aufgebracht. Die S/D-Schicht 104 kann aus einem beliebigen elektrisch leitfähigen oder halbleitenden Material gebildet werden. In einer Ausführungsform wird die S/D-Schicht 104 aus Silicium oder einem Material auf Siliciumbasis gebildet, welches später dotiert oder zu einem Metallsilicid umgewandelt werden kann. In einer anderen Ausführungsform wird die S/D-Schicht 104 aus einem metallischen Material wie zum Beispiel Titannitrid (TiN) gebildet.
  • Auf der S/D-Schicht 104 wird eine Katalysatorschicht 106 abgeschieden. Die Katalysatorschicht 106 wird verwendet, um eingebettete Katalysatorstellen für das Vor-Ort-Wachsen von Nanostrukturen zu erzeugen. Die Zusammensetzung der Katalysatorschicht 106 kann von der Art der zu erzeugenden Nanostruktur abhängen. Die Katalysatorschicht 106 kann zum Beispiel aus Eisen (Fe), Nickel (Ni) oder Kobalt (Co) gebildet werden. In einer Ausführungsform kann die Katalysatorschicht 106 in einer geschichteten Dünnschicht aus einem Katalysator und Katalysatorhilfsmaterialien gebildet werden. Die Dicke der Katalysatorschicht 106 ist variabel und definiert eine Dicke von Katalysatorstellen, die gebildet werden, wie im Folgenden beschrieben.
  • 2 zeigt die Struktur der 1, nachdem über der Katalysatorschicht 106 Dorne 202 gebildet worden sind. Wie dargestellt, sind zwei Dorne 202 gebildet worden. Dies ist jedoch nur ein Beispiel, und bei der Anzahl kann es sich um eine beliebige Anzahl größer oder gleich 1 handeln. Die Dorne 202 können durch bekannte Strukturierungstechniken gebildet werden. Zum Beispiel können die Dorne 202 durch Elektronenstrahllithographie gebildet werden. In einer Ausführungsform werden die Dorne 202 aus Silicium oder Siliciumdioxid gebildet.
  • In einer Ausführungsform definieren die Dorne 202 selbst die Form, Größe und Position der im Folgenden beschriebenen Katalysatorstellen. In solch einer Ausführungsform wird die Katalysatorschicht 106 geätzt, um Abschnitte derselben zu entfernen, die nicht von den Dornen 202 bedeckt sind.
  • In einer Ausführungsform wird die Katalysatorschicht über ein Seitenwand-Bildtransferverfahren (Sidewall Image Transfer, STI) strukturiert, bei welchem die Dorne 202 verwendet werden, um Wände zu definieren, auf welchen Abstandhalter 204 gebildet werden können. In einer Ausführungsform können die Abstandhalter 204 aus Nitrid, wie zum Beispiel Siliciumnitrid, gebildet werden. Die Breite der Abstandhalter 204 definiert eine Breite von Katalysatorstellen, die im Folgenden beschrieben werden. Die Abstandhalter 204 können zum Beispiel durch formangepasste Nitridabscheidung und reaktives Ionenätzen der Abstandhalter gebildet werden.
  • 3a zeigt die Struktur der 2, nachdem die Dorne 202 entfernt worden sind, um offene Abschnitte 302 zu erzeugen. Die Dorne 202 können zum Beispiel durch reaktives Ionenätzen (Reactive Ion Etching, RIE) oder ein selektives nasschemisches Verfahren entfernt werden. Anschließend wird die Katalysatorschicht 106 aus den offenen Abschnitten 302 und von allen anderen Bereichen entfernt, die nicht von den Abstandhaltern 204 bedeckt sind. Die zu entfernenden Abschnitte der Katalysatorschicht 106 können zum Beispiel durch physikalisches Sputtern oder ein selektives nasschemisches Verfahren entfernt werden.
  • 3b zeigt die Struktur der 3a, nachdem die Abstandhalter 204 entfernt worden sind, wodurch nur die verbleibenden Abschnitte der Katalysatorschicht 106 zurückbleiben. Die Abstandhalter 204 können entfernt werden oder nicht.
  • Die verbleibenden Abschnitte der Katalysatorschicht 106 bilden die Katalysatorstellen, wie sie im Folgenden beschrieben werden. Wie oben beschrieben, definiert die Dicke der Katalysatorschicht 106 eine Dicke der Katalysatorstellen, während die Abstandhalter oder Dorne die Breite der Katalysatorstellen definieren. Die derzeitige Technologie ermöglicht die Erzeugung einer Katalysatorschicht 106 einer sehr genauen Dicke ebenso wie von Abstandhaltern einer sehr genauen Dicke. Dementsprechend kann die Anwendung einer hierin offenbarten bevorzugten Ausführungsform der vorliegenden Erfindung genauer (hinsichtlich der Größe und Position) definierte Katalysatorstellen ermöglichen als bei herkömmlichen Verfahren. Das genaue Definieren der Größe und Position der Katalysatorstellen beeinflusst direkt die Bildung von Nanostrukturen (z.B. Nanodrähten oder Nanoröhren) gleichmäßiger Größe und Anordnung. Die derzeitige Unfähigkeit, eines oder beide dieser Ergebnisse zu erreichen, ist ein Hindernis dafür, dass Nanostrukturen in CMOS-Technologien verwendet werden, und kann durch die Lehren der vorliegenden Erfindung überwunden werden.
  • Ungeachtet dessen, ob die Abstandhalter entfernt werden oder nicht, wird die Katalysatorschicht 106 (und Abstandhalter 204, falls nicht entfernt) anschließend von einem S/D-Material 104b verkapselt, welches dasselbe wie das der S/D-Schicht 104 oder von diesem verschieden sein kann.
  • Außerdem wird die S/D-Schicht 104 und 104b durch Entfernen nichtaktiver Bereiche zu aktiven Bereichen geformt. In einer Ausführungsform können aktive Bereiche durch Verwendung einer flachen Grabenisolierung (wobei der Raum zwischen aktiven Bereichen mit einem Dielektrikum 402 für flache Grabenisolierungen (Shallow Trench Isolation, STI), zum Beispiel Siliciumdioxid, gefüllt wird) oder einer Mesaisolierung (wobei der Raum zwischen aktiven Bereichen nicht gefüllt wird) voneinander isoliert werden.
  • 4 zeigt die Struktur der 3, nachdem der Katalysator verkapselt und der aktive Bereich definiert worden ist.
  • 5 zeigt die Struktur der 4 mit einem Bereich einer entfernten Gate-Zone 504. In einer Ausführungsform wird der Bereich der entfernten Gate-Zone 504 entlang einer anderen Achse gebildet, als die Dorne 202 (2) gebildet wurden.
  • Der Bereich der entfernten Gate-Zone 504 erstreckt sich von einer oberen Fläche der Seitenwände bis herunter zu der S/D-Schicht 104 (wenn sich die Gate-Zone über einem aktiven Bereich befindet) oder dem STI-Dielektrikum 402 (wenn sich die Gate-Zone über einem nichtaktiven Bereich befindet und ein STI-Isolierungsschema angewendet wird) oder dem Substrat 102 (wenn sich die Gate-Zone über einem nichtaktiven Bereich befindet und ein Mesaisolierungsschema angewendet wird).
  • Der Bereich der entfernten Gate-Zone kann durch Abscheiden einer temporären Gate-Zone entlang der Länge (l) der Struktur 500, Füllen und Planarisieren mit Material 502 und anschließendes Entfernen der temporären Gate-Zone gebildet werden, um den Bereich der entfernten Gate-Zone 504 zurückzulassen. Alternativ könnte der Bereich der entfernten Gate-Zone 504 unter Anwendung bekannter Ätztechniken direkt in einer Seitenwandschicht gebildet werden (wobei die Seitenwände 502 belassen werden).
  • Nachdem der Bereich der entfernten Gate-Zone 504 gebildet worden ist, kann, wie in 6 dargestellt, die frei liegende S/D-Schicht 104 (zusammen mit allen eingebetteten Abschnitten der Katalysatorschicht 106 und der Abstandhalter 204) in dem Bereich unter dem Bereich der entfernten Gate-Zone 504 entfernt werden, um einen frei liegenden Bereich 602 zu bilden. Dies kann in Abhängigkeit von der Zusammensetzung der S/D-Schicht zum Beispiel über ein RIE-Verfahren oder ein Sputter-Verfahren erfolgen. Durch das Entfernen der S/D-Schicht 104 unter dem Bereich der entfernten Gate-Zone 504 werden die verbleibenden Abschnitte der Katalysatorschicht 106 frei gelegt, welche sich in eine Richtung erstrecken, die die Richtung kreuzt, in welcher der Bereich der entfernten Gate-Zone gebildet wurde. Die frei liegenden verbleibenden Abschnitte der Katalysatorschicht 106 werden hierin als Katalysatorstellen bezeichnet und in 6 durch die Bezugszahl 604 gekennzeichnet.
  • Wie oben beschrieben, können die Größe und die Position der Katalysatorstellen 604 genau definiert werden. Eine genau definierte Größe und Position der Katalysatorstellen kann die Bildung von Nanostrukturen gleichmäßiger Größe ermöglichen, die genau positioniert werden.
  • 7 zeigt die Struktur der 6, nachdem von den Katalysatorstellen 604 aus Nanostrukturen 702 gewachsen sind (6). Bei den Nanostrukturen 702 kann es sich um Kohlenstoff-Nanoröhren oder halbleitende Nanodrähte handeln. Die Nanostrukturen 702 können durch chemische Abscheidung aus der Gasphase gebildet werden, um ein katalytisches Wachsen zu unterstützen. In einer Ausführungsform wachsen die Nanostrukturen 702 senkrecht oder nahezu senkrecht zu einer oberen Fläche des Substrats 102 an. Die Nanostrukturen 702 wachsen ausgehend von den Katalysatorstellen 604 (6) an und überspannen den frei liegenden Bereich 602. Die Nanostrukturen 702 bilden die Kanäle zwischen der Source- und der Drain-Zone in der FET-Einheit, die gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung gebildet wird.
  • 8 zeigt die Struktur der 7, nachdem an den Seiten (aber nicht am Boden) des frei liegenden Bereichs 602 Metallkontakte 802 gebildet worden sind. Bei dem Metallkontakt 802 kann es sich um Metall oder Silicid handeln, welches selektiv auf dem S/D-Material 104, jedoch nicht auf dem Substratmaterial 102 oder der Nanostruktur 702, abgeschieden oder gebildet wird. Der Metallkontakt 802 stellt eine gute elektrische Verbindung zwischen der Nanostruktur 702 und der S/D-Schicht 104 sicher. Bei einer CMOS-Lösung können für FETs des n-Typs andere Metalle verwendet werden als für FETs des p-Typs.
  • 9 zeigt die Struktur der 8, nachdem frei liegende Flächen, welche zumindest jeden frei liegenden Abschnitt der S/D-Schicht 104 und des Metallkontakts 802 umfassen und zumindest einen frei liegenden Abschnitt der Nanostruktur 702 nicht umfassen, mit einem Abstandhalter 902 beschichtet worden sind. Bei dem Abstandhalter 902 kann es sich um Silicium oder Bornitrid handeln. In einer Ausführungsform kann eine selektive Abscheidung oder Entfernung angewendet werden, um sicherzustellen, dass der Abstandhalter 902 die S/D-Schicht 104 und die Metallkontakte 802 bedeckt, jedoch nicht die Nanostruktur 702.
  • Vor oder nachdem der Abstandhalter 902 gebildet worden ist, werden die metallischen Nanostrukturen (im Gegensatz zu den halbleitenden Nanostrukturen) unter Anwendung bekannter Techniken und/oder von Techniken, die sich derzeit in der Entwicklung befinden, deaktiviert. Außerdem können die Nanostrukturen 702 auch derart funktionalisiert werden, dass das Gate-Dielektrikums-Material an ihnen haftet. Anschließend wird zumindest auf der Nanostruktur 702 und gegebenenfalls ebenso auf anderen frei liegenden Flächen ein Gate-Dielektrikums-Material abgeschieden.
  • Dann wird, wie in 10 dargestellt, eine Gate-Zone 1002 gebildet, indem die offenen Abschnitte der in 9 dargestellten Struktur gefüllt werden. In einer Ausführungsform handelt es sich bei der Gate-Zone 1002 um eine Metall-Gate-Zone. In einer Ausführungsform kann die Struktur der 10 bis zu der gewünschten Höhe eingeebnet werden.
  • 10 zeigt einen FET, welcher eine Gate-Zone 104a und eine Drain-Zone 104b (oder umgekehrt) aufweist. Der Kanal wird durch die (nicht dargestellten) Nanostrukturen 702 gebildet. Durch das Anlegen einer Spannung an die Gate-Zone 1002 wird die Leitung von Strom durch die Nanostrukturen gesteuert. Ein so gebildeter FET kann eine verbesserte Leckstromsteuerung aufweisen, weil die Gate-Zone 1002 den Kanal (die Nanostrukturen 702) vollständig umgibt.
  • Die hierin verwendete Terminologie dient nur der Beschreibung spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein“, „eine“ und „der“, „die“, „das“ ebenso die Pluralformen umfassen, sofern dies nicht durch den Kontext eindeutig anders angezeigt ist. Es versteht sich ferner, dass mit den Begriffen „umfasst“ und/oder „umfassen“, wenn sie in dieser Beschreibung verwendet werden, das Vorliegen angegebener Eigenschaften, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten beschrieben ist, jedoch nicht das Vorliegen oder das Hinzufügen ein oder mehrerer anderer Eigenschaften, ganzen Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausgeschlossen wird.
  • Bei den dargestellten Ablaufdiagrammen handelt es sich nur um ein Beispiel. Es kann viele Variationen dieses Diagramms oder der darin beschriebenen Schritte (oder Operationen) geben, ohne von der Idee der Erfindung abzuweichen. Zum Beispiel können die Schritte in einer anderen Reihenfolge durchgeführt werden, oder es können Schritte hinzugefügt, weggelassen oder modifiziert werden. All diese Variationen werden als Teil der beanspruchten Erfindung angesehen.
  • Um jeden Zweifel zu vermeiden, ist der Begriff „umfasst“, wie er hierin in der Beschreibung und den Patentansprüchen durchgängig verwendet wird, nicht als „besteht nur aus“ auszulegen.

Claims (8)

  1. Verfahren zum Bilden eines Feldeffekttransistors (FET), wobei das Verfahren die folgenden Schritte umfasst: Bilden einer Source/Drain(S/D)-Schicht auf einem Substrat, wobei die S/D-Schicht eine erste Dicke aufweist; Bilden einer Katalysatorschicht über der S/D-Schicht; Strukturieren der Katalysatorschicht, um verbleibende Katalysatorschichtabschnitte zu erzeugen; Erhöhen der Dicke der S/D-Schicht von der ersten Dicke zu einer zweiten Dicke, die größer als die erste Dicke ist, um die verbleibenden Katalysatorschichtabschnitte durch die S/D Schicht zu umhüllen; Teilen der S/D-Schicht in eine Source- und eine Drain-Zone, wobei das Teilen ein Freilegen von Abschnitten der verbleibenden Katalysatorschichtabschnitte umfasst, wobei die frei gelegten Abschnitte Katalysatorstellen bilden; und Wachsenlassen von Nanostrukturen zwischen der Source- und der Drain-Zone von den Katalysatorstellen aus.
  2. Verfahren nach Anspruch 1, welches ferner den folgenden Schritt umfasst: Füllen eines Bereichs zwischen der Source- und der Drain-Zone mit einer Gate-Zone, wobei die Gate-Zone die Nanostrukturen umgibt.
  3. Verfahren nach Anspruch 1, welches ferner die folgenden Schritte umfasst: Bilden einer Metallkontaktschicht auf Seiten der Drain- und der Source-Zone, wobei die Metallkontaktschicht mit den Nanostrukturen in Kontakt steht; und Füllen eines Bereichs zwischen der Source- und der Drain-Zone mit einer Gate-Zone, wobei die Gate-Zone die Nanostrukturen umgibt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, welches ferner die folgenden Schritte umfasst: Deaktivieren metallischer Nanostrukturen; und Funktionalisieren halbleitender Nanostrukturen. Verfahren nach einem der Ansprüche 1 bis 4, wobei es sich bei der S/D-Schicht um eine metallische Schicht handelt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei es sich bei der S/D-Schicht um eine Siliciumschicht handelt.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei es sich bei der Nanostruktur um eine Kohlenstoff-Nanostruktur handelt.
  7. Verfahren nach Anspruch 6, wobei es sich bei der Kohlenstoff-Nanostruktur um eine Kohlenstoff-Nanoröhre oder einen Kohlenstoff-Nanodraht handelt.
  8. Verfahren nach einem der Ansprüche 1 bis 6, wobei man die Nanostrukturen parallel zu einer oberen Fläche des Substrats wachsen lässt.
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