EP1410441A2 - Verfahren zur herstellung eines vertikaltransistors in einem graben - Google Patents

Verfahren zur herstellung eines vertikaltransistors in einem graben

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EP1410441A2
EP1410441A2 EP02754852A EP02754852A EP1410441A2 EP 1410441 A2 EP1410441 A2 EP 1410441A2 EP 02754852 A EP02754852 A EP 02754852A EP 02754852 A EP02754852 A EP 02754852A EP 1410441 A2 EP1410441 A2 EP 1410441A2
Authority
EP
European Patent Office
Prior art keywords
trench
semiconductor layer
semiconductor
deposited
epitaxial
Prior art date
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Withdrawn
Application number
EP02754852A
Other languages
English (en)
French (fr)
Inventor
Albert Birner
Joern Luetzen
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1410441A2 publication Critical patent/EP1410441A2/de
Withdrawn legal-status Critical Current

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    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Definitions

  • the invention is in the field of semiconductor technology, in particular in the field of technology for semiconductor memories, and relates to a method for producing a vertical transistor in a trench and a vertical transistor in a trench.
  • structure widths F ground rules below 100 nm will be used.
  • a structure width is understood to be the minimally achievable resolution lithographically. With the progressive improvement of the lithography processes used, increasingly smaller structure widths can be achieved, but these place ever higher demands on the entire production process.
  • DRAM dynamic semiconductor memories
  • planar selection transistor to a vertical selection transistor, which may be integrated in the upper part of the trench capacitor.
  • This change in the arrangement of the storage capacitor and the selection transistor is due, on the one hand, to the physical limits that occur for planar transistors with channel lengths below 100 nm.
  • Such small channel lengths contain e.g. B. the risk of increased leakage currents.
  • the small cross section of the channel limits the height of the maximum flowing current.
  • the switch to a vertical cell concept is based on the desire to achieve storage cells that are as compact as possible, ie, small in their lateral extent.
  • the size of memory cells is specified in multiples of F * F.
  • connection buried strap
  • the transistor channel runs in the vertical direction with respect to the main plane of the semiconductor substrate.
  • Memory cells with a vertical transistor also have the fundamental advantage that the channel length of the selection transistor can be set independently of the structure width F used.
  • the epitaxial semiconductor layer there can likewise only be polycrystalline, so that the epitaxial semiconductor layer is not free from crystal lattice defects.
  • crystal lattice defects have a negative effect on the transistor properties.
  • the invention is therefore based on the object of specifying a method for producing a vertical transistor in a trench, in which the epitaxial semiconductor layer is virtually error-free and the out-diffusion is spatially limited.
  • This object is achieved according to the invention with the steps: providing a trench, the bottom and at least one side wall of which consist at least in regions of a semiconductor material and which has a transition region made of an insulating material between the regions of the base and the side wall consisting of semiconductor material; selective deposition of semiconductor material onto the regions of the side wall and the bottom of the trench consisting of semiconductor material to form semiconductor layers, at least the semiconductor layer deposited on the side wall growing as an epitaxial semiconductor layer, and a space remaining between the semiconductor layers deposited on the bottom and side wall; Forming a thin dielectric that only partially delimits an electrical current on at least one of the two deposited semiconductor layers;
  • the epitaxial semiconductor layer neither fills the entire trench, as in US Pat. No. 6,093,614, nor does it grow together with the polysilicon deposited on the bottom of the trench, as in US Pat. No. 5,365,097, but the semiconductor layers are deposited to leave a gap. This advantageously prevents the formation of an epitaxial closing joint and crystal lattice defects.
  • the epitaxial semiconductor layer growing on the side wall is error-free, so that a perfect transistor channel can form there.
  • a thin dielectric which only partially limits an electrical current, is formed at least on the epitaxial semiconductor layer.
  • the thin dielectric thus fulfills the function of an adaptation or buffer layer between the deposited conductive material and the epitaxial semiconductor layer. On the other hand, the thin dielectric limits the diffusion of dopants from the conductive material into the epitaxial semiconductor layer and into the adjacent single-crystalline semiconductor substrate.
  • the doping region that is thereby formed is thus more compact and does not extend spatially so far into the single-crystalline semiconductor substrate.
  • the risk of overlapping doping regions of adjacent transistors is significantly reduced. Therefore, the trenches in which the vertical transistors are formed can also be arranged spatially closer to one another.
  • Another advantage of the vertical transistor produced in this way is the freedom of choice in the setting of the channel cross section and the channel length.
  • the channel length is essentially determined by the Length of the epitaxial layer specified.
  • the cross-section of the channel however, by its thickness.
  • the semiconductor layers are preferably deposited selectively with respect to the material of the transition region, so that the semiconductor layers only grow on the substrate made of semiconductor material.
  • the selectivity also leads to better quality semiconductor layers.
  • the thin dielectric In order that the thin dielectric can only reasonably reduce an electrical current flow, it is preferably limited to 2 to 3 monolayers.
  • the thickness can be about 5 ⁇ .
  • the contact resistance determined by the thin dielectric should be in the range of 1 KOhm. Because of the relatively large area between the epitaxial semiconductor region and the deposited semiconductor material, the resistance caused by the thin dielectric has less of an effect.
  • the dielectric is preferably produced by a self-locking process. Such a process is e.g. nitriding silicon in an ammonia-containing atmosphere at approx. 700 ° C for approx. 10 min.
  • the thin dielectric is preferably made of silicon nitride and the deposited semiconductor layers are made of silicon, the thin dielectric being produced by thermal nitriding of the semiconductor layers.
  • the side walls of the trench are formed by a single-crystalline semiconductor substrate and the semiconductor material representing the bottom of the trench is formed by polycrystalline semiconductor material. It is preferred if the polycrystalline semiconductor material is of the first conductivity type and the single-crystal semiconductor substrate is of the second conductivity type.
  • the deposited semiconductor layers preferably assume the doping of their base. It is advantageous, for example, if this is selectively applied to the side wall and the floor. separated semiconductor material has the conductivity type of the single-crystal semiconductor material of the side wall.
  • the semiconductor material deposited on the bottom is redoped in order to set the conductivity type of the polycrystalline semiconductor material on the bottom.
  • the semiconductor layer deposited at the bottom of the trench grows polycrystalline. It is also favorable if the epitaxial semiconductor layer is doped in situ during its formation. The amount of the doping can be changed during the deposition. If the cross section of the trench is assumed to be circular or elliptical, circular or concentric regions of the same or different dopant concentration can be generated for the optimal setting of the properties of the transistor channel. A broad channel cross section with a homogeneous characteristic, possibly with an increased dopant concentration towards the gate dielectric, is advantageous.
  • the cross section of the trench running horizontally to the substrate surface is typically elliptical.
  • the more curved regions can be cut off by insulation regions introduced into the semiconductor substrate.
  • the epitaxial semiconductor region consists of two half-shells lying opposite one another.
  • the thin dielectric should at least be the epitaxial
  • the thin dielectric can also be provided on the semiconductor layer deposited at the bottom of the trench.
  • One way of producing the thin dielectric only on the epitaxial semiconductor layer is that the thin dielectric is formed on both deposited semiconductor layers, and before filling the gap with the conductive one
  • an insulating layer is deposited with an anisotropic deposition process and subsequently isotropically etched, so that the insulating layer is removed from vertical surfaces and remains essentially at the bottom of the trench.
  • the entire trench is initially largely filled with the conductive material, a mask is formed in the region of the trench opening above the epitaxial semiconductor layer applied to the side wall, anisotropic etching using the Mask is carried out in which the conductive material is removed from the trench except for the intermediate space and at the same time a surface of the epitaxial semiconductor layer facing the interior of the trench is exposed; and the gate dielectric is formed on the exposed surface of the epitaxial semiconductor layer.
  • the further conductive material should preferably be polysilicon or tungsten silicide.
  • the polysi- Silicon can be of the first power type and highly doped.
  • a heat treatment is carried out in which dopants from the conductive material and possibly from the polycrystalline or semiconductor material located on the bottom into the epitaxial semiconductor layer by the one formed on the epitaxial semiconductor layer Diffuse thin dielectric.
  • the heat treatment can e.g. at 1050 ° C for 1 min. It is advantageous if this can be done as part of a heat treatment that is already required for other purposes. For this, e.g. an oxidation step, with which the side walls of isolation trenches etched into the semiconductor substrate are provided with an insulating material with an approximately 10 nm thick oxide layer before the actual filling. Another process is also an oxidation process, in which passivation of semiconductor substrate surfaces that are not used as active regions takes place.
  • the trench is an upper part of a capacitor trench and the semiconductor material located at the bottom of the trench is formed by the polycrystalline semiconductor material of the inner capacitor electrode of the trench capacitor.
  • a vertical selection transistor is produced in the upper part of the capacitor trench, which does not require any additional planar space.
  • the vertical transistor is fully integrated in the capacitor trench.
  • the trench can have a cross-section, the extent of which is greater than the smallest structurally achievable structure width which is used, for example, in the production of lateral transistors.
  • the individual capacitor trenches can thus be arranged closer to one another.
  • the minimum lateral distance between two capacitor trenches is, however, given by the size of the buried strap, which are formed for contacting the inner capacitor electrodes with the drain regions of the selection transistors.
  • the invention makes it possible to further reduce this distance, since the outdiffusion regions are limited in their extent due to the thin dielectric and do not extend so far into the semiconductor substrate.
  • the outdiffusion area can preferably also be formed behind a protective jacket in order to largely limit the outdiffusion area to the epitaxial semiconductor layer.
  • the insulation collar of the trench capacitor represents, for example, such a protective jacket.
  • the reduction in the minimum lateral distance made possible by the method according to the invention allows the cross section of the trenches to be enlarged with a constant packing density of the capacitor trenches. The increase in the diameter leads to a number of process advantages in the production of the trench capacitor.
  • etching, structuring and deposition steps in the capacitor trench can be carried out more easily owing to the increased space available.
  • the etching of the capacitor trench per se, the formation of the insulation collar in the upper part of the capacitor trench, the formation of the storage dielectric and the deposition of the filler material to form the inner capacitor electrode are to be mentioned as examples here.
  • the larger cross section of the capacitor trench also leads to a reduced series resistance of the inner capacitor electrode.
  • Surface-enlarging measures in the capacitor trench to increase the storage capacity such as hemispherical silicon grain (HSG) or wavy trenches, are also easier to carry out.
  • the invention is further achieved by a method for producing a vertical transistor in a trench, comprising the steps:
  • the invention is also based on the object of specifying a vertical transistor in a trench which has at least one side wall and a bottom, the channel region of the vertical transistor being formed in an epitaxial semiconductor layer deposited on the side wall and the epitaxial semiconductor layer having a bottom of the Trench-forming semiconductor material is electrically conductively connected, the vertical transistor should have a largely error-free channel area and a reduced out-diffusion area.
  • a vertical transistor is described for example in the already mentioned US Pat. No. 5,365,097.
  • a thin dielectric which only partially delimits an electrical current, is arranged between the epitaxial semiconductor layer and the electrically conductive material.
  • the side wall of the trench preferably forms a circumferentially coherent surface along which the epitaxial semiconductor layer is designed in the form of two half shells lying opposite one another.
  • the vertical transistor is preferably part of a semiconductor product with at least one memory cell which has a trench formed in a semiconductor substrate with an upper and a lower section, a storage dielectric lining at least the lower section of the trench, a capacitor electrode arranged in the lower section of the trench, the another capacitor electrode is formed by the semiconductor substrate, and the vertical transistor formed in the upper section of the trench
  • the side wall is formed by the semiconductor substrate and the bottom by the capacitor electrode arranged in the lower section.
  • Figures 1-1 to 1-14 a first embodiment
  • Figures 2-1 to 2-11 a second embodiment of the method according to the invention
  • Figure 3 is a plan view of a trench with a vertical transistor.
  • Figures 1-14 and 2-11 show embodiments of the vertical transistor according to the invention and the memory cell.
  • a trench 4 is arranged in a single-crystalline p-doped semiconductor substrate 2, preferably made of silicon, the side walls 6 of which are formed by the single-crystalline semiconductor substrate 2.
  • a polycrystalline semiconductor material 10 preferably n-doped polysilicon.
  • the edge region of the base 8 also has a transition region 12 made of an insulating material, which separates the base 8 from the side walls 6.
  • the transition region 12 is formed by the insulation collar of the trench capacitor.
  • the trench 4 is an upper partial trench of a capacitor trench, which extends further into the depth of the semiconductor substrate 2.
  • the monocrystalline semiconductor substrate 2 is covered on its upper edge by an approximately 8 nm thick pad oxide 20 and an approximately 200 nm thick pad nitride 22.
  • the exposed trench 4 extends from the bottom 8 to the upper edge of the semiconductor substrate 2 in an extent of approximately 250 to 500 nm. Any storage dielectric on the side walls 6 of the trench 4 has previously been removed.
  • the storage dielectric 16 preferably consists of oxynitride or a double layer system of silicon oxide and silicon nitride and can therefore be largely selective to the material of the insulation collar 12, which, for. B. silicon nitride can be removed. If the storage dielectric 6 partially consists of silicon nitride, a certain part of the insulation collar 12 is removed when it is removed, but since the insulation collar is significantly thicker than the storage dielectric (approx. 5-6 times), the insulation collar becomes only a negligible amount Part removed.
  • Semiconductor layers 24 and 26 subsequently grow on the side wall 6 or bottom 8 which is exposed in this way and possibly still chemically cleaned with dilute hydrofluoric acid. Due to the single-crystalline background, the semiconductor layer 24 deposited on the side wall 6 grows epitaxially, ie, single-crystal, whereas the semiconductor layer 26 forms polycrystalline due to its polycrystalline background. Silicon is preferably chosen as the deposition material.
  • the process control during the deposition of the semiconductor layers 24 and 26 are selected such that the semiconductor layer 24 can form as an epitaxial semiconductor layer 24. In particular, the deposition was carried out at a substrate temperature of 900 ° C. with a deposition rate of up to 60 nm / min.
  • FIG. 1-2 shows the grown semiconductor layers 24 and 26 in an early stage, FIG. 1-3, however, after the end of the deposition.
  • the thickness of the deposited semiconductor layers is chosen so that on the one hand the epitaxial semiconductor layer 24 is separated from the semiconductor layer 26 by a free space, and on the other hand the facing surfaces of the epitaxial semiconductor layer 24 are still spaced far enough apart so as not to impede further process control.
  • a diameter of about 250 nm in the trench 4 is assumed.
  • the epitaxial semiconductor layer can then be formed to be approximately 90 nm thick, so that the remaining cross section of the trench 4 is approximately 70 nanometers.
  • the thickness of the epitaxial semiconductor layer can be chosen relatively freely in this context for setting the desired channel cross section of the vertical transistor.
  • the size of the space between epitaxial semiconductor layer 24 and polycrystalline semiconductor layer 26 is also determined by the extent of the transition region 12.
  • a thin dielectric 28 is formed on the deposited semiconductor layers 24 and 26 by thermal nitriding.
  • the thin dielectric 28 consisting of silicon nitride has a material thickness of only a few ⁇ , for example 5 ⁇ .
  • the trench 4 is filled in next to the gap between the epitaxial semiconductor layer 24 and the semiconductor layer 26 with a conductive material 30, which in the case of the n-doped inner capacitor electrode 14 is also n-doped. Highly doped polysilicon is also suitable as the material.
  • the conductive material 30 is drawn back to approximately the upper edge of the epitaxial semiconductor layer 24 by an etching step. The structure thus obtained is shown in FIG. 1-6. According to FIGS.
  • edge webs 34 are formed from silicon nitride layer 32 previously deposited over the entire surface by anisotropic etching.
  • the edge webs 34 subsequently serve as an etching mask in the case of anisotropic RIE etching (reactive ion etching), in which the conductive material 30 is removed except for an annular residue which continues to fill the space between the epitaxial semiconductor layer 24 and the semiconductor layer 26 , Furthermore, part of the surface of the epitaxial layer 24 is exposed by the etching.
  • an insulating layer 38 at the bottom of the trench 4 by anisotropic deposition and isotropic etching back of an oxide layer 36, for example a trench-top oxide by means of an HDP process (high density plasma).
  • HDP process high density plasma
  • the insulating layer 38 formed on the bottom 8 of the trench 4 insulates the inner capacitor electrode 14 and the conductive material 30 remaining in the intermediate space from the gate electrode to be formed in the still free trench.
  • a gate dielectric 40 is formed on the exposed surface of the epitaxial semiconductor layer 24 by thermal oxidation and subsequently the trench 4 is filled with highly doped n-polysilicon to form the gate electrode 42.
  • an n-doping region 48 is formed in the upper region of the epitaxial semiconductor layer 24 by, for example, implantation, a connection 46 is made to an active word line AWL, and the doping region 48 (source region) is connected via the bit line BL. Through heat treatment, an out-diffusion region 44 (drain region) will also be created in the lower region of the epitaxial semiconductor layer 24.
  • dopants diffuse from the conductive material 30 located in the intermediate space, from the semiconductor layer 26 and also from the polycrystalline semiconductor material 10 through the thin dielectric 28 into the epitaxial semiconductor layer 24 and form the n-doping region 44 there thin dielectric 28 limits the diffusion of the dopants, which thereby remains more in the area of the epitaxial semiconductor layer 24.
  • the out-diffusion to form the diffusion region 44 is preferably carried out together with the oxidation of the side walls of isolation trenches STI, which are formed for the isolation of planar transistors or between adjacent trenches.
  • isolation trenches STI also called shallow trench isolation, is e.g. is shown in the plan view shown in FIG. 3 of a memory cell with a vertical transistor.
  • the insulation regions STI cut off the pointed corners of the trenches which are elliptical in cross section, so that the epitaxial semiconductor layer 24 is designed in the form of two opposing half-shells.
  • the thin dielectric 28 limits the current flow from the inner capacitor electrode 14 to the doping region 44 via the conductive material 30 located in the intermediate space, the resulting increased contact resistance is still justifiable if the dielectric 28 is made correspondingly thin.
  • passing word lines PWL which are insulated from the semiconductor substrate 2 by means of an insulation layer 50 and run in the direction perpendicular to the plane of the drawing and contact gate electrodes of other vertical transistors, run on the top of the semiconductor substrate 2 to the side of the word line AWL.
  • FIGS. 2-1 to 2-11 A further embodiment of the manufacturing method according to the invention will be explained below with reference to FIGS. 2-1 to 2-11.
  • the first process steps correspond to those of Figures 1-1 to 1-4, so that the in Figure 1- 4 corresponds to the structure shown in FIGS. 2-1.
  • an insulating layer 52 in the form of a thin oxide layer is subsequently formed by a process which primarily deposits in the bottom area. This can be achieved, for example, using an HDP process.
  • the insulating layer 52 is then selectively etched back isotropically to silicon nitride, so that the insulating layer 52 only remains at the bottom of the trench and the thin dielectric 28 is exposed.
  • FIGS. 2-4 to 2-7 the method steps already shown with reference to FIGS.
  • the oxide layer 52 and the thin dielectric 28 seated on the semiconductor layer 26 are removed, so that a cavity is formed between the conductive material 30 and the semiconductor layer 26.
  • This can be filled with a further conductive material 54, for example made of highly doped n-polysilicon or tungsten silicide, by deposition and anisotropic etching back. When etching back, the edge webs 34 serve as an etching mask.
  • the process steps according to FIGS. 1-10 to 1-14 follow.
  • the entire space between the epitaxial semiconductor layer 24 and the semiconductor layer 26 is thus filled by two layers of conductive material.
  • the freedom in choosing the materials is very high.
  • the thin dielectric 28 remains only on the epitaxial semiconductor layer 24. However, this is sufficient to differentiate the epitaxial semiconductor layer from the polycrystalline conductive> material 30.
  • the contact resistance between the epitaxial semiconductor layer 24 and the inner capacitor electrode 14 only becomes limited by a position of the thin dielectric 28.

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Abstract

Zur Herstellung eines Vertikaltransistors wird ein Graben (4) bereitgestellt, dessen Seitenwand (6) von einem einkristallinen Halbleitersubstrat (2) und dessen Boden (8) von einem polykristallinen Halbleitersubstrat (10) gebildet wird. Zwischen der Seitenwand (6) und dem Boden (8) ist ein Übergangsbereich (12) aus einem isolierenden Material angeordnet. Selektiv zum Material des Übergangsbereichs (12) wird eine Halbleiterschicht abgeschieden, so daß auf der Seitenwand (6) eine epitaktische Halbleiterschicht (24) und auf dem Boden (8) eine Halbleiterschicht (26) aufwächst, zwischen denen ein Zwischenraum verbleibt. Die abgeschiedenen Halbleiterschichten (24, 26) werden mit einem dünnen, einen Stromfluß nur teilweise begrenzenden Dielektrikum (28) bedeckt und der Zwischenraum mit einem leitfähigen Material (30) gefüllt. Bei einer nachfolgenden Wärmebehandlung diffundieren Dotierstoffe aus dem leitfähigen Material (30) in die epitaktische Halbleiterschicht (26) und bilden dort ein Dotierungsgebiet (44). Das dünne Dielektrikum (28) begrenzt einerseits die Diffusion der Dotierstoffe in das Halbleitersubstrat (2) und andererseits verhindert es die Ausbreitung von Kristallgitterfehlern in die epitaktische Halbleiterschicht (26).

Description

Beschreibung
Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor
Die Erfindung liegt auf dem Gebiet der Halbleitertechnologie, insbesondere auf dem Gebiet der Technologie für Halbleiterspeicher, und betrifft ein Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie einen Vertikaltran- sistor in einem Graben.
Bei künftigen Generationen von Halbleiterprodukten wird mit Strukturbreiten F (ground rules) unter 100 nm gearbeitet. Unter einer Strukturbreite wird die lithographisch minimal er- reichbare Auflösung verstanden. Mit fortschreitender Verbesserung der verwendeten Lithographieverfahren lassen sich zunehmend kleinere Strukturbreiten erzielen, die jedoch immer höhere Anforderungen an den gesamten Herstellungsprozeß stellen.
Die zunehmende Verkleinerung der Strukturbreiten läßt bei dynamischen Halbleiterspeichern (DRAM) einen Übergang von einem planaren Auswahltransistor zu einem vertikalen Auswahltransistor, der möglicherweise in den oberen Teil des Grabenkonden- sators integriert ist, erwarten. Diese Änderung in der Anordnung von Speicherkondensator und Auswahltransistor ist zum einen bedingt durch die physikalischen Grenzen, die für plan- are Transistoren mit Kanallängen unter 100 nm auftϊreten. Der- art kleine Kanallängen bergen z. B. die Gefahr erhöhter Leck- ströme. Außerdem begrenzt der kleine Querschnitt des Kanals die Höhe des maximal fließenden Stromes. Andererseits ist der Wechsel auf ein vertikales Zellkonzept von dem Wunsch getragen, möglichst kompakte, d. h. in ihrer lateralen Ausdehnung kleine Speicherzellen zu erzielen. Die Größe von Speicherzel- len wird in Vielfachen von F*F angegeben. Ein weiteres Problem, das den Wechsel auf vertikale Zellkonzepte wünschenswert erscheinen läßt, ist in der Ausbildung des Anschlusses (buried strap) der inneren Elektrode des Grabenkondensators an den Auswahltransistor zu suchen, da dieser Anschluß aufgrund der Ausdiffusion von Dotierstoffen eine gewisse Ausdehnung aufweist und dadurch die Gefahr eines Übersprechens zwi- sehen benachbarten Speicherzellen in sich birgt .
Bei einem Vertikaltransistor verläuft im Gegensatz zu einem lateralen Transistor der Transistorkanal in vertikaler Richtung in Bezug auf die Hauptebene des Halbleitersubstrats.
Speicherzellen mit einem Vertikaltransistor haben darüber hinaus den grundsätzlichen Vorteil, daß bei Ihnen die Kanallänge des Auswahltransistor unabhängig von der verwendeten Strukturbreite F eingestellt werden kann.
Verfahren zum Herstellen eines Vertikaltransistors in einem Graben sind zum Beispiel in der US 6,093,614 und der US 5,365,097 beschrieben. In beiden Verfahren wird an einer Seitenwand des Kondensatorgrabens eine epitaktische Halbleiter- Schicht zur Bildung des vertikal verlaufenden Kanalgebiets abgeschieden. Durch Ausdiffusion von Dotierstoffen aus dem mit dotierten Polysilizium gefüllten Graben entsteht in der epitaktischen Halbleiterschicht ein Drain-Gebiet. Problematisch hierbei ist, daß die Ausdiffusion räumlich nicht auf die epitaktische Halbleiterschicht begrenzt ist, sondern bis weit in das einkristalline Halbleitersubstrat hineinreicht und damit in Verbindung zu Ausdiffusionsgebieten benachbarter Speicherzellen treten kann. Ein weiterer Nachteil der vorbekannten Verfahren besteht darin, daß die epitaktische Halb- leiterschicht auch auf dem Polysilizium am Grabenboden aufwächst. Aufgrund des polykristallinen Untergrundmaterials kann die epitaktische Halbleiterschicht dort ebenfalls nur polykristalline sein, so daß die epitaktische Halbleiterschicht nicht frei von Kristallgitterfehlern ist. Insbesonde- re bildet sich beim Zusammenwachsen der auf das polykristalline Untergrundmaterial und der auf das einkristalline Halbleitermaterial der Seitenwände abgeschiedenen Halbleiter- schichten eine durch Anhäufung von Kristallgitterfehlern gekennzeichnete epitaktische Schließfuge. Kristallgitterfehler wirken sich jedoch nachteilig auf die Transistoreigenschaften aus .
Daher liegt der Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung eines Vertikaltransistors in einem Graben anzugeben, bei dem die epitaktische Halbleiterschicht nahezu fehlerfrei und die Ausdiffusion räumlich begrenzt ist.
Diese Aufgabe wird erfindungsgemäß mit den Schritten gelöst : Bereitstellen eines Grabens, dessen Boden und dessen zumindest eine Seitenwand zumindest bereichsweise aus einem Halbleitermaterial be- stehen und der einen Übergangsbereich aus einem isolierenden Material zwischen den aus Halbleitermaterial bestehenden Bereichen von Boden und Seitenwand aufweist; selektives Abscheiden von Halbleitermaterial auf die aus Halbleitermaterial bestehenden Bereiche der Seitenwand und des Bodens des Grabens zur Bildung von Halbleiterschichten, wobei zumindest die auf der Seitenwand abgeschiedene Halbleiterschicht als epitaktische Halbleiterschicht auf- wächst, und zwischen den auf Boden und Seitenwand abgeschiedenen Halbleiterschichten ein Zwischenraum verbleibt; Bilden eines dünnes, einen elektrischen Strom nur teilweise begrenzenden Dielektrikums auf zumindest einer der bei- den abgeschiedenen Halbleiterschichten;
Auffüllen des Zwischenraums zwischen den beiden abgeschiedenen Halbleiterschichten mit einem leitfähigen Material; und
Bilden eines Gatedielektrikums und einer Gateelektrode auf der aufgewachsenen epitaktischen Halbleiterschicht. Gemäß der vorliegenden Erfindung füllt die epitaktische Halbleiterschicht weder wie in der US 6,093,614 den gesamten Graben aus noch wächst sie wie in der US 5,365,097 mit dem auf den Boden des Grabens abgeschiedenen Polysilizium zusammen, sondern die Halbleiterschichten werden unter Freilassung eines Zwischenraums abgeschiedenen. Dadurch werden in vorteilhafter Weise die Bildung einer epitaktischen Schließfuge sowie Kristallgitterfehler verhindert. Insbesondere die auf die Seitenwand aufwachsende epitaktische Halbleiterschicht ist fehlerfrei, so daß sich dort ein perfekter Transistorkanal ausbilden kann. Um auch bei nachfolgenden Schritten, bei denen der Zwischenraum mit einem leitfähigen Material gefüllt wird, die Ausbildung von Kristallgitterfehlern zu unterdrük- ken, wird zumindest auf der epitaktischen Halbleiterschicht ein dünnes, einen elektrischen Strom nur teilweise begrenzendes Dielektrikum gebildet. Dieses erfüllt zwei Funktionen. Zum einen wird die auf der Seitenwand aufgewachsene epitaktische Halbleiterschicht von nicht einkristallinen Halbleiterschichten getrennt, so daß sich Kristallgitterfehler nicht auf die epitaktische Halbleiterschicht ausdehnen können. Das dünne Dielektrikum erfüllt somit die Funktion einer Anpas- sungs- oder Pufferschicht zwischen dem abgeschiedenen leitfähigen Material und der epitaktischen Halbleiterschicht . Zum anderen begrenzt das dünne Dielektrikum die Diffusion von Do- tierstoffen aus dem leitfähigen Material in die epitaktische Halbleiterschicht und in das angrenzende einkristalline Halbleitersubstrat. Das sich dabei herausbildende Dotierungsgebiet ist somit kompakter und erstreckt sich räumlich nicht so weit in das einkristalline Halbleitersubstrat. Die Gefahr von einander überlappenden Dotierungsgebieten benachbarter Transistoren ist deutlich reduziert. Daher können die Gräben, in denen die vertikalen Transistoren ausgebildet sind auch räumlich enger zueinander angeordnet sein. Ein weiterer Vorteil des so hergestellten Vertikaltransistors besteht in der Wahl- freiheit bei der Einstellung des Kanalquerschnitts und der Kanallänge. Die Kanallänge wird im wesentlichen durch die Länge der epitaktischen Schicht vorgegeben. Der Querschnitt des Kanals dagegen durch deren Dicke.
Die Abscheidung der Halbleiterschichten erfolgt bevorzugt se- lektiv zum Material des Übergangsbereichs, so daß die Halbleiterschichten lediglich auf der Unterlage aus Halbleitermaterial aufwachsen. Die Selektivität führt auch zu qualitativ besseren Halbleiterschichten.
Damit das dünne Dielektrikum einen elektrischen Stromfluß nur in vertretbarer Weise vermindert, wird es bevorzugt auf 2 bis 3 Monolagen begrenzt . Die Dicke kann dabei etwa 5 Ä betragen. Der durch das dünne Dielektrikum bestimmte Übergangswiderstand sollte im Bereich von 1 KOhm liegen. Aufgrund der rela- tiv großen Fläche zwischen epitaktischem Halbleitergebiet und abgeschiedenem Halbleitermaterial wirkt sich der durch das dünne Dielektrikum bedingte Widerstand nicht so stark aus . Bevorzugt wird das Dielektrikum durch einen selbsthemmenden Prozeß hergestellt. Ein derartiger Prozeß ist z.B. die Nitri- dierung von Silizium in einer ammoniakhaltigen Atmosphäre bei etwa 700°C für ca. 10 min.
Bevorzugt besteht das dünne Dielektrikum aus Siliziumnitrid und die abgeschiedenen Halbleiterschichten aus Silizium, wo- bei das dünne Dielektrikum durch thermische Nitridierung der Halbleiterschichten erzeugt wird.
In einer vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens werden die Seitenwände des Grabens durch ein ein- kristallines Halbleitersubstrat und das den Boden des Grabens darstellende Halbleitermaterial durch polykristallines Halbleitermaterial gebildet . Dabei ist es bevorzugt , wenn das polykristalline Halbleitermaterial vom ersten Leitungstyp und das einkristalline Halbleitersubstrat vom zweiten Leitungstyp ist. Die abgeschiedenen Halbleiterschichten nehmen dabei bevorzugt die Dotierung ihrer Unterlage ein. Günstig ist es z.B., wenn das selektiv auf die Seitenwand und den Boden ab- geschiedene Halbleitermaterial den Leitfähigkeitstyp des einkristallinen Halbleitermaterials der Seitenwand besitzt. In einem nachfolgenden Dotierungsschritt, beispielsweise mittels Implantation, wird das auf den Boden abgeschiedene Halblei- termaterial umdotiert, um den Leitungstyp des polykristallinen Halbleitermaterials am Boden einzustellen.
Da die Kristallinität der abgeschiedenen Halbleiterschichten u. a. von der Kristallinität ihrer Unterlagen abhängt, wächst die am Boden des Grabens abgeschiedene Halbleiterschicht polykristallin auf. Günstig ist es weiterhin, wenn die epitaktische Halbleiterschicht während ihrer Bildung in situ dotiert wird. Die Höhe der Dotierung kann dabei während der Abscheidung verändert werden. Sofern der Querschnitt des Gra- bens kreisförmig oder elliptisch angenommen wird, lassen sich kreisförmig bzw. konzentrisch verlaufende Gebiete gleicher oder unterschiedlicher Dotierstoffkonzentration für die optimale Einstellung der Eigenschaften des Transistorkanals erzeugen. Vorteilhaft ist ein breiter Kanalquerschnitt mit ei- ner homogenen Charakteristik, ggf. mit einer erhöhten Dotierstoffkonzentration zum Gatedielektrikum hin.
Typischerweise ist der horizontal zur Substratoberfläche verlaufende Querschnitt des Grabens ellipsenförmig. Dabei können die stärker gekrümmten Bereiche durch in das Halbleitersubstrat eingebrachte Isolationsgebiete abgeschnitten sein. In diesem Fall besteht das epitaktische Halbleitergebiet aus zwei einander gegenüberliegende Halbschalen.
Das dünne Dielektrikum sollte zumindest die epitaktische
Halbleiterschicht gegenüber dem leitfähigen Material begrenzen. Alternativ kann das dünne Dielektrikum zusätzlich auch auf der am Boden des Grabens abgeschiedenen Halbleiterschicht vorgesehen werden.
Eine Möglichkeit, das dünne Dielektrikum nur auf der epitaktischen Halbleiterschicht zu erzeugen besteht darin, daß das dünne Dielektrikum auf beiden abgeschiedenen Halbleiterschichten gebildet wird, und vor dem Auffüllen des Zwischenraums mit dem leitfähigen
Material eine isolierende Schicht mit einem anisotropen Abscheideverfahren abgeschieden und nachfolgend isotrop geätzt wird, so daß die isolierende Schicht von vertikalen Flächen entfernt und im wesentlichen am Boden des Grabens verbleibt .
Dabei wird bevorzugt, wenn zum Auffüllen des Zwischenraums mit dem leitfähigem Material zunächst der gesamte Graben weitgehend mit dem leit- fähigen Material gefüllt wird, eine Maske im Bereich der Grabenöffnung oberhalb der auf der Seitenwand aufgebrachten epitaktischen Halbleiterschicht gebildet wird, eine anisotrope Ätzung unter Verwendung der Maske durchgeführt wird, bei der das leitfähige Material bis auf den Zwischenraum aus dem Graben entfernt und gleichzeitig eine zum Innenraum des Grabens weisende Fläche der epitakti- schen Halbleiterschicht freigelegt wird; und auf der freigelegten Fläche der epitaktischen Halbleiterschicht das Gatedielektrikum gebildet wird.
Als günstig hat es sich weiterhin gezeigt, wenn die anisotrope Ätzung auf der am Boden des Grabens verbliebenen isolierenden Schicht stoppt, die isolierende Schicht und das dünne Dielektrikum nachfolgend vom Boden des Grabens entfernt werden, und - der so entstandene Hohlraum zwischen dem leitfähigen Material und der am Boden des Grabens abgeschiedenen Halbleiterschicht mit einem weiteren leitfähigen Material gefüllt wird.
Bei dem weiteren leitfähigen Material sollte es sich bevorzugt um Polysilizium oder Wolframsilizid handelt. Das Polysi- lizium kann dabei vom ersten Leistungstyp und hoch dotiert sein.
Zur Bildung eines Dotierungsgebiets vom ersten Leistungstyp in der epitaktischen Halbleiterschicht wird eine Wärmebehandlung durchgeführt, bei der Dotierstoffe aus dem leitfähigen Material und ggf. aus dem am Boden befindlichen polykristallinen bzw. dort abgeschiedenen Halbleitermaterial in die epi- taktische Halbleiterschicht durch das auf der epitaktischen Halbleiterschicht gebildete dünne Dielektrikum eindiffundieren. Die Wärmebehandlung kann z.B. bei 1050°C für 1 min durchgeführt werden. Günstig ist es, wenn dies im Rahmen einer bereits für andere Zwecke erforderlichen Wärmebehandlung erfolgen kann. Hierfür bietet sich z.B. ein Oxidationsschritt an, mit dem die in das Halbleitersubstrat geätzten Seitenwände von Isolationsgräben vor dem eigentlichen Auffüllen mit einem isolierenden Material mit einer etwa 10 nm dicken Oxidschicht versehen werden. Ein weiterer Prozeß ist ebenfalls ein Oxidationsprozeß, bei dem eine Passivierung von nicht als aktive Gebiete verwendete Halbleitersubstratoberflächen erfolgt .
Besonders bevorzugt ist es, wenn der Graben ein oberer Teil eines Kondensatorgrabens ist und das am Boden des Grabens be- findliche Halbleitermaterial von dem polykristallinen Halbleitermaterial der inneren Kondensatorelektrode des Grabenkondensators gebildet wird. In diesem Fall wird im oberen Teil des Kondensatorgrabens ein vertikaler Auswahltransistor hergestellt, der keinen zusätzlichen planaren Platz benötigt. Der vertikale Transistor ist vollständig im Kondensatorgraben integriert .
Als besonderer Vorteil hat es sich gezeigt, daß der Graben einen Querschnitt aufweisen kann, dessen Ausdehnung größer als die kleinste lithographisch erreichbare Strukturbreite ist, die beispielsweise bei der Herstellung lateraler Transistoren verwendet wird. Ein Vertikaltransistor beansprucht im Vergleich zu einem lateral ausgebildeten Transistor keinen zusätzlichen lateralen Platz. Die einzelnen Kondensatorgräben können damit enger zueinander angeordnet werden. Der minimale laterale Abstand zwischen zwei Kondensatorgräben (gemessen von Grabenwand des einen zur Grabenwand des benachbarten Kondensatorgrabens) ist jedoch durch die Größe der Ausdiffusionsgebiete (buried strap) gegeben, die zur Kontaktierung der inneren Kondensatorelektroden mit den Drain-Gebieten der Auswahltransistoren gebildet werden. Hier ermöglicht die Erfin- düng, diesen Abstand weiter zu verringern, da die Ausdiffusionsgebiete aufgrund des dünnen Dielektrikums in ihrer Ausdehnung begrenzt sind und nicht so weit in das Halbleitersubstrat hineinreichen. Bevorzugt kann das Ausdiffusionsgebiet auch hinter einem Schutzmantel ausgebildet werden, um das Ausdiffusionsgebiet weitgehend auf die epitaktische Halbleiterschicht zu begrenzen. Der Isolationskragen des Grabenkondensators stellt zum Beispiel einen derartigen Schutzmantel dar. Die durch das erfindungsgemäße Verfahren ermöglichte Verringerung des minimalen lateralen Abstandes gestattet an- dererseits, den Querschnitt der Gräben bei konstanter Pak- kungsdichte der Kondensatorgräben zu vergrößern. Die Vergrößerung des Durchmessers führt zu einer Reihe von prozeßtechnischen Vorteilen bei der Herstellung des Grabenkondensators . Insbesondere lassen sich sämtliche Ätz-, Strukturierungs- und Abscheideschritte im Kondensatorgraben durch das vergrößerte Platzangebot leichter durchführen. Als Beispiele sollen hier die Ätzung des Kondensatorgrabens an sich, die Ausbildung des Isolationskragens im oberen Teil des Kondensatorgrabens, die Bildung des Speicherdielektrikums sowie die Abscheidung des Füllmaterials zur Bildung der inneren Kondensatorelektrode genannt werden. Der größere Querschnitt des Kondensatorgra- bens führt weiterhin auch zu einem verringerten Reihenwiderstand der inneren Kondensatorelektrode. Oberflächenvergrδ- ßernde Maßnahmen im Kondensatorgraben zur Erhöhung der Spei- cherkapazität , zu nennen wären hier hemispherical Silicon grain (HSG) oder wavy trenches, lassen sich ebenfalls leichter durchführen. Die Erfindung wird weiterhin gelöst durch ein Verfahren zur Herstellung eines Vertikaltransistors in einem Graben mit den Schritten:
Bilden eines Grabens in einem einkristallinen Halbleiter- material vom zweiten Leitungstyp, der mit einem Dielektrikum bis auf seinen oberen Teil ausgekleidet und mit einem dotierten polykristallinen Halbleitermaterial vom ersten Leitungstyp aufgefüllt ist, so daß ein oberer Teilgraben verbleibt, der sich oberhalb des polykristallinen Halblei- termaterials erstreckt, wobei ein etwa ringförmig am Boden des Teilgrabens verlaufender Übergangsbereich aus isolierendem Material zwischen dem sich am Boden des Teilgrabens befindenden polykristallinen Halbleitermaterial und dem die Seitenwände des Teilgrabens bildenden einkristallinen Halbleitermaterial angeordnet ist; selektives Abscheiden von Halbleitermaterial auf Seitenwand und Boden des Teilgrabens zur Bildung von Halbleiterschichten, wobei die auf der Seitenwand abgeschiedene Halbleiterschicht als epitaktische Halbleiterschicht und die auf den Boden abgeschiedene Halbleiterschicht als polykristalline Halbleiterschicht aufwächst, und zwischen den beiden abgeschiedenen Halbleiterschichten ein Zwischenraum verbleibt; - Bilden eines dünnen, einen elektrischen Strom nur teilweise begrenzenden Dielektrikums auf der epitaktischen Halbleiterschicht ;
Auffüllen des Zwischenraums zwischen den beiden abgeschiedenen Halbleiterschichten mit einem dotierten polykristal- linen Halbleitermaterial vom ersten Leitungstyp;
Bilden eines Gatedielektrikums und einer Gateelektrode auf der epitaktischen Halbleiterschicht; und
Durchführen einer Wärmebehandlung, durch die Dotierstoffe vom ersten Leitungstyp aus dem abgeschiedenen polykristal- linen Halbleitermaterial durch das dünne Dielektrikum in die epitaktische Halbleiterschicht diffundieren und dort ein Dotierungsgebiet vom ersten Leitungstyp bilden. Der Erfindung liegt weiterhin die Aufgabe zugrunde, einen Vertikaltransistor in einem Graben anzugeben, der zumindest eine Seitenwand und einem Boden aufweist, wobei das Kanalge- biet des Vertikaltransistors in einer auf der Seitenwand abgeschiedenen epitaktischen Halbleiterschicht ausgebildet ist und die epitaktische Halbleiterschicht mit einem den Boden des Grabens bildenden Halbleitermaterial elektrisch leitend verbunden ist, wobei der Vertikaltransistor ein weitgehend fehlerfreies Kanalgebiet und ein verkleinertes Ausdiffusionsgebiet aufweisen soll. Ein Vertikaltransistor ist zum Beispiel in der bereits genannten US 5,365,097 beschrieben.
Die vorstehend genannte Aufgabe wird bei dem erwähnten Verti- kaltransistor dadurch gelöst, daß zwischen der epitaktischen Halbleiterschicht und dem elektrisch leitfähigen Material ein dünnes, einen elektrischen Strom nur teilweise begrenzendes Dielektrikum angeordnet ist.
Bevorzugt bildet die Seitenwand des Grabens eine umlaufend zusammenhängende Fläche, entlang der die epitaktische Halbleiterschicht in Form von zwei einander gegenüberliegenden Halbschalen ausgebildet ist.
Bevorzugt ist der Vertikaltransistor Teil eines Halbleiterprodukts mit wenigstens einer Speicherzelle, die einen in einem Halbleitersubstrat ausgebildeten Graben mit einem oberen und einem unteren Abschnitt, ein zumindest den unteren Abschnitt des Grabens ausklei- dendes Speicherdielektrikum, eine im unteren Abschnitt des Grabens angeordnete Kondensatorelektrode, wobei die andere Kondensatorelektrode vom Halbleitersubstrat gebildet wird, und den im oberen Abschnitt des Grabens ausgebildeten Verti- kaltransistor aufweist, wobei die Seitenwand vom Halbleitersubstrat und der Boden von der im unteren Abschnitt angeordneten Kondensatorelektrode gebildet werden.
Im folgenden soll die Erfindung anhand eines Ausführungsbeispiels erläutert und in Figuren dargestellt werden. Es zeigen:
Figuren 1-1 bis 1-14 eine erste Ausführungsformen, Figuren 2-1 bis 2-11 eine zweite Ausführungsformen des erfindungsgemäßen Verfahrens, und Figur 3 eine Draufsicht auf einen Graben mit einem Vertikaltransistor. Die Figuren 1-14 und 2-11 zeigen dabei Ausführungsformen des erfindungsgemäßen Vertikaltransistors und der Speicherzelle.
Bei der Erläuterung der Erfindung wird von einer Struktur gemäß Figur 1-1 ausgegangen. In einem einkristallinem p- dotierten Halbleitersubstrat 2 aus bevorzugt Silizium ist ein Graben 4 angeordnet, dessen Seitenwände 6 vom einkristallinen Halbleitersubstrat 2 gebildet werden. Am Boden 8 des Grabens 4 befindet sich ein polykristallines Halbleitermaterial 10, bevorzugt n-dotiertes Polysilizium. Der Randbereich des Bodens 8 weist weiterhin einen aus einem isolierenden Material bestehenden Übergangsbereich 12 auf, der den Boden 8 von den Seitenwänden 6 trennt. Im Fall eines Kondensatorgrabens einer Speicherzelle wird der Übergangsbereich 12 vom Isolationskragen des Grabenkondensators gebildet. Der Graben 4 ist ein oberer Teilgraben eines Kondensatorgrabens, der sich weiter in die Tiefe des Halbleitersubstrats 2 erstreckt. In der Figur 1-1 ist lediglich die durch das n-dotierte Polysilizium gebildete innere Kondensatorelektrode 14 des im Kondensatorgraben teilweise ausgebildeten Grabenkondensators zusehen. Ansatzweise ist auch das Speicherdielektrikum 16 sowie die durch das dort n-dotierte Halbleitersubstrat 2 gebildete äußere Kondensatorelektrode 18 erkennbar. Das einkristalline Halbleitersubstrat 2 ist an seiner Oberkante von einem etwa 8 nm dicke Pad-Oxid 20 und einem etwa 200 nm dicken Pad-Nitrid 22 bedeckt. Der freiliegende Graben 4 erstreckt sich vom Boden 8 bis zur Oberkante des Halblei- terSubstrats 2 in einer Ausdehnung von etwa 250 bis 500 nm. Eventuell vorhandenes Speicherdielektrikum auf den Seitenwänden 6 des Grabens 4 ist zuvor entfernt worden. Das Speicherdielektrikum 16 besteht bevorzugt aus Oxynitrid oder einem Doppelschichtsystem aus Siliziumoxid und Siliziumnitrid und kann daher weitgehend selektiv zum Material des Isolationskragens 12, welches z. B. Siliziumnitrid sein kann, entfernt werden. Sollte das Speicherdielektrikum 6 teilweise aus Siliziumnitrid bestehen, so wird bei dessen Entfernen zwar ein gewisser Teil des Isolationskragens 12 entfernt, da jedoch der Isolationskragen deutlich dicker als das Speicherdielektrikum ist (ca. 5-6 mal) , wird der Isolationskragen nur zu einem verschwindend geringen Teil abgetragen.
Auf die so freiliegende und ggf. noch mit verdünnter Flußsäu- re naßchemisch gereinigte Seitenwand 6 bzw. Boden 8 wachsen nachfolgend Halbleiterschichten 24 und 26 auf. Aufgrund des einkristallinen Untergrundes wächst die auf die Seitenwand 6 abgeschiedene Halbleiterschicht 24 epitaktisch, d.h. einkristallin, auf, hingegen bildet sich die Halbleiterschicht 26 aufgrund ihres polykristallinen Untergrundes polykristallin heraus. Als Abscheidematerial wird bevorzugt Silizium gewählt. Die Prozeßführung bei der Abscheidung der Halbleiterschichten 24 und 26 sind so gewählt, daß sich die Halbleiterschicht 24 als epitaktische Halbleiterschicht 24 herausbilden kann. Insbesondere erfolgte die Abscheidung bei einer Substrattemperatur von 900°C mit einer Abscheiderate von bis zu 60 nm/min. Die Abscheidung erfolgt weiterhin selektiv zum Material des Übergangsbereichs 12 sowie dem Pad-Oxid 20 und dem Pad-Nitrid 22. Figur 1-2 zeigt die aufgewachsenen Halbleiter- schichten 24 und 26 in einem frühen Stadium, Figur 1-3 dagegen nach dem Ende der Abscheidung. Die Dicke der abgeschiedenen Halbleiterschichten wird so gewählt, daß einerseits die epitaktische Halbleiterschicht 24 durch einen freigebliebenen Zwischenraum von der Halbleiterschicht 26 getrennt ist, und andererseits die einander zugewandten Flächen der epitaktischen Halbleiterschicht 24 noch weit genug voneinander beab- standet sind, um die weitere Prozeßführung nicht zu behindern. Bei dem vorliegenden Ausführungsbeispiel wird bei einer gegebenen kleinsten Strukturgröße F von 100 nm von einem Durchmesser des im Grabens 4 von etwa 250 nm ausgegangen. Die epitaktische Halbleiterschicht kann dann etwa 90 nm dick aus- gebildet werden, so daß der freibleibende Querschnitt des Grabens 4 etwa noch 70 Nanometer beträgt. Die Dicke der epitaktischen Halbleiterschicht kann in diesem Rahmen relativ frei zur Einstellung des gewünschten Kanalquerschnitts des Vertikaltransistors gewählt werden. Die Größe des Zwischen- raums zwischen epitaktischer Halbleiterschicht 24 und polykristalliner Halbleiterschicht 26 wird auch von der Ausdehnung des Übergangsbereichs 12 bestimmt .
Bei Abscheidung ist eine ggf. variierende Dotierung möglich, durch die bei hier angenommenem etwa kreisförmigen Grabenquerschnitt konzentrische Dotierungsgebiete entstehen.
Nachfolgend wird ein dünnes Dielektrikum 28 auf den abgeschiedenen Halbleiterschichten 24 und 26 durch thermische Ni- tridierung gebildet. Das aus Siliziumnitrid bestehende dünne Dielektrikum 28 weist eine Materialstärke von lediglich wenigen Ä, beispielsweise 5 Ä auf. Als nächstes erfolgt das Auffüllen des Grabens 4 einschlich des Zwischenraums zwischen der epitaktischen Halbleiterschicht 24 und der Halbleiter- Schicht 26 mit einem leitfähigen Material 30, das im Falle der n-dotierten inneren Kondensatorelektrode 14 ebenfalls n- dotiert ist. Als Material eignet sich hier ebenfalls hochdotiertes Polysilizium. Das leitfähige Material 30 wird durch einen Ätzschritt bis etwa auf die Oberkante der epitaktische Halbleiterschicht 24 zurückgezogen. Die so erhaltene Struktur zeigt Figur 1-6. Gemäß Figuren 1-7 und 1-8 werden etwa 25 nm dicke Randstege 34 aus zuvor ganzflächig abgeschiedener Siliziumnitridschicht 32 durch eine anisotrope Ätzung gebildet. Die Randstege 34 dienen nachfolgend als Ätzmaske bei einer anisotropen RIE- Ätzung (reactive-ion-etching) , bei der das leitfähige Material 30 bis auf einen ringförmigen Rest, der weiterhin den Zwischenraum zwischen der epitaktischen Halbleiterschicht 24 und der Halbleiterschicht 26 ausfüllt, entfernt wird. Weiterhin wird durch die Ätzung ein Teil der Oberfläche der epitakti- sehen Schicht 24 freigelegt. Es schließt sich die Bildung einer isolierenden Schicht 38 am Boden des Grabens 4 durch anisotrope Abscheidung und isotrope Rückätzung einer Oxidschicht 36, z.B. einem Trench-Top-Oxid mittels eines HDP-Prozesses (High Density Plasma) , an. Diese Verfahrensschritte lassen sich den Figuren 1-10 und 1-11 entnehmen. Die am Boden 8 des Grabens 4 gebildete isolierende Schicht 38 isoliert die innere Kondensatorelektrode 14 und das im Zwischenraum verbleibende leitfähigen Material 30 gegenüber der im noch freien Graben zu bildenden Gateelektrode. Zuvor wird jedoch auf der freigelegten Oberfläche der epitaktischen Halbleiterschicht 24 ein Gatedielektrikum 40 durch thermische Oxidation gebildet und nachfolgend der Graben 4 mit hochdotiertem n- Polysilizium zur Bildung der Gateelektrode 42 aufgefüllt.
Zur Fertigstellung des Vertikaltransistors wird im oberen Bereich der epitaktischen Halbleiterschicht 24 ein n- Dotierungsgebiet 48 durch z.B. Implantation gebildet, ein Anschluß 46 zu einer aktiven Word-Leitung AWL hergestellt und das Dotierungsgebiet 48 (Source-Gebiet) über die Bit-Leitung BL angeschlossen. Durch eine Wärmebehandlung wird weiterhin ein Ausdiffusionsgebiet 44 (Drain-Gebiet) im unteren Bereich der epitaktischen Halbleiterschicht 24 geschaffen werden. Dabei diffundieren Dotierstoffe aus dem im Zwischenraum befindlichen leitfähigen Material 30, aus der HalbleiterSchicht 26 und auch aus dem polykristallinem Halbleitermaterial 10 durch das dünne Dielektrikum 28 in die epitaktische Halbleiterschicht 24 und bilden dort das n-Dotierungsgebiet 44. Das dünne Dielektrikum 28 begrenzt dabei die Diffusion der Dotierstoffe, die dadurch stärker im Bereich der epitaktischen Halbleiterschicht 24 verbleibt. Der Isolationskragen 12, der in vertikaler Richtung eine Länge von etwa 1 μm aufweist, trägt ebenfalls zur seitliche Begrenzung der Ausdiffusion bei.
Die Ausdiffusion zur Bildung des Diffusionsgebiets 44 erfolgt bevorzugt zusammen mit der Oxidation der Seitenwände von Iso- lationsgräben STI, die zur Isolation von planaren Transistoren oder zwischen benachbarten Gräben ausgebildet werden. Ein derartiges Isolationsgebiet STI, auch shallow-trench- isolation genannt, ist z.B. in der in Figur 3 dargestellten Draufsicht auf eine Speicherzelle mit Vertikaltransistor ge- zeigt. Die Isolationsgebiete STI schneiden die spitzen Ecken der im Querschnitt elliptisch ausgebildeten Gräben ab, so daß die epitaktische Halbleiterschicht 24 in Form von zwei einander gegenüberliegenden Halbschalen ausgebildet ist.
Obwohl das dünne Dielektrikum 28 den Stromfluß von der inneren Kondensatorelektrode 14 über das im Zwischenraum befindliche leitfähige Material 30 zum Dotierungsgebiet 44 begrenzt, ist der dadurch erhöhte Übergangswiderstand noch vertretbar, wenn das Dielektrikum 28 entsprechend dünn ausgebil- det ist.
Auf der Oberseite des HalbleiterSubstrats 2 verlaufen seitlich zu der Word-Leitung AWL so genannte passing Word- Leitungen PWL, welche gegenüber dem Halbleitersubstrat 2 mit- tels einer Isolationsschicht 50 isoliert sind, und die in Richtung senkrecht zur Zeichenebene liegende Gateelektroden anderer Vertikaltransistoren kontaktieren.
Eine weitere Ausführungsform des erfindungsgemäßen Herstel- lungsverfahrens soll nachfolgend an Hand der Figuren 2-1 bis 2-11 erläutert werden. Die ersten Verfahrensschritte entsprechenden denen der Figuren 1-1 bis 1-4, so daß die in Figur 1- 4 gezeigte Struktur der in der Figur 2-1 gezeigten entspricht. In Abwandlung zum ersten Ausführungsbeispiel wird nachfolgend eine isolierende Schicht 52 in Form einer dünnen Oxidschicht durch einen Prozeß gebildet, der primär im Boden- bereich abscheidet . Dies kann zum Beispiel durch einen HDP- Prozeß erreicht werden. Die isolierende Schicht 52 wird nachfolgend selektiv zu Siliziumnitrid isotrop zurückgeätzt, so daß die isolierende Schicht 52 lediglich am Boden des Grabens verbleibt und das dünne Dielektrikum 28 freigelegt wird. Es schließen sich gemäß der Figuren 2-4 bis 2-7 die bereits anhand der Figuren 1-5 bis 1-8 gezeigten Verfahrensschritte an. Auf deren Darlegung wird daher hier verzichtet. Die nachfolgende anisotrope RIE-Ätzung, die der Ätzung in Figur 1-9 entspricht, stoppt jedoch auf der isolierenden Schicht 52. Ana- log zu Figur 1-9 wird das leitfähigen Material 30 bis auf den Zwischenraum zwischen der epitaktischen Halbleiterschicht 24 und der Halbleiterschicht 26 aus dem Graben 4 entfernt. Gleichzeitig wird eine Oberfläche der epitaktischen Halbleiterschicht 24 durch Entfernen des dort liegenden dünnen Die- lektrikums 28 freigelegt. Die sich so ergebene Struktur kann der Figur 2-8 entnommen werden.
Als nächstes werden die Oxidschicht 52 und das auf der Halbleiterschicht 26 sitzende dünne Dielektrikum 28 entfernt, so daß ein Hohlraum zwischen dem leitfähigen Material 30 und der Halbleiterschicht 26 entsteht. Dieser läßt sich durch Abscheiden und anisotropes Rückätzen mit einem weiteren leitfähigen Material 54, beispielsweise aus hochdotiertem n- Polysilizium oder Wolframsilizid, auffüllen. Beim Rückätzen dienen die Randstege 34 als Ätzmaske. Es schließen sich die Verfahrensschritte gemäß Figur 1-10 bis 1-14 an. Der gesamte Zwischenraum zwischen epitaktischer Halbleiterschicht 24 und Halbleiterschicht 26 ist damit durch zwei Schichten von leit- fähigem Material aufgefüllt . Die Freiheit bei der Auswahl der Materialien ist dabei sehr hoch. Bei der hier gezeigten Ausführungsform verbleibt das dünne Dielektrikum 28 lediglich auf der epitaktischen Halbleiterschicht 24. Dies genügt jedoch zur Abgrenzung der epitaktischen Halbleiterschicht gegenüber dem polykristallinen leit- > fähigen Material 30. Außerdem wird der Übergangswiderstand zwischen der epitaktischen Halbleiterschicht 24 und der inneren Kondensatorelektrode 14 nur durch eine Lage des dünnen Dielektrikums 28 begrenzt.
Bezugszeichenliste
2 einkristallines Halbleitersubstrat 4 Graben 6 Seitenwand
8 Boden
10 polykristallines Halbleitermaterial
12 Isolationskragen / Übergangsbereich
14 innere Kondensatorelektrode 16 Speicherdielektrikum
18 äußere Kondensatorelektrode
20 Pad-Oxid
22 Pad-Nitrid
24 epitaktische Halbleiterschicht 26 Halbleiterschicht
28 dünnes Dielektrikum
30 leitfähiges Material • 32 Siliziumnitridschicht 34 Randstege / Ätzmaske 36 Oxidschicht
38 isolierende Schicht
40 Gatedielektrikum
42 Gateelektrode
44 Dotierungsgebiet / Drain-Gebiet 46 Anschluß
48 Dotierungsgebiet / Source-Gebiet 50 Isolationsschicht
52 isolierende Schicht
54 weiteres leitfähigen Material AWL Word-Leitung
PWL passing Word-Leitung
STI Isolationsgraben

Claims

Patentansprüche
1. Verfahren zur Herstellung eines Vertikaltransistors in einem Graben mit den Schritten: - Bereitstellen eines Grabens (4) , dessen Boden (8) und dessen zumindest eine Seitenwand (6) zumindest bereichsweise aus einem Halbleitermaterial (2, 10) bestehen und der einen Übergangsbereich (12) aus einem isolierenden Material zwischen den aus Halbleitermaterial (2, 10) bestehenden Bereichen von Boden (8) und Seitenwand (6) aufweist; selektives Abscheiden von Halbleitermaterial auf die aus Halbleitermaterial bestehenden Bereiche der Seitenwand (6) und des Bodens (8) des Grabens zur Bildung von Halbleiterschichten (24, 26) , wobei zumindest die auf der Seitenwand (6) abgeschiedene Halbleiterschicht als epitaktische Halbleiterschicht (24) aufwächst, und - zwischen den auf Boden (8) und Seitenwand (6) abgeschiedenen Halbleiterschichten (24, 26) ein Zwischenraum verbleibt; Bilden eines dünnes, einen elektrischen Strom nur teilweise begrenzenden Dielektrikums (28) auf zumindest einer der beiden abgeschiedenen Halbleiterschichten (24, 26) ;
Auffüllen des Zwischenraums zwischen den beiden abgeschiedenen Halbleiterschichten (24, 26) mit einem leitfähigen Material (30) ; und
Bilden eines Gatedielektrikums (40) und einer Gateelektro- de (42) auf der aufgewachsenen epitaktischen Halbleiterschicht (24) .
2 . Verfahren nach Anspruch 1 , d a d u r c h g e k e n n z e i c h n e t , daß das dünne Dielektrikum (28) im wesentlichen auf 2 - 3 Monola- gen begrenzt wird.
3. Verfahren nach Anspruch 1 oder 2 , dadurch gekennzeichnet , daß das dünne Dielektrikum (28) etwa 5 Ä dick ausgebildet wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß das dünne Dielektrikum (28) aus Siliziumnitrid und die abgeschiedenen Halbleiterschichten (24, 26) aus Silizium bestehen, und das dünne Dielektrikum (28) durch thermische Nitri- dierung zumindest einer der beiden Halbleiterschichten (24, 26) erzeugt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß das auf den Boden (8) des Grabens (4) abgeschiedene Halbleitermaterial (26) eine polykristalline Halbleiterschicht (26) bildet .
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß das dünne Dielektrikum (28) auf beiden abgeschiedenen Halbleiterschichten (24, 26) gebildet wird, und vor dem Auffüllen des Zwischenraums mit dem leitfähigen Material (30) eine isolierende Schicht (52) mit einem überwiegend anisotropen Abscheideverfahren abgeschieden und nachfolgend isotrop geätzt wird, so daß die isolierende Schicht (52) von vertikalen Flächen entfernt und im wesentlichen am Boden (8) des Grabens verbleibt.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß zum Auffüllen des Zwischenraums mit dem leitfähigem Material (30) zunächst der gesamte Graben weitgehend mit dem leitfähigen Material (30) gefüllt wird, - eine Maske (34) im Bereich der Grabenöffnung oberhalb der auf der Seitenwand (6) aufgebrachten epitaktischen Halbleiterschicht (24) gebildet wird, eine anisotrope Ätzung unter Verwendung der Maske (34) durchgeführt wird, bei der das leitfähige Material (30) bis auf den Zwischenraum aus dem Graben (4) entfernt und gleichzeitig eine zum Innenraum des Grabens (4) weisende Fläche der epitaktischen Halbleiterschicht (24) freigelegt wird; und auf der freigelegten Fläche der epitaktischen Halbleiterschicht (24) das Gatedielektrikum (40) gebildet wird.
8. Verfahren nach Anspruch 6 und 7, dadurch gekennzeichnet , daß die anisotrope Ätzung auf der am Boden (8) des Grabens verbliebenen isolierenden Schicht (52) stoppt, die isolierende Schicht (52) und das dünne Dielektrikum (28) nachfolgend vom Boden (8) des Grabens entfernt werden, und der so entstandene Hohlraum zwischen dem leitfähigen Material (30) und der am Boden (8) des Grabens abgeschiedenen Halbleiterschicht (26) mit einem weiteren leitfähigen Ma- terial (54) gefüllt wird.
9 . Verfahren nach Anspruch 8 , d a d u r c h g e k e n n z e i c h n e t , daß es sich bei dem weiteren leitfähigen Material (54) um hochdo- tiertes Polysilizium oder Wolframsilizid handelt.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß das leitfähige Material (30) und das den Boden (8) des Grabens zumindest bereichsweise bildende Halbleitermaterial (10) jeweils ein dotiertes polykristallines Halbleitermaterial vom ersten Leitungstyp ist; das die zumindest eine Seitenwand (6) zumindest bereichs- weise bildende Halbleitermaterial (2) ein einkristallines Halbleitermaterial vom zweiten Leitungstyp ist; und die abgeschiedenen Halbleiterschichten (24, 26) jeweils den Leitungstyp ihrer Unterlage aufweisen.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet , daß eine Wärmebehandlung durchgeführt wird, bei der Dotierstoffe aus dem leitfähigen Material (30) in die epitaktische Halbleiterschicht (24) durch das auf der epitaktischen Halbleiterschicht (24) gebildete dünne Dielektrikum (28) eindiffundieren und in der epitaktischen Halbleiterschicht (24) ein Dotierungsgebiet (44) vom ersten Leitungstyp erzeugen.
12. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , daß der Graben (4) ein oberer Teil eines Kondensatorgrabens ist und das am Boden (8) des Grabens befindliche Halbleitermate- rial von dem polykristallinen Halbleitermaterial (10) der inneren Kondensatorelektrode (14) des Kondensators gebildet wird.
13. Verfahren nach Anspruch 12 , dadurch gekennzeichnet , daß der Übergangsbereich (12) aus dem isolierenden Material von einem Isolationskragen (12) des Kondensatorgrabens gebildet wird.
14. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet , daß der Graben (4) einen Querschnitt hat, dessen Ausdehnung größer als die kleinste lithographisch erreichbare Strukturbreite ist .
15. Verfahren nach einem der vorherigen Ansprüche, dadurch gekennzeichnet , daß die epitaktische Halbleiterschicht (24) bei ihrer Abscheidung in situ dotiert wird.
16. Verfahren zur Herstellung eines Vertikaltransistors in einem Graben mit den Schritten: Bilden eines Grabens (4) in einem einkristallinen Halbleitermaterial (2) vom zweiten Leitungstyp, der mit einem Dielektrikum (16) bis auf seinen oberen Teil ausgekleidet und mit einem dotierten polykristallinen Halbleitermateri- al (10) vom ersten Leitungstyp aufgefüllt ist, so daß ein oberer Teilgraben verbleibt, der sich oberhalb des polykristallinen Halbleitermaterials (10) erstreckt, wobei ein etwa ringförmig am Boden (8) des Teilgrabens verlaufender Übergangsbereich (12) aus isolierendem Material zwischen dem sich am Boden (8) des Teilgrabens befindenden polykristallinen Halbleitermaterial (10) und dem die Seitenwände (6) des Teilgrabens bildenden einkristallinen Halbleitermaterial (2) angeordnet ist; selektives Abscheiden von Halbleitermaterial auf Seiten- wand (6) und Boden (8) des Teilgrabens zur Bildung von Halbleiterschichten (24, 26), wobei die auf der Seitenwand (6) abgeschiedene Halbleiterschicht (24) als epitaktische Halbleiterschicht und die auf den Boden (8) abgeschiedene Halbleiterschicht (26) als polykristalline Halbleiterschicht aufwächst, und zwischen den beiden abgeschiedenen Halbleiterschichten (24, 26) ein Zwischenraum verbleibt; Bilden eines dünnen, einen elektrischen Strom nur teilwei- se begrenzenden Dielektrikums (28) auf der epitaktischen Halbleiterschicht (24) ;
Auffüllen des Zwischenraums zwischen den beiden abgeschiedenen Halbleiterschichten (24, 26) mit einem dotierten polykristallinen Halbleitermaterial (30) vom ersten Lei- tungsty ;
Bilden eines Gatedielektrikums (40) und einer Gateelektrode (42) auf der epitaktischen Halbleiterschicht (24) ; und Durchführen einer Wärmebehandlung, durch die DotierStoffe vom ersten Leitungstyp aus dem abgeschiedenen polykristal- linen Halbleitermaterial (30) durch das dünne Dielektrikum (28) in die epitaktische Halbleiterschicht (24) diffundie- ren und dort ein Dotierungsgebiet (44) vom ersten Leitungstyp bilden.
17. Vertikaltransistor in einem Graben (4), der zumindest ei- ne Seitenwand (6) und einem Boden (8) aufweist, wobei das
Kanalgebiet des Vertikaltransistors in einer auf der Seitenwand (6) abgeschiedenen epitaktischen Halbleiterschicht (24) ausgebildet ist und die epitaktische Halbleiterschicht (24) mit einem den Boden (8) des Grabens (6) bildenden Halbleiter- material (10) elektrisch leitend verbunden ist, dadurch gekennzeichnet , daß zwischen der epitaktischen Halbleiterschicht (24) und dem elektrisch leitfähigen Material (10) ein dünnes, einen elektrischen Strom nur teilweise begrenzendes Dielektrikum (28) angeordnet ist.
18 . Verfahren nach Anspruch 17 , d a d u r c h g e k e n n z e i c h n e t , daß das dünne Dielektrikum (28) im wesentlichen auf 2 - 3 Monola- gen begrenzt ist.
19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet , daß das dünne Dielektrikum (28) etwa 5 Ä dick ist.
20. Vertikaltransistor nach einem der Ansprüche 17 bis 19, dadurch gekennzeichnet , daß der Graben (4) ein oberer Teilgraben eines Kondensatorgrabens mit darin angeordneter innerer Kondensatorelektrode (14) ist, die über das elektrisch leitfähige Material (30) mit der epitaktischen Halbleiterschicht (24) elektrisch leitend verbunden ist .
21. Vertikaltransistor nach Anspruch 20, dadurch gekennzeichnet , daß die Seitenwand (6) des Grabens (4) eine umlaufend zusammenhängende Fläche bildet, und zumindest die epitaktische Halb- leiterschicht (24) entlang dieser Fläche in Form von zwei einander gegenüberliegenden Halbschalen ausgebildet ist.
22. Vertikaltransistor nach einem der Ansprüche 17 bis 21, dadurch gekennzeichnet , daß der Graben (4) einen Querschnitt hat, dessen Ausdehnung größer als die kleinste lithographisch erreichbare Strukturbreite ist.
23. Halbleiterprodukt mit wenigstens einer Speicherzelle, die einen in einem Halbleitersubstrat (2) ausgebildeten Graben (4) mit einem oberen und einem unteren Abschnitt, ein zumindest den unteren Abschnitt des Grabens (4) auskleidendes Speicherdielektrikum (16) , - eine im unteren Abschnitt des Grabens (4) angeordnete Kondensatorelektrode (14) , wobei die andere Kondensatorelektrode (18) vom Halbleitersubstrat (2) gebildet wird, und einen im oberen Abschnitt des Grabens (4) ausgebildeten Vertikaltransistor nach einem der Ansprüche 17 bis 22 aufweist, wobei die Seitenwand (6) vom Halbleitersubstrat (2) und der Boden (8) von der im unteren Abschnitt angeordneten Kondensatorelektrode (14) gebildet werden.
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