TW579578B - Method for fabricating a vertical transistor in a trench, and vertical transistor - Google Patents
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- TW579578B TW579578B TW091114517A TW91114517A TW579578B TW 579578 B TW579578 B TW 579578B TW 091114517 A TW091114517 A TW 091114517A TW 91114517 A TW91114517 A TW 91114517A TW 579578 B TW579578 B TW 579578B
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- 238000000034 method Methods 0.000 title claims description 54
- 239000004065 semiconductor Substances 0.000 claims abstract description 229
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 239000000463 material Substances 0.000 claims abstract description 65
- 239000004020 conductor Substances 0.000 claims abstract description 49
- 239000013078 crystal Substances 0.000 claims abstract description 34
- 239000002019 doping agent Substances 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 239000011810 insulating material Substances 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 177
- 239000003990 capacitor Substances 0.000 claims description 44
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 36
- 238000000151 deposition Methods 0.000 claims description 18
- 230000008021 deposition Effects 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000004575 stone Substances 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 5
- 238000001459 lithography Methods 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 238000005121 nitriding Methods 0.000 claims description 4
- 238000005137 deposition process Methods 0.000 claims description 3
- 239000002356 single layer Substances 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 3
- 238000011065 in-situ storage Methods 0.000 claims description 2
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 229910052691 Erbium Inorganic materials 0.000 claims 1
- 241000238631 Hexapoda Species 0.000 claims 1
- 229910052778 Plutonium Inorganic materials 0.000 claims 1
- UYAHIZSMUZPPFV-UHFFFAOYSA-N erbium Chemical compound [Er] UYAHIZSMUZPPFV-UHFFFAOYSA-N 0.000 claims 1
- OYEHPCDNVJXUIW-UHFFFAOYSA-N plutonium atom Chemical compound [Pu] OYEHPCDNVJXUIW-UHFFFAOYSA-N 0.000 claims 1
- 230000000717 retained effect Effects 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 13
- 230000007547 defect Effects 0.000 abstract description 8
- 230000007704 transition Effects 0.000 abstract 2
- 238000002955 isolation Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- SUDBRAWXUGTELR-HPFNVAMJSA-N 5-[[(2r,3r,4s,5s,6r)-3,4,5-trihydroxy-6-(hydroxymethyl)oxan-2-yl]oxymethyl]-1h-pyrimidine-2,4-dione Chemical compound O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CO)O[C@H]1OCC1=CNC(=O)NC1=O SUDBRAWXUGTELR-HPFNVAMJSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 208000032837 Ring chromosome 16 syndrome Diseases 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- 241000234314 Zingiber Species 0.000 description 1
- 235000006886 Zingiber officinale Nutrition 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 239000013590 bulk material Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 235000008397 ginger Nutrition 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052722 tritium Inorganic materials 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Description
發明領域 係在半導體技術領域，更特定而言係在 ㈣體之技術領域’並關於在—溝渠中製造一: 體之方法，及關於在一溝渠中的垂直電晶體。 曰曰 在未來的半導體產品世代中，將會使用到低於⑽⑽之 特徵尺寸F (接地規則）。特徵尺寸可瞭解為代表可微影達成 的最小解析度。由於可以使料微影處理之持續發展，直 有可料到更小的特徵尺寸，但這些會對於整個製造程^ 造成更南的需求。 特徵尺寸的持續降低代表其可預期在動態半導體記憶體 (DRAM)中，其將會由一平面選擇電晶體轉換到一垂直選擇 電晶體，其可整合到該溝渠電容器的上半冑。此儲存電容 器及選擇電晶體的配置變化在一方面將會有物理限制，其 係存在於具有小於100 nm之通道長度的平面電晶體。藉由 範例，種紐通道長度會隱藏增加洩漏電流的風險。再者 ，該通道的小橫截面將限制了能流動的最大電流位準。另 一方面，對於一垂直單元設計的改變有需姜來使得該記憶 體單元儘可能地小，即具有一小的側向寬度。該記憶體單 70的尺寸在許多情況中為F*F的乘積。對於垂直記憶體單元 設計改變的另一個問題是其需要在該溝渠電容器的内電極 與該選擇電晶體之間形成連接（埋入帶），因為此連接在考慮 到摻雜物的向外擴散時，會具有某種尺寸，因此造成相鄰 δ己憶體單元之間有干擾的風險。 在垂直電晶體的例子中，不像是一橫向電晶體，該電 -5- 5?957δ A7 B7 五、發明説明（2 ) 晶體通道係以相對於該半導體基板的主平面的垂直方向上 通過。 再者，具有垂直電晶體的記憶體單元之基本好處為在這 些記憶體單元中，該選擇電晶體的通道長度可獨立於所使 用的該特徵尺寸F來設定。 相關技藝說明 在溝渠中裝^垂直電晶體的方法例如揭示於美國專利 編號6,093,614及5,365,097。在這兩種方法中，一磊晶半導 體層沉積在該電容器溝渠的側壁上，藉以形成該垂直經過 的通道區域。在已經填入摻雜的多晶矽之溝渠中向外擴散 的摻雜物會造成於該磊晶半導體層中形成一汲極區域。這 些方法的問題在於該向外擴散在空間上並不受限於該磊晶 半導體層，而會持續進入到該單晶半導體基板，因此會結 合於相鄰記憶體單元的向外擴散區域。該已知方法的另一 個缺點為，该磊晶半導體層亦會成長在該溝渠基底的多晶 矽上。對於該多晶矽基板材料，在該位置處的磊晶半導體 層可能僅為多晶矽，因此該磊晶半導體層會無法不具有晶 格缺。特別疋，當已經沉積在該多晶矽基板材料上及在 该側壁的單晶半導體材料上的該半導體層會共同成長，而 形成一磊晶封閉接合點，其特徵為會累積晶格缺陷。但是 ，晶袼缺陷對於該電晶體特性有不良的影響。 發明概要 因此，本發明之目的在於提供一種在溝渠中製造一垂直 電曰曰體的方法，其中該磊晶半導體層實際上沒有缺陷，並 -6- 本纸張尺度適用中@ s家標準(CNS) M規格(210><297公爱)--- 五、發明説明（3 了在空間上限制該向外擴散。 根據本發明，此目的可由以下的步驟達成·· • 提供一溝渠， •其基底與至少一側壁至少在某些區域中包含一半 體材料，及 -其具有-轉化區域，在由半導體材料構成的基底與 側壁的區域之間包含一絕緣材料； _選擇性地沉積半導體材料在由半導體材料所構成的該 溝渠側壁與基底的那些區域上，藉以形成半導體層， 於該步驟中， 曰 -少沉積在該側壁上的半導體層可成長成為一磊晶半 導體層，及 -在已經彡儿積在该基底與側壁上的該半導體層之間保 留一空間； •形成一薄介電質，其僅部份地限制一電流在已經沉積 的該兩個半導體層中至少一個之上； -以導電材料填入已經沉積的該兩個半導體層之間的 空間；及 -在已經成長的該磊晶半導體層上形成一閘極介電 質與一閘電極。 根據本發明’該蠢晶半導體層並不填滿整個溝渠，如同 US 6,093,614，也不與已經沉積在該溝渠的基底之上的該多 晶石夕共同成長，如同US 5，365,097，而是該半導體層係沉積 於留在它們之間的一空間。此可較佳地來避免形成一蟲晶 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 579578 五、發明説明（4 封閉接合點及晶格缺陷。特別是’成長在該側 壁上的該磊 ^ 完美的電晶體通道可形成在 们立置處:也為了在後續步驟期間抑制形成晶格缺陷，其 中該空間係填入一導電材料，即至少在該磊晶半導體層上 :成：薄介電f，其僅部份地限制電流。此可達到兩種功 首先已經成長在該側壁上的該磊晶半導體層係隔離 於半導體層’其並非為一單晶形心所以該晶格缺陷不能 擴展到該蟲晶半導體層。因此該薄介電質可滿足_匹配功 能’或在該沉積的導電材料與該^半導體層之間的緩衝 層。其次，該薄介電質可限制摻雜物由該導電材料向外擴 政到㈣晶半導體層’及到達該相鄰的單晶半導體基板中 。因此在該製程中所形成的摻雜區域可更小，其不會延伸 到該單晶半導體基板中。相鄰電晶體之摻雜區域彼此重疊 的風險可顯著地降低。因此，形成有垂直電晶體的溝渠在 工間上可緊岔地配置在一起。依此方式所製造的垂直電晶 體的另一個好處為對於該通道橫截面及該通道長度的設定 有選擇的自由。該通道長度實質上係由該磊晶層的長度所 預先决足。相反地’該通道的橫截面係由此層的厚度所預 先決定。 該半導體層的沉積較佳地是選擇性地相對於該轉化區域 的材料來進行’所以該半導體層僅成長在該半導體材料的 基板上。該選擇性亦使得半導體層具有較佳的品質。 為了使得該薄介電質僅減少一電流流動到一可接受的程 度’其較佳地是限制到2到3的單一層。該厚度在此例中可 晶半導體層並無 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 裝 訂 線 五、發明説明（5 ) 為大約5A。由該薄介電質所決定的接觸阻抗必須在1 K〇hm 的範圍。對於在蟲晶半導體區域與沉積的半導體材料之間 的相當大的區域，由該薄介電質所造成的阻抗並不具有這 種主要的效果。該介電層介電質較佳地是使用一自我延滯 製程來產生。這種製程的範例為矽的氮化，其係在一含氨 的氣體中，於大約700〇c進行約10分鐘。 該薄介電質較佳地是由氮㈣構成，而該沉積的半導體 層較佳地是切構成，肖薄介電f係由熱性氮化該半導體 層所製成。 在根據本發明之方法的—較佳具體實施例中，該溝準的 側壁係由單晶形式的半導體基板所形成，而形成該溝渠基 底的半導體材料係由多w半導體材料所形成。在此例中 ，其較佳地如果該多晶矽半導體材料為第一導電形式，而 為單晶形式的該半導體基板為第二導電形式。已經沉積的 ，半，體層較佳地是採用摻雜在其已經形成的該基板上。 錯由範例’其較佳地是如果已經選擇性地沉積在該側壁及 該基底上的半導體材料具有該側壁的該單晶半導體材料之 導電形式。在-後續的摻雜步驟中’例如藉由植入，該已 經沉積在該基底上的半導體材料之摻雜即倒轉，藉以設定 在5亥基底處之多晶石夕半導體材料的導電形式。 因為該沉積的半$體層之結晶性尤其是根據已經沉積於 其上的該基板的結晶性，已經沉積在該溝渠的基底處的半 導體層即成長為多晶石夕的形式。再者，其可便於如果該磊 晶半導體層在其形成時係為原處摻雜。該摻雜的程度可在 本紙張尺度通用中國國家標準(CNS) A4規格(210 X 297公釐) -9 - 579578 A7 ------------B7 五、發明説明（6 ) " --~-- 積期間改變。如果兮·、、鲁卩巨 呆4溝¥的橫截面假設為圓形或橢圓形 ，其有可能產生相同或不同的摻雜物濃度的區域，1運行 為圓形或同心的形狀’為了最佳地設定該電晶體通道的特 性。-具有均勻特性的寬通道橫截面，如果適當地朝向該 閘極介電質增加摻雜物濃度，即為較佳。 該溝渠的橫截面在相對於該基板表面為水平地延伸時， 基本上為橢圓形。在此例中，更為彎曲的區域可由絕緣區 域切除，其已經引入到該半導體基板中。在此例中，該蠢 晶半導體區域包含彼此相對配置的兩個半外殼。 該薄介電質必須至少相對於該導電材料來限定該蟲晶半 導體層。另外，该薄介電質可另外提供在該半導體層上， 其已經沉積在該溝渠的基底處。 種可旎的方式來僅製造該薄介電質在該磊晶半導體層 上為包含以下步驟的方法，其中 • 讜薄介電質形成在該沉積的半導體層上，及 - 於5亥空間填入該導電材料之前，一絕緣層使用一非 等向性沉積處理來沉積，然後等向性地蝕刻，所以 該絕緣層可由垂直表面移除，並實質上保留在該溝 渠的基底處。 在此例中，其較佳地是如果 •要利用導電材料填入該空間，首先整個溝渠係實質 地填入該導電材料， -一遮罩形成在該溝渠開口的區域中，在該磊晶半導 體層之上，其已經施加到該側壁， 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 579578 A7
-非等向性蚀刻使用該遮罩來進行，其在當餘刻該導 電材料由該溝渠移除’其在該空間中儘可能低，同時 ’該蟲晶半導體層面向該溝渠的内部之表面為未覆蓋 :及 該閘極介電質形成在該磊晶半導 上0 體層的未覆蓋表面 再者，其已經證實有好處，如果 -該非等向性蝕刻停止在該絕緣層處，其 渠的基底處， 已經留在該溝 然後該絕緣層與該薄介電質即由該溝渠的基底移除， 及 -依此方式在已經沉積在該溝渠的基底處之該導電材料 及該半導體層之間所形成的凹穴，利用另一種導電材 料填入。 該其它導電材料較佳地是必須為多晶矽或矽化鎢。在此 例中，該多晶矽可為第一導電形式，並可高度摻雜。 為了在該磊晶半導體層中第一導電形式的摻雜區域，即 進打一熱處理，其中摻雜物由該導電材料向外擴散，且如 果適當地由位在或沉積在該基底處該多晶矽半導體材料出 來到達该磊晶半導體層，其通過已經形成在該蟲晶半導體 層上的該薄介電質。例如，該熱處理可在1〇5〇Q(：下進行一 分鐘。其較佳地是如果此可發生為其它目的所需要的熱處 理之一部份。在本文中，藉由範例，係建議一用來提供該 隔離溝渠的側壁之氧化步驟，在實際填入一絕緣材料之前 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
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，已經蝕刻到具有大約10 nm厚的氧化層之半導體基板。另 -個製程可能是發生—氧化製程，其中該半導體基板表面 的保護層並不做為活性區域。 特別較佳地是，如果該溝渠為一電容器溝渠的上半部， 而位在a亥溝渠基底處的該半導體材料係由該溝渠電容器的 内部電容器電極之多晶矽半導體材料所形成。在此例中， 一垂直選擇電晶體，其並不需要任何額外的平面空間，其 係在該電容器溝渠的上半部中製造。該垂直電晶體係完全 整合在該電容器溝渠中。 其已經證實為有特別的好處，該溝渠可具有一橫截面， 其寬度係大於該最小特徵尺寸，其可由微影達到，例如其 可用於製造橫向電晶體。相較於一橫向形成的電晶體，一 垂直電晶體並不需要任何額外的橫向空間。因此，該個別 的電容器溝渠可配置成較為接近。但是，在兩個電容器溝 渠之間的最小橫向距離（由一電容器溝渠的溝渠壁面到該相 鄰的電容器溝渠之溝渠壁面量測），係由該向外擴散的區域（ 埋入T )的尺寸所決疋，其係形成來接觸於該内部電容器電 極及讜選擇電晶體的汲極區域之間。在本文中，本發明使 其有可能來進一步降低此距離，因為該向外擴散區域的寬 度係又限於S亥薄介電質的量，而這些區域並不延伸深入到 該半導體基板。該向外擴散區域可較佳地是亦形成在一保 護包覆之後，為了實質上限制該向外擴散區域到該磊晶半 導體層。藉由範例，該溝渠電容器的絕緣環代表此種保護 包覆。根據本發明的方法有可能降低最小橫向距離，另一 -12 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公寶) A7
方2时使其可能來增加該溝渠的橫戴面之尺寸，而保持該 溝彳/冓渠的固定封裝密度。在直徑中的增加造成製造該 、2電谷益之製程技術好處的範圍。特別是，在該電容器 木中的所有蝕刻、圖案化及沉積步驟可在考慮增加可用 空間下 :、、、谷易地進行。這些步驟的範例為該電容器溝渠 本身的钱刻’在該電容器溝渠的上半部中形成絕緣環，形 成=j存介電質，並沉積該填充劑材料，藉以形成該内部 電^為電極。再者，該電容器溝渠的較大横截面亦造成該 P電备為電極的串聯電阻降低。其亦較為容易地進行量 測^會增加該電容器溝渠中的表面積，H以增加該儲存 電谷杰，在本文中，其提到半球型矽晶粒（HSG)或波浪形溝 渠。 本t明亦可由在一溝渠中製造一垂直電晶體的方法來達 到，其包含以下步驟： -在该第二導電形式的單晶半導體材料中形成一溝渠 ，距離其上半部襯襯墊有一介電質，其可填入該第 一導電形式的一摻雜的多晶矽半導體材料，所以一 上方部份溝渠延伸於該多晶矽半導體材料之上，維 持一轉化區域，其包含絕緣材料，其運行大約在該 部份溝渠的基底處的一環形，其係配置在位於該部 份溝渠的基底處的該多晶矽半導體材料與形成該部 份溝渠的側壁之單晶半導體材料； -選擇性地沉積半導體材料在該部份溝渠的側壁及基 底上’藉以形成半導體層，在該步驟中 -13- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公I) 579578 五、發明説明（1〇 ) _成長Η 已經沉積在該基底上的該半導體層成長為 矽半導體層，及 一空間維持在已經沉積的兩個半導體層之間. _形成:薄介電質，其僅部份限制該蟲晶半導體層上的 電流， 在已經沉積的該兩個半導體層之間的空間填入該第一 導電形式的一摻雜的多晶矽半導體材料； 在U亥蠢曰曰半導體層上形成一問極介電質及一問電極； 及 •進行一熱處理，因此該第一導電形式的換雜物由已 沉積的該多晶石夕半導體材料向外擴散，通過該薄介 夤，到達該磊晶半導體層，其中其形成該第一導電 式的推雜區域。 再者，本發明之目的在於提供一溝渠中的垂直電晶體， 其至少具有一側壁及一基底，該垂直電晶體的通道區域係 形成在一磊晶半導體層，其已經沉積在該側壁上，且該 晶半導體層係以電性導電的方式來連接到一半導體材料 其形成該溝渠的基底，其係要使該垂直電晶體必須具有 只質上無缺陷的通道區域，及一較小的向外擴散區域。 垂直電晶體例如揭示於前述的美國專利編號5,365,〇97中。 在前述的垂直電晶體中，以上的目的係由僅部份限制 電的一薄介電質來達到，其係配置在該蟲晶半導體層 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 裝 經 電 形 訂 線 -14- 579578 A7 B7 五 發明説明（ 11 5亥導電材料之間。 該溝渠的側壁較佳地是在全程形成一連續表面，其沿著 形成為兩個半外殼形式的該磊晶半導體層，其係配置成彼 此相對。 4垂直電晶體較佳地是為一半導體產品的一部份，其具 有至少一個記憶體單元，其包含 -_溝渠，其形成在一半導體基板中，並具有一上方及 一下方區段， -一儲存介電質，其至少為該溝渠的下方區段之襯墊， -一電容器電極配置在該溝渠的下方區段中，其它的電 容器電極係由該半導體基板所形成，及 •該垂直電晶體形成在該溝渠的上方區段，該側壁由該 半導體基板形力，而由該電容器電極形成的該基底配 置在該下方區段中。 在下文中，纟發明係參考一範例性具體實施例來解釋， 其係在圖面中說明，其中·· 圖式簡單說明 圖 例， -1到1 -14所不為根據本發明的該 方法之第一具體實施 圖Γ12·11所4讀本㈣的財法之第二具體實施 例，及 圖3所示為具有一垂直電晶體的溝渠之平 發明詳細說明 面圖 圖1-14及2-11所示為根據本發明的該垂直電晶 體及該記
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憶體單元的具體實施例。 本發明解釋的起點為如圖1 -1所示的結構。在一為單晶形 式之P-型摻雜半導體基板2，其較佳地是包含矽，其具有一 溝渠4 ’其側壁6係由該單晶半導體基板2所形成。在該溝渠 4的基底8處，有一多晶矽半導體材料1〇，較佳地是為卜型 摻雜的多晶矽。再者，該基底8的邊緣區域具有一轉化區域 12 ’其由絕緣材料構成，其隔離該基底8與該側壁6。在一 記憶體單元的電容器溝渠的例子中，該轉化區域12係由該 溝渠電容器的絕緣環所形成。該溝渠4為一電容器溝渠的上 方部份溝渠，其進一步延伸到該半導體基板2的深度中。在 圖1 1中，可看出僅有由該n_型摻雜的多晶石夕所形成的該溝 渠電容器之該内部電容器電極14，其係部份形成在該電容 时溝中。在某種程度下，其亦可能來做出該儲存介電質 16，及由該半導體基板2所形成的該外部電容器電極18，其 在5亥位置處為n -型推雜。 在其上緣處，該單晶半導體基板2係由一大約8 nm厚的襯 墊氧化物20，及一大約2〇〇 nm厚的襯墊氮化物22所覆蓋。 該未覆蓋的溝渠4係由該基底8延伸到該半導體基板2的上緣 ，其範圍大約為250到500 nm。任何已經存在於該溝渠4的 側壁6上的儲存介電質已事先移除。該儲存介電質“較佳地 疋由氮氧化物，或一包含氧化石夕及氮化石夕的雙層系統所構 成，因此可選擇性地相對於該絕緣環12的材料而移除到一 實質的程度，例如其可為氮化矽。如果該儲存介電質6僅部 份由氮化矽構成，雖然此介電質的移除包含移除該絕緣環 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ' —---- 579578 五、發明説明（13 12的某些部份，僅移除該絕緣環的可勿e μ 4 m $ 衣幻」思略的量，因為該絕 4¾比該儲存介電質要厚很多（大約為5_6倍厚）。 然後，半導體層24及26成長在該側壁6及基底8之上，其 已依此方式來未覆蓋，並也可已經使用稀釋的氫㈣來^ 行-濕式化學清洗。因為下方的基板為單晶形式，沉積在 該：壁6上的該半導體層24即磊晶地成長，即在單晶形式中 ，、藉此該半導體層26在考慮到其下方的多晶⑨基板時，係 成長為多晶矽形式。較佳地是選擇矽做為該沉積材料。沉 積該半導體層24及26的程序之選擇方式為該半導體層以可 形成為一磊晶半導體層24。特別是，該沉積係在一 9〇〇<3c 的基板溫度下進行，其沉積速率最高到6〇 nm/min。再者， 該沉積係相對於該轉化區域12及該襯墊氧化物2〇及該襯墊 氮化物22的材料來選擇性地發生。圖1-2顯示為該半導體層 24及26在其成長的早期，而圖1-3顯示為該半導體層以及％ 在沉積結束之後。該沉積的半導體層之厚度之選擇方式為 ，首先該磊晶半導體層24係與該半導體層26隔離一留下為 /月除的空間，其次，該蠢晶半導體層24的相互面對的表面 仍彼此隔開，其對於該其它製程具有不受阻礙的一充份距 離。在本範例性具體實施例中，對於一給定最小特徵尺寸F 為100 nm，該起點為該溝渠4的直徑，其大約為250 nm。然 後該磊晶半導體層可形成為厚度約為90 nm，所以該溝渠4 的未覆蓋橫截面仍大約為70 nm。在此架構中，該蠢晶半導 體層的厚度可相當自由地選擇，藉以建立該垂直電晶體所 需要的通道橫戴面。在該磊晶半導體層24及多晶矽半導體 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 579578 A7 B7
五、發明説明 層26之間的空間大小亦由該轉化區域12的寬度決定。 在沉積期間，有可能視需要來改變摻雜，因此在目前例 子中所假設為大約圓形的溝渠橫截面，其形成同心的摻雜 區域。 然後，藉由熱性氮化來形成一薄介電質28在該沉積的半 導體層24及26。該薄介電質28，其由氮化矽構成，其材料 厚度僅為數個A，例如5 A。接下來，該溝渠4，其包含在該 蟲晶半導體層24及該半導體層26之間的空間，其填入有一 導電材料30，其中在該n-型摻雜的内部電容器電極14可能 為η-型摻雜。在此例中，高度摻雜的多晶矽再一次為一適 當的材料。該導電材料30係藉由一蝕刻步驟大致凹陷到該 磊晶半導體層24的上緣之下。依此方式得到的結構如圖υ 所示。 如圖1-7及1-8所示，由非等向性蝕刻氮化矽層32形成大 約25 nm厚的邊緣網34,其先前已經沉積在該整個表面之上 。然後該邊緣網34在一非等向性RIE(反應離子蝕刻）步驟期 間做為一蝕刻遮罩，在由一環形殘留物移除該導電材料川 期間，其繼續來填入該磊晶半導體層24與該半導體層％之 間的空間。再者，該蝕刻步驟揭開該磊晶層24的部^表面 。此接著為在由非等向性沉積及等向性回蝕一氧化層“來 形成一絕緣層3 8在該溝渠4的基底處，例如一、、番 得木上方氣化 物，其係藉由一 HDP(高密度電漿）處理。這此 二石法步驟可由 圖1-10及1-11中看出。形成在該溝渠4的基底 J签越8處的絕緣層3 8 絕緣了該内部電容器電極14及該導電材料3 υ ’具仍停留在 -18· 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) '--— _ 579578
與該閘極電極之空間中，其係要形成在仍然開放的溝渠中 。然而在此之前’―閘極介電質4〇由熱氧化形成在該磊晶 半導體層24的未覆蓋表面上’然後該溝㈣即填入高度摻雜 的η-多晶矽，藉以形成該閘電極42。 為了完成該垂直電晶體，一型摻雜的區域48形成在該 磊晶半導體層24的上方區域中，例如藉由植入，其產生一 連接46,到一主動字元線AWL，而該摻雜區域48(源極區域） 係透過該位元線BL連接。再者，其使用熱處理來產生一向 外擴散區域44(汲極區域）在該磊晶半導體層24的下方區域中 。在此處理期間，摻雜物由位在該空間中的導電材料3〇向 外擴散，及由該半導體層26向外擴散，亦由該多晶石夕半導 體材料10向外擴散，通過該薄介電質28到達該磊晶半導體 層24中，形成一 n•摻雜區域44。該薄介電質28限制了摻雜 物的擴政’因此其在該蠢晶半導體層24的區域中保留相當 多。該絕緣環12，其長度在該垂直方向上大約為1 # m， 有可3b有助於限制該橫向向外擴散。 為了形成遠擴散區域44 ’該向外擴散較佳地是與該隔離 溝渠STI的側壁氧化共同發生，其係設計來隔離平面電晶體 或形成在相鄰的溝渠之間。所示為此種隔離區域Sti，其亦 已知為一淺溝渠隔離，例如其為具有垂直電晶體的一記憶 體單元之平面圖，其示於圖3。該隔離區域STI切除該溝渠 的尖角，其形成一橢圓形的橫截©，所以該磊晶半導體層 24形成為彼此相對配置的兩個半外殼。 雖然該薄介電質28限制了來自該内部電容器電極14的電 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 579578 A7 B7
流流動，其透過位在該空間中的該導電材料3g到該捧雜區 域44，其造成的接觸電阻增加仍可接 又 如果该介電質28 係設計成相對應地薄。 在該半導體基板2的上方側，橫向相對於該字元^， 其已知為穿過字元線PWL’其係藉由—絕緣層5〇絕緣於該 半導體基板2,其係接觸於屬於其它垂直電晶體的閘極電極 ’其位在垂直於該圖面平面之方向上。 根據本發明的該製造方法之進一步具體實施例係在以下 參考圖2-Bi2-n來解釋。該第一方法步驟對應於那些顯示 在圖1-1到1-4之圖中，且因此圖1β4中所示的結構對應於在 圖2-1中所示。對於該第一範例性具體實施例的一個修正為 ，一薄氧化膜形式的絕緣層52即由包含主要沉積在該基底 區域中的製程所形成。例如其可藉由一 HDp製成來完成。 然後，該絕緣層52係相對於氮化矽來選擇性地等向性回蝕 ，所以該絕緣層52僅保留在該溝渠的基底處，且該薄介電 質28為未覆蓋。接下來，如圖2_4到2-7所示，其方法步驟即 已經參考圖1-5到1-8所示。因此，這些步驟並未配合本具體 實施例來解釋。但是，後續的非等向性RIE步驟，其係對應 於圖1·9所示的該蝕刻步驟，其停止在該絕緣層52。在類似 於圖1-9的方法中，該導電材料3〇由距離該磊晶半導體層24 與該半導體層26之間的溝渠4所移除。同時，該磊晶半導體 層24的一表面係藉由移除位在該位置處的薄介電質28來揭 開。所得到的結構可在圖2-8中看出。 接著’即移除留在該半導體層26上的該氧化層52及該薄 -20- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 579578 A7 _ B7 五、發明説明ΓΓ7 ) —- 介電質28，所以一凹穴形成在該導電材料3〇與該半導體層 26之間。此凹穴可填入另一個導電材料54，例如包含高^ 摻雜的η-型多晶矽或矽化鎢，其藉由沉積及非等向性回蝕 。在該回飯期間，該邊緣網34係做為一蝕刻遮罩。接著為 圖1· 10到1-14所示的方法步驟。在該磊晶半導體層24與半導 體層26之間的整個空間因此填入兩層導電材料。在此例中 關於該材料選擇的選擇自由度非常高。 在所示的具體實施例中，該薄介電質28僅留在該磊晶 半導體層24上。但是，此足以限定該磊晶半導體層相對 於該多晶矽導電材料30。再者，在該磊晶半導體層24與 該内部電容器電極14之間的接觸電阻僅限於一層的該薄 介電質28。 -21 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 579578 A7 B7 五、發明説明（18 ) 參考符號表 2 早晶形式的半導體基板 4 溝渠 6 側壁 8 基底 10 多晶砍半導體材料 12 絕緣環/轉化區域 14 内部電容器電極 16 儲存介電質 18 外部電容器電極 20 槪墊氧化物 22 襯塾氮化物 24 磊晶半導體層 26 半導體層 28 薄介電質 30 導電材料 32 氮化矽層 34 邊緣網/蝕刻遮罩 36 氧化層 38 絕緣層 40 閘極介電質 42 閘極電極 44 摻雜區域/汲極區域 46 連接 -22· 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 579578 A7 B7 五、發明説明（19 ) 48 摻雜區域/源極區域 50 絕緣層 52 絕緣層 54 其它導電材料 AWL 字元線 PWL 穿過字元線 STI 隔離溝渠 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
Claims (1)
- 第091114517號專利申請案種在溝渠中製造垂直電晶體之方法，該方法包含以下 步驟： 中文申請專利範圍替換本(92年12月） ------ 、申請專利範圍 -提供一溝渠（4)， -其中該基底（8)及至少一側壁（6)包含在一半導體 材料（2, 10)的至少某些區域中，及 -其具有一轉化區域（12)，其在該基底（8)及側壁 (6)的區域之間包含一絕緣材料，其由半導體材 料（2, 10)構成； -遥擇性地沉積半導體材料在該溝渠的側壁（6)及該基 底（8)的那些區域上，其由半導體材料構成，藉以形 成半導體層（24, 26)，在該步驟中 -沉積在該側壁（6)上至少該半導體層係成長為 一磊晶半導體層（24)，及 _ 一空間，保留在已經沉積在該基底（8)及側壁（6) 上的半導體層（24, 26)之間； -形成一薄介電質（28)，其僅部份地限制一電流，其 上已經沉積至少該兩個半導體層（24,26)之一； -以一導電材料（3〇)填入已經沉積的兩個半導體層（24, 26)之間的空間；及 -在已經成長的磊晶半導體層（24)上形成一閘極介電 質（40)及一閘電極（42)。 2.如申請專利範圍第1項之方法，其中該薄介電質（28)實質 上受限於2-3單一層。 ' 3·如申請專利範圍第！項之方法，其中該薄介電質（28)形 579578 A8 B8 C8 ------—____D8 六、申請專利^ ^ * *--— 的厚度大約為5 A。 女申明專利範圍第1或2項之方法，其中該薄介電質（2 8)由 氮切構成，而該沉積的半導體層μ叫由石夕構成，而 。亥薄介電質（28)由熱氮化該兩個半導體層（24，26)中至少 一個來產生。 5. 如申請專利範圍第3項之方法，其中該薄介電質（28)由氮 化矽構成，而該沉積的半導體層（24, 26)由矽構成，而該 薄介電質（28)由熱氮化該兩個半導體層（24, 26)中至少一 個來產生。 6. 如申請專利範圍第丨，2或3項之方法，其中已經沉積在該 溝渠（4)的基底（8)上的半導體材料（26)形成一多晶矽半導 體層（26)。 7. 如申請專利範圍第5項之方法，其中已經沉積在該溝渠 (4)的基底（8)上的半導體材料（26)形成一多晶梦半導^ 層（26)。 8 ·如申請專利範圍第1，2，3及5項中任一項之方法，其中 -該薄介電質（28)係同時形成在沉積的半導體層（24, 26)上，及 -在該空間填入該導電材料（3〇)之前，一絕緣層（52)使 用一主要係非等向性沉積處理來沉積，然後等向性 地姓刻，所以該絕緣層（52)由該垂直表面移除，並 實質上維持在該溝渠的基底（8)處。 9·如申請專利範圍第7項之方法，其中 -该薄介電質（28)係同時形成在沉積的半導體層（24 -2- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)579578 A8 B8 C8 -------- D8 六、申請專利範圍 26)上，及 在該二間填入該導電材料（3〇)之前，一絕緣層（52)使 用一主要係非等向性沉積處理來沉積，然後等向性 地姓刻，所以該絕緣層（52)由該垂直表面移除，並 實質上維持在該溝渠的基底（8)處。 士申明專利範圍弟1，2，3，5及7項中任一項之方法，其中 -為了以導電材料（3〇)填入該空間，首先整個溝渠實 質上填入該導電材料（3 0)， -一遮罩（34)，形成在該溝渠開口的區域中，其在該 磊晶半導體層（24)之上，其已經施加到該側壁， • 一非等向性蝕刻使甩該遮罩（34)進行，其間蝕刻該 導電材料（30)由該溝渠（4)移除，其如該空間一樣深 ，同時，面向該溝渠（4)内部的磊晶半導體層（24)之 表面即揭開；及 -2閘極介電質（40)形成在該磊晶半導體層（24)的未覆 蓋表面上。 11·如申請專利範圍第9項之方法，其中 -為了以該導電材料（30)填入該空間，首先要將整個 溝渠實質地填入該導電材料（3〇)， 遮罩（34)，形成在已經施加到該側壁（6)之磊晶半 導體層（24)之上之溝渠開口的區域中， -一非等向性蝕刻，使用該遮罩（34)來進行，其間蝕 刻該導電材料（30)由該溝渠（4)移除，其如該2間一 樣深同時，面向该溝渠（4)内部的磊晶半導體層 -3 - 本紙張尺度適用中國國豕標準(CNS) A4規格(210X297公董) 裝 訂 (24)之表面即揭開；及 •該閘極介電質（40)形成在該磊晶半導體層（24)的未覆 蓋的表面上。 12·如申請專利範圍第9項之方法，其中 -該非等向性蝕刻停止在該絕緣層（52)，其已經留在 該溝渠的基底（8)處， •然後該絕緣層（52)及該薄介電質（28)即由該溝渠的基 底（8)移除，及 •依此方式在已經沈積在該溝渠的基底（8)處之導電材 料（3 0)及半導體層（26)之間所形成的凹穴，其利用另 一種導電材料（54)填入。 13 ·如申請專利範圍第11項之方法，其中 -該非等向性蝕刻停止在該絕緣層（52)，其已經留在 έ亥溝渠的基底（8)處， •然後該絕緣層（52)及該薄介電質（28)即由該溝渠的基 底（8)移除，及 -依此方式在已經沈積在該溝渠的基底（8)處之導電材 料（3 0)及半導體層（26)之間所形成的凹穴，其利用另 一種導電材料（54)填入。 14. 如申請專利範圍第12項之方法，其中該另一種導電材料 (54)為高度摻雜的多晶石夕或石夕化鎮。 15. 如申請專利範圍第13項之方法，其中該另一種導電材料 (54)為高度摻雜的多晶矽或矽化鎢。 16·如申請專利範圍第1，2，3，5，7，9及11到14項中任一項之 -4- 方法’其中 m材料⑽及該半導體材料⑽，其至少在某些 第？：形成該溝渠的基底⑻，其在每一例中係為該 導電形式的—摻雜的多晶料導體材料； ϋ在某些區域中形成至少—側壁⑹的半導體材料 」為早晶形式的第二導電形式的半導體材料；及 -母個沉積的半導體層（24,26)具有與已經施加到該基 板之相同的導電形式。 •如申請專利範圍第15項之方法，其中 該導電材料（30)及該半導體材料〇〇)，其至少在某些 區域中形成該溝渠的基底⑻，其在每一例中係為該 第一導電形式的一摻雜的多晶矽半導體材料； 至J在某些區域中形成至少_侧壁⑹的半導體材料 (2)為單晶形式的第二導電形式的半導體材料；及 -每個沉積的半導體層（24, 26)具有與已經施加到該基 板之相同的導電形式。 如申請專利範圍第16項之方法，其中進行—熱處理，其 間忒摻雜物由該導電.材料（3〇)向外擴散到該磊晶半導體層 (:4)中’其通過該薄介電質(28)，其已經形成在該磊晶半 V體層（24)上，及在該磊晶半導體層（24)中產生該第一導 電形式的一摻雜區域（44)。 如申請專利範圍第1，2, 3, 5, 7, 9, 11到15項中任一項之方 法，其中該溝渠（4)為一電容器溝渠的上方部份，而位在 «亥溝ίκ的泫基底（8)處的半導體材料係由該電容器的内部 579578 六 申請專利範圍 電容器電極（14)之多晶矽半導體材料（1〇)所形成。 女申明專利範圍第19項之方法，其中該轉化區域（12)係由 该電容器溝渠的一絕緣環（12)之絕緣材料所形成。 21.如申請專利範圍第丨，2, 3, 5, 7, 9, 1UiU^17項中任一項 之方法，其中該溝渠（4)具有一橫截面，其寬度大於由微 影可達到的最小特徵尺寸。 22·如申請專利範圍第丨，2, 3, \ 7, 9, 1UU5&17項中任一項 的方法，其中該磊晶半導體層（24)係在其沉積期間在原處 沉積。 23· —種在溝渠中製造垂直電晶體之方法，該方法包含以下 步驟： -在該第二導電形式的單晶半導體材料（2)中形成一溝 渠（4)，除了襯墊一介電質（16)的上方部份之外，且 其填入有該第一導電形式的一摻雜的多晶矽半導體 材料（1 0)，所以該上方部份的溝渠仍保留，其延伸 於該多晶矽半導體材料（10)之上，一包含絕緣材料 的轉化區域（12)，其在該部份的溝渠之基底（8)處大 致形成為一環的形狀，其係配置在位於該部份的溝 渠之基底（8)處的多晶矽半導體材料（1〇)與形成該部 份的溝渠之側壁（6)的單晶半導體材料（2)之間； -選擇性地沉積半導體材料在該部份溝渠的側壁（6) 及基底（8)上，藉以形成半導體層（24，26)，在該步 驟中； -已經沉積在該側壁（6)上的半導體層（24)係成長 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 579578為一蟲晶半導體層’及 '已經沉積在該基底（8)上的半導體層（26)係成長 為一多晶矽半導體層，及 '一空間維持在已經沉積的兩個半導體層（24, 26)之間； -形成一薄介電質（28)在該磊晶半導體層（24)上，其僅 部份地限制一電流； _在已經沉積的兩個半導體層（24, 26)之間的空間填 入該第一導電形式的一摻雜的多晶矽半導體材料 (30); 在該磊晶半導體層（24)上形成一閘極介電質（4〇)及一 閘極電極（42);及 -進行一熱處理，因此該第一導電形式的摻雜物由已 經/儿積的多晶矽半導體材料（3〇)向外擴散，通過該 薄介電質（28)，到達該磊晶半導體層（24),其中其形 成該第一導電形式的摻雜區域（44)。 種在溝渠（4)中之垂直電晶體，其至少具有一側壁（6) 及一基底（8)，該垂直電晶體的通道區域係形成在一磊晶 半導體層（24)中，其已經沉積在該側壁（6)上，而該磊晶 半導體層（24)係以導電的方式連接到形成該溝渠（6)之基 底（8)的一半導體材料（1〇)，其中一薄介電質，其僅部 份地限制一電流，其係配置在該磊晶半導體層（24)與該導 電材料（10)之間。 25.如申請專利範圍第24項之垂直電晶體，其中該薄介電質 本紙張尺度適用中國國家標準(CNS) A4規格(21〇 X 297公I) 579578 A8 B8(28)實質上受限於2-3單一層。 26·如申請專利範圍第24項 ^ 、芏直電日日體，其中該薄介電質 (28)形成的厚度大約為5 A。 27·如申請專利範圍第2 ^ ^ ^ ^ ^ ^ ^ ,^ ^ j “項肀任一項之垂直電晶體，其 二’木(4)為一電谷器溝渠的上方部份溝渠，其中配置 内4電Μ電極（14)，該電極係已導電的方式透過該 導電材料（30)連接到該蟲晶半導體層（24)。 28.如申凊專利範圍第27項之垂直電晶體，其中該溝渠⑷之 側i (6)在其周圍全部形成一連續的表面，且至少該蟲晶 半導體層（24)係沿著為兩個半外殼之形式的表面所形成， 其係配置成彼此相對。 29.如申請專利範圍第24到26項 中該溝渠（4)具有一橫截面， 最小特徵尺寸。 中任一項之垂直電晶體，其 其寬度大於由微影可達到的 30·如申凊專利範圍第27項之垂直電晶體，其中該溝渠0)具 有一橫截面，其寬度大於由微影可達到的該最小特徵尺 寸0 31. —種具有至少一個記憶體單元之半導體產品，其包含 -一溝渠（4)，其形成在一半導體基板（2)中，並具有一 上方及一下方區段， -一儲存介電質（16)，其至少為該溝渠（4)的下方區段 之襯墊， -一電容器電極（14)，配置在該溝渠（4)的下方區段中 ’其它的電容器電極（18)係由該半導體基板（2)所形 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 579578 8 8 8 8 A B c D 六、申請專利範圍 成，及 -如申請專利範圍第17到22項中之任一項之垂直電晶 體，其形成在該溝渠（4)的上方區段中， 該側壁（6)係由該半導體基板（2)所形成，而該基底（8)係 由該電容器電極（14)所形成，其配置在該下方區段。 / -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10136333A DE10136333A1 (de) | 2001-07-26 | 2001-07-26 | Verfahren zur Herstellung eines Vertikaltransistors in einem Graben sowie Vertikaltransistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW579578B true TW579578B (en) | 2004-03-11 |
Family
ID=7693112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW091114517A TW579578B (en) | 2001-07-26 | 2002-07-01 | Method for fabricating a vertical transistor in a trench, and vertical transistor |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7208370B2 (zh) |
| EP (1) | EP1410441A2 (zh) |
| JP (1) | JP4056974B2 (zh) |
| KR (1) | KR100581773B1 (zh) |
| DE (1) | DE10136333A1 (zh) |
| TW (1) | TW579578B (zh) |
| WO (1) | WO2003010826A2 (zh) |
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| TWI463660B (zh) * | 2008-11-14 | 2014-12-01 | Semiconductor Components Ind | 具有溝槽遮罩電極結構的半導體裝置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10328634B3 (de) * | 2003-06-26 | 2004-10-21 | Infineon Technologies Ag | Verfahren zur Herstellung eines Buried-Strap-Kontakts für einen Speicherkondensator |
| US7485910B2 (en) * | 2005-04-08 | 2009-02-03 | International Business Machines Corporation | Simplified vertical array device DRAM/eDRAM integration: method and structure |
| WO2007100803A1 (en) * | 2006-02-23 | 2007-09-07 | Vishay-Siliconix | Process for forming a short channel trench mosfet and device |
| US7521332B2 (en) * | 2007-03-23 | 2009-04-21 | Alpha & Omega Semiconductor, Ltd | Resistance-based etch depth determination for SGT technology |
| US8021563B2 (en) * | 2007-03-23 | 2011-09-20 | Alpha & Omega Semiconductor, Ltd | Etch depth determination for SGT technology |
| US7872297B2 (en) * | 2007-04-17 | 2011-01-18 | Snu R&Db Foundation | Flash memory device and fabricating method thereof comprising a body recess region |
| TWI413191B (zh) * | 2008-01-02 | 2013-10-21 | Nanya Technology Corp | 記憶元件、記憶元件陣列及其製造方法 |
| KR101040445B1 (ko) * | 2008-09-03 | 2011-06-09 | 이동현 | 보빈 지지축에 간섭되지 않는 구조의 염색용 보빈 커버 |
| KR101040397B1 (ko) * | 2008-09-11 | 2011-06-09 | 이동현 | 걸림턱을 갖는 고정바가 조립되는 염색용 보빈 |
| JP5685351B1 (ja) * | 2013-12-25 | 2015-03-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 柱状半導体装置の製造方法 |
| CN112582260B (zh) * | 2020-12-04 | 2023-08-22 | 杭州芯迈半导体技术有限公司 | 沟槽型mosfet及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5365097A (en) * | 1992-10-05 | 1994-11-15 | International Business Machines Corporation | Vertical epitaxial SOI transistor, memory cell and fabrication methods |
| US6093614A (en) | 1998-03-04 | 2000-07-25 | Siemens Aktiengesellschaft | Memory cell structure and fabrication |
| EP0971414A1 (de) | 1998-06-15 | 2000-01-12 | Siemens Aktiengesellschaft | Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren |
| US6144054A (en) * | 1998-12-04 | 2000-11-07 | International Business Machines Corporation | DRAM cell having an annular signal transfer region |
| US6262448B1 (en) * | 1999-04-30 | 2001-07-17 | Infineon Technologies North America Corp. | Memory cell having trench capacitor and vertical, dual-gated transistor |
| DE10011889A1 (de) * | 2000-03-07 | 2001-09-20 | Infineon Technologies Ag | Speicherzelle mit Graben und Verfahren zu ihrer Herstellung |
| WO2002073657A2 (de) | 2001-03-09 | 2002-09-19 | Infineon Technologies Ag | Halbleiterspeicherzelle mit grabenkondensator und verfahren zu ihrer herstellung |
| DE10113187C1 (de) | 2001-03-19 | 2002-08-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers |
-
2001
- 2001-07-26 DE DE10136333A patent/DE10136333A1/de not_active Withdrawn
-
2002
- 2002-07-01 TW TW091114517A patent/TW579578B/zh not_active IP Right Cessation
- 2002-07-08 US US10/484,562 patent/US7208370B2/en not_active Expired - Fee Related
- 2002-07-08 EP EP02754852A patent/EP1410441A2/de not_active Withdrawn
- 2002-07-08 WO PCT/EP2002/007593 patent/WO2003010826A2/de active Application Filing
- 2002-07-08 KR KR1020047001162A patent/KR100581773B1/ko not_active IP Right Cessation
- 2002-07-08 JP JP2003516105A patent/JP4056974B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20040017837A (ko) | 2004-02-27 |
| US7208370B2 (en) | 2007-04-24 |
| KR100581773B1 (ko) | 2006-05-23 |
| DE10136333A1 (de) | 2003-03-06 |
| WO2003010826A2 (de) | 2003-02-06 |
| EP1410441A2 (de) | 2004-04-21 |
| JP2004536466A (ja) | 2004-12-02 |
| JP4056974B2 (ja) | 2008-03-05 |
| US20040256665A1 (en) | 2004-12-23 |
| WO2003010826A3 (de) | 2003-09-25 |
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