JP3795347B2 - 埋め込み接触帯形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は動的随時アクセスメモリ（ＤＲＡＭ）、ＤＲＡＭにおけるトレンチキャパシタとトランジスタの電気的接続を形成する埋め込み接触帯及びその形成方法に関わる。
【０００２】
【従来の技術】
集積回路が広く応用され性能が高く値段が低い半導体部品が次々と生まれる。そのうち、ＤＲＡＭはＩＴ産業にとってなくてはならないものである。
【０００３】
集積回路の集積度が増大しつつある一方、ＤＲＡＭの記憶容量は６４ＭＢあるいは２５６ＭＢ以上にも達した。したがって、更にＤＲＡＭの記憶容量を増大しアクセス速度を向上しようとすると、記憶セル及びトランジスタのサイズを大幅に縮小しなければならない。
【０００４】
立体化キャパシタ形成技術は、半導体基板におけるキャパシタの占有面積を大幅に減少するのに非常に役立つため、ＤＲＡＭ製造工程にも使用されている。例えば、記憶容量が６４Ｍｂ以上のＤＲＡＭはトレンチキャパシタを組み込むのは一般的である。
【０００５】
トレンチ型ＤＲＡＭ製造方法の肝要なところはトレンチキャパシタとトランジスタの電気的接続の形成にある。例えば、図１２に示すように、深いトレンチ（ＤＴ）キャパシタの上部とトランジスタの拡散領域の間に埋め込み接触帯（ＢＳ）を形成することにより両者を電気的に接続させる。この接触帯が基板底に形成するため、基板表面において記憶セルの形成用スペースが大きくなり記憶容量が更に向上される。また、この接触帯は基板表面素子が出来る前に形成するため、製造中基板表面素子の破損を避けることができる。
【０００６】
しかし、従来、埋め込み接触帯の製造プロセスは非常に複雑であるばかりか、制御もし難い。
【０００７】
図１乃至５は従来の埋め込み接触帯形成方法を示す図である。図１に示すように、半導体基板１００の表面に誘電層１０４（例えば、窒化シリコン層）が形成されている。先ず写真蝕刻法及びエッチング法（例えば、反応性イオンエッチング法）を用い基板１００に深いトレンチ１０２を形成する。この後、深いトレンチ１０２の内壁及び底面に薄誘電層１０６をキャパシタ誘電膜として形成、続いて深いトレンチ１０２内に導電層１０８（例えば、Ｎ＋添加の多結晶シリコン）を充填、最後深いトレンチ１０２の上半部を露出させるように薄誘電層１０６及び導電層１０８をエッチバックする。
【０００８】
次に、図２に示すように、深いトレンチ１０２の上半部の内壁に環状絶縁層１１０を形成する。この環状絶縁層１１０は普段酸化層からなり、熱酸化法または化学気相成長（ＣＶＤ）法（且つ逆方性エッチング配合）により形成される。この環状絶縁層１１０は絶縁分離膜として作動中キャパシタによる漏電流を防止することができる。
【０００９】
次に、図３に示すように、更に深いトレンチ１０２の上半部に第２の導電層１１２を充填し且つ該第２の導電層１１２の表面を基板１００内に凹入させるようにドライエッチング法でエッチバックする。普段、第２の導電層１１２の材質は第１の導電層のそれと同様であり、例えば、何れもトーピングされた多結晶シリコンである。
【００１０】
次に、図４に示すように、環状絶縁層１１０の表面を第２の導電層１１２の表面より低下させるように弗化水素酸によるエッチングまたはその他のエッチング法で環状絶縁層１１０を部分的に除去する。
【００１１】
次に、図５に示すように、第２の導電層１１２及び環状絶縁層１１０の上部を被覆するように第３の導電層１１４を深いトレンチ１０２内に堆積する。堆積後、先ず化学的機械的研磨（ＣＭＰ）法による平坦化処理を施し、続いてその表面が深いトレンチ内に凹入するようにドライエッチングを施す。このように形成された第３の導電層１１４は埋め込み接触帯とする。
【００１２】
前記から分かるように、従来の埋め込み接触帯形成方法によれば、複数回の堆積及びエッチングを行う必要がある。このため、製造コストが高いばかりか、複雑な製造プロセスによる汚染や良品率の低下等の問題もある。
【００１３】
一方、前記埋め込み接触帯の拡散長及び抵抗を如何に調節するのは内部配線の品質管理の面では一番重要な課題である。なお、その拡散長及び抵抗は接触帯の幅や厚さ及び後続のプロセスにおける熱処理等により左右される。そのうち、埋め込み接触帯１１４の厚さは従来より第２の導電層１１２に対してのエッチバック、環状絶縁層１１０の除去、及び第３の導電層１２４に対してのエッチバックにより決定される（図３乃至図５）。このため、適当な埋め込み接触帯１１４の厚さを得るために３回のエッチング深さ予測をする必要がある。よって、製造工程の実施は更に難しくなる。特に、一番重要なエッチング段階である第３の導電層におけるエッチングの場合、エッチング深さが小さいとき過剰拡散し短チャネル効果が生じたり、エッチング深さを大きくすると回路ショートが発生したりする問題がある。このような問題があるだけに、埋め込み接触帯の技術を次世代半導体技術に組み込むことが期待されない。
【００１４】
【発明が解決しようとする課題】
前記のような問題点を解決するために、本発明の第１の目的はＤＲＡＭにおけるキャパシタとトランジスタの電気的接続の形成に適する埋め込み接触帯の形成方法を提供することにある。
【００１５】
また、本発明の第２の目的は製造段階が簡単な埋め込み接触帯の形成方法を提供しようとする。
【００１６】
また、本発明の第３の目的は簡単に埋め込み接触帯の厚さを調整することにより慮質な電気的接続が得られる埋め込み接触帯の形成方法を提供しようとする。
【００１７】
更に、本発明の他の目的は前述の方法を利用してなる埋め込み接触帯及び動的随時アクセスメモリ（ＤＲＡＭ）を提供しようとする。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、本発明の埋め込み接触帯形成方法は、動的随時アクセスメモリにおけるトレンチキャパシタとトランジスタの電気的接続を形成する方法において、（ａ）半導体基板にトレンチを形成する段階と、（ｂ）第１の導電層を前記トレンチに部分的に充填する段階と、（ｃ）前記第１の導電層より上の前記トレンチ上部の内壁に環状絶縁層を形成する段階と、（ｄ）前記第１の導電層上に、アモルファスシリコン層からなり、表面位置が前記基板表面より低い第２の導電層を形成する段階と、（ｅ）前記環状絶縁層の上端部が前記第２の導電層の表面より低くなるように、前記環状絶縁層の一部を除去し、前記トレンチの内壁の一部を再び露出させる段階と、（ｆ）前記トレンチ内壁の露出部分及び前記第２の導電層の表面に、埋め込み接触帯となる半球形シリコン結晶粒層からなる第３の導電層を選択成長法で前記半導体基板の表面より低くなるように形成する段階とを有する。
【００２０】
また、本発明の方法において、前記第１の導電層はトーピングされた多結晶シリコン層であり、前記環状絶縁層は酸化シリコンからなる。
【００２１】
総じて、本発明の埋め込み接触帯形成方法は、従来の堆積（成長）―化学的機械的研磨―エッチングという流れに対し、選択成長法を利用し、例えば、半球形シリコン結晶粒（ＨＳＧ）層の選択性を利用して埋め込み接触帯を形成することを特徴とする。このため、従来の研磨やエッチバック等段階を必要とせず、埋め込み接触帯の厚さは簡単且つ精密に調節することができる。
【００２２】
よって、本発明に係る埋め込み接触帯及びＤＲＡＭは前述した方法により構成される。
【００２３】
【発明の実施の形態】
本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００２４】
本発明の埋め込み接触形成方法は図６乃至１１により説明する。図６に示すように、半導体基板２００の表面に第１の誘電層２０４（例えば、窒化シリコン層）が形成されている。この第１の誘電層２０４は、図示してないが、その他の誘電層、例えば、酸化層を含んでも良い。本実施例では、誘電層２０４は約１０ｎｍの酸化層と該酸化層上に形成した約２００ｎｍの窒化シリコン層からなる。
【００２５】
第１の誘電層２０４を形成された基板２００において、誘電層２０４を通して写真蝕刻法及びエッチング法（例えば、反応性イオンエッチング法）で深いトレンチ２０２を形成する。
【００２６】
次に、深いトレンチ２０２内（内壁及び底面）に薄誘電層２０６をキャパシタ誘電層として形成する。該誘電層２０６の形成方法としては例えば、熱酸化法または化学気相成長（ＣＶＤ）法が挙げられる。誘電層２０６の厚さは５―１０ｎｍにしても良い。誘電層２０６の材質は例えば、酸化シリコン、窒化シリコン及び酸化シリコンと窒化シリコンの組合せのいずれか一種からなる。
【００２７】
次に、深いトレンチ２０２内に第１の導電層２０８（例えば、Ｎ＋添加の多結晶シリコンまたはその他の電気伝導材質からなる）を部分的に充填する。この後、深いトレンチ２０２の上半部を露出させるように誘電層２０６及び第１の導電層２０８をエッチバックする。
【００２８】
次に、深いトレンチ２０２の上半部（第１の導電層２０８より上の部分）の内壁に環状絶縁層２１０を形成する。この環状絶縁層２１０は普段酸化層またはその他の絶縁材質層とする。その形成方法としては熱酸化法が挙げられる。また、ＣＶＤ法で堆積した上逆方性エッチングを施すことによりこの環状絶縁層２１０を形成しても良い。なお、本実施例では、環状絶縁層２１０の厚さは５０―１００ｎｍとする。
【００２９】
次に、更に深いトレンチ２０２内（即ち第１の導電層２０８表面）に第２の導電層２１２を充填する。それで図６に示す構造が形成される。第２の導電層２１２の材質は、前述したように、普段ドーピングされた多結晶シリコンであるが、ドーピングされたアモルファスシリコン（ａ−Ｓｉ）を用いるのは好ましい。ａ−Ｓｉを用いる場合、後続の選択成長プロセスにおける結晶格子成長に有利である。直接にドーピングされたａ−Ｓｉをｉｎ−ｓｉｔｕドーピング法で形成することにより第２の導電層２１２を構成することができるが、二段階で第２の導電層２１２を構成するのが好ましい。即ち、先ずアンドーピングのａ−Ｓｉを形成、この後ドーピングされたａ−Ｓｉをプラズマドーピング法（図９参照）で形成する。
【００３０】
次に、図７に示すように、第２の導電層２１２の表面がトレンチ２０２内に凹入するようにプラズマエッチング法で第２の導電層２１２を部分的に除去する。ここで、エッチング深さを適当に調節することにより最適な埋め込み接触帯が得られる。なお、このエッチング深さ（即ち基板表面から第２の導電層２１２までの深さ）は２００ｎｍ以下である。
【００３１】
次に、図８に示すように、環状絶縁層２１０の表面を第２の導電層２１２の表面より低下させトレンチ２０２の内壁の一部を再び露出させるようにエッチングで環状絶縁層２１０を部分的に除去する。環状絶縁層２１０をエッチングする場合、ウェットエッチング法が用いられる。また、環状絶縁層２１０は酸化層である場合、エッチング溶液は弗化水素酸を用いても良い。エッチング後の環状絶縁層２１０は第２の導電層２１２の表面より約３０―５０ｎｍ低下した（即ち第２の導電層２１２の上から環状絶縁層２１０までの深さは３０―５０ｎｍである）のは好ましい。
【００３２】
図６における第２の導電層２１２はｉｎ−ｓｉｔｕドーピング法で直接ドーピングしてなるドーピングａ−Ｓｉ層とする場合、環状絶縁層２１０を部分的に除去すると、直ちに本発明方法の肝要な段階を実施する（即ち、選択成長法で埋め込み接触帯とする第３の導電層を形成する）。
【００３３】
一方、図６における第２の導電層２１２はアンドーピングのａ−Ｓｉ層とする場合、先ずアンドーピングのａ−Ｓｉに対しプラズマドーピングを施し（図９の符号２１４参照）、ドーピングされたａ−Ｓｉを形成する。該当プラズマドーピングにより第２の導電層２１２表面のアモルファス状態が維持され次の導電層の成長に有利である。したがって、第２の導電層２１２はアンドーピングのａ−Ｓｉの形成とドーピングされたａ−Ｓｉの形成との二段階で形成するのは望ましい。
【００３４】
図１０に示すように、選択成長法を用い、深いトレンチ２０２内壁の露出部分及び第２の導電層２１２表面に、第３の誘電層２１６（その厚さを適当に調節する）を形成する。本実施例では、半球形シリコン結晶粒（ＨＳＧ）層を埋め込み接触帯とし、このＨＳＧの性質を利用して選択成長を実現する。ＨＳＧ層の厚さは２０―１００ｎｍ、結晶粒径は１０―５０ｎｍにすれば良い。
【００３５】
ＨＳＧ層は成長の基材における表面移動度の差異により選択成長する。例えば、ａ−Ｓｉ（第２の誘電層２１２表面）において、シリコン原子の状態が不安定でシリコン原子の表面移動度が高いため、ＨＳＧの結晶粒の核形成速度がより速い。一方、絶縁層や多結晶シリコンまたは単結晶シリコンにおいて、シリコン原子の状態が安定的、シリコン原子の表面移動度がより低いため、ＨＳＧの結晶粒の核形成速度がより遅い。
【００３６】
ＨＳＧ層２１６にドーズ量が１０１８―１０２１ｃｍ−２の燐イオンまたは砒素イオンを添加することが好ましい。該イオン添加（ドーピング）はｉｎ−ｓｉｔｕドーピングまたは成長後添加とする。なお、該ドーピング方法としては、プラズマドーピング（ＰＬＡＤ）法、プラズマ沈積イオン注入（ＰＩＩＩ）法または気相ドーピング（ＧＰＤ）法等が挙げられる。
【００３７】
本実施例では、埋め込み接触帯としてはＨＳＧ層を用いるが、当業者にとってはその他の選択成長法、例えば、ＳｉＧｅまたは選択性多結晶シリコンによる選択成長法を用い埋め込み接触帯を形成しても良い。
【００３８】
ＳｉＧｅまたは選択性多結晶シリコンから埋め込み接触帯を形成する場合、その核形成速度が成長の基材により異なることを利用して第２の導電層２１２上に選択成長する。また、微量のＳｉＧｅまたは多結晶シリコンは非埋め込み接触帯領域にも成長した場合、それをエッチングで除去する。
【００３９】
なお、ＳｉＧｅまたは選択性多結晶シリコンから埋め込み接触帯を形成する場合、下層の第２の導電層２１２の材質はａ−Ｓｉまたは多結晶シリコンに拘らずどのようなシリコンでも良い。
【００４０】
また、第３の導電層を形成する前に、予めライナ層（図示してない）を形成しても良い。例えば、トレンチの内壁及び第２の導電層２１２表面に５―３０ｎｍの窒化シリコンまたはその他の拡散防止材質からなるライナ層を形成する。このライナ層を用いる場合、不純物拡散を防止し表面応力による格子欠陥を減少することが図られる。また、該ライナ層の形成方法としてはＣＶＤ法または原子層蒸着（ＡＬＤ）法が挙げられる。なお、ライナ層の形成は本発明方法の必須の段階ではないが、状況次第に採用し製造の信頼性に寄与するものである。
【００４１】
次に、図１１に示すように、第３の導電層２１６に更に被覆層２１８を形成しても良い。該被覆層２１８は絶縁層の働きを果たすと共に後続のイオン注入やアニ―ル等段階による汚染からその下の構造を保護することができる。なお、該被覆層２１８は選択酸化法による酸化シリコン層または被覆式堆積法による窒化シリコン層から構成することができる。
【００４２】
次に、活性領域の定義や浅いトレンチ分離領域の形成等段階も行われるが、これらの段階は本発明方法の特徴の部分ではないため該当説明を省略する。
【００４３】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００４４】
【発明の効果】
前記の通り、本発明によれば、埋め込み接触帯として第３の導電層を選択成長法で直接に形成するため、埋め込み接触帯の厚さの調整は、従来のようなエッチング深さの予測によらず、簡単に行われる。したがって、簡単な深さの調節及び簡単な不純物ドーズ量の調節により、拡散長と抵抗の調節が容易に行われて、良質な電気的接続が形成される。また、埋め込み接触帯とする第３の導電層に対し研磨やエッチバックを施す必要がないため、製造プロセスが簡素、コストが軽減、良品率が向上する。
【図面の簡単な説明】
【図１】 従来の埋め込み接触帯形成方法による最初の一部の製造段階を示す断面図である。
【図２】 図１に示す段階に続く段階を示す図である。
【図３】 図２に示す段階に続く段階を示す図である。
【図４】 図３に示す段階に続く段階を示す図である。
【図５】 図４に示す段階に続く段階を示す図である。
【図６】 本発明の実施例に係る埋め込み接触帯形成方法による最初の一部の段階を示す断面図である。
【図７】 図６に示す段階に続く段階を示す図である。
【図８】 図７に示す段階に続く段階を示す図である。
【図９】 図８に示す段階に続く段階を示す図である。
【図１０】 図９に示す段階に続く段階を示す図である。
【図１１】 図１０に示す段階に続く段階を示す図である。
【図１２】 埋め込み接触帯を有するＤＲＡＭの単位構成を示す図である。
【符号の説明】
２００ 半導体基板
２０２ 深トレンチ
２０４ 第１の誘電層
２０６ キャパシタ誘電層
２０８ 第１の伝導層
２１０ 環状絶縁層
２１２ 第２の伝導層
２１６ 第３の伝導層
２１４ プラズマドーピング
２１８ 被覆層
【発明の属する技術分野】
本発明は動的随時アクセスメモリ（ＤＲＡＭ）、ＤＲＡＭにおけるトレンチキャパシタとトランジスタの電気的接続を形成する埋め込み接触帯及びその形成方法に関わる。
【０００２】
【従来の技術】
集積回路が広く応用され性能が高く値段が低い半導体部品が次々と生まれる。そのうち、ＤＲＡＭはＩＴ産業にとってなくてはならないものである。
【０００３】
集積回路の集積度が増大しつつある一方、ＤＲＡＭの記憶容量は６４ＭＢあるいは２５６ＭＢ以上にも達した。したがって、更にＤＲＡＭの記憶容量を増大しアクセス速度を向上しようとすると、記憶セル及びトランジスタのサイズを大幅に縮小しなければならない。
【０００４】
立体化キャパシタ形成技術は、半導体基板におけるキャパシタの占有面積を大幅に減少するのに非常に役立つため、ＤＲＡＭ製造工程にも使用されている。例えば、記憶容量が６４Ｍｂ以上のＤＲＡＭはトレンチキャパシタを組み込むのは一般的である。
【０００５】
トレンチ型ＤＲＡＭ製造方法の肝要なところはトレンチキャパシタとトランジスタの電気的接続の形成にある。例えば、図１２に示すように、深いトレンチ（ＤＴ）キャパシタの上部とトランジスタの拡散領域の間に埋め込み接触帯（ＢＳ）を形成することにより両者を電気的に接続させる。この接触帯が基板底に形成するため、基板表面において記憶セルの形成用スペースが大きくなり記憶容量が更に向上される。また、この接触帯は基板表面素子が出来る前に形成するため、製造中基板表面素子の破損を避けることができる。
【０００６】
しかし、従来、埋め込み接触帯の製造プロセスは非常に複雑であるばかりか、制御もし難い。
【０００７】
図１乃至５は従来の埋め込み接触帯形成方法を示す図である。図１に示すように、半導体基板１００の表面に誘電層１０４（例えば、窒化シリコン層）が形成されている。先ず写真蝕刻法及びエッチング法（例えば、反応性イオンエッチング法）を用い基板１００に深いトレンチ１０２を形成する。この後、深いトレンチ１０２の内壁及び底面に薄誘電層１０６をキャパシタ誘電膜として形成、続いて深いトレンチ１０２内に導電層１０８（例えば、Ｎ＋添加の多結晶シリコン）を充填、最後深いトレンチ１０２の上半部を露出させるように薄誘電層１０６及び導電層１０８をエッチバックする。
【０００８】
次に、図２に示すように、深いトレンチ１０２の上半部の内壁に環状絶縁層１１０を形成する。この環状絶縁層１１０は普段酸化層からなり、熱酸化法または化学気相成長（ＣＶＤ）法（且つ逆方性エッチング配合）により形成される。この環状絶縁層１１０は絶縁分離膜として作動中キャパシタによる漏電流を防止することができる。
【０００９】
次に、図３に示すように、更に深いトレンチ１０２の上半部に第２の導電層１１２を充填し且つ該第２の導電層１１２の表面を基板１００内に凹入させるようにドライエッチング法でエッチバックする。普段、第２の導電層１１２の材質は第１の導電層のそれと同様であり、例えば、何れもトーピングされた多結晶シリコンである。
【００１０】
次に、図４に示すように、環状絶縁層１１０の表面を第２の導電層１１２の表面より低下させるように弗化水素酸によるエッチングまたはその他のエッチング法で環状絶縁層１１０を部分的に除去する。
【００１１】
次に、図５に示すように、第２の導電層１１２及び環状絶縁層１１０の上部を被覆するように第３の導電層１１４を深いトレンチ１０２内に堆積する。堆積後、先ず化学的機械的研磨（ＣＭＰ）法による平坦化処理を施し、続いてその表面が深いトレンチ内に凹入するようにドライエッチングを施す。このように形成された第３の導電層１１４は埋め込み接触帯とする。
【００１２】
前記から分かるように、従来の埋め込み接触帯形成方法によれば、複数回の堆積及びエッチングを行う必要がある。このため、製造コストが高いばかりか、複雑な製造プロセスによる汚染や良品率の低下等の問題もある。
【００１３】
一方、前記埋め込み接触帯の拡散長及び抵抗を如何に調節するのは内部配線の品質管理の面では一番重要な課題である。なお、その拡散長及び抵抗は接触帯の幅や厚さ及び後続のプロセスにおける熱処理等により左右される。そのうち、埋め込み接触帯１１４の厚さは従来より第２の導電層１１２に対してのエッチバック、環状絶縁層１１０の除去、及び第３の導電層１２４に対してのエッチバックにより決定される（図３乃至図５）。このため、適当な埋め込み接触帯１１４の厚さを得るために３回のエッチング深さ予測をする必要がある。よって、製造工程の実施は更に難しくなる。特に、一番重要なエッチング段階である第３の導電層におけるエッチングの場合、エッチング深さが小さいとき過剰拡散し短チャネル効果が生じたり、エッチング深さを大きくすると回路ショートが発生したりする問題がある。このような問題があるだけに、埋め込み接触帯の技術を次世代半導体技術に組み込むことが期待されない。
【００１４】
【発明が解決しようとする課題】
前記のような問題点を解決するために、本発明の第１の目的はＤＲＡＭにおけるキャパシタとトランジスタの電気的接続の形成に適する埋め込み接触帯の形成方法を提供することにある。
【００１５】
また、本発明の第２の目的は製造段階が簡単な埋め込み接触帯の形成方法を提供しようとする。
【００１６】
また、本発明の第３の目的は簡単に埋め込み接触帯の厚さを調整することにより慮質な電気的接続が得られる埋め込み接触帯の形成方法を提供しようとする。
【００１７】
更に、本発明の他の目的は前述の方法を利用してなる埋め込み接触帯及び動的随時アクセスメモリ（ＤＲＡＭ）を提供しようとする。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、本発明の埋め込み接触帯形成方法は、動的随時アクセスメモリにおけるトレンチキャパシタとトランジスタの電気的接続を形成する方法において、（ａ）半導体基板にトレンチを形成する段階と、（ｂ）第１の導電層を前記トレンチに部分的に充填する段階と、（ｃ）前記第１の導電層より上の前記トレンチ上部の内壁に環状絶縁層を形成する段階と、（ｄ）前記第１の導電層上に、アモルファスシリコン層からなり、表面位置が前記基板表面より低い第２の導電層を形成する段階と、（ｅ）前記環状絶縁層の上端部が前記第２の導電層の表面より低くなるように、前記環状絶縁層の一部を除去し、前記トレンチの内壁の一部を再び露出させる段階と、（ｆ）前記トレンチ内壁の露出部分及び前記第２の導電層の表面に、埋め込み接触帯となる半球形シリコン結晶粒層からなる第３の導電層を選択成長法で前記半導体基板の表面より低くなるように形成する段階とを有する。
【００２０】
また、本発明の方法において、前記第１の導電層はトーピングされた多結晶シリコン層であり、前記環状絶縁層は酸化シリコンからなる。
【００２１】
総じて、本発明の埋め込み接触帯形成方法は、従来の堆積（成長）―化学的機械的研磨―エッチングという流れに対し、選択成長法を利用し、例えば、半球形シリコン結晶粒（ＨＳＧ）層の選択性を利用して埋め込み接触帯を形成することを特徴とする。このため、従来の研磨やエッチバック等段階を必要とせず、埋め込み接触帯の厚さは簡単且つ精密に調節することができる。
【００２２】
よって、本発明に係る埋め込み接触帯及びＤＲＡＭは前述した方法により構成される。
【００２３】
【発明の実施の形態】
本発明の実施例の構成とその作用を添付図面に基づき詳細に説明する。
【００２４】
本発明の埋め込み接触形成方法は図６乃至１１により説明する。図６に示すように、半導体基板２００の表面に第１の誘電層２０４（例えば、窒化シリコン層）が形成されている。この第１の誘電層２０４は、図示してないが、その他の誘電層、例えば、酸化層を含んでも良い。本実施例では、誘電層２０４は約１０ｎｍの酸化層と該酸化層上に形成した約２００ｎｍの窒化シリコン層からなる。
【００２５】
第１の誘電層２０４を形成された基板２００において、誘電層２０４を通して写真蝕刻法及びエッチング法（例えば、反応性イオンエッチング法）で深いトレンチ２０２を形成する。
【００２６】
次に、深いトレンチ２０２内（内壁及び底面）に薄誘電層２０６をキャパシタ誘電層として形成する。該誘電層２０６の形成方法としては例えば、熱酸化法または化学気相成長（ＣＶＤ）法が挙げられる。誘電層２０６の厚さは５―１０ｎｍにしても良い。誘電層２０６の材質は例えば、酸化シリコン、窒化シリコン及び酸化シリコンと窒化シリコンの組合せのいずれか一種からなる。
【００２７】
次に、深いトレンチ２０２内に第１の導電層２０８（例えば、Ｎ＋添加の多結晶シリコンまたはその他の電気伝導材質からなる）を部分的に充填する。この後、深いトレンチ２０２の上半部を露出させるように誘電層２０６及び第１の導電層２０８をエッチバックする。
【００２８】
次に、深いトレンチ２０２の上半部（第１の導電層２０８より上の部分）の内壁に環状絶縁層２１０を形成する。この環状絶縁層２１０は普段酸化層またはその他の絶縁材質層とする。その形成方法としては熱酸化法が挙げられる。また、ＣＶＤ法で堆積した上逆方性エッチングを施すことによりこの環状絶縁層２１０を形成しても良い。なお、本実施例では、環状絶縁層２１０の厚さは５０―１００ｎｍとする。
【００２９】
次に、更に深いトレンチ２０２内（即ち第１の導電層２０８表面）に第２の導電層２１２を充填する。それで図６に示す構造が形成される。第２の導電層２１２の材質は、前述したように、普段ドーピングされた多結晶シリコンであるが、ドーピングされたアモルファスシリコン（ａ−Ｓｉ）を用いるのは好ましい。ａ−Ｓｉを用いる場合、後続の選択成長プロセスにおける結晶格子成長に有利である。直接にドーピングされたａ−Ｓｉをｉｎ−ｓｉｔｕドーピング法で形成することにより第２の導電層２１２を構成することができるが、二段階で第２の導電層２１２を構成するのが好ましい。即ち、先ずアンドーピングのａ−Ｓｉを形成、この後ドーピングされたａ−Ｓｉをプラズマドーピング法（図９参照）で形成する。
【００３０】
次に、図７に示すように、第２の導電層２１２の表面がトレンチ２０２内に凹入するようにプラズマエッチング法で第２の導電層２１２を部分的に除去する。ここで、エッチング深さを適当に調節することにより最適な埋め込み接触帯が得られる。なお、このエッチング深さ（即ち基板表面から第２の導電層２１２までの深さ）は２００ｎｍ以下である。
【００３１】
次に、図８に示すように、環状絶縁層２１０の表面を第２の導電層２１２の表面より低下させトレンチ２０２の内壁の一部を再び露出させるようにエッチングで環状絶縁層２１０を部分的に除去する。環状絶縁層２１０をエッチングする場合、ウェットエッチング法が用いられる。また、環状絶縁層２１０は酸化層である場合、エッチング溶液は弗化水素酸を用いても良い。エッチング後の環状絶縁層２１０は第２の導電層２１２の表面より約３０―５０ｎｍ低下した（即ち第２の導電層２１２の上から環状絶縁層２１０までの深さは３０―５０ｎｍである）のは好ましい。
【００３２】
図６における第２の導電層２１２はｉｎ−ｓｉｔｕドーピング法で直接ドーピングしてなるドーピングａ−Ｓｉ層とする場合、環状絶縁層２１０を部分的に除去すると、直ちに本発明方法の肝要な段階を実施する（即ち、選択成長法で埋め込み接触帯とする第３の導電層を形成する）。
【００３３】
一方、図６における第２の導電層２１２はアンドーピングのａ−Ｓｉ層とする場合、先ずアンドーピングのａ−Ｓｉに対しプラズマドーピングを施し（図９の符号２１４参照）、ドーピングされたａ−Ｓｉを形成する。該当プラズマドーピングにより第２の導電層２１２表面のアモルファス状態が維持され次の導電層の成長に有利である。したがって、第２の導電層２１２はアンドーピングのａ−Ｓｉの形成とドーピングされたａ−Ｓｉの形成との二段階で形成するのは望ましい。
【００３４】
図１０に示すように、選択成長法を用い、深いトレンチ２０２内壁の露出部分及び第２の導電層２１２表面に、第３の誘電層２１６（その厚さを適当に調節する）を形成する。本実施例では、半球形シリコン結晶粒（ＨＳＧ）層を埋め込み接触帯とし、このＨＳＧの性質を利用して選択成長を実現する。ＨＳＧ層の厚さは２０―１００ｎｍ、結晶粒径は１０―５０ｎｍにすれば良い。
【００３５】
ＨＳＧ層は成長の基材における表面移動度の差異により選択成長する。例えば、ａ−Ｓｉ（第２の誘電層２１２表面）において、シリコン原子の状態が不安定でシリコン原子の表面移動度が高いため、ＨＳＧの結晶粒の核形成速度がより速い。一方、絶縁層や多結晶シリコンまたは単結晶シリコンにおいて、シリコン原子の状態が安定的、シリコン原子の表面移動度がより低いため、ＨＳＧの結晶粒の核形成速度がより遅い。
【００３６】
ＨＳＧ層２１６にドーズ量が１０１８―１０２１ｃｍ−２の燐イオンまたは砒素イオンを添加することが好ましい。該イオン添加（ドーピング）はｉｎ−ｓｉｔｕドーピングまたは成長後添加とする。なお、該ドーピング方法としては、プラズマドーピング（ＰＬＡＤ）法、プラズマ沈積イオン注入（ＰＩＩＩ）法または気相ドーピング（ＧＰＤ）法等が挙げられる。
【００３７】
本実施例では、埋め込み接触帯としてはＨＳＧ層を用いるが、当業者にとってはその他の選択成長法、例えば、ＳｉＧｅまたは選択性多結晶シリコンによる選択成長法を用い埋め込み接触帯を形成しても良い。
【００３８】
ＳｉＧｅまたは選択性多結晶シリコンから埋め込み接触帯を形成する場合、その核形成速度が成長の基材により異なることを利用して第２の導電層２１２上に選択成長する。また、微量のＳｉＧｅまたは多結晶シリコンは非埋め込み接触帯領域にも成長した場合、それをエッチングで除去する。
【００３９】
なお、ＳｉＧｅまたは選択性多結晶シリコンから埋め込み接触帯を形成する場合、下層の第２の導電層２１２の材質はａ−Ｓｉまたは多結晶シリコンに拘らずどのようなシリコンでも良い。
【００４０】
また、第３の導電層を形成する前に、予めライナ層（図示してない）を形成しても良い。例えば、トレンチの内壁及び第２の導電層２１２表面に５―３０ｎｍの窒化シリコンまたはその他の拡散防止材質からなるライナ層を形成する。このライナ層を用いる場合、不純物拡散を防止し表面応力による格子欠陥を減少することが図られる。また、該ライナ層の形成方法としてはＣＶＤ法または原子層蒸着（ＡＬＤ）法が挙げられる。なお、ライナ層の形成は本発明方法の必須の段階ではないが、状況次第に採用し製造の信頼性に寄与するものである。
【００４１】
次に、図１１に示すように、第３の導電層２１６に更に被覆層２１８を形成しても良い。該被覆層２１８は絶縁層の働きを果たすと共に後続のイオン注入やアニ―ル等段階による汚染からその下の構造を保護することができる。なお、該被覆層２１８は選択酸化法による酸化シリコン層または被覆式堆積法による窒化シリコン層から構成することができる。
【００４２】
次に、活性領域の定義や浅いトレンチ分離領域の形成等段階も行われるが、これらの段階は本発明方法の特徴の部分ではないため該当説明を省略する。
【００４３】
本発明は前記実施例の如く提示されているが、これは本発明を限定するものではなく、当業者は本発明の要旨と範囲内において変形と修正をすることができる。
【００４４】
【発明の効果】
前記の通り、本発明によれば、埋め込み接触帯として第３の導電層を選択成長法で直接に形成するため、埋め込み接触帯の厚さの調整は、従来のようなエッチング深さの予測によらず、簡単に行われる。したがって、簡単な深さの調節及び簡単な不純物ドーズ量の調節により、拡散長と抵抗の調節が容易に行われて、良質な電気的接続が形成される。また、埋め込み接触帯とする第３の導電層に対し研磨やエッチバックを施す必要がないため、製造プロセスが簡素、コストが軽減、良品率が向上する。
【図面の簡単な説明】
【図１】 従来の埋め込み接触帯形成方法による最初の一部の製造段階を示す断面図である。
【図２】 図１に示す段階に続く段階を示す図である。
【図３】 図２に示す段階に続く段階を示す図である。
【図４】 図３に示す段階に続く段階を示す図である。
【図５】 図４に示す段階に続く段階を示す図である。
【図６】 本発明の実施例に係る埋め込み接触帯形成方法による最初の一部の段階を示す断面図である。
【図７】 図６に示す段階に続く段階を示す図である。
【図８】 図７に示す段階に続く段階を示す図である。
【図９】 図８に示す段階に続く段階を示す図である。
【図１０】 図９に示す段階に続く段階を示す図である。
【図１１】 図１０に示す段階に続く段階を示す図である。
【図１２】 埋め込み接触帯を有するＤＲＡＭの単位構成を示す図である。
【符号の説明】
２００ 半導体基板
２０２ 深トレンチ
２０４ 第１の誘電層
２０６ キャパシタ誘電層
２０８ 第１の伝導層
２１０ 環状絶縁層
２１２ 第２の伝導層
２１６ 第３の伝導層
２１４ プラズマドーピング
２１８ 被覆層
Claims (13)
- 動的随時アクセスメモリにおけるトレンチキャパシタとトランジスタの電気的接続を形成する方法において、
（ａ）半導体基板にトレンチを形成する段階と、
（ｂ）第１の導電層を前記トレンチに部分的に充填する段階と、
（ｃ）前記第１の導電層より上の前記トレンチ上部の内壁に環状絶縁層を形成する段階と、
（ｄ）前記第１の導電層上に、アモルファスシリコン層からなり、表面位置が前記基板表面より低い第２の導電層を形成する段階と、
（ｅ）前記環状絶縁層の上端部が前記第２の導電層の表面より低くなるように、前記環状絶縁層の一部を除去し、前記トレンチの内壁の一部を再び露出させる段階と、
（ｆ）前記トレンチ内壁の露出部分及び前記第２の導電層の表面に、埋め込み接触帯となる半球形シリコン結晶粒層からなる第３の導電層を選択成長法で前記半導体基板の表面より低くなるように形成する段階と
を有する
埋め込み接触帯形成方法。 - 前記第１の導電層はドーピングされた多結晶シリコンであることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記環状絶縁層は酸化シリコンからなることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記半球形シリコン結晶粒層に、ドーズ量が１０１８―１０２１ｃｍ−２のリン（Ｐ）イオンまたは砒素(As)イオンが添加されることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記半球形シリコン結晶粒層の厚さは２０―１００nmであることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記半球形シリコン結晶粒層の結晶粒径は１０―５０nmであることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記基板表面から前記第２の導電層までの深さは２００nm以下であることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記第２の導電層の表面から前記環状絶縁層までの深さは３０―５０nmであることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記第２の導電層は、前記段階（ｅ）と前記段階（ｆ）の間に、前記第２の導電層に対しプラズマドーピングを施す段階をさらに有することを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記段階（ｅ）において、前記第２の導電層は、インサイチュー(in-situ)・ドーピングによりドーピングされたアモルファスシリコン層であることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記段階（ｅ）と前記段階（ｆ）の間に第２の導電層にライナ層を形成することを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記段階（ｆ）の後に第３の導電層に被覆層を形成することを特徴とする
請求項１に記載の埋め込み接触帯形成方法。 - 前記段階（ｅ）において、前記環状絶縁層の一部は、ウェットエッチング法により除去されることを特徴とする
請求項１に記載の埋め込み接触帯形成方法。
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